JPH03141429A

JPH03141429A - 電子計算機

Info

Publication number: JPH03141429A
Application number: JP27855489A
Authority: JP
Inventors: Kenji Minagawa; 皆川　健二; Takeshi Aikawa; 健相川; Mitsuo Saito; 斉藤　光男; Toru Imai; 徹今井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-10-27
Filing date: 1989-10-27
Publication date: 1991-06-17
Anticipated expiration: 2014-02-10
Also published as: JP2856784B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、命令を並列に実行できる電子計算機に関する
。

（従来の技術）メインメモリにシーケンシャルな命令列を持つ電子計算
機においては、その命令列の一部をキャッシュメモリに
入れ、キャッシュメモリに入れた命令をシーケンシャル
に取り出し、その命令をシーケンシャルに実行していた
。しかし、この方式の電子計算機では、命令を並列に実
行できないので処理速度が遅かった。

そこで、電子計算機の処理速度を向上させるため、複数
の演算器を一つの命令と同時に実行させる形の超長命令
型の電子計算機が用いられている。

（発明が解決しようとする課題）しかながら、上記の如き従来よりの超長命令型の電子計
算機にあっては、複数の演算器のコントロールを一つの
命令で行なうので、命令長が長くなるという問題点があ
った。また、この方式では並列度の少ないアルゴリズム
を実行するとき多くの演算器は動作しないので、命令中
にｎｏｐ（ｎｏ　−ｏｐｅｒａｔｌｏｎ　）命令が多く
なり資源を十分に活用できないという問題点があった。

さらに、このような命令をそのままメインメモリに格納
すると、メインメモリ中にｎｏｐ命令が多く存在し、メ
モリ容量が無駄に使われるという問題点があった。

そこで、本発明は、メインメモリを無駄に使用せず、短
かい命令長にて迅速な並列処理を行うことができる電子
計算機を提供することを目的とする。

［発明の構成］（課題を解決するための手段）上記課題を解決する本発明の電子計算機は、命令列をシ
ーケンシャルに記憶するメインメモリと、アドレス順に
複数演算器に対応する複数の命令記憶領域を有するキャ
ッシュメモリと、前記メインメモリより読み出したシー
ケンシャルな命令列を命令間のデータ依存を調べること
により前記キャッシュメモリのアドレスを追って所定の
演算器を割付けると共に同時に実行可能の複数命令に対
しては各命令を対応するエリアに記憶させる依存解析回
路と、前記キャッシュメモリに割付けられた命令を対応
する複数演算器にそれぞれ割付けつつ順次アドレス順に
実行する中央処理装置を備えたことを特徴とする。

（作用）本発明の電子計算器では、アドレス順に複数演算器に対
応する命令記憶領域を有するキャッシュメモリと、前記
メインメモリより読み出したシーケンシャルな命令列を
命令間のデータ依存を調べることにより前記キャッシュ
メモリのアドレスを追って順次の命令を所定の演算器に
割付けると共に同時に実行可能の複数命令に対しては各
命令を前記キャッシュメモリの対応するエリアに記憶さ
せる依存解析回路を有する。

したがって、メインメモリにシーケンシャルな命令列を
与えることによりアドレス・演算器種別のテーブル型式
のキャッシュメモリに命令列を記述することができ、あ
とはこのキャッシュメモリで規定される手順にて複数演
算器を効率よく稼働させることができる。

（実施例）以下、本発明の詳細な説明する。

第１図は本発明の一実施例に係る電子計算機の全体構成
を示すブロック図である。

図示のように、本例の電子計算機は、メインメモリ１と
、依存解析回路２と、キャッシュメモリ３と、複数演算
器を有する中央処理装置（ＣＰＵ）を備えている。

メインメモリ１には、命令列をシーケンシャルに記憶さ
せる。

キャッシュメモリ３は、第２図に示すように、アドレス
ｘ、ｘ＋１．ｘ＋２．・・・毎にｎ個の演算器にそれぞ
れ対応するｎ個の命令記憶領域Ｍ。

（ｍ−１〜ｎ）を有する。各命令領域Ｍ、は、第３図に
示すように、オペコードフィールド（ＯＰ）と、ディス
ティネーションレジスタフィールド（ｄ　ｒ）と、ソー
スレジスタフィールド（ｓｒ（ｓ　ｒｌ、ｓ　ｒ２））
から成る。

ＣＰＵ４は、同時にｎ個のＡＬＵ機能が実行できるとす
る。

依存解析器２は、前記メインメモリ１からシーケンシャ
ルな命令列を入力するインプットバッファ５と、このバ
ッファ５と接続されるレジスタスコアボード６、及びｎ
個の演算器に対応するｎ個の命令バッファ７を有してい
る。また、レジスタスコアボード６はコントローラ８と
接続され、このコントローラ８は命令バッファカウンタ
９とも接続されている。１０はキャッシュポインタを示
す。

レジスタスコアボード６は、アドレスにインプットバッ
ファ５のレジスタ番号を与え、データにバリッドあるい
はインバリッドを示す１ビツトの情報を持つメモリであ
る。命令バッファ７は全てがｎｏｐ命令となるように初
期化される。レジスタスコアボード６のデータは全てイ
ンバリッドに初期化される。

上記構成において、依存解析器２はメインメモリ１より
命令をインプットバッファ５に受けとる。

その際受けとった命令のディスティネーションレジスタ
番号ｄｒをレジスタスコアボード６上でバリッドにして
いく。また受けとった命令のソースレジスタ番号ｓｒを
レジスタスコアボード６で引き、もしインバリッドであ
れば並列実行可能と判断する。もしバリッドであれば並
列実行不可能と判断する。並列実行可能ならば、インプ
ットバッファ５の内容を命令バッファカウンタ９が示す
命令バッファ７に入れる。命令バッファカウンタ９はイ
ンプットバッファ５の内容をどの命令バッファに入れる
かを決定するものである。もし並列実行不可能の命令を
受けとったら、全ての命令バッファｍ（１≦ｍ≦ｎ）を
キャッシュポインタ１０が示すキャッシュメモリ３のア
ドレスの命令領域ｍに格納する。

依存解析のアルゴリズムを第４図に示した。

依存解析回路２はステップ４０１でインプットバッファ
５より命令を受は取ると、ステップ４０２で命令のソー
スレジスタ番号Ｓ「でレジスタスコアボードを引く。

その結果、ステップ４０３でインバリッドであると判別
された場合は、並列処理可能であるとして、ステップ４
０４へ移行し、命令のディスティネーションレジスタ番
号ｄ「をレジスタスコアボード６上でバリッドにする。

また、次いでステップ４０５で命令バッファ７のカウン
タ９をインクリメントする。さらに、ステップ４０６で
メインメモリ１より命令をインプットバッファ５に取り
込み、その後ステップ４０７で命令バッファカウンタ９
がｎとなるまでステップ４０１へ返る。

一方、ステップ４０３でバリッドが判別された場合は、
並列処理不可能として、ステップ４０８へ移行する。

ステップ４０８では、命令をインプットバッファ５にそ
のまま保持し、ステップ４０９で全ての命令バッファを
キャッシュメモリ３に送り、ステップ４１０でキャッシ
ュメモリ３のポインタ１０をインクリメントする。次い
でステップ４１１で命令バッファ７を初期化し、ステッ
プ４１２でレジスタスコアボード６を初期化し、ステッ
プ４１３で命令バッファカウンタ９をゼロ（０）とし、
ステップ４０１へ返る。

ステップ４０７で命令バッファカウンタ９がｎとなった
場合には、ステップ４０９へ移行して、全ての命令バッ
ファ７をキャッシュメモリ３に送り、ステップ４１０以
下の処理へ移行する。

以上の手順により、キャッシュメモリ３には、アドレス
毎に、１または複数の命令が記述され休止すべき演算器
に対しての記憶領域にはｎｏｐ命令が記述される。

よって、ｃｐｕ４はキャッシュメモリ３から命令をフェ
ッチすると、１回のフェッチによってｎ個の命令領域が
ＣＰＵ内に入るので、ｃｐｕ４は命令領域ｍ（１≦ｍ５
ｎ）をＡＬＵ機能機能部えて、全てのＡＬＵ機能を同時
に並列に実行させることができる。

第５図に具体例を示した。

本例の電子計算器では、ＣＰＵ４Ａは、浮動小数点乗算
回路１１と、浮動小数点加算器１２と、２個のＡＬＵ１
３．１４と、ループカウンタ１５とを有し、演算器１１
．１２及び１３．１４は、レジスタ１６及び１７にそれ
ぞれ接続されている。

上記ＣＰＵ４Ａに対する依存解析回路２Ａは、各演算器
１１，１２．１３，１４．１５に対応する命令バッファ
１８，１９，２０，２１，２２゜２３が設けられ、各演
算器に対応する演算命令が各バッファに入力されるよう
になっている。

第６図にＦＦＴループのＣ言語プログラムを示す。第７
図にこのＦＦＴループのアセンブラプログラムを示す。

第８図に第７図のアセンブラプログラムをオプティマイ
ズした結果を示す。第９図に第８図のオプティマイズし
たアセンブラプログラムコードが依存解析器２人を通り
、キャッシュメモリ３中に入った様子を示す。

第９図において、Ｍｌは浮動小数点加算命令領域、Ｍ２
は浮動小数点加算命令領域、Ｍ３．Ｍ４はＡＬＵ命令領
域、Ｍ５はループカウンタ命令領域を示す。

本例では、キャッシュメモリ３の１ラインが１度にＣｐ
ｕ４Ａによりフェッチされ、実行されるので、非並列マ
シンでＦＦＴループを実行した場合は全ての命令が１ス
テツプで実行可能として、２８ステツプかかるのに対し
、ＦＦＴループは６ステツプで実行できる。

ところで、ブランチ命令を実行するのに、間接アドレス
指定の場合アドレス演算に時間を要する。

そこで、他の実施例として第１０図のような新命令領域
２３をさらに増やし、その新命令領域２３にキャッシュ
メモリ３の実アドレスをブランチ先アドレスとして書き
込むこともできる。このことにより、アドレス演算を必
要としないので、ブランチ命令を高速に実行できる。

本例では、ブランチ先の命令がキャッシュメモリ３より
追い出された場合には、そのブランチ先命令にブランチ
する命令をインバリデートとすればよい。すなわち、第
１１図の例ではキャッシュアドレス１００の命令がキャ
ッシュメモリ３より追い出されたとすると、キャッシュ
アドレス５０．１５０の命令はブランチ先の命令がキャ
ッシュ中になくなるので、インバリデートとする。

本発明は、上記実施例に限定されるものではなく、その
要旨を逸脱しない範囲で適宜変形して実施できる。

［発明の効果］以上詳細に説明したように、本発明によれば、通常の非
並列マシンと同様のシーケンシャルな命令コードで同時
に複数の命令を実行できる。従って、通常の非並列マシ
ンと命令互換性があり、かつ高速な実行ができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る電子計算機のブロック
図、第２図はキャッシュメモリの構成例を示す説明図、
第３図はキャッシュメモリに記憶される命令の内容を示
す説明図、第４図は依存解析方式を示すフローチャート
、第５図は電子計算機の具体例を示すブロック図、第６
図はＦＦＴループのＣ言語プログラムの説明図、第７図
はＦＦＴのアセンブラコードの説明図、第８図はオプテ
ィマイズしたＦＦＴのアセンブラコードの説明図、第９
図はキャッシュメモリの記憶方式の具体例を示す説明図
、第１０図は命令領域の他の実施例を示す説明図、第１
１図は第１０図に示す命令領域を追加した場合のブラン
チ命令の実行方式を示す説明図である。１・・・メインメモリ２．２Ａ・・・依存解析器３・・・キャッシュメモリ４．４Ａ・・・ｃｐｕ６・・・レジスタスコアボード５・・・インブトバッファ７・・・命令バッファ９・・・命令バッファカウンタ

Claims

【特許請求の範囲】

命令列をシーケンシャルに記憶するメインメモリと、ア
ドレス順に複数演算器に対応する複数の命令記憶領域を
有するキャッシュメモリと、前記メインメモリより読み
出したシーケンシャルな命令列を命令間のデータ依存を
調べることにより前記キャッシュメモリのアドレスを追
って所定の演算器に割付けると共に同時に実行可能の複
数命令に対しては各命令を対応するエリアに記憶させる
依存解析回路と、前記キャッシュメモリに割付けられた
命令を対応する複数演算器にそれぞれ割付けつつ順次ア
ドレス順に実行する中央処理装置を備えたことを特徴と
する電子計算機。