JPH06236268A - 命令の長さを判定する装置と方法 - Google Patents

命令の長さを判定する装置と方法

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JPH06236268A
JPH06236268A JP5041783A JP4178393A JPH06236268A JP H06236268 A JPH06236268 A JP H06236268A JP 5041783 A JP5041783 A JP 5041783A JP 4178393 A JP4178393 A JP 4178393A JP H06236268 A JPH06236268 A JP H06236268A
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Edward T Grochowski
エドワード・ティ・グロコウスキイ
Kenneth Shoemaker
ケネス・シューメーカー
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    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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    • G06F9/30149—Instruction analysis, e.g. decoding, instruction word fields of variable length instructions
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units

Abstract

(57)【要約】 【目的】 スーパースケールコンピュータが互いに区別
されていない順次に現れる長さの分からない２つの命令
を同時に処理できるようにする装置を提供する。 【構成】 本発明の装置は、命令がその長さの地点で終
了することを示すための命令の事前に指定された各々の
長さのための終端ビットを供給する手段と、命令の実際
の終端である命令の特定の事前指定長さに終端ビットを
セットする手段と、シーケンス内の第１の命令を処理す
る第１のチャネルと、第１の命令に次に続く命令を処理
する第２のチャネルと、第１のチャネルにより処理され
ている命令の終端ビットを調べてその命令の終点と命令
のストリームから次の命令の冒頭を判定する手段とから
なる

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータシステムに
関し、特にスーパースケールコンピュータが命令ストリ
ームからの長さが異なる一対の命令を同時に処理できる
ようにするための終端ビットマーカーを出力する方法と
装置に関する。
【０００２】
【従来の技術】コンピュータを速く実行させようとする
試みが絶えずなされており、それを達成する１つの方法
はコンピュータに命令を速く処理させることである。一
般にコンピュータプロセッサはどの様な処理の命令も次
々と順次に取り扱う。従って命令１は命令２が開始する
前に処理するか少なくとも始めなければならない（パイ
プラインに入れなければならない）。しかし２つないし
それ以上の命令を同時に実行することができれば、コン
ピュータは命令を速く処理することができる。これは１
つ以上の処理経路を有し、その処理経路を通して複数命
令を同時に実行する中央演算処理装置を備えることで達
成できる。通常では逐次に実行する同種の一般的なマシ
ン命令を同時に２つないしそれ以上を処理できる処理経
路を持つプロセッサを有するコンピュータは、スーパー
スケール・コンピュータと呼ばれている。
【０００３】新しいコンピュータを設計する場合に直面
する１つの問題は、その様なコンピュータが商業的に成
功するには、利用者の興味を引くために、それで実行で
きるアプリケーション・プログラムの基盤がなければな
らないということである。そのようなプログラムを提供
する最も経済的な方法は、新しいコンピュータを以前の
コンピュータないし系統コンピュータのために設計され
たアプリケーション・プログラムで作動するように設計
することである。この種の設計例として、8086、8088、
80186、80286、386TM、ｉ486TMを初めとするインテル社
によるマイクロプロセッサ（以下、インテル・マイクロ
プロセッサと称する）に基づくコンピュータがある。
【０００４】新しいプロセッサを以前のコンピュータで
使用されたソフトウエアで機能するように設計する際に
は、新しいマシンはそのソフトウエアの命令を理解し、
処理できなければならない。インテル・マイクロプロセ
ッサ・ラインのプロセッサで使用する命令は、１バイト
から15バイトまで変化する。それらの命令はインテル・
マイクロプロセッサを操作する既存のプログラムで上記
の一般的な順序で配列されている。
【０００５】コンピュータの動作速度を増大する１つの
方法は命令をパイプライン処理することである。各々の
命令をそれが完了するまで実行し、その上で次の命令を
開始する代わりに、命令のある段階を処理している間に
別の段階を重ねてコンピュータの遊び部分がないように
するのである。インテル・マイクロプロセッサを使用し
たコンピュータでは各々の命令の各々の段階を１クロッ
ク周期で扱うことのできるように命令をパイプライン処
理している。一般にこれには命令をその記憶場所から取
り出し、解読し、実行し、そして実行結果を後に使用す
るため記憶装置に書き戻すことが必要である。回路は、
異なる段階でそれぞれ１クロック周期を必要とするよう
に設計する。プロセッサの異なる部分で各々のクロック
周期中に逐次命令のパイプラインの各々の段階を完了す
る。従って第１のクロック周期中に、プロセッサの事前
取出し部分は命令を記憶装置から取り出し、解読できる
ように整列する。第２クロック周期中に、プロセッサの
事前取出し部分は記憶装置から次の命令を取り出して整
列させ、第３クロック周期でそれを解読する。プロセッ
サの解読部分は取り出された第１の命令の解読を第２ク
ロック周期中に完了する。その解読部分は取り出された
第２の命令の解読を第３クロック周期中に完了する。命
令をパイプライン処理することで、全体的な作業速度は
大幅に増大する。
【０００６】命令はバスないしキャッシュ・メモリから
互いに区別されていない命令のバイトのストリームとし
て供給する。各々の命令は（一般に）どの過程でも順番
に現れる。コンピュータ速度を維持するため、それらの
命令はそれらの出所源から１クロック周期で事前に取り
出す必要がある。これは次のクロック周期中に次の命令
を選択できるように、１クロック周期で長さの分からな
い第１の命令の終端を判定する必要があることを意味す
る。任意時に処理されている命令の長さを判定するた
め、インテル・マイクロプロセッサを使用した以前のコ
ンピュータは最初に命令を解読してその内容を判定して
いた。これを完了すると、処理されている命令の長さと
シーケンス内の次の命令の開始点が分かり、事前取出し
装置にフィードバックすることができる。このためイン
テル・マイクロプロセッサに基づく以前の全てのコンピ
ュータでの命令の解読は、逐次に行う必要があった。
【０００７】スーパー・スケールマシンは少なくとも２
つの命令を同時に行う必要があるため、２つの命令を同
時に解読しなければならない。しかし情報ストリームか
ら第２の命令の冒頭を選択するには、どこで第１の命令
が終るか分からなければならない。しかし第１の命令を
解読しないと第１の命令の長さが分からず、したがって
第２の命令が始まる場所が分からない。第２の命令の処
理を始める前に第１の命令の解読を待たなければならな
いのでは、２つの命令を同時に処理するというスーパー
・スケールの全目的に反することになる。
【０００８】
【発明が解決しようとする課題】従って本発明の目的
は、スーパースケールコンピュータが互いに区別されず
に順次に現れる長さの分からない２つの命令を同時に処
理できるようにする構造を提供することである。本発明
のより詳しい目的は、判定を行うために命令を解読する
必要なしにスーパースケールコンピュータで処理する命
令の長さを判定する構造を提供することである。
【０００９】
【課題を解決するための手段】本発明の以上の目的は、
その命令がその長さのその地点で終了することを示す各
命令の事前に指定された各々の長さを示す終端ビットを
供給する手段と、命令の実際の終端である命令の特定の
事前指定長さにその終端ビットを設定する手段と、命令
シーケンス内の第１の命令を処理する第１のチャネル
と、命令のシーケンス内の第１の命令に続く次の命令を
処理する第２のチャネルと、第１のチャネルで処理され
ている命令の終端ビットを調べてその命令の終点と命令
ストリームから次の命令の冒頭を判定する手段からな
る、長さが異なりそれらが区別されていない命令ストリ
ームとして命令が順次現れる場合に、コンピュータシス
テムで処理されるようにその命令の長さを判定する装置
により実現することができる。
【００１０】注記と用語 以下の詳細な説明の一部はコンピュータ・メモリ内のデ
ータビットに対するオペレーションについて記号表現で
表している。それらの説明や表現はデータ処理技術の当
業者がその作業の実質を他の当業者に最も効率的に伝え
るために使用する手段となっている。オペレーションは
物理的な量の物理的な操作を必要とするものである。通
常、必ずしもそうではないが、それらの量は記憶、転
送、結合、比較その他の操作が可能な電気ないし磁気信
号の形を取る。時にはおもに通常に使用されているとい
う理由で、それらの信号をビット、値、要素、記号、文
字、周期、数などで参照することが便利であることが分
かっている。しかしそれら及び類似の用語はすべて適切
な物理量と関連しており、単にそれらの量に適用された
便利なラベルでしかないことに留意すべきである。
【００１１】更に行う操作はしばしば、通常人間のオペ
レータにより行われる精神的な作業に関連した加算、比
較といった用語で称する。人間のオペレータのそのよう
な能力は本発明の一部を形成するここで説明する作業の
いずれにも必要なく、あるいは大方の場合望ましくな
い。作業は機械作業である。いずれの場合もコンピュー
タを作動する場合の方法作業と計算それ自身の方法の間
の区別に留意すべきである。本発明は電気ないしその他
（例：機械的、化学的）物理的信号を処理して他の所望
の物理的信号を生成するコンピュータを作動する装置に
関する。
【００１２】
【実施例】図１は本発明を実施する構造10のブロック図
である。構造10には最近利用した命令を格納するキャッ
シュ・メモリ12がある。一般にそのようなキャッシュ・
メモリは中央演算処理装置で利用して、主記憶装置への
参照の必要なしに情報への速いアクセスを行うことがで
きる。本発明を使用する回路では、キャッシュ・メモリ
12は中央演算処理装置で利用する命令の有用な出所源と
なっているが、一部の命令は主記憶装置と事前取出しバ
ッファからシステムバスに来ている。情報の源は本発明
の説明に影響を及ぼさないので、図１にはキャッシュ・
メモリ12だけをそのような出所源として示している。本
発明の本実施例では、キャッシュ・メモリにはそれぞれ
256ビットワイドのラインに配列した８キロバイトの記
憶装置が内蔵されている。合計 256ラインでこれだけの
量の命令データに十分な記憶を提供する。利用する特定
のキャッシュ・メモリ12の詳細は本発明には関係ないの
で、本明細書では長く説明しない。
【００１３】命令を格納するのに使用するキャッシュ・
メモリ12に加えて、この構造では終端ビットキャッシュ
・メモリ14を利用する。この終端ビットキャッシュ・メ
モリ14は、キャッシュ・メモリ12に格納された命令デー
タの各々のバイトの終端を指定するビットを格納するの
に利用する。本発明の本実施例では、キャッシュ・メモ
リ12に格納された命令のバイトの終端を指定する１つの
ビットは、キャッシュ・メモリ14に格納する。命令キャ
ッシュ・メモリ12と終端ビットキャッシュ・メモリ14に
格納された情報パターン例を図４に示し、以下詳細に説
明する。本実施例のキャッシュ・メモリ14にはキャッシ
ュ・メモリ12と同様の数のライン（ 256本）が含まれて
いるが、32バイトしかキャッシュ・メモリ12の 256ビッ
トラインのいずれにも格納できないので、キャッシュの
各々のラインは32ビットワイドしかない。特定のコンピ
ュータでは、特定のプロセッサに対し他の長さがより便
利な度量法ならば、メモリのバイト以外の何等かの長さ
（例えば半語）を示す終端ビットを利用することも可能
である。
【００１４】命令キャッシュ・メモリ12の各々のライン
と終端ビットキャッシュ・メモリ14の関連ラインは、両
メモリの関連ラインにアクセスしたときに一緒にヒット
ないしミスするように同一のタッグビットを共用してい
る。キャッシュ・メモリ14に格納された終端ビットを使
用してキャッシュ・メモリ12に格納された各々の順次の
命令の終端を指定し、命令が解読される前に処理される
各々の命令の長さの判定を行うことができるようにす
る。このようにすることで、プロセッサで実行するプロ
グラムに長さが変わる命令が順次に現れ、それらが解読
されるまでその長さが示されないとしても、スーパース
ケールコンピュータの作動速度を維持することができ
る。
【００１５】中央演算処理装置で利用する命令について
アクセスするキャッシュ・メモリ12の特定ラインはロー
テータ15に与えられ、終端ビット・キャッシュ・メモリ
14内の関連ラインのビットはローテータ16に与えられ
る。即ちキャッシュ・メモリ12のライン３が特定の命令
についてアクセスされる場合、キャッシュ・メモリ12の
アクセスされたラインに格納された命令と関連した終端
ビットについてキャッシュ・メモリ14のライン３にアク
セスが行われる。キャッシュ・メモリにアクセスする手
段はよく知られているが、本発明には関係ないので、本
明細書では説明しないことにする。従って、キャッシュ
・メモリ12のコードの各々のラインに対応するキャッシ
ュ・メモリ14内の終端ビットのラインが存在し、ローテ
ータ15によりキャッシュ・メモリ12から転送されたコー
ドの各々のラインに対して、キャッシュ・メモリ14に格
納された終端ビットのラインがローテータ16で転送され
る。
【００１６】処理される２つの命令の第１のものの冒頭
を選択し、処理するその第１の命令の冒頭を適切に整列
するために、事前取出し命令ポインタの値をローテータ
15と16の各々に与える。同様に、命令ポインタ値は処理
される命令の冒頭終端ビットを選択して整列する。この
命令ポインタ値は処理された最後の２つの命令の合同長
さの計算から得られる。事前取出し命令ポインタ値を生
成する回路の詳細は、本明細書と同一日付に出願され、
本発明の譲渡人に譲渡されたE.グロチョウスキーによる
「長さ計算におけるローテータ」の名称の出願番号
の米国特許出願に記載されている。
【００１７】ローテータ15の目的を完遂するのに利用で
きるローテータは、本明細書と同一日付に出願され、本
発明の譲渡人に譲渡されたE.グロチョウスキーによる
「命令ストリームから可変長命令を導出する２段階ウィ
ンドウ・マルチプレキサ」の名称の出願番号
の米国特許出願に記載されている。同特許出願では、本
発明のローテータ16、20に使用できる従来のローテータ
を詳細に説明している。ローテータ15と20の基本的な目
的は、処理される命令を含めるために十分長いバイトの
シーケンスを導出し、特定の命令の冒頭が後続の処理チ
ャネルで最初に処理されるようにそれらの命令を整列さ
せることである。ローテータ16はビットの同じローテー
ションを行い、関連ラインでの各々のバイトの終端を指
定する。
【００１８】適切に並べられた処理される命令と共に選
択された命令のラインは、ローテータ15から処理のため
Ｕパイプ操作符号フリップフロップ18に転送される。Ｕ
パイプは本発明を利用するスーパースケールコンピュー
タで利用する２つの処理チャネルの１つである。第２の
処理チャネルはＶパイプと称する。Ｕパイプにより処理
されている命令の後続の命令は、次のようにしてＶパイ
プに与える。即ちローテータ15からＵパイプに転送した
命令のラインと関連した終端ビットキャッシュ・メモリ
14内の終端ビットを、優先順位器19に転送し、ローテー
タ16により整列する。従って第１の４バイトの命令の冒
頭で整列された命令のラインがＵパイプフリップフロッ
プ18に転送されると、終端ビットは優先順位器19に転送
され、４バイト命令に関連した４ビットの最初のものの
冒頭に整列される。
【００１９】次に優先順位器19は１にセットされた第１
の終端ビットを選択する。この作業を行うため、優先順
位器にはローテータ16により転送される終端ビットの各
々について１つの一連のＡＮＤゲートを含めることがで
きる。各々の順次のＡＮＤゲートに終端ビットの整列さ
れたラインのビット位置の順次のものから入力を与える
と、１を終端ビットとして受け取るゲートで１の値を転
送するようにできる。それらの最初のものは、ＡＮＤゲ
ートに他の入力としてシーケンス内の各々の後続の終端
ビットから逆入力を与えることで選択する。従って１の
終端ビットと関連した第１のＡＮＤゲートのみが、１の
値を移送する。１の値を生成する優先順位器19の特定の
ＡＮＤゲートは命令の長さをバイトで示し、Ｕパイプで
処理されている命令の終端を示す。従ってこの第１の１
の値は、第１の命令が終了し、第２の命令が始まる地点
を示し、処理のために命令を分割するのに使用できる。
図２は上述したような優先順位器回路を示したものであ
る。ここで分かるように、図２の回路19では、出力０が
最高優先度を持つが、出力３は最低の優先度を持ってい
る。
【００２０】次に優先順位器19により生成された結果を
用いて、第３のローテータ20がローテータ15により与え
られた命令ストリームを回転し、次の後続の命令の最初
のバイトがＶパイプチャネルで処理するため整列される
ようにする。この整列された命令ストリームはＶパイプ
・フリップフロップ22に転送され、整列された命令をＵ
パイプチャネルで処理されている先行命令と同時に処理
できるようにする。Ｕパイプ・フリップフロップ18から
Ｕパイプ命令をＵパイプ解読器24に転送し、それを解読
して使用する。Ｖパイプ・フリップフロップ22からは、
Ｖパイプ命令をＶパイプ解読器25に転送し、それを解読
して使用する。この時点から、命令は別々の処理チャネ
ルを進行する（その方法は本明細書の主題ではない）。
【００２１】しかしＵパイプ解読器24内の命令の長さ
は、命令が解読され、比較器27に転送されると共に判定
される。この判定を行う装置は先述の「長さ計算におけ
るローテータ」の名称の出願番号 の米国特許
出願に詳細に記載されている。比較器27は、また優先順
位器19から終端ビット・フリップフロップ28を通して、
整列されたビットのシーケンス内で１にセットされた最
初に得られる終端ビットを選択する際に優先順位器19で
判定された長さの表示をローテータ16から受け取る。上
記で指摘したように、１の値を生成する優先順位器19の
特定ＡＮＤゲートは命令の長さをバイトで示した。それ
らの長さは比較される。テストした長さが異なる場合、
比較結果は特定終端ビットを更新する要求として終端ビ
ット生成器30に転送される。
【００２２】終端ビット生成器30は第２の入力をそれが
ローテータ15と16に供給されたときに、命令ポインタか
ら受取り、その値をラッチする。従って終端ビット生成
器はＵパイプで処理されている命令がどこでスタートし
たかを知っている。それはまた命令の正しい長さが分か
るように解読器24から長さ値を受け取る。その結果、終
端ビット生成器30はキャッシュ・メモリ14内の終端ビッ
トを訂正する必要のある命令を認識する。そこでデータ
の処理に重要でない時間に、キャッシュ・メモリ14内の
終端ビットに対し訂正を行う。
【００２３】図３は終端ビット生成器30を詳細に示した
ものである。この回路30は処理されるＵパイプの命令の
命令ポインタを示す６ビットバイナリ値を受け取る。こ
の値は解読器32により解読され、ポインタのビット位置
のみが１にセットされた64逐次ビットベクターとしての
マスク・ベクター生成器33に転送される。ポインタの６
ビット値はまた、優先順位器19により生成される命令の
長さを示す４ビットバイナリ値を受け取る加算器34に転
送される。それらの値は第１の命令の終端を示すために
加算され、第２の解読器35に送される。解読器35は第１
の命令の正確な終端ビットの位置に１を有する第２の64
ビットベクターを生成する。
【００２４】解読器35により生成された64ビットベクタ
ーはラッチ37に格納される。ベクターはまたマスク・ベ
クター生成器33に第２の入力として送られる。マスク・
ベクター生成器33は終端ビットを訂正するマスクとして
使用する64ビットベクターを生成する。このマスクは、
命令ポインタが示すバイトを示すビット位置で始まり、
命令が終了する前のバイトを示すビットまで続くゼロを
格納する。その他の全てのビットは１に設定される。こ
の結果は、図６に示す回路50のすぐ左の図に示してい
る。
【００２５】マスク・ベクター生成器33は、図６に１段
階を示す64の段階で実施することができる。各々の段階
50は解読器32により生成されたベクター内のビット位置
の１つを示す入力と、解読器35により生成されるベクタ
ーのビット位置の同一の１つを示す第２の入力と、その
ビット位置のすぐ前のビット位置のそれらのベクターか
らビットを受け取る段階（すぐ右の段階）の出力を受け
取る。第１の段階はシーケンス内の最後の段階50の出力
を受け取る。ここで分かるように、ＡＮＤゲート52は解
読器35により生成されたベクターから特定位置のビット
の値と解読器32により生成されたベクター内のその位置
のビットの逆値を受け取る。従ってＡＮＤゲート52は、
解読器35からのベクターのビットが１の値を有するビッ
ト位置でのみ１の値を生成する。この１はＯＲゲート54
によりその段階50の出力に転送される。第２のＡＮＤゲ
ート56は解読器32と35により生成されたベクターの各々
からの特定ビット位置内の逆入力値と先行段階50の出力
を受け取る。ＡＮＤゲート56は２つのベクターがゼロの
値を有し、先行段階が１の値を生成したビット位置で１
の出力値を生成する。それは、２つのベクターが０の値
を有し、先の段階が０の値を生成する各々のビット位置
で０の出力値を生成する。ゲート56はまた、解読器から
の２つのベクターのビットが異なる場合にも０の出力値
を生成する。ゲート56により生成された１の値はまた、
ＯＲゲート54によりその段階の出力に転送される。
【００２６】従って、マスク・ベクター生成器33の出力
が０の値になるのは、解読器32からの命令ポインタベク
ターが１の値を有する段階であることが分かる。０の出
力は、命令の終端を示す解読器35からのベクターが１で
ある段階まで各々の後続の段階で生成される。この段階
と全ての後続の段階はマスクの冒頭へ循環して命令の冒
頭を記す段階50のすぐ前の段階50まで１の値を生成す
る。
【００２７】このマスクビットベクターは、ラッチ39に
入れる。マスク・ベクター生成器33はまた、命令が循環
して２つのキャッシュラインにまたがり、訂正を行うの
に２回のキャッシュ書き込みを必要とするかどうかを示
す。これは解読器35から供給された訂正終端ビットがビ
ットのシーケンス内で命令ポインタビットに先行するか
どうかを判定することで判定できる。図６はまた、この
結果をもたらす回路60をも示している。回路60は各々の
ベクターのものまでビット位置をカウントする一対のカ
ウンタ61、62と、解読器32からのベクターあるいは解読
器35からのベクターが大きいかどうかを判定する比較器
63を内蔵している。
【００２８】ラッチ39内のマスクの各々のビットは、Ａ
ＮＤゲート41で終端ビットキャッシュ・メモリ14内に格
納された以前のラインからのビットの各々とＡＮＤ化す
る。マスクは、命令をその冒頭からその次のバイトから
最後のバイトまで定義するビットを除いて全ての位置で
１を有しているので、以前の終端キャッシュラインの各
々のビットは命令をその次のビットから最後のビットま
で示しているビットを除いて再生される。ＡＮＤゲート
41の各々により生成されたビットベクターのビットは次
にそれぞれ一連のＯＲゲート42によりラッチ37に保持さ
れたビットベクターでＯＲ化される。このベクターは第
１の命令の正しい最後のバイトを示すビット位置にのみ
１を含んでいるので、ＯＲゲート42から生じるビットベ
クターは第１の命令のバイトを示すビットを除いて以前
のキャッシュラインと同様に各々の位置に１ないし０を
持つ。第１の命令のバイトを冒頭から次及び最後まで示
すビットの全ては０となるが、最後のビットは１とな
る。このビットベクターはそこで書き込んで終端ビット
キャッシュ・メモリ14内の以前のラインと置換すること
ができる。必要に応じて、命令が２つのキャッシュライ
ンに循環する場合は、第２のキャッシュラインに対して
この作業を繰り返すことができる。
【００２９】図２の比較回路27で比較を行い、無効な結
果が得られれば（長さが同程度でない）、無効結果はＶ
パイプチャネルに送られ、Ｖパイプチャネルによる２つ
の命令の第２のものの処理を禁止する。このようにして
ローテータ20内に不正確に整列された命令は単に放棄さ
れるだけだが、Ｕパイプチャネル内の命令の処理は通常
の形で続行される。ＵパイプとＶパイプチャネルを通し
て処理される各々の命令に対して正しい長さを加算する
ことで、新しい命令ポインタを得られることに留意す
る。その結果、Ｕパイプチャネル内の命令に対して不正
確にセットされた終端ビット故にＶパイプチャネルが使
用禁止になると、新しい命令ポインタは第１の命令の長
さだけを含むようになる。その結果、打ち切られた命令
がＵパイプチャネルを通して実行される次の命令とな
る。
【００３０】キャッシュ・メモリ12に格納された各々の
命令に対して初期終端ビットを与えるため、新しい命令
の各々のバイトの各々の終端ビットはその命令がキャッ
シュ・メモリ12に入れられたときに１にセットする。当
業者には明かとなるように、各々の１つのバイトの命令
は最初にキャッシュ・メモリ12に入れられたときにその
終端ビットを正しくセットしてそれが１バイト命令であ
ることを示す。しかし１バイトよりも長い全ての命令は
各々のバイトの終端ビットをすべてセットし、命令の長
さを不正確に示すようになる。その結果、キャッシュ・
メモリ12に格納された命令に最初にアクセスしたとき、
それが１バイト命令でない限りその長さは不正確にな
る。従って長さが１バイト以上の各々の命令はそれに最
初にアクセスしたときその終端ビットを訂正し、それ以
降正しい終端ビットが指定されるようにする。キャッシ
ュ・メモリ12に格納された命令にアクセスする際、命令
を使用する所与の期間に於て同じ命令が繰り返し使用さ
れる傾向があるので、ほぼ95％のヒット率が達成される
ことが分かった。命令はキャッシュ・メモリ12に入れら
れてから最初のアクセスで終端ビットが正確にセットさ
れるので、キャッシュ・メモリ12のほとんどのアクセス
は２番目あるいはそれ以上のアクセスとなると思われ
る。従って最初のアクセスに対して終端ビットを訂正す
る必要性はシステム内で殆ど遅延を生じない。
【００３１】図４は命令キャッシュ・メモリ12と終端ビ
ットキャッシュ・メモリ14の関連ラインに含まれた情報
例である。ここで分かるように第１の命令は事前取出し
ポインタで02(hex) で示したようにバイト02で始まる。
この第１の命令はバイト02から06に格納されている。バ
イト06の第１の命令の終端は終端ビットキャッシュのビ
ット06のバイナリ１で示されている。図には第１の命令
の命令コードと実際の命令が示されている。第２の命令
の命令コードは命令キャッシュラインのバイト07で始ま
り、命令キャッシュ・メモリ12のバイト0Cに相当する位
置の終端ビットキャッシュ・メモリ14内の次のバイナリ
１が生じるまで続く。第２の命令の命令コードと解読さ
れた命令を図に示す。第１の命令の終端ビットと次の事
前取出しポインタの位置も図に示してある。
【００３２】図５は本発明を完遂するための上記の操作
ステップのシーケンスをリストアップしたものである。
それらのステップの各々は、上記で詳述した。図で同一
ボックス内に２つのステップが入れられている場合は、
同一クロック周期内でそれらのステップを並列に完遂す
る。本発明を実施例に関して説明したが、当業者には本
発明の趣旨や範囲を逸脱せずに様々な修正や変形を行う
ことができることが明白であろう。例えば本発明の実施
例では各々のバイトと関連した終端ビットを格納するキ
ャッシュ・メモリを利用したが、それらの終端ビットは
キャッシュ・メモリ12の長さを拡張して命令データの各
々のバイトの間にそれらのビットのためのゆとりを作る
ことも可能である。従って本発明は請求項の範囲につい
て判断を行うべきである。
【図面の簡単な説明】
【図１】２つの命令を同時に処理する本発明の構造のブ
ロック図である。
【図２】図１の構造の第１の部分のより詳細な説明図で
ある。
【図３】図１の構造の第２の部分のより詳細な説明図で
ある。
【図４】図１の構造のその作動中の様々な要素内のビッ
ト位置を示す図である。
【図５】本発明で実施する方法を示す流れ図である。
【図６】図３に示す構成を実施する回路の詳細を示す図
である。
【符号の説明】
12:命令キャッシュ 14:終端ビットキャッシュ 15:命令ローテータ 16:終端ビットローテータ 19:優先順位器 20:Ｖパイプ命令ローテータ 24:Ｕパイプ命令解読器 25:Ｖパイプ命令解読器 30:終端ビット更新

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 命令がその長さが変わるものでしかもそ
    れぞれが区別されないで命令ストリームの中で順次に現
    れるようになっているコンピュータシステムで処理して
    いる命令の長さを判定する装置において、命令がその長
    さの地点で終了することを示すための命令の事前に指定
    された各々の長さのための終端ビットを供給する手段
    と、命令の実際の終端である命令の特定の事前指定長さ
    に終端ビットをセットする手段と、シーケンス内の第１
    の命令を処理する第１のチャネルと、第１の命令に次に
    続く命令を処理する第２のチャネルと、第１のチャネル
    により処理されている命令の終端ビットを調べてその命
    令の終点と命令のストリームから次の命令の冒頭を判定
    する手段とからなる命令の長さを判定する装置。
  2. 【請求項２】 命令がその長さが変わるものでしかもそ
    れぞれが区別されないで命令ストリームの中で順次に現
    れるようになっているコンピュータシステムで処理して
    いる命令の長さを判定する方法において、命令がその長
    さの地点で終了することを示すための命令の事前に指定
    された各々の長さのための終端ビットを供給し、命令の
    実際の終端である命令の特定の事前指定長さにその終端
    ビットをセットし、シーケンス内の第１の命令を第１の
    チャネルにより処理し、第１の命令に次に続く命令を第
    ２のチャネルにより処理し、第１のチャネルにより処理
    されている命令の終端ビットを調べてその命令の終点と
    命令のストリームから次の命令の冒頭を判定することを
    特徴とする命令の長さを判定する方法。
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