JPH0895824A - データ処理装置及びデータ処理方法 - Google Patents
データ処理装置及びデータ処理方法Info
- Publication number
- JPH0895824A JPH0895824A JP7213654A JP21365495A JPH0895824A JP H0895824 A JPH0895824 A JP H0895824A JP 7213654 A JP7213654 A JP 7213654A JP 21365495 A JP21365495 A JP 21365495A JP H0895824 A JPH0895824 A JP H0895824A
- Authority
- JP
- Japan
- Prior art keywords
- address
- trace
- data
- instruction
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3636—Software debugging by tracing the execution of the program
- G06F11/364—Software debugging by tracing the execution of the program tracing values on a bus
Abstract
(57)【要約】
【課題】 現在実行している命令コードのアドレス及び
データ・アクセスした最新アドレスをトレースし、トレ
ース・バスを介してリアル・タイム・トレース情報が得
られるデータ処理装置及び方法を提供する。 【解決手段】 命令パイプライン（１６）を介して逐次
的でない命令をフェッチするときに、この命令が中央処
理装置コア（１４）に渡されるまでに費やされる多数サ
イクルを利用して、トレース・バス（１２）上に命令コ
ード・フェッチのアドレスを出力する。アドレスの異な
る複数部分については、時分割多重化を行ってトレース
・バス（１２）の幅を狭くできるようにする。同一の技
術をデータ・アクセス・アドレスの出力にも用いるが、
他のいくつかの命令の実行ではアドレスの出力の一部分
に時間的な重なり合いを許容する。
データ・アクセスした最新アドレスをトレースし、トレ
ース・バスを介してリアル・タイム・トレース情報が得
られるデータ処理装置及び方法を提供する。 【解決手段】 命令パイプライン（１６）を介して逐次
的でない命令をフェッチするときに、この命令が中央処
理装置コア（１４）に渡されるまでに費やされる多数サ
イクルを利用して、トレース・バス（１２）上に命令コ
ード・フェッチのアドレスを出力する。アドレスの異な
る複数部分については、時分割多重化を行ってトレース
・バス（１２）の幅を狭くできるようにする。同一の技
術をデータ・アクセス・アドレスの出力にも用いるが、
他のいくつかの命令の実行ではアドレスの出力の一部分
に時間的な重なり合いを許容する。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理の分野におけ
るデータ処理装置及びデータ処理方法に関する。特に、
本発明は、データ処理装置において例えばソフトウェア
及びハードウエアの開発のデバッグ中に用いられるトレ
ース・オペレーションを行うデータ処理装置及びデータ
処理方法に関する。
るデータ処理装置及びデータ処理方法に関する。特に、
本発明は、データ処理装置において例えばソフトウェア
及びハードウエアの開発のデバッグ中に用いられるトレ
ース・オペレーションを行うデータ処理装置及びデータ
処理方法に関する。
【０００２】
【従来の技術】トレース・オペレーションを行う際に重
要な機能は、データ処理システムが現在実行している命
令のアドレスを与えるトレース・データを提供すること
である。このトレース情報をリアル・タイムで供給しよ
うとするときは、このトレース・アドレス情報を外部解
析装置に提供するために専用のバスが用いられる。
要な機能は、データ処理システムが現在実行している命
令のアドレスを与えるトレース・データを提供すること
である。このトレース情報をリアル・タイムで供給しよ
うとするときは、このトレース・アドレス情報を外部解
析装置に提供するために専用のバスが用いられる。
【０００３】
【発明が解決しようとする課題】前述の解決法による問
題は、データ処理システム内で用いるアドレスのビット
長が増大することにより発生する。即ち、３２ビット・
アドレスを使用することがますます一般化しており、こ
れがリアル・タイムによりトレース・アドレスを搬送す
るためには少なくとも３２ビットのトレース・バスを必
要とすることになる。このような大きなトレース・バス
を設けなければならないということは重大な欠点となる
ことは理解されるであろう。このトレース・バスを実施
するために必要とされる集積回路の外部接続ピンの数
は、接続ピンの総数に対してかなりの比率のものとな
り、集積回路のコストを増加させ、かつ/ 又は他の目的
に提供し得る接続ピンを制限する結果となる。
題は、データ処理システム内で用いるアドレスのビット
長が増大することにより発生する。即ち、３２ビット・
アドレスを使用することがますます一般化しており、こ
れがリアル・タイムによりトレース・アドレスを搬送す
るためには少なくとも３２ビットのトレース・バスを必
要とすることになる。このような大きなトレース・バス
を設けなければならないということは重大な欠点となる
ことは理解されるであろう。このトレース・バスを実施
するために必要とされる集積回路の外部接続ピンの数
は、接続ピンの総数に対してかなりの比率のものとな
り、集積回路のコストを増加させ、かつ/ 又は他の目的
に提供し得る接続ピンを制限する結果となる。
【０００４】
【課題を解決するための手段】本発明の目的は、不都合
に広いトレース・バスを必要とすることなく、リアル・
タイムのトレース情報を提供することである。
に広いトレース・バスを必要とすることなく、リアル・
タイムのトレース情報を提供することである。
【０００５】本発明は、一つの特徴から見ると、データ
を処理する装置を提供するものであって、前記装置は、 （ｉ）命令コードを実行する中央処理装置コアであっ
て、各命令コードがメモリ内にアドレスを有し、前記デ
ータ処理装置コアとメモリとの間にアドレス・バスが伸
延している前記中央処理装置コアと、 （ｉｉ）前記中央処理装置コアに命令コードを供給する
命令パイプラインであって、前記命令コードが前記メモ
リから前記命令パイプラインへフェッチされ、次いで前
記命令パイプラインを介して前記中央処理装置コアに転
送して実行される前記命令パイプラインと、 （ｉｉｉ）トレース・バス上にトレース・データ信号を
発生するトレース手段とを備え、前記トレース手段は、
（ａ）前に実行した命令コードのアドレスに逐次的に連
続するアドレスを有した命令コードを実行するときに、
前記トレース・バス上にトレース・アドレス増加信号を
発生するトレース・アドレス増加信号発生手段と、
（ｂ）前記フェッチされたコード・アドレスが前にフェ
ッチした命令コードのアドレスに逐次的に連続しないと
きは、前記パイプラインにフェッチされた命令コードの
フェッチされたコード・アドレスを表示するトレース・
アドレスの複数部分を前記トレース・バス上に時分割多
重化するトレース・アドレス発生手段とを備え、前記時
分割多重化は、前記フェッチされたコード・アドレスを
有する前記命令コードが前記命令パイプラインを介して
転送され、前記中央処理装置コアに到達して実行される
間に、実行されるものである。
を処理する装置を提供するものであって、前記装置は、 （ｉ）命令コードを実行する中央処理装置コアであっ
て、各命令コードがメモリ内にアドレスを有し、前記デ
ータ処理装置コアとメモリとの間にアドレス・バスが伸
延している前記中央処理装置コアと、 （ｉｉ）前記中央処理装置コアに命令コードを供給する
命令パイプラインであって、前記命令コードが前記メモ
リから前記命令パイプラインへフェッチされ、次いで前
記命令パイプラインを介して前記中央処理装置コアに転
送して実行される前記命令パイプラインと、 （ｉｉｉ）トレース・バス上にトレース・データ信号を
発生するトレース手段とを備え、前記トレース手段は、
（ａ）前に実行した命令コードのアドレスに逐次的に連
続するアドレスを有した命令コードを実行するときに、
前記トレース・バス上にトレース・アドレス増加信号を
発生するトレース・アドレス増加信号発生手段と、
（ｂ）前記フェッチされたコード・アドレスが前にフェ
ッチした命令コードのアドレスに逐次的に連続しないと
きは、前記パイプラインにフェッチされた命令コードの
フェッチされたコード・アドレスを表示するトレース・
アドレスの複数部分を前記トレース・バス上に時分割多
重化するトレース・アドレス発生手段とを備え、前記時
分割多重化は、前記フェッチされたコード・アドレスを
有する前記命令コードが前記命令パイプラインを介して
転送され、前記中央処理装置コアに到達して実行される
間に、実行されるものである。
【０００６】本発明は、命令パイプラインを使ったデー
タ処理システムにおいて（例えば、分岐（Ｂｒａｎｃ
ｈ）又はジャンプ命令を実行した結果として）逐次的で
ない命令フェッチが開始されたときに、逐次的でない命
令コードが中央処理装置コアにより実行される前に、命
令コードがパイプラインを進行する期間が存在する事を
認める。この期間はトレース・バスへ逐次的でないアド
レスの時分割多重化部分に利用することができる。トレ
ース・バスは１回にアドレスの一部分を搬送するときに
必要となるだけなので、そうしないのであれば、これま
で可能としていたものより狭くすることができる。
タ処理システムにおいて（例えば、分岐（Ｂｒａｎｃ
ｈ）又はジャンプ命令を実行した結果として）逐次的で
ない命令フェッチが開始されたときに、逐次的でない命
令コードが中央処理装置コアにより実行される前に、命
令コードがパイプラインを進行する期間が存在する事を
認める。この期間はトレース・バスへ逐次的でないアド
レスの時分割多重化部分に利用することができる。トレ
ース・バスは１回にアドレスの一部分を搬送するときに
必要となるだけなので、そうしないのであれば、これま
で可能としていたものより狭くすることができる。
【０００７】より狭いトレース・バスを使用可能にさせ
る本発明の装置の他の特徴は、トレース・アドレス増加
信号を利用することである。このような信号は単一ビッ
トであってもよく、必要なことは逐次的な命令を実行す
る大多数の命令サイクルで出力されることだけである。
トレース・データを解析している装置は、現在実行して
いるアドレスのレコードを記憶し、かつトレース・アド
レス増加信号に応答してアドレスを単純に増加させて現
在実行している命令のリアル・タイム表示を提供する。
る本発明の装置の他の特徴は、トレース・アドレス増加
信号を利用することである。このような信号は単一ビッ
トであってもよく、必要なことは逐次的な命令を実行す
る大多数の命令サイクルで出力されることだけである。
トレース・データを解析している装置は、現在実行して
いるアドレスのレコードを記憶し、かつトレース・アド
レス増加信号に応答してアドレスを単純に増加させて現
在実行している命令のリアル・タイム表示を提供する。
【０００８】逐次的でない命令がまず命令パイプライン
にロードされると、逐次的でない命令がパイプラインの
終端に到達し、中央処理装置コアにより実行される時ま
でに、外部装置がそのアドレスを受け取っていないこと
は、理解されるであろう。しかし、実際に実行する際に
は、時分割多重化を完了させ、逐次的でない命令のフル
・アドレスをシステムに利用できるようにさせてトレー
ス・データを解析可能にさせる。
にロードされると、逐次的でない命令がパイプラインの
終端に到達し、中央処理装置コアにより実行される時ま
でに、外部装置がそのアドレスを受け取っていないこと
は、理解されるであろう。しかし、実際に実行する際に
は、時分割多重化を完了させ、逐次的でない命令のフル
・アドレスをシステムに利用できるようにさせてトレー
ス・データを解析可能にさせる。
【０００９】前述のように、パイプラインに対して逐次
的でないフェッチに帰結する命令を実行させると、逐次
的でないフェッチを発生させた命令に逐次的に続く多数
の命令が既にパイプラインにロードされているが、実行
はもはや必要ではない。この状況に対処するために、前
記パイプラインに対して逐次的でないフェッチが発生し
たときは、パイプライン・パージ手段が前記パイプライ
ンへ既にフェッチされた保留中の命令コードを実行せず
に前記パイプラインから消去する。
的でないフェッチに帰結する命令を実行させると、逐次
的でないフェッチを発生させた命令に逐次的に続く多数
の命令が既にパイプラインにロードされているが、実行
はもはや必要ではない。この状況に対処するために、前
記パイプラインに対して逐次的でないフェッチが発生し
たときは、パイプライン・パージ手段が前記パイプライ
ンへ既にフェッチされた保留中の命令コードを実行せず
に前記パイプラインから消去する。
【００１０】システムから出力されるトレース・アドレ
スは逐次的でない命令のフェッチ・コード・アドレスと
同一である必要はないこと、即ちトレース・アドレスは
前記フェッチされたコード・アドレスを符号化したもの
であってもよいことは、理解されるであろう。しかし、
好ましい実施例では、前記トレース・アドレスが前記フ
ェッチされたコード・アドレスであれば、簡単となる。
スは逐次的でない命令のフェッチ・コード・アドレスと
同一である必要はないこと、即ちトレース・アドレスは
前記フェッチされたコード・アドレスを符号化したもの
であってもよいことは、理解されるであろう。しかし、
好ましい実施例では、前記トレース・アドレスが前記フ
ェッチされたコード・アドレスであれば、簡単となる。
【００１１】同様にして、トレース・アドレスの種々の
部分を多数の方法により取り出すことができる。しか
し、本発明を実施するために必要なハードウエアは、前
記トレース・アドレスの前記複数部分が前記フェッチさ
れたコード・アドレスの連続的な多数ビットのセグメン
トであるときは、簡単となる。
部分を多数の方法により取り出すことができる。しか
し、本発明を実施するために必要なハードウエアは、前
記トレース・アドレスの前記複数部分が前記フェッチさ
れたコード・アドレスの連続的な多数ビットのセグメン
トであるときは、簡単となる。
【００１２】前記トレース・アドレス発生手段が前記ト
レース・アドレスの前記複数部分を前記トレース・バス
上で多重レベル・ビットの符号化をするときは、更に、
トレース・バスに必要とするビット・ライン数を減少さ
せることが可能である。
レース・アドレスの前記複数部分を前記トレース・バス
上で多重レベル・ビットの符号化をするときは、更に、
トレース・バスに必要とするビット・ライン数を減少さ
せることが可能である。
【００１３】前述のシステムは実行すべきアドレス位置
記憶命令コードを表わすトレース・アドレスの出力を取
り扱う。高度に有用な他のクラスのトレース・データ
は、解析によりシステムのオペレーション中にアクセス
されるアドレス記憶データを知ることである。本発明の
好ましい実施例は、トレース・バスの幅を過度に増加さ
せることなく、この要求に対処するために、（ｉ）前に
アクセスしたデータ・ワードに逐次的に続くアドレスを
有したデータ・ワードに対してデータ・アクセスが発生
するときは、前記トレース・バス上にデータ・アクセス
・アドレス増加信号を発生するデータ・アクセス・アド
レス増加信号発生手段と、（ｉｉ）前のデータ・アクセ
ス・オペレーションのアドレスに逐次的に続いていない
データ・アクセス・アドレスに対するデータ・アクセス
・オペレーションに応答して、前記トレース・バス上に
前記データ・アクセス・アドレスを表わすデータ・アド
レスの複数部分を時分割多重化するデータ・アクセス発
生手段とを備える。
記憶命令コードを表わすトレース・アドレスの出力を取
り扱う。高度に有用な他のクラスのトレース・データ
は、解析によりシステムのオペレーション中にアクセス
されるアドレス記憶データを知ることである。本発明の
好ましい実施例は、トレース・バスの幅を過度に増加さ
せることなく、この要求に対処するために、（ｉ）前に
アクセスしたデータ・ワードに逐次的に続くアドレスを
有したデータ・ワードに対してデータ・アクセスが発生
するときは、前記トレース・バス上にデータ・アクセス
・アドレス増加信号を発生するデータ・アクセス・アド
レス増加信号発生手段と、（ｉｉ）前のデータ・アクセ
ス・オペレーションのアドレスに逐次的に続いていない
データ・アクセス・アドレスに対するデータ・アクセス
・オペレーションに応答して、前記トレース・バス上に
前記データ・アクセス・アドレスを表わすデータ・アド
レスの複数部分を時分割多重化するデータ・アクセス発
生手段とを備える。
【００１４】データ・アクセス・アドレスをトレースす
る前述の構成は、データ・アクセスのかなりの部分が逐
次的であり、かつデータ・アクセス・アドレス増加信号
の使用により単純にトレースすることができることが認
識されると共に、残りのデータ・アクセス・アドレスは
逐次的ではなく、かつ他の出力手段を必要とする。
る前述の構成は、データ・アクセスのかなりの部分が逐
次的であり、かつデータ・アクセス・アドレス増加信号
の使用により単純にトレースすることができることが認
識されると共に、残りのデータ・アクセス・アドレスは
逐次的ではなく、かつ他の出力手段を必要とする。
【００１５】フェッチ・コード・アドレス及びトレース
・アドレスに関して、データ・アドレスはデータ・アク
セス・アドレスと同一であり、データ・アドレス部分は
データ・アクセス・アドレスが連続する多重ビットのセ
グメントであり、かつデータ・アクセス・アドレスを多
レベル・ビットの符号化により、更なるビット幅におけ
る減少を達成することができることが好ましい。
・アドレスに関して、データ・アドレスはデータ・アク
セス・アドレスと同一であり、データ・アドレス部分は
データ・アクセス・アドレスが連続する多重ビットのセ
グメントであり、かつデータ・アクセス・アドレスを多
レベル・ビットの符号化により、更なるビット幅におけ
る減少を達成することができることが好ましい。
【００１６】データ・アドレスをトレース・バス上へ時
分割多重化するためには、１サイクル以上必要なことが
理解されるであろう。従って、トレース・バスを残りの
データ処理装置と同一速度で駆動しようとするときは、
前記データ・アクセス・アドレス発生手段がデータ・ア
クセス・オペレーションを含む前記命令コードの実行を
越えるオーバーラン期間中に前記データ・アドレスの複
数部分を前記トレース・バス上へ時分割多重化すること
が必要である。
分割多重化するためには、１サイクル以上必要なことが
理解されるであろう。従って、トレース・バスを残りの
データ処理装置と同一速度で駆動しようとするときは、
前記データ・アクセス・アドレス発生手段がデータ・ア
クセス・オペレーションを含む前記命令コードの実行を
越えるオーバーラン期間中に前記データ・アドレスの複
数部分を前記トレース・バス上へ時分割多重化すること
が必要である。
【００１７】そのデータ・アクセスを発生させた命令の
実行が続くデータ・アドレスの出力のオーバーランの観
点では、逐次的でないデータ・アクセスに逐次的でない
命令コード・フェッチが続く問題が潜在的に存在する。
これに対処するために、本発明の好ましい実施例は、前
記トレース・アドレス発生手段が、前記オーバーラン期
間を開始遅延内に調整できるように、前記フェッチした
コード・アドレスから前記命令コードのフェッチを開始
した命令コードの実行を完結させる遅延の後に、前記ト
レース・バスへ前記トレース・アドレスの複数部分を時
分割多重化し始めるというものである。
実行が続くデータ・アドレスの出力のオーバーランの観
点では、逐次的でないデータ・アクセスに逐次的でない
命令コード・フェッチが続く問題が潜在的に存在する。
これに対処するために、本発明の好ましい実施例は、前
記トレース・アドレス発生手段が、前記オーバーラン期
間を開始遅延内に調整できるように、前記フェッチした
コード・アドレスから前記命令コードのフェッチを開始
した命令コードの実行を完結させる遅延の後に、前記ト
レース・バスへ前記トレース・アドレスの複数部分を時
分割多重化し始めるというものである。
【００１８】与えられた時間にトレース・バス上に出力
することが可能な異なる複数の型式及び部分に対処する
ために、本発明の好ましい実施例は、前記トレース・バ
ス上に部分識別信号を発生する手段を備え、前記部分識
別信号は、前記トレース・アドレスの複数部分又は前記
データ・アドレスの前記複数部分のいずれが前記トレー
ス・バス上に存在するのかを示す。
することが可能な異なる複数の型式及び部分に対処する
ために、本発明の好ましい実施例は、前記トレース・バ
ス上に部分識別信号を発生する手段を備え、前記部分識
別信号は、前記トレース・アドレスの複数部分又は前記
データ・アドレスの前記複数部分のいずれが前記トレー
ス・バス上に存在するのかを示す。
【００１９】時分割多重化を可能にする好ましい実施例
において、前記トレース・アドレス発生手段は、前記ア
ドレス・バスから前記フェッチされたコード・アドレス
を補足し、かつ記憶するフェッチされたコード・アドレ
ス補足手段と、前記トレース・アドレスの前記複数部分
として前記フェッチされたコード・アドレス補足手段か
ら前記フェッチされたコード・アドレスの異なる複数部
分を連続的に選択するマルチプレクサとを備えるもので
ある。
において、前記トレース・アドレス発生手段は、前記ア
ドレス・バスから前記フェッチされたコード・アドレス
を補足し、かつ記憶するフェッチされたコード・アドレ
ス補足手段と、前記トレース・アドレスの前記複数部分
として前記フェッチされたコード・アドレス補足手段か
ら前記フェッチされたコード・アドレスの異なる複数部
分を連続的に選択するマルチプレクサとを備えるもので
ある。
【００２０】本発明の好ましい実施例は、メモリに共通
のアドレス・バスを用いて命令フェッチ及びデータ・ア
クセス要求のインターリーブを処理するために、前記中
央処理装置コアから複数のステータス・フラグを受け取
り、かつ命令コードの逐次的なフェッチが前記アドレス
・バスの監視から独立して行われているか否かを推測す
る推測ロジックを備える。
のアドレス・バスを用いて命令フェッチ及びデータ・ア
クセス要求のインターリーブを処理するために、前記中
央処理装置コアから複数のステータス・フラグを受け取
り、かつ命令コードの逐次的なフェッチが前記アドレス
・バスの監視から独立して行われているか否かを推測す
る推測ロジックを備える。
【００２１】前記アドレス・バスから独立して動作する
前記推測ロジックは、アドレス・バス上に現れる実際の
アドレスが逐次的でないように、逐次的な命令フェッチ
がデータ・アクセスと混合されていても、逐次的な命令
フェッチを調べることができる。
前記推測ロジックは、アドレス・バス上に現れる実際の
アドレスが逐次的でないように、逐次的な命令フェッチ
がデータ・アクセスと混合されていても、逐次的な命令
フェッチを調べることができる。
【００２２】本発明の相補的な特徴において、トレース
・バスからトレース・データを受け取る装置を提供する
ものであって、前記装置は、（ｉ）前記中央処理装置コ
アにより現在実行されている命令コードの陰の命令コー
ド・アドレスを記憶する陰のプログラム・カウンタ・レ
ジスタと、（ｉｉ）前記トレース・バスから受け取った
トレース・アドレス増加信号に応答して前記陰の命令コ
ード・アドレスを増加するインクリメンタと、（ｉｉ
ｉ）前記トレース・バスから受け取ったトレース・アド
レスの複数部分を時分割デマルチプレックスして新しい
影の命令コード・アドレスを駆動し、前記陰のプログラ
ム・カウンタ・レジスタにロードさせる手段とを備え
る。
・バスからトレース・データを受け取る装置を提供する
ものであって、前記装置は、（ｉ）前記中央処理装置コ
アにより現在実行されている命令コードの陰の命令コー
ド・アドレスを記憶する陰のプログラム・カウンタ・レ
ジスタと、（ｉｉ）前記トレース・バスから受け取った
トレース・アドレス増加信号に応答して前記陰の命令コ
ード・アドレスを増加するインクリメンタと、（ｉｉ
ｉ）前記トレース・バスから受け取ったトレース・アド
レスの複数部分を時分割デマルチプレックスして新しい
影の命令コード・アドレスを駆動し、前記陰のプログラ
ム・カウンタ・レジスタにロードさせる手段とを備え
る。
【００２３】このトレース・データ・レシーバは、時分
割多重化されたトレース・アドレスに応答し、かつこれ
らアドレスを前記フェッチされたコード・アドレスに再
アッセンブリすることができると共に、逐次的な命令コ
ードを実行するときはトレース・アドレス増加信号に応
答する。
割多重化されたトレース・アドレスに応答し、かつこれ
らアドレスを前記フェッチされたコード・アドレスに再
アッセンブリすることができると共に、逐次的な命令コ
ードを実行するときはトレース・アドレス増加信号に応
答する。
【００２４】更にデータ・アクセス・アドレス・トレー
シングも処理することができるトレース・データ・レシ
ーバの好ましい実施例は、最終的なデータ・ワードの陰
のデータ・アクセス・アドレスを記憶して前記中央処理
装置コアによりアクセスされる陰のデータ・アクセス・
アドレス・レジスタと、前記トレース・バスから受け取
ったデータ・アクセス・アドレス増加信号に応答して前
記影のデータ・アクセス・アドレスを増加させるインク
リメンタと、前記トレース・バスから受け取ったデータ
・アドレスの複数部分を時分割デマルチプレックスして
前記陰のデータ・アクセス・アドレス・レジスタにロー
ドされる新しい影のデータ・アクセス・アドレスを得る
手段とを備えている。
シングも処理することができるトレース・データ・レシ
ーバの好ましい実施例は、最終的なデータ・ワードの陰
のデータ・アクセス・アドレスを記憶して前記中央処理
装置コアによりアクセスされる陰のデータ・アクセス・
アドレス・レジスタと、前記トレース・バスから受け取
ったデータ・アクセス・アドレス増加信号に応答して前
記影のデータ・アクセス・アドレスを増加させるインク
リメンタと、前記トレース・バスから受け取ったデータ
・アドレスの複数部分を時分割デマルチプレックスして
前記陰のデータ・アクセス・アドレス・レジスタにロー
ドされる新しい影のデータ・アクセス・アドレスを得る
手段とを備えている。
【００２５】他の特徴から見て、本発明は、データを処
理する方法であって、前記方法は、（ｉ）メモリから命
令パイプラインへ命令コードをフェッチし、次いで前記
命令コードを前記命令パイプラインを介して中央処理装
置コアへ転送して実行させ、各命令コードが前記メモリ
内のアドレスを有するステップと、（ｉｉ）前に実行し
た命令コードのアドレスに逐次的に続くアドレスを有し
た命令コードを実行するときは、トレース・バス上にト
レース・アドレス増加信号を発生するステップと、（ｉ
ｉｉ）前記フェッチしたコード・アドレスが前にフェッ
チした命令コードのアドレスに逐次的に続いていないと
きは、前記パイプラインへフェッチした命令コードのフ
ェッチされたコード・アドレスを表わすトレース・アド
レスの複数部分をトレース・バス上に時分割多重化する
ステップとを備え、前記時分割多重化は、前記フェッチ
されたコード・アドレスを有する前記命令コードが前記
命令パイプラインを介して転送され、前記中央処理装置
コアに到達して実行される間に、行われる。
理する方法であって、前記方法は、（ｉ）メモリから命
令パイプラインへ命令コードをフェッチし、次いで前記
命令コードを前記命令パイプラインを介して中央処理装
置コアへ転送して実行させ、各命令コードが前記メモリ
内のアドレスを有するステップと、（ｉｉ）前に実行し
た命令コードのアドレスに逐次的に続くアドレスを有し
た命令コードを実行するときは、トレース・バス上にト
レース・アドレス増加信号を発生するステップと、（ｉ
ｉｉ）前記フェッチしたコード・アドレスが前にフェッ
チした命令コードのアドレスに逐次的に続いていないと
きは、前記パイプラインへフェッチした命令コードのフ
ェッチされたコード・アドレスを表わすトレース・アド
レスの複数部分をトレース・バス上に時分割多重化する
ステップとを備え、前記時分割多重化は、前記フェッチ
されたコード・アドレスを有する前記命令コードが前記
命令パイプラインを介して転送され、前記中央処理装置
コアに到達して実行される間に、行われる。
【００２６】以上、及び本発明の他の目的、特徴及び効
果は、添付図面に関連して読むべき実施例の下記詳細な
説明から明らかである。
果は、添付図面に関連して読むべき実施例の下記詳細な
説明から明らかである。
【００２７】
【実施例】図１はアドレス・バス４と、オン・チップ・
メモリ８への命令／データ・バス６とを有する中央処理
装置集積回路２を示す。中央処理装置集積回路２はトレ
ース・バス１２を介してトレース・データ・レシーバ１
０に接続される。
メモリ８への命令／データ・バス６とを有する中央処理
装置集積回路２を示す。中央処理装置集積回路２はトレ
ース・バス１２を介してトレース・データ・レシーバ１
０に接続される。
【００２８】中央処理装置集積回路２内には、中央処理
装置コア１４が存在し、中央処理装置コア１４は命令パ
イプライン１６を介して供給された命令コードを実行す
る。命令コードはオン・チップ・メモリ８から命令／デ
ータ・バス６を介してフェッチされて、命令パイプライ
ン１６のフェッチ段内に記憶される。このフェッチ段か
らは命令コードがデコード段へ転送され、次いで中央処
理装置コア１４へ転送されて実行される。
装置コア１４が存在し、中央処理装置コア１４は命令パ
イプライン１６を介して供給された命令コードを実行す
る。命令コードはオン・チップ・メモリ８から命令／デ
ータ・バス６を介してフェッチされて、命令パイプライ
ン１６のフェッチ段内に記憶される。このフェッチ段か
らは命令コードがデコード段へ転送され、次いで中央処
理装置コア１４へ転送されて実行される。
【００２９】更に、中央処理装置コア１４によりオン・
チップ・メモリ８から読み出された、又はこれに記憶さ
れたデータ・ワードは、命令／データ・バス６を介して
転送され、かつ異なるパスを介して中央処理装置コア１
４に入力される。
チップ・メモリ８から読み出された、又はこれに記憶さ
れたデータ・ワードは、命令／データ・バス６を介して
転送され、かつ異なるパスを介して中央処理装置コア１
４に入力される。
【００３０】アドレス・バス４は中央処理装置コア１４
とオン・チップ・メモリ８との間に設けられている。中
央処理装置コア１４は、アドレス・バス４上にアドレス
を主張して、オン・チップ・メモリ８内のどのメモリ位
置をアクセスすべきか、及びその値を命令／データ・バ
ス６を介して返送した又は書き込んだことをオン・チッ
プ・メモリ８に対して示す。
とオン・チップ・メモリ８との間に設けられている。中
央処理装置コア１４は、アドレス・バス４上にアドレス
を主張して、オン・チップ・メモリ８内のどのメモリ位
置をアクセスすべきか、及びその値を命令／データ・バ
ス６を介して返送した又は書き込んだことをオン・チッ
プ・メモリ８に対して示す。
【００３１】更に、中央処理装置集積回路２はトレース
・データ発生器１８も備えている。トレース・データ発
生器１８はアドレス・バス４から信号を受け取って、信
号をトレース・バス１２を介してトレース・データ・レ
シーバ１０へ出力する。トレース・バス１２は、中央処
理装置集積回路２の外部のアイテムと通信をするため
に、中央処理装置集積回路２のパッケージ上に外部ピン
を必要としている。広幅のアドレス及びデータ・バス
（例えば、３２ビット・アーキテクチャ及び６４ビット
・アーキテクチャ）を使用する傾向により、使用可能な
外部ピン数への要求が増大している。従って、全幅のト
レース・バスを設けてアドレスを出力させると、かなり
のオーバヘッドとなる。
・データ発生器１８も備えている。トレース・データ発
生器１８はアドレス・バス４から信号を受け取って、信
号をトレース・バス１２を介してトレース・データ・レ
シーバ１０へ出力する。トレース・バス１２は、中央処
理装置集積回路２の外部のアイテムと通信をするため
に、中央処理装置集積回路２のパッケージ上に外部ピン
を必要としている。広幅のアドレス及びデータ・バス
（例えば、３２ビット・アーキテクチャ及び６４ビット
・アーキテクチャ）を使用する傾向により、使用可能な
外部ピン数への要求が増大している。従って、全幅のト
レース・バスを設けてアドレスを出力させると、かなり
のオーバヘッドとなる。
【００３２】図２はトレース・データ発生器１８を更に
詳細に示す。トレース・データ発生器１８は図２の左側
で３９入力を受け取っている。トレース・データ発生器
１８は図２の右側で２２出力信号を発生している。
詳細に示す。トレース・データ発生器１８は図２の左側
で３９入力を受け取っている。トレース・データ発生器
１８は図２の右側で２２出力信号を発生している。
【００３３】低速オフ・チップ・クロック信号ＭＣｌｋ
は、システムがＮＡＮＤゲ−ト２０に対して待機状態Ｎ
Ｗａｉｔにあるか否かを示す信号と共に入力されてトレ
ース・クロック信号ＴＡＣｌｋを発生させる。
は、システムがＮＡＮＤゲ−ト２０に対して待機状態Ｎ
Ｗａｉｔにあるか否かを示す信号と共に入力されてトレ
ース・クロック信号ＴＡＣｌｋを発生させる。
【００３４】シーケンス推測ロジック及びステート・マ
シン・ブロック２２は中央処理装置コア１４から多数の
ステータス信号を受け取っている。これら信号には、メ
モリ要求否定信号ＮＭＲｅｑ、シーケンシャル・メモリ
・アクセス信号Ｓｅｑ、実行否定信号ＮＥｘｅｃ、読み
出し又は書き込み否定信号ＮＲＷ、及びオペレーション
・コード否定信号ＮＯｐｃが含まれている。読み出し又
は書き込み否定信号ＮＲＷ及びオペレーション・コード
否定信号ＮＯｐｃは、第１ラッチ２４によりラッチされ
る。前述のステータス信号特性の説明は、アドバンスド
ＲＩＳＣマシンズ（株）（Ａｄｖａｎｃｅｄ ＲＩＳＣ
Ｍａｃｈｉｎｅｓ Ｌｉｍｉｔｅｄ）により製造され
たＡＲＭ６マイクロプロセッサのデータ・シートに見い
だすことができる。
シン・ブロック２２は中央処理装置コア１４から多数の
ステータス信号を受け取っている。これら信号には、メ
モリ要求否定信号ＮＭＲｅｑ、シーケンシャル・メモリ
・アクセス信号Ｓｅｑ、実行否定信号ＮＥｘｅｃ、読み
出し又は書き込み否定信号ＮＲＷ、及びオペレーション
・コード否定信号ＮＯｐｃが含まれている。読み出し又
は書き込み否定信号ＮＲＷ及びオペレーション・コード
否定信号ＮＯｐｃは、第１ラッチ２４によりラッチされ
る。前述のステータス信号特性の説明は、アドバンスド
ＲＩＳＣマシンズ（株）（Ａｄｖａｎｃｅｄ ＲＩＳＣ
Ｍａｃｈｉｎｅｓ Ｌｉｍｉｔｅｄ）により製造され
たＡＲＭ６マイクロプロセッサのデータ・シートに見い
だすことができる。
【００３５】ロジック・ブロック２２はこれらのステー
タス・フラグを組合わせて複数の出力信号を発生する。
トレース・アドレス増加信号ＴＰＣＩｎｃは、命令パイ
プライン１６を進行させて命令コードを中央処理装置コ
ア１４に転送させ、これを中央処理装置コア１４に供給
した前の命令コードに逐次的に続くアドレスとして実行
させたか否かを示す。データ・アクセス・アドレス増加
信号ＴＤＣＩｎｃは、メモリ８に対する前のデータ・ア
クセスに逐次的に続くアドレスでメモリ８に対してデー
タ・アクセス（読み出しか、又は書き込みアクセス）を
行っていることを示す。トレース実行信号ＴＡＥｘｅｃ
は、（例えば、条件実行フラグの結果として）中央処理
装置コアに転送されている命令コードが実行されていな
いかどうかを示す。最後に、トレース・バス多重化信号
ＴＡＭｕｘ［１：０］は、これが発生したときに、命令
コード又はデータ・アクセス・ワードのアドレスのどの
部分がトレース・バス１２上に出力されているのかを示
す。
タス・フラグを組合わせて複数の出力信号を発生する。
トレース・アドレス増加信号ＴＰＣＩｎｃは、命令パイ
プライン１６を進行させて命令コードを中央処理装置コ
ア１４に転送させ、これを中央処理装置コア１４に供給
した前の命令コードに逐次的に続くアドレスとして実行
させたか否かを示す。データ・アクセス・アドレス増加
信号ＴＤＣＩｎｃは、メモリ８に対する前のデータ・ア
クセスに逐次的に続くアドレスでメモリ８に対してデー
タ・アクセス（読み出しか、又は書き込みアクセス）を
行っていることを示す。トレース実行信号ＴＡＥｘｅｃ
は、（例えば、条件実行フラグの結果として）中央処理
装置コアに転送されている命令コードが実行されていな
いかどうかを示す。最後に、トレース・バス多重化信号
ＴＡＭｕｘ［１：０］は、これが発生したときに、命令
コード又はデータ・アクセス・ワードのアドレスのどの
部分がトレース・バス１２上に出力されているのかを示
す。
【００３６】アドレス・バス４は３２ビット・バス搬送
３２ビット・アドレスである。これらのアドレスは、ト
レース・データ発生器１８の制御によりトレース・バス
１２上に時分割多重化される１６ビット部分に分割され
る。３２ビット・アドレスＡ［３１：０］は第２のラッ
チ２６に入力されてラッチされる。このアドレスがデー
タ・アクセス・アドレスであれば、その上位部分ＤＡ
［３１：１６」を選択してＴＡＭｕｘ［１：０］信号に
よりスイッチングされているマルチプレクサ２８によっ
てトレース・バス１２に出力される。一方、このような
データ・アクセス・アドレスの最下位部分は第１レジス
タ３０に記憶され、次のサイクルでレジスタ３０からＤ
Ａ［１５：０］としてマルチプレクサ２８を介して出力
される。
３２ビット・アドレスである。これらのアドレスは、ト
レース・データ発生器１８の制御によりトレース・バス
１２上に時分割多重化される１６ビット部分に分割され
る。３２ビット・アドレスＡ［３１：０］は第２のラッ
チ２６に入力されてラッチされる。このアドレスがデー
タ・アクセス・アドレスであれば、その上位部分ＤＡ
［３１：１６」を選択してＴＡＭｕｘ［１：０］信号に
よりスイッチングされているマルチプレクサ２８によっ
てトレース・バス１２に出力される。一方、このような
データ・アクセス・アドレスの最下位部分は第１レジス
タ３０に記憶され、次のサイクルでレジスタ３０からＤ
Ａ［１５：０］としてマルチプレクサ２８を介して出力
される。
【００３７】アドレスＡ［３１：０］が逐次的でないフ
ェッチされた命令の命令コード・アドレスである場合
は、そのフル・アドレスが第２レジスタ３２に記憶され
る。アドレスＰＣ［３１：１６］の最上位部分は後続の
サイクルでマルチプレクサ２８を介して出力され、また
第３レジスタ３４に記憶されている最下位部分ＰＣ［１
５：０］は次のサイクルで出力される。第２レジスタ３
２及び第３レジスタ３４の機能は、命令パイプライン１
６の複数段の動作を反映するように使用される。即ち、
命令コードが命令パイプライン１６内のデコード段にあ
るとときは、逐次的でなくフェッチされた命令コード・
アドレスの最上位部分が出力され、また命令コードが中
央処理装置コア１４内で実行されているときは、その最
下位部分が出力される。
ェッチされた命令の命令コード・アドレスである場合
は、そのフル・アドレスが第２レジスタ３２に記憶され
る。アドレスＰＣ［３１：１６］の最上位部分は後続の
サイクルでマルチプレクサ２８を介して出力され、また
第３レジスタ３４に記憶されている最下位部分ＰＣ［１
５：０］は次のサイクルで出力される。第２レジスタ３
２及び第３レジスタ３４の機能は、命令パイプライン１
６の複数段の動作を反映するように使用される。即ち、
命令コードが命令パイプライン１６内のデコード段にあ
るとときは、逐次的でなくフェッチされた命令コード・
アドレスの最上位部分が出力され、また命令コードが中
央処理装置コア１４内で実行されているときは、その最
下位部分が出力される。
【００３８】トレース・データ発生器１８の動作は、逐
次的な命令コードのフェッチが実行されたときに、フル
命令コード・アドレスを出力することを必要とせずに、
トレース・アドレス増加信号を主張するというものであ
る。しかし、逐次的でない命令コード・フェッチを行っ
たときは、マルチプレクサ２８、第２ラッチ２６、第２
レジスタ３２及び第３レジスタ３４を用い、トレース・
バス１２を介してトレース・データ発生器１８からフル
・アドレスが時分割多重化される。
次的な命令コードのフェッチが実行されたときに、フル
命令コード・アドレスを出力することを必要とせずに、
トレース・アドレス増加信号を主張するというものであ
る。しかし、逐次的でない命令コード・フェッチを行っ
たときは、マルチプレクサ２８、第２ラッチ２６、第２
レジスタ３２及び第３レジスタ３４を用い、トレース・
バス１２を介してトレース・データ発生器１８からフル
・アドレスが時分割多重化される。
【００３９】同様の形式により、逐次的なデータ・アク
セスを行うときは、データ・アクセス・アドレス増加信
号ＴＤＩｎｃのみを主張する必要がある。逐次的でない
データ・アクセスを行うときは、第２ラッチ２６及び第
１レジスタ３０を用い、フル・データ・アクセス・アド
レスがマルチプレクサ２８を介して出力される。
セスを行うときは、データ・アクセス・アドレス増加信
号ＴＤＩｎｃのみを主張する必要がある。逐次的でない
データ・アクセスを行うときは、第２ラッチ２６及び第
１レジスタ３０を用い、フル・データ・アクセス・アド
レスがマルチプレクサ２８を介して出力される。
【００４０】図３はトレース・データ・レシーバ１０を
更に詳細に示す。トレース・データ・レシーバ１０はト
レース・バス１２を入力しており、これに転送されたア
ドレスをデマルチプレックスして記憶し、かつ必要によ
りこれらのアドレスを増加させる。トレース・データ・
レシーバ１０は、現在実行している命令コードのアドレ
スの低位部分及び高位部分をそれぞれ記憶する２つのカ
ウンタ３６、３８を含む。更なる２つのカウンタ４０、
４２はデータ・アクセスを行った最後のアドレスの低位
部分及び高位部分をそれぞれ記憶する。
更に詳細に示す。トレース・データ・レシーバ１０はト
レース・バス１２を入力しており、これに転送されたア
ドレスをデマルチプレックスして記憶し、かつ必要によ
りこれらのアドレスを増加させる。トレース・データ・
レシーバ１０は、現在実行している命令コードのアドレ
スの低位部分及び高位部分をそれぞれ記憶する２つのカ
ウンタ３６、３８を含む。更なる２つのカウンタ４０、
４２はデータ・アクセスを行った最後のアドレスの低位
部分及び高位部分をそれぞれ記憶する。
【００４１】逐次的な命令コード・フェッチを行うと、
これがＴＰＣＩｎｃ信号により示され、ＴＰＣＩｎｃ信
号はカウンタ３６、３８に現在記憶している値を４又は
他のいくつかの値づつ増加させる。（単一の命令コード
はメモリ８内で現在４バイトを占めている）。同様の形
式により、逐次的なデータ・アクセスを行うと、カウン
タ４０、４２に記憶されているアドレスを４増加させ
る。
これがＴＰＣＩｎｃ信号により示され、ＴＰＣＩｎｃ信
号はカウンタ３６、３８に現在記憶している値を４又は
他のいくつかの値づつ増加させる。（単一の命令コード
はメモリ８内で現在４バイトを占めている）。同様の形
式により、逐次的なデータ・アクセスを行うと、カウン
タ４０、４２に記憶されているアドレスを４増加させ
る。
【００４２】逐次的でない命令コード・フェッチ又はデ
ータ・アクセスが発生する場合に、フル・アドレスはト
レース・データ発生器１８からトレース・バス１２上に
時分割多重化される。アドレスの１６ビット部分は信号
ラインＴＡ［１５：０］上で受信され、各カウンタ３
６、３８、４０、４２へ並列に転送される。ロード・コ
ントローラ４４は、ＴＡＭｕｘ［１：０］に応答して、
カウンタ３６、３８、４０、４２のうちの適当な一つを
現在ＴＡ［１５：０］上に出力しているフル・アドレス
部分を記憶する状態にさせる。
ータ・アクセスが発生する場合に、フル・アドレスはト
レース・データ発生器１８からトレース・バス１２上に
時分割多重化される。アドレスの１６ビット部分は信号
ラインＴＡ［１５：０］上で受信され、各カウンタ３
６、３８、４０、４２へ並列に転送される。ロード・コ
ントローラ４４は、ＴＡＭｕｘ［１：０］に応答して、
カウンタ３６、３８、４０、４２のうちの適当な一つを
現在ＴＡ［１５：０］上に出力しているフル・アドレス
部分を記憶する状態にさせる。
【００４３】フル３２ビット・アドレスＴＰＣ及びＴＤ
Ａは、必要なときはいつでも更なるトレース解析ハード
ウエアによりそれぞれの対のカウンタ３６、３８、４
０、４２から読み出すことができる。
Ａは、必要なときはいつでも更なるトレース解析ハード
ウエアによりそれぞれの対のカウンタ３６、３８、４
０、４２から読み出すことができる。
【００４４】
【表１】
【００４５】表１は逐次的でない命令フェッチに帰結す
るＢｒａｎｃｈ命令を実行するときのトレーシング・シ
ステムのオペレーションを示す。プログラム・カウンタ
値ＰＣは、命令があるのであれば、現在のサイクルにお
いて命令をフェッチしようとするメモリ８内のアドレス
を示す。説明の場合では、最初のサイクル中にアドレス
＆Ｎ（“＆”は後続の変数がアドレス値であることを表
示する。）からＢｒａｎｃｈ命令をフェッチする。この
時に、中央処理装置コア１４により現在実行されている
命令コードは、アドレスアドレス＆Ｎ−８から逐次的な
命令コードＳｅｑ１である。Ｂｒａｎｃｈ命令は、アド
レス・バス４上で主張されているアドレス＆Ｎに応答し
て、命令／データ・バス６を介してメモリからフェッチ
される。
るＢｒａｎｃｈ命令を実行するときのトレーシング・シ
ステムのオペレーションを示す。プログラム・カウンタ
値ＰＣは、命令があるのであれば、現在のサイクルにお
いて命令をフェッチしようとするメモリ８内のアドレス
を示す。説明の場合では、最初のサイクル中にアドレス
＆Ｎ（“＆”は後続の変数がアドレス値であることを表
示する。）からＢｒａｎｃｈ命令をフェッチする。この
時に、中央処理装置コア１４により現在実行されている
命令コードは、アドレスアドレス＆Ｎ−８から逐次的な
命令コードＳｅｑ１である。Ｂｒａｎｃｈ命令は、アド
レス・バス４上で主張されているアドレス＆Ｎに応答し
て、命令／データ・バス６を介してメモリからフェッチ
される。
【００４６】このＢｒａｎｃｈ命令は、実行段に到達す
るまで、命令パイプライン１６に沿って進行すると共
に、逐次的なアドレス間の命令パイプライン１６の各進
行にはトレース・データ・レシーバ１０内のトレース・
アドレスＴＰＣの増加をトリガするＴＰＣＩｎｃの発生
が伴っている。トレース・データ・レシーバ１０は中央
処理装置コア１４により現在実行されている命令コード
のアドレスを保持する。
るまで、命令パイプライン１６に沿って進行すると共
に、逐次的なアドレス間の命令パイプライン１６の各進
行にはトレース・データ・レシーバ１０内のトレース・
アドレスＴＰＣの増加をトリガするＴＰＣＩｎｃの発生
が伴っている。トレース・データ・レシーバ１０は中央
処理装置コア１４により現在実行されている命令コード
のアドレスを保持する。
【００４７】Ｂｒａｎｃｈ命令を実行すると、フェッチ
・アドレス＆Ｘから逐次的でない命令コード・フェッチ
が行われる。この時に、前のサイクルから逐次的な増加
を行ったので、ＴＰＣＩｎｃ信号が依然として主張され
るが、しかし逐次的でないジャンプが発生したので、後
続のサイクルにおいて主張されることはない。アドレス
＆Ｘから逐次的でない命令ＮｏｎＳｅｑは、次のサイク
ル上のフェッチ段にロードされ、かつ命令パイプライン
１６内に保留された命令コードはそれらの条件実行フラ
グ（“＊”により示されている）を用いて、実行すべき
でないとしてマークされる。Ｂｒａｎｃｈ命令そのもの
の実行中は、Ｂｒａｎｃｈ命令そのものの条件コードは
まだ評価されていず、かつＢｒａｎｃｈ命令が実行され
得ないので、逐次的な命令フェッチが発生して命令Ｓｅ
ｑ４を命令パイプライン１６に転送させる。
・アドレス＆Ｘから逐次的でない命令コード・フェッチ
が行われる。この時に、前のサイクルから逐次的な増加
を行ったので、ＴＰＣＩｎｃ信号が依然として主張され
るが、しかし逐次的でないジャンプが発生したので、後
続のサイクルにおいて主張されることはない。アドレス
＆Ｘから逐次的でない命令ＮｏｎＳｅｑは、次のサイク
ル上のフェッチ段にロードされ、かつ命令パイプライン
１６内に保留された命令コードはそれらの条件実行フラ
グ（“＊”により示されている）を用いて、実行すべき
でないとしてマークされる。Ｂｒａｎｃｈ命令そのもの
の実行中は、Ｂｒａｎｃｈ命令そのものの条件コードは
まだ評価されていず、かつＢｒａｎｃｈ命令が実行され
得ないので、逐次的な命令フェッチが発生して命令Ｓｅ
ｑ４を命令パイプライン１６に転送させる。
【００４８】Ｂｒａｎｃｈ命令の実行に続く第２のサイ
クルでは、逐次的でない命令Ｘ［３１：１６］のアドレ
スの最上位１６ビットをトレース・バス１２を介して出
力し、かつＳｅｑ５の逐次的な命令フェッチを逐次的で
ない命令ＮｏｎＳｅｑのものに続く位置から行う。次の
サイクルでは、最下位１６ビットＸ［１５：０］を出力
し、逐次的でない命令ＮｏｎＳｅｑがパイプラインの実
行段に到達する。これが発生した時には、この逐次的で
ない命令ＮｏｎＳｅｑのフル・アドレス＆Ｘは、中央処
理装置集積回路２により既に時分割多重化され出力され
ており、リアル・タイムでトレース用に利用可能であ
る。逐次的な命令Ｓｅｑ５の実行には、トレース・デー
タ・レシーバ１０内のトレース・プログラム・カウンタ
を増加させるＴＰＣＩｎｃ信号の主張が伴う。
クルでは、逐次的でない命令Ｘ［３１：１６］のアドレ
スの最上位１６ビットをトレース・バス１２を介して出
力し、かつＳｅｑ５の逐次的な命令フェッチを逐次的で
ない命令ＮｏｎＳｅｑのものに続く位置から行う。次の
サイクルでは、最下位１６ビットＸ［１５：０］を出力
し、逐次的でない命令ＮｏｎＳｅｑがパイプラインの実
行段に到達する。これが発生した時には、この逐次的で
ない命令ＮｏｎＳｅｑのフル・アドレス＆Ｘは、中央処
理装置集積回路２により既に時分割多重化され出力され
ており、リアル・タイムでトレース用に利用可能であ
る。逐次的な命令Ｓｅｑ５の実行には、トレース・デー
タ・レシーバ１０内のトレース・プログラム・カウンタ
を増加させるＴＰＣＩｎｃ信号の主張が伴う。
【００４９】表１に示すオペレーションは、Ｂｒａｎｃ
ｈ命令が命令パイプライン１６を介して伝搬する際に掛
かる時間を利用してＢｒａｎｃｈ命令のフル・アドレス
をトレース・バス１２上へ時分割多重化させることが示
されている。
ｈ命令が命令パイプライン１６を介して伝搬する際に掛
かる時間を利用してＢｒａｎｃｈ命令のフル・アドレス
をトレース・バス１２上へ時分割多重化させることが示
されている。
【００５０】
【表２】
【００５１】表２はレジスタに単一のデータ・ワードを
記憶する形式による逐次的でないデータ・アクセスを示
す。一連の逐次的な命令Ｓｅｑ１、Ｓｅｑ２は、逐次的
でないデータ・アクセス命令ＳＴＲが実行段に到達する
まで、中央処理装置コア１４により実行される。データ
・アクセス命令ＳＴＲは中央処理装置コア内のレジスタ
値をメモリ位置＆Ｚに記憶させる動作をする。データ・
アクセス命令ＳＴＲの実行の最初のサイクルでは、逐次
的な命令コード・フェッチを実行し、命令Ｓｅｑ４を命
令／データ・バス６を介してフェッチ段に持ってくる。
次のサイクルでは、（命令により指定された）レジスタ
の内容を値Ｄａｔａ＆Ｚとして命令／データ・バス６を
介してアドレス＆Ｚに記憶するという結果により、アド
レス＆Ｚはアドレス・バス４上に主張するべく準備完了
状態（ｒｅａｄｙ）となる。このサイクルでは、アドレ
ス＆Ｚの最上位部分が信号Ｚ［３１：１６］としてトレ
ース・バス１２を介して出力される。
記憶する形式による逐次的でないデータ・アクセスを示
す。一連の逐次的な命令Ｓｅｑ１、Ｓｅｑ２は、逐次的
でないデータ・アクセス命令ＳＴＲが実行段に到達する
まで、中央処理装置コア１４により実行される。データ
・アクセス命令ＳＴＲは中央処理装置コア内のレジスタ
値をメモリ位置＆Ｚに記憶させる動作をする。データ・
アクセス命令ＳＴＲの実行の最初のサイクルでは、逐次
的な命令コード・フェッチを実行し、命令Ｓｅｑ４を命
令／データ・バス６を介してフェッチ段に持ってくる。
次のサイクルでは、（命令により指定された）レジスタ
の内容を値Ｄａｔａ＆Ｚとして命令／データ・バス６を
介してアドレス＆Ｚに記憶するという結果により、アド
レス＆Ｚはアドレス・バス４上に主張するべく準備完了
状態（ｒｅａｄｙ）となる。このサイクルでは、アドレ
ス＆Ｚの最上位部分が信号Ｚ［３１：１６］としてトレ
ース・バス１２を介して出力される。
【００５２】次のサイクルでは、逐次的な命令Ｓｅｑ３
が実行される。このサイクルでは、アドレス＆Ｚの第２
の部分がトレース・バス１２上に信号Ｚ［１５：０］と
して出力される。従って、トレース・バス１２上の当該
データ・アクセス・アドレスの出力は、データ・アドレ
スをトリガしたものを越えて命令サイクルと重なる。
が実行される。このサイクルでは、アドレス＆Ｚの第２
の部分がトレース・バス１２上に信号Ｚ［１５：０］と
して出力される。従って、トレース・バス１２上の当該
データ・アクセス・アドレスの出力は、データ・アドレ
スをトリガしたものを越えて命令サイクルと重なる。
【００５３】
【表３】
【００５４】表３はメモリ８内の逐次的なアドレスに対
して多重データ・アクセスをする結果となる命令ＳＴＭ
の実行を示す。このオペレーションは、ＳＴＭ命令の第
２実行サイクルの終結まで、表２に示すように進行す
る。この場合に、ＳＴＭ命令は、アドレス＆Ｚから開始
してアドレス＆Ｚ＋１２に及ぶメモリ位置に連続する４
データ・ワードを記憶させるものである。このデータ・
ワードは連続するサイクルにより命令／データ・バス６
を介してメモリ８に記憶される。これらのサイクルのう
ちの始めの２つのサイクルでは、アドレス＆Ｚの上位部
分、 次いで下位部分がデータ・アクセス・アドレス増加
信号ＴＤＩｎｃと共に、トレース・バス１２により出力
される。続く２サイクルでは、データ・アクセス・アド
レス増加信号ＴＤＩｎｃが主張されてデータ・アクセス
・アドレスを増加すべきこと（アドレスのフル出力は必
要ではない。）を表示する。その後の１サイクル遅れの
トレース・データのレシーバ遅延内で保持されたアクセ
ス・アドレスの値は、その時に中央処理装置コア１４に
より実際に有効とされる。更に、トレース・データ・レ
シーバ１０により保持されたアクセス・アドレスにおけ
る１サイクルの遅れは、単一のアクセスが表２に示した
場合と同様に実行されるときも存在する。
して多重データ・アクセスをする結果となる命令ＳＴＭ
の実行を示す。このオペレーションは、ＳＴＭ命令の第
２実行サイクルの終結まで、表２に示すように進行す
る。この場合に、ＳＴＭ命令は、アドレス＆Ｚから開始
してアドレス＆Ｚ＋１２に及ぶメモリ位置に連続する４
データ・ワードを記憶させるものである。このデータ・
ワードは連続するサイクルにより命令／データ・バス６
を介してメモリ８に記憶される。これらのサイクルのう
ちの始めの２つのサイクルでは、アドレス＆Ｚの上位部
分、 次いで下位部分がデータ・アクセス・アドレス増加
信号ＴＤＩｎｃと共に、トレース・バス１２により出力
される。続く２サイクルでは、データ・アクセス・アド
レス増加信号ＴＤＩｎｃが主張されてデータ・アクセス
・アドレスを増加すべきこと（アドレスのフル出力は必
要ではない。）を表示する。その後の１サイクル遅れの
トレース・データのレシーバ遅延内で保持されたアクセ
ス・アドレスの値は、その時に中央処理装置コア１４に
より実際に有効とされる。更に、トレース・データ・レ
シーバ１０により保持されたアクセス・アドレスにおけ
る１サイクルの遅れは、単一のアクセスが表２に示した
場合と同様に実行されるときも存在する。
【００５５】
【表４】
【００５６】表４は逐次的でない命令コード・フェッチ
が直ぐ後に続く逐次的でないデータ・アクセスを示す。
この場合に、ＳＴＲ命令は表２に示すと同一形式により
パイプラインに沿って進行する。ＳＴＲ命令は、パイプ
ラインに逐次的でないＢｒａｎｃｈ命令が直ぐ後に続
く。Ｂｒａｎｃｈ命令が実行段に到達すると、まだデー
タ・アクセス・アドレスＺ［１５：０］の最下位部分が
トレース・バス１２上に出力されている。しかし、（表
１に示すように）後のサイクルまで命令コード・フェッ
チ・アドレスＸ［１３：１６］の最上位部分の出力は開
始しないので、この重なりは問題ではない。Ｂｒａｎｃ
ｈ命令の実行の後、逐次的でない命令ＮｏｎＳｅｑがフ
ェッチされ、パイプラインの実行段まで進行すると、実
行される。介入している命令は、２つのパイプライン・
サイクル後に命令パイプラインからこれらの命令を効果
的に消去する形式で、これらの条件フラグを用いて、実
行されないようにマークが付けられる。
が直ぐ後に続く逐次的でないデータ・アクセスを示す。
この場合に、ＳＴＲ命令は表２に示すと同一形式により
パイプラインに沿って進行する。ＳＴＲ命令は、パイプ
ラインに逐次的でないＢｒａｎｃｈ命令が直ぐ後に続
く。Ｂｒａｎｃｈ命令が実行段に到達すると、まだデー
タ・アクセス・アドレスＺ［１５：０］の最下位部分が
トレース・バス１２上に出力されている。しかし、（表
１に示すように）後のサイクルまで命令コード・フェッ
チ・アドレスＸ［１３：１６］の最上位部分の出力は開
始しないので、この重なりは問題ではない。Ｂｒａｎｃ
ｈ命令の実行の後、逐次的でない命令ＮｏｎＳｅｑがフ
ェッチされ、パイプラインの実行段まで進行すると、実
行される。介入している命令は、２つのパイプライン・
サイクル後に命令パイプラインからこれらの命令を効果
的に消去する形式で、これらの条件フラグを用いて、実
行されないようにマークが付けられる。
【００５７】本発明の実施例をここでは添付図面を参照
して詳細に説明したが、本発明はこれら厳密な実施例に
限定されないことを理解すべきであり、かつ請求の範囲
により定義される本発明の範囲及び精神から逸脱するこ
となく、当該技術分野に習熟する者により、種々の変更
及び変形が実施可能であることを理解すべきである。
して詳細に説明したが、本発明はこれら厳密な実施例に
限定されないことを理解すべきであり、かつ請求の範囲
により定義される本発明の範囲及び精神から逸脱するこ
となく、当該技術分野に習熟する者により、種々の変更
及び変形が実施可能であることを理解すべきである。
【図１】トレース機能に関連するデータ処理装置を概要
的に示す図。
的に示す図。
【図２】トレース・データ発生器を示す図。
【図３】トレース・データ・レシーバを示す図。
２ 中央処理装置集積回路 ４ アドレス・バス ６ 命令／データ・バス ８ オン・チップ・メモリ １０ トレース・データ・レシーバ １２ トレース・バス １４ 中央処理装置コア １６ 命令パイプライン １８ トレース・データ発生器 ２２ シーケンス推測ロジック及びステート・マシン・
ブロック ２８ マルチプレクサ ４４ ロード・コントローラ
ブロック ２８ マルチプレクサ ４４ ロード・コントローラ
Claims (18)
- 【請求項１】 データを処理するためのデータ処理装置
において、 （ｉ）命令コードを実行する中央処理装置コアであっ
て、各命令コードがメモリ内にアドレスを有し、前記デ
ータ処理装置コアとメモリとの間にアドレス・バスが伸
延している前記中央処理装置コアと、 （ｉｉ）前記中央処理装置コアに命令コードを供給する
命令パイプラインであって、前記命令コードが前記メモ
リから前記命令パイプラインへフェッチされ、次いで前
記命令パイプラインを介して前記中央処理装置コアに転
送して実行される前記命令パイプラインと、 （ｉｉｉ）トレース・バス上にトレース・データ信号を
発生するトレース手段とを備え、 前記トレース手段は、（ａ）前に実行した命令コードの
アドレスに逐次的に連続するアドレスを有した命令コー
ドを実行するときに、前記トレース・バス上にトレース
・アドレス増加信号を発生するトレース・アドレス増加
信号発生手段と、（ｂ）前記フェッチされたコード・ア
ドレスが前にフェッチした命令コードのアドレスに逐次
的に連続しないときは、前記パイプラインにフェッチさ
れた命令コードのフェッチされたコード・アドレスを表
示するトレース・アドレスの複数部分を前記トレース・
バス上に時分割多重化するトレース・アドレス発生手段
とを備え、前記時分割多重化は、前記フェッチされたコ
ード・アドレスを有する前記命令コードが前記命令パイ
プラインを介して転送され、前記中央処理装置コアに到
達して実行される間に、行なわれることを特徴とするデ
ータ処理装置。 - 【請求項２】 前記パイプラインに対する逐次的でない
フェッチが発生するときは、パイプライン・パージ手段
が、前記パイプラインから前記パイプラインへ既にフェ
ッチされた保留中の命令コードを実行することなく消去
することを特徴とする請求項１記載のデータ処理装置。 - 【請求項３】 前記トレース・アドレスは前記フェッチ
されたコード・アドレスであることを特徴とする請求項
１記載のデータ処理装置。 - 【請求項４】 前記トレース・アドレスの前記複数部分
は前記フェッチされたコード・アドレスの連続的な多数
ビットのセグメントであることを特徴とする請求項３記
載のデータ処理装置。 - 【請求項５】 前記トレース・アドレス発生手段は前記
トレース・アドレスの前記複数部分を前記トレース・バ
スへ多重レベル・ビットの符号化をすることを特徴とす
る請求項１記載のデータ処理装置。 - 【請求項６】 （ｉ）前にアクセスしたデータ・ワード
に逐次的に連続するアドレスを有したデータ・ワードに
対してデータ・アクセスが発生するときは、前記トレー
ス・バス上にデータ・アクセス・アドレス増加信号を発
生するデータ・アクセス・アドレス増加信号発生手段
と、 （ｉｉ）前のデータ・アクセス・オペレーションのアド
レスに逐次的に連続していないデータ・アクセス・アド
レスに対するデータ・アクセス・オペレーションに応答
して、前記トレース・バス上に前記データ・アクセス・
アドレスを表示するデータ・アドレスの複数部分的を時
分割多重化するデータ・アクセス発生手段とを備えてい
ることを特徴とする請求項１記載のデータ処理装置。 - 【請求項７】 前記データ・アドレスは前記データ・ア
クセス・アドレスであることを特徴とする請求項６記載
のデータ処理装置。 - 【請求項８】 前記データ・アドレスの前記複数部分は
前記データ・アクセス・アドレスの連続的な多数ビット
のセグメントであることを特徴とする請求項７記載のデ
ータ処理装置。 - 【請求項９】 前記データ・アクセス・アドレス発生手
段は前記データ・アドレスの前記複数部分を前記トレー
ス・バスへ多レベル・ビットの符号化をすることを特徴
とする請求項６記載のデータ処理装置。 - 【請求項１０】 前記データ・アクセス・アドレス発生
手段は、データ・アクセス・オペレーションを含む前記
命令コードの実行を越えるオーバーラン期間中に、前記
データ・アドレスの複数部分を前記トレース・バスへ時
分割多重化することを特徴とする請求項６記載のデータ
処理装置。 - 【請求項１１】 前記トレース・アドレス発生手段は、
前記オーバーラン期間を開始遅延内に調整できるよう
に、前記フェッチしたコード・アドレスから前記命令コ
ードのフェッチを開始した命令コードの実行を完結させ
る遅延の後に、前記トレース・アドレスの複数部分を前
記トレース・バスへ時分割多重化し始めることを特徴と
する請求項１０記載のデータ処理装置。 - 【請求項１２】 前記トレース・バス上の信号を識別す
る部分を発生する手段を備え、前記信号を識別する部分
は前記トレース・アドレスの複数部分又は前記データ・
アドレスの前記複数部分のいずれが前記トレース・バス
上に存在するのかを表示することを特徴とする請求項６
記載のデータ処理装置。 - 【請求項１３】 前記トレース・アドレス発生手段は、
前記アドレス・バスから前記フェッチされたコード・ア
ドレスを捕捉し、かつ記憶する前記フェッチコード・ア
ドレス補足手段と、前記トレース・アドレスの前記複数
部分として前記フェッチコード・アドレス捕捉手段から
前記フェッチされたコード・アドレスの異なる複数部分
を連続的に選択するマルチプレクサとを備えていること
を特徴とする請求項１記載のデータ処理装置。 - 【請求項１４】 前記中央処理装置コアから複数のステ
ータス・フラグを受け取り、かつ命令コードの逐次的な
フェッチが前記アドレス・バスの監視から独立して行わ
れているか否かを推測する推測ロジックを備えているこ
とを特徴とする請求項１記載のデータ処理装置。 - 【請求項１５】 前記中央処理装置コアから複数のステ
ータス・フラグを受け取り、かつ命令コードの逐次的な
フェッチが前記アドレス・バスから独立して行われてい
るか否かを推測する推測ロジックを備え、 かつデータ・
アクセス・アドレスが命令コード・ アドレスとともにイ
ンターリーブされていることをを特徴とする請求項６記
載のデータ処理装置。 - 【請求項１６】 トレース・バスからトレース・データ
を受け取る装置において、 （ｉ）前記中央処理装置コアにより現在実行されている
命令コードの陰の命令コード・アドレスを記憶する陰の
プログラム・カウンタ・レジスタと、 （ｉｉ）前記トレース・バスから受け取ったトレース・
アドレス増加信号に応答して前記陰の命令コード・アド
レスを増加するインクリメンタと、 （ｉｉｉ）前記トレース・バスから受け取ったトレース
・アドレスの複数部分を時分割デマルチプレックスして
新しい影の命令コード・アドレスを得て、前記陰のプロ
グラム・カウンタ・レジスタにロードさせる手段とを備
えている装置。 - 【請求項１７】 前記中央処理装置コアによりアクセス
される最新のデータ・ワードの陰のデータ・アクセス・
アドレスを記憶する陰のデータ・アクセス・アドレス・
レジスタと、 前記トレース・バスから受け取ったデータ・アクセス・
アドレス増加信号に応答して前記影のデータ・アクセス
・アドレスを増加させるインクリメンタと、 前記トレース・バスから受け取ったデータ・アドレスの
複数部分を時分割デマルチプレックスして新しい影のデ
ータ・アクセス・アドレスを得て、前記陰のデータ・ア
クセス・アドレス・レジスタにロードさせる手段とを備
えていることを特徴とする請求項１６記載の装置。 - 【請求項１８】 データを処理する方法において、 （ｉ）メモリから命令パイプラインへ命令コードをフェ
ッチし、次いで前記命令コードを前記命令パイプライン
を介して中央処理装置コアへ転送して実行させると共
に、各命令コードが前記メモリ内にアドレスを有するス
テップと、 （ｉｉ）前に実行した命令コードのアドレスに逐次的に
連続するアドレスを有した命令コードを実行するとき
は、トレース・バス上にトレース・アドレス増加信号を
発生するステップと、 （ｉｉｉ）前記フェッチしたコード・アドレスが前にフ
ェッチした命令コードのアドレスに逐次的に連続してい
ないときは、前記パイプラインへフェッチした命令コー
ドのフェッチされたコード・アドレスを表示するトレー
ス・アドレスの複数部分をトレース・バス上に時分割多
重化し、前記時分割多重化は、前記フェッチされたコー
ド・アドレスを有する前記命令コードが前記命令パイプ
ラインを介して転送され、前記中央処理装置コアに到達
して実行される間に行われるステップ、とを含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB94189008 | 1994-09-20 | ||
| GB9418900A GB2293467B (en) | 1994-09-20 | 1994-09-20 | Trace analysis of data processing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0895824A true JPH0895824A (ja) | 1996-04-12 |
| JP3708176B2 JP3708176B2 (ja) | 2005-10-19 |
Family
ID=10761599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21365495A Expired - Lifetime JP3708176B2 (ja) | 1994-09-20 | 1995-08-22 | データ処理装置及びデータ処理方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5642479A (ja) |
| JP (1) | JP3708176B2 (ja) |
| GB (1) | GB2293467B (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5996092A (en) * | 1996-12-05 | 1999-11-30 | International Business Machines Corporation | System and method for tracing program execution within a processor before and after a triggering event |
| EP0869434A3 (en) * | 1997-03-31 | 1999-09-15 | Hewlett-Packard Company | Method for outputting trace information of a microprocessor |
| US6009270A (en) * | 1997-04-08 | 1999-12-28 | Advanced Micro Devices, Inc. | Trace synchronization in a processor |
| US6148381A (en) * | 1997-04-08 | 2000-11-14 | Advanced Micro Devices, Inc. | Single-port trace buffer architecture with overflow reduction |
| US5978902A (en) * | 1997-04-08 | 1999-11-02 | Advanced Micro Devices, Inc. | Debug interface including operating system access of a serial/parallel debug port |
| US6189140B1 (en) | 1997-04-08 | 2001-02-13 | Advanced Micro Devices, Inc. | Debug interface including logic generating handshake signals between a processor, an input/output port, and a trace logic |
| US6094729A (en) * | 1997-04-08 | 2000-07-25 | Advanced Micro Devices, Inc. | Debug interface including a compact trace record storage |
| US6142683A (en) * | 1997-04-08 | 2000-11-07 | Advanced Micro Devices, Inc. | Debug interface including data steering between a processor, an input/output port, and a trace logic |
| US6314530B1 (en) | 1997-04-08 | 2001-11-06 | Advanced Micro Devices, Inc. | Processor having a trace access instruction to access on-chip trace memory |
| US6041406A (en) * | 1997-04-08 | 2000-03-21 | Advanced Micro Devices, Inc. | Parallel and serial debug port on a processor |
| US6154856A (en) * | 1997-04-08 | 2000-11-28 | Advanced Micro Devices, Inc. | Debug interface including state machines for timing synchronization and communication |
| KR100269299B1 (ko) * | 1997-07-14 | 2000-10-16 | 윤종용 | 데이터패쓰(dq)수감소회로및감소방법과이를이용한반도체장치 |
| JPH11161524A (ja) | 1997-11-28 | 1999-06-18 | Nec Corp | バス制御方式 |
| US6175914B1 (en) | 1997-12-17 | 2001-01-16 | Advanced Micro Devices, Inc. | Processor including a combined parallel debug and trace port and a serial port |
| US6145100A (en) * | 1998-03-04 | 2000-11-07 | Advanced Micro Devices, Inc. | Debug interface including timing synchronization logic |
| US6105087A (en) * | 1998-06-10 | 2000-08-15 | Hewlett-Packard Company | Event recognition by a state machine whose state is dependent upon historical information |
| US6145123A (en) * | 1998-07-01 | 2000-11-07 | Advanced Micro Devices, Inc. | Trace on/off with breakpoint register |
| KR100307626B1 (ko) | 1998-08-31 | 2001-11-30 | 윤종용 | 디램과버퍼메모리를갖는메모리로직복합집적회로장치 |
| US6253338B1 (en) | 1998-12-21 | 2001-06-26 | International Business Machines Corporation | System for tracing hardware counters utilizing programmed performance monitor to generate trace interrupt after each branch instruction or at the end of each code basic block |
| US6598150B2 (en) * | 1999-02-26 | 2003-07-22 | Arm Limited | Asynchronously accessing the program counter values of a data processing system by applying an independent clock on the latching and scan-chain circuits |
| US6336191B1 (en) | 1999-03-08 | 2002-01-01 | International Business Machines Corporation | Method and system for clock compensation in instruction level tracing in a symmetrical multi-processing system |
| US6513134B1 (en) * | 1999-09-15 | 2003-01-28 | International Business Machines Corporation | System and method for tracing program execution within a superscalar processor |
| US6859891B2 (en) * | 1999-10-01 | 2005-02-22 | Stmicroelectronics Limited | Apparatus and method for shadowing processor information |
| US7287147B1 (en) | 2000-12-29 | 2007-10-23 | Mips Technologies, Inc. | Configurable co-processor interface |
| US7237090B1 (en) | 2000-12-29 | 2007-06-26 | Mips Technologies, Inc. | Configurable out-of-order data transfer in a coprocessor interface |
| US7178133B1 (en) | 2001-04-30 | 2007-02-13 | Mips Technologies, Inc. | Trace control based on a characteristic of a processor's operating state |
| US7134116B1 (en) | 2001-04-30 | 2006-11-07 | Mips Technologies, Inc. | External trace synchronization via periodic sampling |
| US7185234B1 (en) * | 2001-04-30 | 2007-02-27 | Mips Technologies, Inc. | Trace control from hardware and software |
| US7069544B1 (en) * | 2001-04-30 | 2006-06-27 | Mips Technologies, Inc. | Dynamic selection of a compression algorithm for trace data |
| US7181728B1 (en) | 2001-04-30 | 2007-02-20 | Mips Technologies, Inc. | User controlled trace records |
| US7124072B1 (en) | 2001-04-30 | 2006-10-17 | Mips Technologies, Inc. | Program counter and data tracing from a multi-issue processor |
| US7065675B1 (en) | 2001-05-08 | 2006-06-20 | Mips Technologies, Inc. | System and method for speeding up EJTAG block data transfers |
| US7231551B1 (en) | 2001-06-29 | 2007-06-12 | Mips Technologies, Inc. | Distributed tap controller |
| US7043668B1 (en) | 2001-06-29 | 2006-05-09 | Mips Technologies, Inc. | Optimized external trace formats |
| JP2004102331A (ja) * | 2002-09-04 | 2004-04-02 | Renesas Technology Corp | 半導体装置 |
| US7213169B2 (en) * | 2003-04-03 | 2007-05-01 | International Business Machines Corporation | Method and apparatus for performing imprecise bus tracing in a data processing system having a distributed memory |
| US7302616B2 (en) * | 2003-04-03 | 2007-11-27 | International Business Machines Corporation | Method and apparatus for performing bus tracing with scalable bandwidth in a data processing system having a distributed memory |
| US20040199722A1 (en) * | 2003-04-03 | 2004-10-07 | International Business Machines Corp. | Method and apparatus for performing bus tracing in a data processing system having a distributed memory |
| US7159101B1 (en) | 2003-05-28 | 2007-01-02 | Mips Technologies, Inc. | System and method to trace high performance multi-issue processors |
| US7555681B2 (en) * | 2005-05-13 | 2009-06-30 | Texas Instruments Incorporated | Multi-port trace receiver |
| US7555682B2 (en) * | 2005-05-13 | 2009-06-30 | Texas Instruments Incorporated | Distributed width trace receiver |
| US7610517B2 (en) * | 2006-09-14 | 2009-10-27 | Innovasic, Inc. | Microprocessor with trace functionality |
| TWI402706B (zh) * | 2007-04-20 | 2013-07-21 | Hon Hai Prec Ind Co Ltd | 圖形刪除系統及方法 |
| GB2507049A (en) * | 2012-10-16 | 2014-04-23 | Ibm | Synchronizing Trace Data |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2214334B (en) * | 1988-01-05 | 1992-05-06 | Texas Instruments Ltd | Integrated circuit |
| US4511960A (en) * | 1982-01-15 | 1985-04-16 | Honeywell Information Systems Inc. | Data processing system auto address development logic for multiword fetch |
| US4503495A (en) * | 1982-01-15 | 1985-03-05 | Honeywell Information Systems Inc. | Data processing system common bus utilization detection logic |
| US5289587A (en) * | 1988-11-30 | 1994-02-22 | National Semiconductor Corporation | Apparatus for and method of providing the program counter of a microprocessor external to the device |
| US5488688A (en) * | 1994-03-30 | 1996-01-30 | Motorola, Inc. | Data processor with real-time diagnostic capability |
-
1994
- 1994-09-20 GB GB9418900A patent/GB2293467B/en not_active Expired - Lifetime
-
1995
- 1995-01-05 US US08/368,837 patent/US5642479A/en not_active Expired - Lifetime
- 1995-08-22 JP JP21365495A patent/JP3708176B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2293467B (en) | 1999-03-31 |
| GB2293467A (en) | 1996-03-27 |
| GB9418900D0 (en) | 1994-11-09 |
| JP3708176B2 (ja) | 2005-10-19 |
| US5642479A (en) | 1997-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3708176B2 (ja) | データ処理装置及びデータ処理方法 | |
| CA1325283C (en) | Method and apparatus for resolving a variable number of potential memory access conflicts in a pipelined computer system | |
| JPH06236268A (ja) | 命令の長さを判定する装置と方法 | |
| JP2001517819A (ja) | データ処理装置 | |
| JP2000330790A (ja) | コンピュータシステム動作方法、コンピュータシステムにおける命令スケジューリング方法およびコンピュータシステム | |
| JPS62245442A (ja) | 情報処理装置 | |
| JP2002536738A (ja) | 間接ｖｌｉｗプロセッサにおける実行時間並列処理のための動的ｖｌｉｗサブ命令選択システム | |
| US6611909B1 (en) | Method and apparatus for dynamically translating program instructions to microcode instructions | |
| US5522053A (en) | Branch target and next instruction address calculation in a pipeline processor | |
| JPH04313121A (ja) | インストラクションメモリ装置 | |
| US6058471A (en) | Data processing system capable of executing groups of instructions in parallel | |
| US5313644A (en) | System having status update controller for determining which one of parallel operation results of execution units is allowed to set conditions of shared processor status word | |
| EP0488819B1 (en) | Conditional branch instructions execution apparatus | |
| US5220656A (en) | System for selecting control parameter for microinstruction execution unit using parameters and parameter selection signal decoded from instruction | |
| JP2002544588A (ja) | データ処理装置、ロード又は格納命令を実行する方法、及び、プログラムをコンパイルする方法 | |
| US20020198606A1 (en) | Data processing system and control method | |
| KR950007881B1 (ko) | 데이터 처리장치 | |
| US4945511A (en) | Improved pipelined processor with two stage decoder for exchanging register values for similar operand instructions | |
| US6725365B1 (en) | Branching in a computer system | |
| KR100334174B1 (ko) | 데이타처리장치 | |
| CA2003004C (en) | Apparatus and method for executing a conditional branch instruction | |
| JPH03233630A (ja) | 情報処理装置 | |
| KR20090023418A (ko) | 프로세서 및 코프로세서를 인터페이싱하는 방법 및 장치 | |
| US5361338A (en) | Pipelined system for decomposing instruction into two decoding parts and either concurrently generating two operands addresses of merging decomposing decoding codes based upon the second operand | |
| JP2000353091A (ja) | コンピュータシステムにおける命令実行方法およびコンピュータシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040702 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040723 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20041021 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20041026 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050726 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050803 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090812 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100812 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110812 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110812 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120812 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130812 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |