JP2000353091A

JP2000353091A - コンピュータシステムにおける命令実行方法およびコンピュータシステム

Info

Publication number: JP2000353091A
Application number: JP2000134612A
Authority: JP
Inventors: Andrew Cofler; アンドルー、コフレ; Bruno Fel; ブリュノ、フェル; Laurent Ducousso; ローラン、デュクーソ
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1999-05-03
Filing date: 2000-05-08
Publication date: 2000-12-19
Also published as: US7111152B1; EP1050809A1

Abstract

(57)【要約】【課題】スーパスケーラモードおよびＶＬＩＷモード
の両方が命令スケジューリングで対処され、異なる命令
間のデータ依存性を処理することが可能なコンピュータ
システムを提供する。【解決手段】コンピュータシステムにおける命令は、
複数の並列実行パイプラインで実行され、同列方向の依
存性のチェックが並列パイプラインに供給され他命令間
で実行され、さらに検出する同列方向の依存性に応答し
て、第１または第２のタイプの制御信号が、依存性がバ
イパスを活性化することにより解消され得るかいなか、
またはパイプラインの１つに一時的な区画が求められて
いるか否かに依存して生成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータにおけ
る命令のデータ依存性を処理する装置および方法に関
し、特に複数の並行パイプライン処理操作で命令を実行
するよう構成されたコンピュータシステムに関する。

【０００２】

【従来の技術】既存のマシンは、２つ以上の命令が同一
のマシンサイクルでプログラムメモリから取り出され、
異なる実行ユニットで実行されるスーパースケーラモー
ドで動作することが知られている。普通、このような命
令は隣接するメモリ位置で配置され、単一の取出し動作
でメモリから取り出される。マシンは、超長命令ワード
（ＶＬＩＷ）モードでも動作することが知られている。
このようなワードには、単一のワードアドレスで単一ワ
ードとしてメモリから取り出される多数の命令が含まれ
る場合がある。単一のＶＬＩＷ命令と共に含まれる命令
はソフトウェア技術によって慎重に制御され、ワードを
構成する命令間に互換性やデータ依存性の問題が生じな
いようにしている。

【０００３】コンピュータシステムにおいては、複数の
命令を並行にパイプライン処理操作で実行することがで
きる。データ依存性は、並行またはパイプライン処理操
作で実行される複数の命令間で発生する。

【０００４】

【発明が解決しようとする課題】本発明の目的は、スー
パスケーラモードおよびＶＬＩＷモードの両方が命令ス
ケジューリングで対処され、異なる命令間のデータ依存
性を処理することが可能なコンピュータシステムを提供
することにある。本発明の実施例は、命令実行が非常に
高速であり、またソフトウェアツールチェーンとアセン
ブリプログラマに対してプログラミングモデルが複雑に
なることを防いでいる。

【０００５】リアルタイム動作では、命令スケジューリ
ングは確定的であるべきであり、即ちハードウェアは、
制御不可能である（非確定的な）命令の極度に「インテ
リジェントな」再スケジューリングは行わない。これ
は、アプリケーションのリアルタイム性を重視する必要
がある場合、プログラマ／ソフトウェアツールチェーン
のタスクが非常に困難になってしまうからである。

【０００６】

【課題を解決するための手段】本発明は、並行パイプラ
インで実行する命令グループを各マシンサイクルで同時
に供給する工程と、グループ内の各命令を解読する工程
と、グループ内の命令をチェックして、各並行パイプラ
イン対での実行中にグループ内の何れかの命令対に左右
方向のデータ依存性が存在するか判定する工程と、この
ようなデータ依存性の判定に応じて、一方のパイプライ
ン内のバイパスを有効化してデータ依存性を解消できる
か否か、または一方のパイプラインに一時的な低速化が
必要か否かによって第１または第２のタイプの依存性制
御信号を選択する工程とから成るコンピュータシステム
の命令実行方法であって、選択された第１または第２の
タイプの依存性制御信号と共に並行パイプライン対に命
令を供給する工程を更に含む方法を提供する。

【０００７】上記方法は、上記第１または第２のタイプ
の依存性制御信号と共に並行パイプラインに命令を供給
する工程と、上記信号が第１または第２のタイプである
かに応じて低速化またはバイパスを有効化することを含
むパイプラインでの命令を実行する工程とを含む。

【０００８】上記方法は、同一グループ内の第１の所定
数の命令を有するスーパスケーラモードまたは同一グル
ープ内の第２の所定数の命令を有する超長命令ワードモ
ード（ＶＬＩＷ）から命令グループ化モードを選択する
工程と、どのグループ化モードが選択されたかを示すグ
ループ化制御信号を供給し、上記グループ制御信号を使
用して上記第１タイプの依存性制御信号を無効化する工
程とを更に含む。

【０００９】好適には、上記パイプラインがデータメモ
リへのアクセスを含み、上記パイプラインはメモリアク
セス操作に必要な命令の実行で使用される第１のパイプ
ライン集合と、算術演算を行うよう構成される第２のパ
イプライン集合とを含んでいるので、算術演算からメモ
リアクセス操作が切り離される。

【００１０】好適には、共通サイクルタイミングにリン
クした２つの並行データ操作パイプラインが、データレ
ジスタの共通集合にアクセスするたびに供給される。

【００１１】上記並行データ操作パイプラインに上記第
２のタイプの依存性制御信号と共に命令が供給される。

【００１２】好適には、共通サイクルタイミングにリン
クした２つの並行パイプラインがメモリアクセスで使用
されるアドレス指定操作に供給され、上記２つのパイプ
ラインはメモリアクセス操作の共通レジスタファイルに
アクセスする。

【００１３】一対の並行データ操作パイプラインまたは
一対のアドレス指定操作パイプラインの何れかに、上記
第１のタイプの依存性制御信号と共に命令が供給され
る。

【００１４】好適には、連続するサイクルで各パイプラ
インに供給される命令の上下方向のデータ依存性をチェ
ックし、上下方向の依存性が検出された場合、何れかの
パイプラインの一時的遅延によってこれを解消する。

【００１５】本発明は、複数の並行実行パイプライン
と、命令解読回路と、命令グループを各マシンサイクル
で解読回路を介して上記パイプラインに同時に供給する
命令供給回路と、命令をチェックして、各並行パイプラ
イン対での実行中にグループ内の何れかの命令対に左右
方向のデータ依存性が存在するか判定するデータ依存性
チェック回路と、上記データ依存性チェック回路に応じ
て、上記パイプライン対の一方に遅延を生じさせて左右
方向のデータ依存性を解消する第１のタイプ、または上
記パイプライン対の一方でバイパスを有効化してデータ
依存性を解消する第２のタイプの依存性制御信号を選択
的に生成する信号生成回路とを具備して成るコンピュー
タシステムを含む。

【００１６】上記コンピュータシステムは、算術演算の
命令の実行で使用する第１のレジスタ集合にアクセスす
る複数の並行実行パイプラインを有するデータユニット
と、メモリアクセス操作の命令の実行で使用する第２の
レジスタ集合にアクセスする複数の並行パイプラインを
有するアドレスユニットとを含むので、メモリアクセス
の命令の実行が算術演算の命令の実行から切り離され
る。

【００１７】好適には、上記第１のタイプの依存性制御
信号を使用して、データユニットの２つのパイプライン
に同時に入力する２つの命令間のデータ依存性、または
２つのアドレスユニットパイプラインに同時に入力する
２つの命令間のデータ依存性を解消可能である。

【００１８】好適には、上記第２のタイプのデータ依存
性信号を使用して、データユニットの２つのパイプライ
ンに同時に入力する２つの命令間のデータ依存性を解消
可能である。

【００１９】上記コンピュータシステムは、複数の選択
可能な命令グループ化モードの何れか１つを示すモード
回路を含み、上記モード回路は上記第１のタイプの依存
性制御信号を無効化できるＶＬＩＷモードを示す出力を
生成する。

【００２０】好適には、各実行パイプラインが、連続す
るサイクルでそのパイプラインに入力される命令間の上
下方向のデータ依存性をチェックする上下方向のデータ
依存性をチェックし、また依存性を解消するためにパイ
プラインの実行に一時的遅延を生じさせる上下方向依存
性チェック回路を含む。

【００２１】

【発明の実施の形態】本発明の実施例を一例として、添
付の図面を参考にして説明する。

【００２２】本実施例のコンピュータシステムは複数の
命令を並列実行するよう構成されており、また特に高デ
ジタル信号処理（ＤＳＰ）を実行する場合に適してい
る。命令は、プログラムメモリ１１に保持され、制御ユ
ニット１２に送られた後に、４つの並列実行パイプライ
ン１３、１４、１５、１６に供給される。パイプライン
１３および１４は、算術演算を行う命令を実行するよう
構成されたデータユニット１８のスロット０およびスロ
ット１として示されている。またパイプライン１５およ
び１６は、データメモリ２０へのメモリアクセス命令を
実行する場合に使用されるアドレスユニット１９のスロ
ット０およびスロット１として示されている。アドレス
ユニット１９のスロット１およびスロット０を、アドレ
スユニット１９および幾つかのリソースを共有する一般
ユニット２１に命令を供給するのに使用してもよい。一
般ユニット２１は、制御レジスタファイルと分岐回路と
を含んでおり、伝送路２３で命令分岐情報を制御ユニッ
ト１２に供給するのに使用される。

【００２３】データユニット１８の２つのパイプライン
１３および１４は、共通データレジスタファイル２６、
および命令に対応するガード値を保持する共通ガードレ
ジスタファイル２７を共有している。ガードされた命令
実行は、断定命令実行と同じ意味を有する。また、２つ
のパイプラインはデータユニット１８の共通命令発信待
ち行列２９から命令を取出して、待ち行列２９の命令は
データユニット１８の共通依存性チェック回路３９によ
ってそのデータ依存性がチェックされる。この依存性チ
ェックでは、連続するサイクルで待ち行列２９から同一
のパイプラインに取り出された命令間のデータ依存性を
調べるものであり、これは上下方向の依存性と呼ばれて
いる。データユニット１８の各パイプライン段における
動作のシーケンスを、通常レジスタファイル２６または
２７の何れかにアクセスするデータオペランド取込であ
る第１段３０として概略的に図示する。例えばＡＬＵユ
ニット３３またはパイプラインの一部を構成する乗算お
よび累算ユニット３４を使用することによって、次のサ
イクルで２つの連続する実行段３１および３２が発生す
る。第２の実行段３２の後には演算の結果がレジスタフ
ァイル２６または２７に戻るデータ書換段３５が続く。
データユニット１８の２つの並列パイプラインにも同様
のパイプラインが存在する。

【００２４】アドレスユニット１９についても、同様
に、パイプライン１５および１６の両方が、データメモ
リ２０に動作をロードまたは保存する際に使用されるポ
インタ値を保持する共通レジスタファイル４０にアクセ
スする。２つのパイプラインはそれぞれ、共通命令発信
待ち行列４１からその命令を取出し、また同様の上下方
向の依存性チェックがアドレスユニット１９によって両
パイプライン１５および１６に共通して行われる。上下
方向の依存性チェック４２は、データユニットの上下方
向の依存性チェック３９と呼ばれるものと同様である。
２つのパイプライン１５および１６を介して取り出され
た命令を実行する場合、２つのパイプラインが、レジス
タファイル４０にアクセスし、加算および減算ユニット
４３を使用することがある。アドレスユニットの各パイ
プラインは、図に示すようなパイプライン段を有してい
る。第１段は、その後に実行段４５とアドレス書換段４
６が続くアドレスオペランド取込４４である。データユ
ニット１８およびアドレスユニット１９の両パイプライ
ンにおいては、バイパス回路４７が設けられており、パ
イプラインの特定の段の迂回が可能になる。

【００２５】マシンは、プログラマ／ソフトウェアツー
ルチェーンによって定義されるプログラムの配列を重視
している。即ち、この後者が、例えばスロット０〜スロ
ット１の左右方向（同列方向―horizontal―）の依存性
を回避するようプログラムメモリ空間に命令を設定する
と、（配列段にある）マシンは配列を常に重視する。

【００２６】例：ＧＰ３２プログラミングモードの場合プログラムアドレスＯｂｘ．．．ｘ０１００：Ｒ１＝Ｒ２＋Ｒ３；（配列したスロット１）Ｏｂｘ．．．ｘ１０００：Ｒ０＝Ｒ１；（配列したスロット０）Ｏｂｘ．．．ｘ１１００：Ｒ５＝Ｒ６；（配列したスロット１）（Ｏｂｘｘは２進アドレスを示す）ソフトウェアが命令を配列したため、Ｒ１の依存性によ
り分割が生じることはない（命令Ｒ１＝Ｒ２＋Ｒ３はス
ロット１にあり、またＲ０＝Ｒ１はそれに続くスロット
０にあるため）。配列器はこの配列が常に重視されるよ
う構成されており、例えばプログラムが命令Ｒ１＋Ｒ２
＋Ｒ３に分岐すると、配列器は以下を生成する。

【００２７】スロット１スロット０サイクルＮ：Ｒ１＝Ｒ２＋Ｒ３ＮＯＰサイクルＮ＋１：Ｒ５＝Ｒ６Ｒ０＝Ｒ１メモリのプログラム配列が維持されるように確定的動作
を行うことは重要である。制御ユニット１２は、先取り
バッファからデコーダ８２への命令の供給を制御する配
列器を備えている。配列段においては、配列器は命令配
列がデコーダ、そして同一サイクルで各実行スロットに
供給されるマイクロ命令内で維持されるようにする。

【００２８】データユニット１８およびアドレスユニッ
ト１９の両者は、データメモリインタフェース制御５０
およびデータメモリコントローラ５１を介してデータメ
モリ２０に接続されている。データメモリインタフェー
ス制御５０は、双方向バス５３によって、データユニッ
ト１８およびアドレスユニット１９の両方に接続されて
いる。インタフェース制御５０は、バスによってバス５
３にそれぞれ接続される複数の待ち行列を有している。
これらの待ち行列は、それぞれスロット０および１に対
するロードデータ待ち行列６０および６１を含んでい
る。待ち行列６２および６３は、スロット０およびスロ
ット１のデータレジスタに転送されるポインタ値を保持
している。待ち行列６４および６５は、スロット０およ
び１のポインタレジスタへの転送のためのデータ値を保
持している。

【００２９】データメモリコントローラ５１は、データ
保存待ち行列７０およびアドレス保存待ち行列７１を有
している。

【００３０】データメモリ２０からデータユニット１８
のデータレジスタファイルへデータをロードする命令が
実行されると、アドレスユニット１９はデータメモリ２
０にアクセスして、適切な待ち行列６０または６１から
データを転送することによって、データレジスタファイ
ル２６の更新を完了させる前に、必要なデータをロード
データ待ち行列６０または６１にロードすることが理解
されよう。同様に、データユニット１８からデータメモ
リ２０へデータを保存する命令を実行すると、データメ
モリ２０の保存動作が完了する前に、待ち行列７１内の
保存アドレスと共に適切なデータが保存データ待ち行列
７０に保持される。

【００３１】データユニット１８のパイプラインとは別
個の並列パラレルパイプラインにおいてアドレスユニッ
ト１９のメモリアドレス指定命令を実行することによ
り、コンピュータシステムは、データユニット１８で実
行される算術演算と無関係にメモリアクセスが実行され
るのとはまた別にアクセス動作を行う。これにより、メ
モリの待ち時間が縮小される。通常の繰り返し動作を行
うデジタル信号処理システムにおいては、有効メモリ待
ち時間は実行中のプログラムからは不可視化される。

【００３２】上記の説明において、パイプライン１３、
１４、１５、１６を介して送られる全ての命令は、可能
性のある上下方向の依存性についてハードウェアチェッ
クを受ける。これは、実行ユニットの既知の方法で行わ
れる。上下方向の依存性チェックで何らかのデータ依存
性が見つかれば、実行ユニットはバイパスを使用するよ
う動作し、あるいはパイプライン対１３、１４の一方ま
たはパイプライン対１５または１６の一方を一時的に低
速化させるバイパスが使用できない場合は、パイプライ
ン対の一方に一時的な遅延を生じさせてデータ依存性を
解消させる。遅延は、命令発信待ち行列２９によって生
じるか、あるいはデータ依存性を解消するのに必要な各
遅延周期で実行パイプラインの第１段階３０または４０
に送られる無オペランド取込に対応する信号を供給する
ことによって生じる。データ依存性のチェックには、ガ
ード値を表すデータを含む何らかの形式のデータが含ま
れることが理解される。

【００３３】図１に示す制御ユニット１２も、左右方向
の依存性チェックを行うよう構成されている。本明細書
においては、同一のマシンサイクルで並列パイプライン
に供給される命令間のデータ依存性のことを左右方向
（同列方向―horizontal―）の依存性と呼ぶ。制御ユニ
ット１２は、プログラムカウンタと、プログラムメモリ
１１からの命令取込動作のメモリアドレスを生成するア
ドレス生成器８０を備えている。制御ユニットは、何れ
かの時間にマシンが動作している命令モードを示す命令
モードレジスタ８１を有している。マシンは、可変命令
ビット長さのスーパースケーラモードを含む複数のモー
ドから選択された１つのモード、または超長命令ワード
（ＶＬＩＷ）で動作する。本実施例の異なるモードの例
を図５に示している。第１命令モードでは、１６ビット
の命令の対が各マシンサイクルにおいて制御ユニット１
２のデコーダ８２に送られる。この命令の対は、ビット
シーケンスＷ０、Ｗ１などを有するスロット０、スロッ
ト１として表される。各ビットシーケンスＷ０、Ｗ１
は、１マシンサイクルで発せられ、またこのモードをス
ーパースケーラモードであるＧＰ１６モードと呼ぶこと
にする。

【００３４】第２スーパースケーラ命令モードでは、そ
れぞれ３２ビット長さである２つの命令が、各マシンサ
イクルでデコーダ８２に送られる。この場合、両ビット
シーケンスＷ０、Ｗ１はサイクル０で発せられ、またビ
ットシーケンスＷ２、Ｗ３はサイクル１で発せられる。
このモードをここではＧＰ３２モードと呼ぶことにす
る。

【００３５】第３命令モードでは、４つの命令が、それ
ぞれ３２ビット長さのビットシーケンスＷ０、Ｗ１、Ｗ
２、Ｗ３で形成される。これらの命令は単一取込動作の
結果デコーダ８２へ単一サイクルで供給される。これを
ここではＶＬＩＷモードと呼ぶことにする。

【００３６】ＧＰ１６およびＧＰ３２の両モードにおい
ては、２つの命令のみが各サイクルにおいて実行パイプ
ラインに送られる。この２つの命令にはスロット０およ
びスロット１が指定され、データユニットまたはアドレ
スユニットに送られるか、あるいは各ユニットにそれぞ
れ１つずつ送られる。スロット０（スロット１）の命令
は常にＡＵ０またはＤＵ０（それぞれＡＵ１またはＤＵ
１）に送られる。命令（例えばロードデータレジスタ）
によって、ＡＵおよびＤＵの両者に対してマイクロ命令
が生成される。例えば、スロット１のロードＤＲによ
り、ＡＵ１およびＤＵ１のマイクロ命令が生成される。
図１のハードウェア回路は、ＧＰ１６およびＧＰ３２モ
ードにおいてパイプラインに供給される命令の上下方向
および左右方向の依存性をチェックする。

【００３７】マシンがパイプライン処理される場合、命
令モードはパイプラインのどの位置でも必ずしも同一で
あるわけではなく、例えばＤＵパイプラインで実行され
るマイクロ命令はＧＰ３２命令から生成されるが、デコ
ーダ８２はモードを変更しており、ＧＰ１６モードにな
っている。しかし、命令モードはデコーダ８２において
重要であるだけなので、マイクロ命令は命令モードとは
無関係である。

【００３８】ＧＰ１６およびＧＰ３２モードの符号化は
異なっており、それに対しＶＬＩＷ命令は４つのＧＰ３
２命令から構成されており、符号化は異なっていない。

【００３９】ＶＬＩＷモードの場合、上下方向の依存性
チェックは図１に示すハードウェアによって行われる
が、左右方向のデータ依存性チェックは行われない。Ｖ
ＬＩＷモードにおいて単一ワードに共にグループ化され
る命令には、特定の命令互換性規則が適用される。図５
はＶＬＩＷモードのスロット０〜３を示しているが、問
題の４つのスロットがデータユニットの２つのスロット
およびアドレスユニットの２つのスロットに上記当する
ことが理解される。そのため、ＶＬＩＷワード内におけ
る命令のグループ化には、ゼロ、アドレスユニットの１
つまたは２つの命令、データユニットの１つまたは２つ
の命令が含まれていなければならない。ＶＬＩＷモード
の何れか１つのアドレスユニットスロットは、一般ユニ
ット２１で使用される制御命令を含んでいてもよい。

【００４０】命令モードレジスタ８１は、図２に示すよ
うな２ビットレジスタである。これらの２ビットは、ど
の命令モードが使用されているかを示すものである。Ｖ
ＬＩＷ命令の場合、両ビットは１に設定される。このレ
ジスタ８１の出力は、左右方向依存性制御回路８５のＡ
ＮＤゲート８４に送られる。このため、ゲート８４の出
力は、伝送路８６上で命令がＶＬＩＷモードであるか否
かを示している。１サイクルの単一取込動作で得た命令
がデコーダ８２で解読されると、依存性チェック回路８
７で左右方向のデータ依存性がチェックされる。チェッ
カ８７は、左右方向のデータ依存性が見つかったか否か
を示す出力を制御回路８５に送る。チェッカ８７からの
出力は、デコーダ８２で解読された命令に応じて、伝送
路９１でＨｄｅｐ信号、または伝送路９２で分割信号を
送るセレクタ回路９０に送信される。分割信号９２は、
並列実行パイプライン対の動作における分割が左右方向
の依存性を解消するために必要であることを表す。分割
伝送路９２は、命令モードがＶＬＩＷ命令のモードであ
るか否かを示す伝送路８６の信号を受信するゲート回路
９５に供給される。命令がＶＬＩＷモードであれば、ゲ
ート９５は分割出力を無効にするので、ゲート９５の出
力９６は無効化される。これは、ＶＬＩＷ命令モードの
場合のみ生じる。ＧＰ１６またはＧＰ３２モード命令に
左右方向（同列方向―horizontal―）の依存性が見つか
った場合、分割は伝送路９６で行われる。

【００４１】デコーダ８２からの命令は、伝送路１００
を介して発信回路９９から並列実行パイプライン１３、
１４、１５、１６に送られる複数の並列マイクロ命令を
生成するマイクロ命令生成器９８に送られる。分割信号
９６が使用されると、分割ビットが各実行パイプライン
に送られたマイクロ命令に設定されるので、データ依存
性は解消される。２つのパイプライン、例えばデータユ
ニットのパイプライン１３、１４が命令発信待ち行列２
９からマイクロ命令を取り出すと、分割ビットが検出さ
れるので、データ依存性のある２つの命令の実行が、パ
イプラインが連続して命令を送る間にサイクル同期で分
割されてパイプラインを通る。別の命令のパイプラン段
からのデータを待機するために遅延が必要なパイプライ
ンは、遅延した命令が、実行の必要段階で他方のパイプ
ラインから利用できるデータを損失することなく実行可
能になるまで、命令発信待ち行列２９から単一または複
数の動作サイクルの無オペランド取込を表す信号を受信
する。そのため、伝送路９６で分割信号を使用すること
により、同一のマシンサイクルで発せられた並列命令間
の左右方向のデータ依存性チェックを行い、各パイプラ
インの通過タイミングで上下方向の調整を行うことで依
存性を解消できることが理解される。分割信号が無い場
合、データユニット１８またはアドレスユニット１９の
２つのパイプライン（スロット０およびスロット１）に
送られたマイクロ命令は密結合しているので、それぞれ
のパイプラインに同時に送られるのみである。分割信号
は２つのスロットを結合し、スロット１パイプラインで
の入力が可能になる少なくとも１サイクル前にスロット
０パイプラインへの入力を可能にする。

【００４２】ＶＬＩＷモード命令の場合、分割信号９６
は常に無効になるので、単一のＶＬＩＷワード内の命令
間の左右方向の依存性は、許容できるＶＬＩＷ命令ワー
ドの形成においてソフトウェアを使用して解消しなけれ
ばならない。

【００４３】しかしながら、分割信号９６によって各パ
イプラインの連続通過を遅延させる必要のない左右方向
のデータ依存性も存在する。データユニットの算術演算
間、およびデータユニットのロードまたは保存動作間に
左右方向のデータ依存性が存在する場合、パイプライン
の動作を一時的に低速化させることのないよう、パイプ
ラインのバイパスを構成することもできる。８７の左右
方向依存性チェッカが、左右方向の依存性が生じている
ことを表す信号を制御ユニット８５に送ると、セレクタ
９０はデコーダ８２の出力に応答する。データユニット
の算術演算およびデータユニットロードまたは保存動作
の競合で左右方向の依存性問題が発生したことをデコー
ダが知らせると、セレクタ９０は伝送路９２の分割信号
ではなく、Ｈｄｅｐを表す伝送路９１の出力を送る。伝
送路９１の信号Ｈｄｅｐは、データユニット１８に供給
されるマイクロ命令に関連して送られるのみである。マ
イクロ命令生成器９８は、伝送路９１からのＨｄｅｐが
設定され、これがデータユニット１８の命令発信待ち行
列のマイクロ命令に送られることをマイクロ命令におい
て指示する。一対の命令が待ち行列２９からデータユニ
ット１８の２つの並列パイプラインに取り込まれると、
バイパス回路を起動させて一方のパイプラインの実行段
がＨｄｅｐの指示に応答して、データ依存性問題の原因
となった動作のサイクルを回避させる。一例として、デ
ータユニット１８の一方のパイプライン１３がレジスタ
ファイル２６のレジスタに数値をロードさせる命令を実
行し、また他方のパイプライン１４がそのデータレジス
タの数値を算術演算のオペランドとして使用を試みてい
るものとする。マイクロ命令でＨｄｅｐ信号を使用する
と、オペランドとして必要な数値がすでにロードデータ
待ち行列６０から獲得できるので、パイプラインを低速
化させる必要のないことが、適切なオペランドを探し出
そうとしている算術演算部に知らされる。その結果、パ
イプラインでの算術演算の実行で、そのデータがすぐに
使用できるようにロードデータ待ち行列６０から適切な
オペランドを直接探し出し、また並列パイプライン１３
で実行されている命令によりデータレジスタファイル２
６に数値がロードされるまで算術演算を低速化させる必
要はない。同様に、データユニットの一方のパイプライ
ンが特定のレジスタからのデータを保存させようとし、
並列パイプラインが算術演算を実行してレジスタの新規
の数値を生成する場合、第２実行段階から保存データ待
ち行列７０に直接迂回することができる。データを抽出
して保存データ待ち行列に加える前にデータレジスタフ
ァイル２６に書き込むために、パイプライン処理された
動作のうち何れか１つを低速化させる必要はない。

【００４４】Ｈｄｅｐ指示は、マイクロ命令の一部とし
てデータユニット１８の命令発信待ち行列２９に供給さ
れる。しかしながら、これはデータユニットの実行ユニ
ットが使用可能な情報であり、通常これらの命令にはデ
ータユニット１８内で命令を実行すべきか否かを決定す
るガード値が含まれている。そのため、Ｈｄｅｐ信号が
存在することで可能性があることを示すバイパスは、命
令の実行されることを命令のガード値が確認する場合の
み有効となる。

【００４５】上記より、データおよびアドレスユニット
の異なるスロットに送られる命令間に左右方向のデータ
依存性、またパイプ段階間に上下方向のデータ依存性が
発生することが分かる。これらの依存性は、書込み後の
読み出し動作、または書込み後の書き込み動作、または
読み出し後の書込み動作で生じることがある。分割指示
を使用することにより解消される書き込み後の読み出し
動作の左右方向依存性の例は、以下の通りである：これらの命令がメモリに配置され、メモリから取り込ま
れる共通伝送路のスロット０にＲ１＋Ｒ０が、またスロ
ット１にＲ３＝Ｒ２＋Ｒ１が発生した場合、以下の依存
性が生じる。

【００４６】図に示す２つのＤＵマイクロ命令のＲ１に
は、左右方向のＲＡＷ依存性が存在する。従って、ＣＵ
により分割が設定される。

【００４７】ＤＵ１ＤＵ０分割：Ｒ３＝Ｒ２＋Ｒ１Ｒ１＝Ｒ０分割は、ＤＵ０マイクロ命令がＤＵ１マイクロ命令の少
なくとも１サイクル前に実行されることを表している。

【００４８】サイクルＮ：ＮＯＰＲ１＝Ｒ０サイクルＮ＋１：Ｒ３＋Ｒ２＋Ｒ１ＮＯＰＨｄｅｐ指示を使用することで解消される書き込み後読
み出しの左右方向の依存性の例は、以下の通りである：アセンブリ：Ｒ１＝［Ｐ１］；（即ち、レジスタＲ１が、ポインタレジスタＰ１に付与されたアドレスを有するメモリ位置に保持されている数値と共にロードされる）Ｒ０＝Ｒ１；ＤＵ μ命令（配列されたスロット０／１を前提とする）：ＲＡＷ左右方向依存性 − ＣＵによって設定されたＨｄｅｐＤＵ１ＤＵ０Ｒ０＝Ｒ１Ｒ１＝［Ｐ１］単一のパイプラインのパイプ段間に生じる上下方向の依
存性は、パイプラインでバイパスを有効化するか、ある
いはデータ依存性を解消させるべく単一または複数のサ
イクルに一時的な遅延を生じさせるオペランド取込の低
速化を行うことにより解消される。このような上下方向
の依存性のバイパスの例を図３に示す。この例は、２つ
のＭＡＣパイプライン段において繰り返される乗算およ
び累算動作を示している。２つのソース値１１０および
１１１は、動作の１サイクルで求められ、第２のサイク
ルでユニット１１２において乗算される。出力１１３は
サイクル３で累算動作１１４に供給される。累算動作の
出力１１５は、パイプラインバイパスを経て返送され、
次のサイクルにおいてＭＡＣ２で使用可能となる。累算
動作１１４は、累算値が使用可能になる前に、パイプラ
インの書換段を経る必要なしに前回の累算動作の結果を
即座に使用することが可能となる。従って、出力１１５
は累算動作１１５の入力でマルチプレクサ１１６に送ら
れるので、迂回が行われる。

【００４９】図４は、図１に示すデータユニット１８の
特定の例で使用できるフルバイパス回路を詳細に示して
いる。この例においては、パイプライン１３をスロット
０またはＤＵ０として、またパイプライン１４をスロッ
ト１（ＤＵ１）として示している。この場合、各パイプ
ラインを、実行段３１および３２、最終データ書換段３
５が後に続くデータオペランド取込段階３０で表してい
る。第１実行段３１には、演算および論理ユニット（Ａ
ＬＵ）３３および第１乗算および累算動作（ＭＡＣ）３
４が含まれる。また、第２実行段には、第２乗算および
累算動作（ＭＡＣ）１２０が含まれる。同一のパイプラ
インの様々な段間に存在するバイパスを実線で示し、ま
た２つのパイプライン１３および１４間に存在するバイ
パスを破線で示す。図４は、各パイプラインがパイプラ
インの様々な段に４つの可能なバイパスを有しているこ
とを表している。バイパス１を使用すると、ＡＬＵ動作
の結果を次のサイクルのオペランド取込で即座に利用で
きるようになる。またバイパス２を使用すると、ＭＡＣ
動作の結果（パイプライン動作の２サイクル後に入手可
能）を、ＡＬＵ動作の次のサイクル（１サイクル低速化
が必要となる）、または新たなＭＡＣ動作の次のサイク
ルで低速化を行わずに直接使用できるようになる。バイ
パス３は、データ書換動作の間にデータレジスタファイ
ルに書き込まれた数値を同一のサイクルにてデータオペ
ランド取込で使用できるというレジスタファイルの特性
を利用する。バイパス４はＡＬＵ動作の出力の１サイク
ルに対するバッファとして機能するので、データレジス
タファイルへの書換は、１サイクルを要するＡＬＵ動作
または２サイクルを要するＭＡＣ動作の出力については
同一のパイプ段で行うことができる。バイパス４は同期
化を簡易化するので、全てのデータユニット動作が第２
サイクルを使用するＭＡＣ動作のみであっても、待ち時
間は全て同一である。

【００５０】バイパスにより、ＤＵ０およびＤＵ１は完
全に対照的となる。

【００５１】異なる実行段の結果は、同一パイプライン
の初期段または並列パイプラインの適切な段に送られ、
不要な何れかのパイプラインの低速化動作が回避され
る。

【００５２】データユニット１８の単一パイプライン１
３において連続する２命令サイクルが必要となる上下方
向の依存性解消を、書き込み後読み出し依存性がレジス
タＲ１で生じる以下の例に示す。

【００５３】アセンブリ：Ｒ１＝Ｒ２＊Ｒ３＋Ｒ４／／ＭＡＣ動作（２サイクル）Ｒ６＝Ｒ５＋Ｒ１；／／Ｒ１を使用するＤＵ算術演算ＤＵμ命令（両者ともスロット０を前提とする）：

【表１】サイクルＮにおいてはパイプラインのＤＯＦ段階の低速
化を回避するのに使用できるバイパスは無いが、サイク
ルＮ＋１においては、ＥＸ２のＭＡＣ動作結果をＤＯＦ
の算術演算に直接供給することにより、図４のバイパス
２を低速化の回避に使用することができる。ＶＬＩＷ命
令の場合、ＶＬＩＷ命令Ｎの動作結果がＶＬＩＷ命令Ｎ
＋１の実行の前に現れないというのが標準的な原理であ
る。しかしながら、上述したように、Ｈｄｅｐ信号を使
用することにより、同一のＶＬＩＷワード内の２つの命
令がデータユニットレジスタおよびデータレジスタを使
用するデータユニット算術演算を伴うロードまたは保存
動作を必要とする場合に、上記の原理に反するＶＬＩＷ
命令を形成することが可能となる。その場合、ロード動
作の目的レジスタは、データユニットにおける算術演算
のソースレジスタとして認識される。同様にデータユニ
ットにおける算術演算の目的レジスタは、データユニッ
トにおける保存動作のソースレジスタとして認識され
る。その結果、同一のＶＬＩＷワードの一部として形成
される複数の命令を実行する際に、幾つかの命令は前回
のＶＬＩＷワードの古いレジスタ値を使用して実行さ
れ、Ｈｄｅｐが適用される他の命令は同一のＶＬＩＷワ
ード内の他の命令に関連する新たな数値を使用すること
になる。これにより、適切なデータ値が使用され、また
パイプラインの低速化も抑制される。このようなＶＬＩ
Ｗ命令を図６に示している。この場合、ＤＲ１はＤＵ動
作のソースレジスタであり、ＤＲ４はＤＵ動作の目的レ
ジスタである。ＶＬＩＷ命令２では、ＤＲ４はＤＵ動作
のソースレジスタ、またＤＲ３はＤＵ動作の目的レジス
タである。命令０および１間の左右方向の依存性により
Ｈｄｅｐが使用され、これによりデータユニットは命令
１の実行でＤＲ１の新たな数値を使用する。２つの算術
演算によって図２のデコーダ８２がＨｄｅｐを設定する
ことはないので、一対の命令１および２に対してＨｄｅ
ｐが設定されることはない。そのため、命令２の実行に
おいては、ＤＲ４の古い数値が使用される。Ｈｄｅｐ
は、命令２および３の左右方向の依存性に対して設定さ
れるので、命令３の実行ではＤＲ３の新規の数値が使用
される。

【００５４】本発明は上記例の詳細部分に限定されるこ
とはない。

【００５５】上記の例においては、Ｈｄｅｐを使用し
て、データユニットに入力される２つの命令間の依存性
を解消しているが、これはアドレスユニットに入力され
る命令間の依存性を解消する場合にも使用してもよい。

【００５６】

【発明の効果】以上詳細に説明したように、本発明に係
るコンピュータシステムおよびその命令実行方法によれ
ば、複数の命令を受け入れて共通サイクルのパイプライ
ンにより並列実行するものにおいて、同列方向の異なる
命令間にデータ依存性を持たせる処理およびその依存性
の解除を容易に行うことができるようになり、命令実行
の高速化と安定化とを図ることができる。また、コンピ
ュータシステムにおける命令実行の高速性に加えて、プ
ログラミングモデルがソフトウェアチェーンやアセンブ
リプログラムに対して簡単な構成としておくことがで
き、リアルタイム動作においても命令スケジューリング
を確定的に行うことが可能となると共に、リアルタイム
性を考慮しつつもタスクの簡略化を図ることもできる。

【図面の簡単な説明】

【図１】本発明によるコンピュータシステムのブロック
図である。

【図２】図１に示す左右方向依存性制御ユニットの詳細
を示す図である。

【図３】図１のデータユニットで使用されるバイパス回
路の一部を示す図である。

【図４】図１のシステムで使用されるバイパス回路の詳
細を示す図である。

【図５】図１のシステムにより使用される異なる命令モ
ードのフォーマットを示す図である。

【図６】ＶＬＩＷ命令ワードの例を示す図である。

【符号の説明】

１２制御ユニット１３〜１６並列パイプライン１８データユニット１９アドレスユニット３９，４２上下方向依存性チェック８２デコーダ８５左右方向依存性制御８７左右方向依存性チェッカ９８マイクロ命令生成器

───────────────────────────────────────────────────── フロントページの続き (71)出願人 599124688 ７ＡｖｅｎｕｅＧａｌｌｉｅｎｉ， 94250 Ｇｅｎｔｉｌｌｙ，Ｆｒａｎｃｅ (72)発明者ブリュノ、フェルフランス国サスナージュ、リュ、デュ、ムーシュロット、14 (72)発明者ローラン、デュクーソフランス国サン、ナゼール、レ、ゼイム、シュマン、ド、バラティエール、92

Claims

【特許請求の範囲】

【請求項１】並行パイプラインで実行する命令グループ
を各マシンサイクルで同時に供給する工程と、グループ
内の各命令を解読する工程と、グループ内の命令をチェ
ックして、各並行パイプライン対での実行中にグループ
内の何れかの命令対に左右方向のデータ依存性が存在す
るか判定する工程と、このようなデータ依存性の判定に
応じて、一方のパイプライン内のバイパスを有効化して
データ依存性を解消できるか否か、または一方のパイプ
ラインに一時的な低速化が必要か否かによって第１また
は第２のタイプの依存性制御信号を選択する工程とから
成るコンピュータシステムの命令実行方法であって、選
択された第１または第２のタイプの依存性制御信号と共
に並行パイプライン対に命令を供給する工程を更に含む
ことを特徴とするコンピュータシステムにおける命令実
行方法。
【請求項２】上記第１または第２のタイプの依存性制御
信号と共に並行パイプラインに命令を供給する工程と、
上記信号が第１または第２のタイプであるかに応じて低
速化またはバイパスを有効化することを含むパイプライ
ンでの命令を実行する工程とを含むことを特徴とする請
求項１記載のコンピュータシステムにおける命令実行方
法。
【請求項３】同一グループ内の第１の所定数の命令を有
するスーパスケーラモードまたは同一グループ内の第２
の所定数の命令を有する超長命令ワードモード（ＶＬＩ
Ｗ）から命令グループ化モードを選択する工程と、どの
グループ化モードが選択されたかを示すグループ化制御
信号を供給し、上記グループ制御信号を使用して上記第
１タイプの依存性制御信号を無効化する工程とを更に含
むことを特徴とする請求項１または２記載のコンピュー
タシステムにおける命令実行方法。
【請求項４】上記パイプラインがデータメモリへのアク
セスを含み、上記パイプラインはメモリアクセス操作に
必要な命令の実行で使用される第１のパイプライン集合
と、算術演算を行うよう構成される第２のパイプライン
集合とを含んでいるので、算術演算からメモリアクセス
操作が切り離されることを特徴とする請求項１ないし３
の何れかに記載のコンピュータシステムにおける命令実
行方法。
【請求項５】共通サイクルタイミングにリンクした２つ
の並行データ操作パイプラインが、データレジスタの共
通集合にアクセスするたびに供給されることを特徴とす
る請求項４記載のコンピュータシステムにおける命令実
行方法。
【請求項６】上記並行データ操作パイプラインに上記第
２のタイプの依存性制御信号と共に命令が供給されるこ
とを特徴とする請求項５記載のコンピュータシステムに
おける命令実行方法。
【請求項７】共通サイクルタイミングにリンクした２つ
の並行パイプラインがメモリアクセスで使用されるアド
レス指定操作に供給され、上記２つのパイプラインはメ
モリアクセス操作の共通レジスタファイルにアクセスす
ることを特徴とする請求項４ないし６の何れかに記載の
コンピュータシステムにおける命令実行方法。
【請求項８】一対の並行データ操作パイプラインまたは
一対のアドレス指定操作パイプラインの何れかに上記第
１のタイプの依存性制御信号と共に命令が供給されるこ
とを特徴とする請求項７記載のコンピュータシステムに
おける命令実行方法。
【請求項９】連続するサイクルで各パイプラインに供給
される命令の上下方向のデータ依存性をチェックし、上
下方向の依存性が検出された場合、何れかのパイプライ
ンの一時的遅延によってこれを解消することを特徴とす
る請求項１ないし８の何れかに記載のコンピュータシス
テムにおける命令実行方法。
【請求項１０】同一パイプラインの連続するサイクルに
おける命令間の上下方向のデータ依存性は、パイプライ
ン内で上下方向の依存性チェックを行い、上下方向のデ
ータ依存性が見つかった場合にパイプラインの操作に一
時的低速化を生じさせることでこれを解消することを特
徴とする請求項９記載のコンピュータシステムにおける
命令実行方法。
【請求項１１】各並行パイプラインに命令発信待ち行列
が形成され、命令の解読後に、各パイプラインの命令発
信待ち行列に命令が供給されることを特徴とする請求項
１ないし１１の何れかに記載のコンピュータシステムに
おける命令実行方法。
【請求項１２】解読後、各命令を使用して、各パイプラ
インに必要なマイクロ命令を生成し、上記マイクロ命令
は各パイプラインの適切な命令発信待ち行列に上記第１
または第２のタイプの信号と共に供給されることを特徴
とする請求項１１記載のコンピュータシステムにおける
命令実行方法。
【請求項１３】コンピュータシステムがデジタル信号プ
ロセッサとして動作し、上記実行パイプラインは繰り返
し行われる乗算および累算操作を含むことを特徴とする
請求項１ないし１２の何れかに記載のコンピュータシス
テムにおける命令実行方法。
【請求項１４】複数の並行実行パイプラインと、命令解
読回路と、命令グループを各マシンサイクルで解読回路
を介して上記パイプラインに同時に供給する命令供給回
路と、命令をチェックして、各並行パイプライン対での
実行中にグループ内の何れかの命令対に左右方向のデー
タ依存性が存在するか判定するデータ依存性チェック回
路と、上記データ依存性チェック回路に応じて、上記パ
イプライン対の一方に遅延を生じさせて左右方向のデー
タ依存性を解消する第１のタイプ、または上記パイプラ
イン対の一方でバイパスを有効化してデータ依存性を解
消する第２のタイプの依存性制御信号を選択的に生成す
る信号生成回路とを具備して成るコンピュータシステ
ム。
【請求項１５】算術演算の命令の実行で使用する第１の
レジスタ集合にアクセスする複数の並行実行パイプライ
ンを有するデータユニットと、メモリアクセス操作の命
令の実行で使用する第２のレジスタ集合にアクセスする
複数の並行パイプラインを有するアドレスユニットとを
含むので、メモリアクセスの命令の実行が算術演算の命
令の実行から切り離されることを特徴とする請求項１４
記載のコンピュータシステム。
【請求項１６】上記第１のタイプの依存性制御信号を使
用して、データユニットの２つのパイプラインに同時に
入力する２つの命令間のデータ依存性、または２つのア
ドレスユニットパイプラインに同時に入力する２つの命
令間のデータ依存性を解消可能であることを特徴とする
請求項１５記載のコンピュータシステム。
【請求項１７】上記第２のタイプのデータ依存性信号を
使用して、データユニットの２つのパイプラインに同時
に入力する２つの命令間のデータ依存性を解消可能であ
ることを特徴とする請求項１５または１６記載のコンピ
ュータシステム。
【請求項１８】複数の選択可能な命令グループ化モード
の何れか１つを示すモード回路を含むと共に、上記モー
ド回路は上記第１のタイプの依存性制御信号を無効化で
きるＶＬＩＷモードを示す出力を生成することを特徴と
する請求項１４ないし１７の何れかに記載のコンピュー
タシステム。
【請求項１９】各実行パイプラインが、連続するサイク
ルでそのパイプラインに入力される命令間の上下方向の
データ依存性をチェックする上下方向のデータ依存性を
チェックし、また依存性を解消するためにパイプライン
の実行に一時的遅延を生じさせる上下方向依存性チェッ
ク回路を含むことを特徴とする請求項１４ないし１８の
何れかに記載のコンピュータシステム。