JPH04238537A - 並列パイプライン命令処理装置 - Google Patents
並列パイプライン命令処理装置Info
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- JPH04238537A JPH04238537A JP3006284A JP628491A JPH04238537A JP H04238537 A JPH04238537 A JP H04238537A JP 3006284 A JP3006284 A JP 3006284A JP 628491 A JP628491 A JP 628491A JP H04238537 A JPH04238537 A JP H04238537A
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- 238000010586 diagram Methods 0.000 description 15
- 230000003111 delayed effect Effects 0.000 description 7
- 238000013459 approach Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に関し、
特に複数命令を並列して実行する並列命令処理装置、お
よびパイプライン機構を利用し高速処理を実現するパイ
プライン命令処理装置に関する。
特に複数命令を並列して実行する並列命令処理装置、お
よびパイプライン機構を利用し高速処理を実現するパイ
プライン命令処理装置に関する。
【０００２】
【従来の技術】・ＶＬＩＷ型並列計算機ＶＬＩＷ（Ｖｅ
ｒｙ Ｌｏｎｇ Ｉｎｓｔｒｕｃｔｉｏｎ Ｗｏ
ｒｄ）方式は、図６に示すように、比較的長い命令４５
を多数のフィールドに分割し、これら各フィールドで多
数の演算器４１〜４４およびレジスタ・ファイル相互結
合網４０，メモリ等を独立して制御することにより並列
処理を実現するものである。
ｒｙ Ｌｏｎｇ Ｉｎｓｔｒｕｃｔｉｏｎ Ｗｏ
ｒｄ）方式は、図６に示すように、比較的長い命令４５
を多数のフィールドに分割し、これら各フィールドで多
数の演算器４１〜４４およびレジスタ・ファイル相互結
合網４０，メモリ等を独立して制御することにより並列
処理を実現するものである。
【０００３】このＶＬＩＷ方式では、演算の並列性がコ
ンパイル時に抽出され、このコンパイラが並列演算可能
なものを１つの命令に合成する。これら並列演算器の数
に近い並列度が得られる場合に、高速処理が達成できる
。しかし、並列度が低い場合には、命令フィールドに空
きができて命令のビット使用効率が低下する。どの程度
命令フィールドを埋めることができるかはコンパイラの
能力およびソース・プログラムに依存する。
ンパイル時に抽出され、このコンパイラが並列演算可能
なものを１つの命令に合成する。これら並列演算器の数
に近い並列度が得られる場合に、高速処理が達成できる
。しかし、並列度が低い場合には、命令フィールドに空
きができて命令のビット使用効率が低下する。どの程度
命令フィールドを埋めることができるかはコンパイラの
能力およびソース・プログラムに依存する。
【０００４】このＶＬＩＷ方式では、プログラムの並列
性の抽出を行うコンパイル時に実行するため、データの
依存関係の検出等の複雑な処理を行なう必要がない。し
たがって、ハードウェア構成が簡単にできる。また、こ
のＶＬＩＷ方式は、水平型マイクロ命令方式から派生し
た考え方に基づいており、機能レベルの低い演算器によ
るきめ細かな並列処理（低レベル並列処理）に適してい
る。
性の抽出を行うコンパイル時に実行するため、データの
依存関係の検出等の複雑な処理を行なう必要がない。し
たがって、ハードウェア構成が簡単にできる。また、こ
のＶＬＩＷ方式は、水平型マイクロ命令方式から派生し
た考え方に基づいており、機能レベルの低い演算器によ
るきめ細かな並列処理（低レベル並列処理）に適してい
る。
【０００５】・命令パイプライン処理
計算機システムにおける機会命令の実行過程は、命令フ
ェッチ（読出し：ＩＦという）、命令デコード（解読：
ＩＤという）、オペランド・アドレス生成（ＯＡという
）、オペランド・フェッチ（ＯＤという）、演算実行（
ＥＸという）、結果の書き戻し（ＷＢという）を逐次的
に進めることによってなされる。命令パイプライン方式
は、この命令・実行の各ステージがオーバラップして実
行され、各実行ステージの実行時間が同一でそれがマシ
ン・サイクルに等しいとき、命令パイプライン方式は最
大の性能を発揮し、演算結果は１マシン・サイクル毎に
得られることになる。
ェッチ（読出し：ＩＦという）、命令デコード（解読：
ＩＤという）、オペランド・アドレス生成（ＯＡという
）、オペランド・フェッチ（ＯＤという）、演算実行（
ＥＸという）、結果の書き戻し（ＷＢという）を逐次的
に進めることによってなされる。命令パイプライン方式
は、この命令・実行の各ステージがオーバラップして実
行され、各実行ステージの実行時間が同一でそれがマシ
ン・サイクルに等しいとき、命令パイプライン方式は最
大の性能を発揮し、演算結果は１マシン・サイクル毎に
得られることになる。
【０００６】この命令パイプラインの流れを乱す要因と
しては、 ・先行命令の演算結果を後続命令が必要とする場合・先
行命令が後続命令のオペランド・アドレスを決定する場
合 ・分岐が行こる場合 ・メモリ・アクセスの競合 ・先行命令が後続命令の内容を書き換える場合・割り込
み／例外が発生した場合 ・命令が複雑で演算実行に複数マシン・サイクル必要と
する場合などがある。
しては、 ・先行命令の演算結果を後続命令が必要とする場合・先
行命令が後続命令のオペランド・アドレスを決定する場
合 ・分岐が行こる場合 ・メモリ・アクセスの競合 ・先行命令が後続命令の内容を書き換える場合・割り込
み／例外が発生した場合 ・命令が複雑で演算実行に複数マシン・サイクル必要と
する場合などがある。
【０００７】これらの命令パイプラインを乱す要因を最
小限に抑えるために種々の工夫がなされている。例えば
、条件分岐によるパイプラインの乱れを抑える工夫とし
て、プログラム・ループが格納できるような大きな命令
バッファを使用するループ・バッファ方式、条件成立お
よび条件不成立両方の場合の命令系列を処理する複数命
令流方式，分岐命令の履歴情報から分岐を予測する分岐
予測方式などが知られている。
小限に抑えるために種々の工夫がなされている。例えば
、条件分岐によるパイプラインの乱れを抑える工夫とし
て、プログラム・ループが格納できるような大きな命令
バッファを使用するループ・バッファ方式、条件成立お
よび条件不成立両方の場合の命令系列を処理する複数命
令流方式，分岐命令の履歴情報から分岐を予測する分岐
予測方式などが知られている。
【０００８】最近の高性能マイクロプロセッサの分野で
は、機会命令セットを簡素化し高速処理を達成しようと
いうＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉ
ｏｎＳｅｔ Ｃｏｍｐｕｔｅｒ）のアプローチが注目
されている。このＲＩＳＣのアプローチは、高級言語プ
ログラムのトレース結果の解析と、スーパーコンピュー
タＣｒａｙ−１のハード・ワイヤード論理の成功から生
まれたもので、・レジスタ−レジスタ間演算を基本とす
る簡素な命令セット ・パイプラインの重視 ・１マシン・サイクル実行 ・最新コンパイラ技術の適用などを特徴とする。
は、機会命令セットを簡素化し高速処理を達成しようと
いうＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉ
ｏｎＳｅｔ Ｃｏｍｐｕｔｅｒ）のアプローチが注目
されている。このＲＩＳＣのアプローチは、高級言語プ
ログラムのトレース結果の解析と、スーパーコンピュー
タＣｒａｙ−１のハード・ワイヤード論理の成功から生
まれたもので、・レジスタ−レジスタ間演算を基本とす
る簡素な命令セット ・パイプラインの重視 ・１マシン・サイクル実行 ・最新コンパイラ技術の適用などを特徴とする。
【０００９】レジスタ−レジスタ演算を基本とする命令
セットは、オペランド・アドレス生成（ＯＡ）を不要に
した。また、シンプルな命令セットは命令デコードを簡
単にし、命令デコード（ＩＤ）をオペランド・フェッチ
（ＯＦ）ステージに含めることが可能となり、また操作
の簡素化により実行（ＥＸ）時間の短縮化が図られ、連
続する命令間でのデータ依存性に起因するパイプライン
の乱れをなくすショートパス（ＳＰ）制御が追加された
。さらに、各ステージにおける処理のバランスを考慮し
、 ・命令フェッチ＆オペランド・フェッチ（ＩＦ／ＯＦ）
・命令実行＆ショートパス（ＥＸ／ＳＰ）・ライト・バ
ッグ（ＷＢ）の３ステージで構成される命令パイプライ
ンが開発されており、図７のように示される。
セットは、オペランド・アドレス生成（ＯＡ）を不要に
した。また、シンプルな命令セットは命令デコードを簡
単にし、命令デコード（ＩＤ）をオペランド・フェッチ
（ＯＦ）ステージに含めることが可能となり、また操作
の簡素化により実行（ＥＸ）時間の短縮化が図られ、連
続する命令間でのデータ依存性に起因するパイプライン
の乱れをなくすショートパス（ＳＰ）制御が追加された
。さらに、各ステージにおける処理のバランスを考慮し
、 ・命令フェッチ＆オペランド・フェッチ（ＩＦ／ＯＦ）
・命令実行＆ショートパス（ＥＸ／ＳＰ）・ライト・バ
ッグ（ＷＢ）の３ステージで構成される命令パイプライ
ンが開発されており、図７のように示される。
【００１０】この命令パイプラインでは、命令１が分岐
命令の場合、その実行ステージ（ＥＸ）が終了した次の
サイクルで初めて、命令２のフェッチが可能となる。し
たがって、命令１の実行中にフェッチした命令は無効化
する必要があり、図８に示されるように命令パイプライ
ンに１マシン・サイクルの空きが生じて性能が低下する
。
命令の場合、その実行ステージ（ＥＸ）が終了した次の
サイクルで初めて、命令２のフェッチが可能となる。し
たがって、命令１の実行中にフェッチした命令は無効化
する必要があり、図８に示されるように命令パイプライ
ンに１マシン・サイクルの空きが生じて性能が低下する
。
【００１１】この性能の低下を最小限に抑えるために、
遅延分岐機構が利用されている。これは、分岐命令はそ
の発行から１マシン・サイクル遅れて実行される遅延型
命令であるとみなし、コンパイラによる命令スケジュー
リングにより分岐命令直後の命令スロットを有効な命令
で埋めることにより、図９に示されるように、パイプラ
インの乱れを無くし性能を維持しようとするものである
。分岐命令直後の命令スロットに有効な命令を埋め込む
ことができなかった場合には、その命令スロットにはＮ
ＯＰ命令を埋め込む必要があり、この場合にはもちろん
性能の低下がある。また、どの程度の遅延命令スロット
を有効な命令で埋めることができるかはコンパイラの性
能に依存するが、最新のコンパイラ技術を用いた場合、
遅延命令スロットの約８０〜９０パーセントを有効に利
用することが可能となっている。
遅延分岐機構が利用されている。これは、分岐命令はそ
の発行から１マシン・サイクル遅れて実行される遅延型
命令であるとみなし、コンパイラによる命令スケジュー
リングにより分岐命令直後の命令スロットを有効な命令
で埋めることにより、図９に示されるように、パイプラ
インの乱れを無くし性能を維持しようとするものである
。分岐命令直後の命令スロットに有効な命令を埋め込む
ことができなかった場合には、その命令スロットにはＮ
ＯＰ命令を埋め込む必要があり、この場合にはもちろん
性能の低下がある。また、どの程度の遅延命令スロット
を有効な命令で埋めることができるかはコンパイラの性
能に依存するが、最新のコンパイラ技術を用いた場合、
遅延命令スロットの約８０〜９０パーセントを有効に利
用することが可能となっている。
【００１２】
【発明が解決しようとする課題】上述したＶＬＩＷ方式
と命令パイプライン方式を組み合わせ並列パイプライン
命令処理装置を構成する場合で、例えば、命令パイプラ
イン方式の命令処理装置を４つ並列に並べ、４つのフィ
ールドを持つＶＬＩＷ型の命令を実行する並列パイプラ
イン命令処理装置を考えてみる。
と命令パイプライン方式を組み合わせ並列パイプライン
命令処理装置を構成する場合で、例えば、命令パイプラ
イン方式の命令処理装置を４つ並列に並べ、４つのフィ
ールドを持つＶＬＩＷ型の命令を実行する並列パイプラ
イン命令処理装置を考えてみる。
【００１３】この並列パイプライン命令処理装置の命令
パイプラインは、上述したＲＩＳＣマイクロプロセッサ
の命令パイプラインと同じ１マシン・サイクルの分岐遅
延を持っているとすると、この並列パイプライン命令処
理装置は１スロットの遅延命令スロットを持つことにな
るが、１命令が４つの命令フィールドから構成されてい
るため、実効的に４命令分の遅延命令スロットが生じる
ことになる。さらに、分岐命令を含む命令自身が持つ３
つの命令フィールドも、命令の依存関係を考慮すると遅
延命令スロットと同じ扱いをする必要がある。従って、
この４並列パイプライン命令処理装置は、７個の遅延命
令スロットを持つ直列パイプライン命令処理装置と等価
であることを考えることができる。
パイプラインは、上述したＲＩＳＣマイクロプロセッサ
の命令パイプラインと同じ１マシン・サイクルの分岐遅
延を持っているとすると、この並列パイプライン命令処
理装置は１スロットの遅延命令スロットを持つことにな
るが、１命令が４つの命令フィールドから構成されてい
るため、実効的に４命令分の遅延命令スロットが生じる
ことになる。さらに、分岐命令を含む命令自身が持つ３
つの命令フィールドも、命令の依存関係を考慮すると遅
延命令スロットと同じ扱いをする必要がある。従って、
この４並列パイプライン命令処理装置は、７個の遅延命
令スロットを持つ直列パイプライン命令処理装置と等価
であることを考えることができる。
【００１４】このような数多くの空き命令スロットに有
効な命令を埋め込んで活用する命令スケジューリングは
きわめて難しく、ほとんどの部分にＮＯＰ命令を埋め込
まなければならなくなる。前述のように１つの空き命令
スロットの利用率でさえ８０〜９０パーセントであり、
７個の空き命令スロットを有効利用することは至難の技
である。従って、分岐遅延が１マシン・サイクルである
従来のパイプライン構成をとった並列パイプライン命令
処理装置では、分岐命令の実行によりその処理性能が著
しく低下するという欠点がある。
効な命令を埋め込んで活用する命令スケジューリングは
きわめて難しく、ほとんどの部分にＮＯＰ命令を埋め込
まなければならなくなる。前述のように１つの空き命令
スロットの利用率でさえ８０〜９０パーセントであり、
７個の空き命令スロットを有効利用することは至難の技
である。従って、分岐遅延が１マシン・サイクルである
従来のパイプライン構成をとった並列パイプライン命令
処理装置では、分岐命令の実行によりその処理性能が著
しく低下するという欠点がある。
【００１５】本発明の目的は、分岐命令パイプラインを
分岐命令以外の命令パイプラインと異なったパイプライ
ン構造とすることにより、分岐遅延の生じない分岐を実
現し、ＶＬＩＷ型の並列処理と命令パイプライン方式に
よる処理の高速化を図ることのできる処理装置を提供す
ることにある。
分岐命令以外の命令パイプラインと異なったパイプライ
ン構造とすることにより、分岐遅延の生じない分岐を実
現し、ＶＬＩＷ型の並列処理と命令パイプライン方式に
よる処理の高速化を図ることのできる処理装置を提供す
ることにある。
【００１６】
【課題を解決するための手段】本発明の構成は、ｎ個（
ｎは１以上の自然数）の命令の並列の並びからなる命令
列を有しこれら命令列を記憶する第一の記憶手段と、こ
の第一の記憶手段から所定命令列を読出す命令列読出手
段と、この読出手段から読出した命令列中のｎ個の命令
に対応してこれら命令が指定する命令を処理するｎ個の
命令処理手段と、これら命令処理手段が使用するオペラ
ンドを記憶し、これら命令処理手段から独立してリード
／ライト可能な第二の記憶手段とを備えてｎ個の命令を
並列に処理する並列パイプライン命令処理装置において
、前記各命令処理手段は、前記命令が指定する命令の実
行に必要な入力オペランドを前記第二の記憶手段から読
出す入力オペランド読出手段と、このオペランド読出手
段から読出した入力をオペランドを使用して命令を実行
する命令実行手段と、この命令実行手段の命令実行の結
果得られた結果オペランドを入力オペランドとして必要
とする１マシン・サイクル後の命令列中の命令を実行す
る前記命令実行手段に該結果オペランドを直接供給する
ショートパス手段と、前記結果オペランドを前記第二の
記憶手段に書戻す結果オペランド書込手段とを備え、ま
ず前記命令列の読出しと前記入力オペランドの読出しを
行い、次に前記命令処理と前記ショートパスの発生を実
行し、次に前記結果オペランドの書き込みを行うパイプ
ライン命令処理により分岐命令以外の命令を実行し、一
方、前記命令処理手段中の１個の命令処理手段は、前記
命令が指定する入力オペランドを前記第二の記憶手段か
ら読出す入力オペランド読出手段と、実行命令列に続く
命令列のアドレスを生成する次アドレス生成手段と、分
岐先命令列のアドレスを生成する分岐アドレス生成手段
と、前記次アドレス生成手段により生成された次アドレ
スを入力オペランドとして必要とする１マシン・サイク
ル後の命令列中の命令を実行する命令実行手段にその次
アドレスを直接供給するショートパス手段と、前記次ア
ドレスを前記第二の記憶手段に書戻す結果オペランド書
込み手段とを備え、前記次命令列の読出しおよび前記次
アドレスの生成を並列して行い、次に前記入力オペラン
ドの読出しおよび前記分岐アドレスの生成を並列して行
い、次に前記ショートパスを発生させ、次に前記結果オ
ペランドの書込みを行うパイプライン命令処理により分
岐命令を実行することを特徴とする。
ｎは１以上の自然数）の命令の並列の並びからなる命令
列を有しこれら命令列を記憶する第一の記憶手段と、こ
の第一の記憶手段から所定命令列を読出す命令列読出手
段と、この読出手段から読出した命令列中のｎ個の命令
に対応してこれら命令が指定する命令を処理するｎ個の
命令処理手段と、これら命令処理手段が使用するオペラ
ンドを記憶し、これら命令処理手段から独立してリード
／ライト可能な第二の記憶手段とを備えてｎ個の命令を
並列に処理する並列パイプライン命令処理装置において
、前記各命令処理手段は、前記命令が指定する命令の実
行に必要な入力オペランドを前記第二の記憶手段から読
出す入力オペランド読出手段と、このオペランド読出手
段から読出した入力をオペランドを使用して命令を実行
する命令実行手段と、この命令実行手段の命令実行の結
果得られた結果オペランドを入力オペランドとして必要
とする１マシン・サイクル後の命令列中の命令を実行す
る前記命令実行手段に該結果オペランドを直接供給する
ショートパス手段と、前記結果オペランドを前記第二の
記憶手段に書戻す結果オペランド書込手段とを備え、ま
ず前記命令列の読出しと前記入力オペランドの読出しを
行い、次に前記命令処理と前記ショートパスの発生を実
行し、次に前記結果オペランドの書き込みを行うパイプ
ライン命令処理により分岐命令以外の命令を実行し、一
方、前記命令処理手段中の１個の命令処理手段は、前記
命令が指定する入力オペランドを前記第二の記憶手段か
ら読出す入力オペランド読出手段と、実行命令列に続く
命令列のアドレスを生成する次アドレス生成手段と、分
岐先命令列のアドレスを生成する分岐アドレス生成手段
と、前記次アドレス生成手段により生成された次アドレ
スを入力オペランドとして必要とする１マシン・サイク
ル後の命令列中の命令を実行する命令実行手段にその次
アドレスを直接供給するショートパス手段と、前記次ア
ドレスを前記第二の記憶手段に書戻す結果オペランド書
込み手段とを備え、前記次命令列の読出しおよび前記次
アドレスの生成を並列して行い、次に前記入力オペラン
ドの読出しおよび前記分岐アドレスの生成を並列して行
い、次に前記ショートパスを発生させ、次に前記結果オ
ペランドの書込みを行うパイプライン命令処理により分
岐命令を実行することを特徴とする。
【００１７】
【実施例】図１は本発明の一実施例であり、４つの命令
（ｎ＝４）から構成されるＶＬＩＷ型の並列命令列によ
り４つの命令を並列に実効する並列パイプライン命令処
理装置の構成を示したブロック図である。
（ｎ＝４）から構成されるＶＬＩＷ型の並列命令列によ
り４つの命令を並列に実効する並列パイプライン命令処
理装置の構成を示したブロック図である。
【００１８】本実施例は、命令列メモリ１１と、命令列
フェッチ手段１２と、８つの読出しポートと４つの書込
みポートを備えたデータ・レジスタ１３と、オペランド
・フェッチ手段１４〜１７と、分岐先の命令列のアドレ
スを生成する分岐アドレス生成手段１８と、命令処理を
実行する処理手段１９〜２１，２６と、分岐命令を実効
する分岐手段２７と、オペランド書戻手段２２〜２５と
、処理結果を１マシン・サイクル後の命令が使用する場
合に処理結果をオペランド・フェッチ手段に直接転送す
るショートパス手段２８と、分岐しない場合に実行する
連続する命令列のアドレスを生成する連続アドレス生成
手段２９と、フェッチする命令列のアドレスを保持する
プログラム・カウンタ３０とから構成される。
フェッチ手段１２と、８つの読出しポートと４つの書込
みポートを備えたデータ・レジスタ１３と、オペランド
・フェッチ手段１４〜１７と、分岐先の命令列のアドレ
スを生成する分岐アドレス生成手段１８と、命令処理を
実行する処理手段１９〜２１，２６と、分岐命令を実効
する分岐手段２７と、オペランド書戻手段２２〜２５と
、処理結果を１マシン・サイクル後の命令が使用する場
合に処理結果をオペランド・フェッチ手段に直接転送す
るショートパス手段２８と、分岐しない場合に実行する
連続する命令列のアドレスを生成する連続アドレス生成
手段２９と、フェッチする命令列のアドレスを保持する
プログラム・カウンタ３０とから構成される。
【００１９】また、これらの接続は命令列をフェッチす
るための命令列バス１０１と、アドレス・バス１０２と
、フェッチした命令を転送する命令バス１０３〜１０６
と、命令の実行に必要な入力オペランドのフェッチに使
用するそれぞれ２本のレジスタ・リード・バス１０７〜
１１０と、フェッチした入力オペランドを転送するソー
ス・オペランド・バス１１１と、フェッチした入力オペ
ランドを転送する２本のソース・オペランド・バス１１
２〜１４１４，１３３と、命令実行結果を転送するデス
ティネーション・オペランド・バス１１５〜１１８と、
オペランドの書込みに使用するレジスタ・ライト・バス
１１９〜１２２と、ショートパス・オペランドを転送す
るショートパス・バス１２３〜１２６と、ショートパス
の情報をショートパス手段に伝えるショートパス制御信
号１２７〜１３０と、分岐条件オペランドを分岐手段２
７に供給する分岐条件オペランド・バス１３１と、分岐
先アドレスを分岐手段２７に供給する分岐アドレス・バ
ス１３２と、分岐手段２７により決定された次に実行す
る命令列のアドレスをプログラム・カウンタ３０に転送
する次アドレス・バス１３４と、連続アドレスを分岐手
段２７に供給する連続アドレス・バス１３５で行われる
。
るための命令列バス１０１と、アドレス・バス１０２と
、フェッチした命令を転送する命令バス１０３〜１０６
と、命令の実行に必要な入力オペランドのフェッチに使
用するそれぞれ２本のレジスタ・リード・バス１０７〜
１１０と、フェッチした入力オペランドを転送するソー
ス・オペランド・バス１１１と、フェッチした入力オペ
ランドを転送する２本のソース・オペランド・バス１１
２〜１４１４，１３３と、命令実行結果を転送するデス
ティネーション・オペランド・バス１１５〜１１８と、
オペランドの書込みに使用するレジスタ・ライト・バス
１１９〜１２２と、ショートパス・オペランドを転送す
るショートパス・バス１２３〜１２６と、ショートパス
の情報をショートパス手段に伝えるショートパス制御信
号１２７〜１３０と、分岐条件オペランドを分岐手段２
７に供給する分岐条件オペランド・バス１３１と、分岐
先アドレスを分岐手段２７に供給する分岐アドレス・バ
ス１３２と、分岐手段２７により決定された次に実行す
る命令列のアドレスをプログラム・カウンタ３０に転送
する次アドレス・バス１３４と、連続アドレスを分岐手
段２７に供給する連続アドレス・バス１３５で行われる
。
【００２０】図２は図１の構成の並列パイプライン命令
処理装置の命令列を示すフォーマット図である。この場
合、命令列は４つの部分からなり、それぞれフィールド
１〜４と呼び分岐命令はフィールド４にのみ置かれる。
処理装置の命令列を示すフォーマット図である。この場
合、命令列は４つの部分からなり、それぞれフィールド
１〜４と呼び分岐命令はフィールド４にのみ置かれる。
【００２１】図３は本実施例のパイプラインの構造を示
すタイミング図であり、図中の略号の意味は次のとおり
である。
すタイミング図であり、図中の略号の意味は次のとおり
である。
【００２２】ＩＦが命令列フェッチ、ＯＦがオペランド
・フェッチ、ＥＸが命令実行、ＳＰがショートパス、Ｗ
Ｂがライト・バック、ＣＡが連続アドレス生成、ＢＡが
分岐アドレス生成である。
・フェッチ、ＥＸが命令実行、ＳＰがショートパス、Ｗ
Ｂがライト・バック、ＣＡが連続アドレス生成、ＢＡが
分岐アドレス生成である。
【００２３】また、図４は条件分岐命令を含むプログラ
ム・シーケンスの一例のシーケンス図、図５は本実施例
の命令パイプラインの動作を示すタイミング図で、図４
のプログラム・シーケンスを実行する場合のパイプライ
ン動作を示している。
ム・シーケンスの一例のシーケンス図、図５は本実施例
の命令パイプラインの動作を示すタイミング図で、図４
のプログラム・シーケンスを実行する場合のパイプライ
ン動作を示している。
【００２４】次に、図１，図２を用いて命令列が実行さ
れる場合の動作を説明する。命令列フェッチ手段１２は
、プログラム・カウンタ３０が保持し、アドレス・バス
１０２で指定されるアドレスの命令列を、命令列メモリ
１１から命令列バス１０１を介してフェッチし、図２に
示したフィールド１〜４に置かれた各命令を、それぞれ
の命令バス１０３〜１０６を介してオペランド・フェッ
チ手段１４〜１７および分岐アドレス生成手段１８にそ
れぞれ転送する。同時に連続アドレス生成手段２９はア
ドレス・バス１０２で供給されるアドレスから連続する
命令列のアドレスを生成し、連続アドレス・バス１３５
に出力する。
れる場合の動作を説明する。命令列フェッチ手段１２は
、プログラム・カウンタ３０が保持し、アドレス・バス
１０２で指定されるアドレスの命令列を、命令列メモリ
１１から命令列バス１０１を介してフェッチし、図２に
示したフィールド１〜４に置かれた各命令を、それぞれ
の命令バス１０３〜１０６を介してオペランド・フェッ
チ手段１４〜１７および分岐アドレス生成手段１８にそ
れぞれ転送する。同時に連続アドレス生成手段２９はア
ドレス・バス１０２で供給されるアドレスから連続する
命令列のアドレスを生成し、連続アドレス・バス１３５
に出力する。
【００２５】次に、オペランド・フェッチ手段１４〜１
７は転送された各命令をデコードし、各命令で使用する
オペランドを各々レジスタ・リード・バス１０７〜１１
０を介してデータ・レジスタ１３からフェッチする。オ
ペランド・フェッチ手段１４〜１７は、フェッチしたオ
ペランドをそれぞれソース・オペランド・バス１１２〜
１１４および１３３を介してそれぞれ命令実行手段１９
〜２１および２６に転送する。また同時にオペランド・
フェッチ手段１７はフェッチしたオペランドのひとつソ
ース・オペランド・バス１１を介して分岐アドレス生成
手段１８に供給する。分岐アドレス生成手段１８は命令
バス１０６から供給される命令とアドレス・バス１０２
から供給されるアドレスから分岐アドレスを生成し、同
時に命令をデコードして、レジスタ間接分岐命令の場合
はソース・オペランド・バス１１１から供給されるオペ
ラントを、それ以外の分岐命令の場合には先に生成した
分岐アドレスを、分岐アドレス・バス１３２に出力する
。
７は転送された各命令をデコードし、各命令で使用する
オペランドを各々レジスタ・リード・バス１０７〜１１
０を介してデータ・レジスタ１３からフェッチする。オ
ペランド・フェッチ手段１４〜１７は、フェッチしたオ
ペランドをそれぞれソース・オペランド・バス１１２〜
１１４および１３３を介してそれぞれ命令実行手段１９
〜２１および２６に転送する。また同時にオペランド・
フェッチ手段１７はフェッチしたオペランドのひとつソ
ース・オペランド・バス１１を介して分岐アドレス生成
手段１８に供給する。分岐アドレス生成手段１８は命令
バス１０６から供給される命令とアドレス・バス１０２
から供給されるアドレスから分岐アドレスを生成し、同
時に命令をデコードして、レジスタ間接分岐命令の場合
はソース・オペランド・バス１１１から供給されるオペ
ラントを、それ以外の分岐命令の場合には先に生成した
分岐アドレスを、分岐アドレス・バス１３２に出力する
。
【００２６】次に、処理手段１９〜２１および２６は、
ソース・オペランド・バス１１２〜１１４および１３３
を介して供給されたオペランドを使用して各命令をそれ
ぞれ実行し、それぞれの実行結果をデスティネーション
・オペランド・バス１１６〜１１８および１１５を介し
てオペランド書き戻し手段２３〜２５および２２へ転送
する。ただし、命令４が分岐命令の場合は処理手段２６
は命令の実行は行なわず、また実行結果のデスティネー
ション・オペランド・バス１１５への出力も行なわない
。
ソース・オペランド・バス１１２〜１１４および１３３
を介して供給されたオペランドを使用して各命令をそれ
ぞれ実行し、それぞれの実行結果をデスティネーション
・オペランド・バス１１６〜１１８および１１５を介し
てオペランド書き戻し手段２３〜２５および２２へ転送
する。ただし、命令４が分岐命令の場合は処理手段２６
は命令の実行は行なわず、また実行結果のデスティネー
ション・オペランド・バス１１５への出力も行なわない
。
【００２７】この場合は、フェッチ手段１７から分岐条
件オペランド・バス１３１を介して供給される分岐条件
オペランドに応じて、分岐手段２７が、分岐不成立の場
合は連続アドレス・バス１３５から供給される連続アド
レスを、分岐成立の場合は分岐アドレス・バス１３２か
ら供給される分岐アドレスを、次アドレス・バス１３４
を介してプログラム・カウンタ３０に供給する。この時
、分岐命令がブランチ・アンド・リンク命令（分岐する
と同時に連続アドレスをレジスタに書き込む命令、サブ
ルーチンのコール等に使用される）であったならば、分
岐手段２７は分岐アドレスをプログラム・カウンタ３０
に供給すると同時に、連続アドレスをデスティネーショ
ン・オペランド・バス１１５を介してオペランド書き戻
し手段２２に転送する。
件オペランド・バス１３１を介して供給される分岐条件
オペランドに応じて、分岐手段２７が、分岐不成立の場
合は連続アドレス・バス１３５から供給される連続アド
レスを、分岐成立の場合は分岐アドレス・バス１３２か
ら供給される分岐アドレスを、次アドレス・バス１３４
を介してプログラム・カウンタ３０に供給する。この時
、分岐命令がブランチ・アンド・リンク命令（分岐する
と同時に連続アドレスをレジスタに書き込む命令、サブ
ルーチンのコール等に使用される）であったならば、分
岐手段２７は分岐アドレスをプログラム・カウンタ３０
に供給すると同時に、連続アドレスをデスティネーショ
ン・オペランド・バス１１５を介してオペランド書き戻
し手段２２に転送する。
【００２８】次に、オペランド書き戻し手段２３〜２５
および２２は、各結果オペランドを各命令が指定するレ
ジスタにレジスタ・ライト・バス１１９〜１２２を介し
てそれぞれ書き戻す。
および２２は、各結果オペランドを各命令が指定するレ
ジスタにレジスタ・ライト・バス１１９〜１２２を介し
てそれぞれ書き戻す。
【００２９】ところで、直前のマシン・サイクルで実行
した命令の実行結果が命令の入力オペランドとして使用
される場合はショートパス手段２８によるショートパス
手段制御が行なわれる。ここではフィールド３に置かれ
た命令（２）が直前に実行されたフィールド１に置かれ
た命令（１）の処理結果を使用する場合を例として説明
する。
した命令の実行結果が命令の入力オペランドとして使用
される場合はショートパス手段２８によるショートパス
手段制御が行なわれる。ここではフィールド３に置かれ
た命令（２）が直前に実行されたフィールド１に置かれ
た命令（１）の処理結果を使用する場合を例として説明
する。
【００３０】命令バス１０５を介して命令（２）を受け
取ったオペランド・フェッチ手段１６は、入力オペラン
ドのひとつが直前に実行された命令（１）の結果である
ことを検出するとショートパス制御信号１２９を出力す
る。ショートパス手段２８はショートパス制御信号１２
９からの情報をもとに、デスティネーション・オペラン
ド・バス１１６上の結果オペランドをショートパス・バ
ス１２５に転送する。オペランド・フェッチ手段１６は
入力オペランドのひとつ（ショートパスが発生している
オペランド）をレジスタ・リード・バス１０８の代わり
にショートパス・バス１２５よりフェッチして、ソース
・オペランド・バス１１４に出力する。ショートパス発
生時は以上のような手順で命令が処理される。
取ったオペランド・フェッチ手段１６は、入力オペラン
ドのひとつが直前に実行された命令（１）の結果である
ことを検出するとショートパス制御信号１２９を出力す
る。ショートパス手段２８はショートパス制御信号１２
９からの情報をもとに、デスティネーション・オペラン
ド・バス１１６上の結果オペランドをショートパス・バ
ス１２５に転送する。オペランド・フェッチ手段１６は
入力オペランドのひとつ（ショートパスが発生している
オペランド）をレジスタ・リード・バス１０８の代わり
にショートパス・バス１２５よりフェッチして、ソース
・オペランド・バス１１４に出力する。ショートパス発
生時は以上のような手順で命令が処理される。
【００３１】以上説明した処理のタイミングを、図３を
用いて説明する。この図は、一つの命令列が実行さえれ
際の処理の流れを示し、１〜３ライン目の処理が命令（
１）〜命令（３）の処理に対応する。一番下の２ライン
に渡る処理が、命令（４）の処理に対応する。命令列フ
ェッチ手段１２が命令列をフェッチするタイミングがＩ
Ｆに対応し、同様にオペランド・フェッチ手段１４〜１
７によるレジスタからのオペランドのフェッチがＯＦに
、処理手順１９〜２１および２６による命令実行がＥＸ
に、ショートパス手段２８によるショートパス制御がＳ
Ｐに、オペランド書戻手段２３〜２５および２２による
オペランドの書き込みがＷＢに対応する。また、連続ア
ドレス生成手段２９による連続アドレスの生成、分岐ア
ドレス生成手段１８による分岐アドレスの生成のタイミ
ングが、それぞれＣＡ，ＢＡに対応する。
用いて説明する。この図は、一つの命令列が実行さえれ
際の処理の流れを示し、１〜３ライン目の処理が命令（
１）〜命令（３）の処理に対応する。一番下の２ライン
に渡る処理が、命令（４）の処理に対応する。命令列フ
ェッチ手段１２が命令列をフェッチするタイミングがＩ
Ｆに対応し、同様にオペランド・フェッチ手段１４〜１
７によるレジスタからのオペランドのフェッチがＯＦに
、処理手順１９〜２１および２６による命令実行がＥＸ
に、ショートパス手段２８によるショートパス制御がＳ
Ｐに、オペランド書戻手段２３〜２５および２２による
オペランドの書き込みがＷＢに対応する。また、連続ア
ドレス生成手段２９による連続アドレスの生成、分岐ア
ドレス生成手段１８による分岐アドレスの生成のタイミ
ングが、それぞれＣＡ，ＢＡに対応する。
【００３２】次に、本実施例の並列パイプライン命令処
理装置が、図４に示したプログラム・シーケンスを処理
する場合を考えてみる。このシーケンスは、命令列２が
条件分岐命令を含んでおり、条件成立によりシーケンス
が命令列２から命令列Ａへ分岐する。
理装置が、図４に示したプログラム・シーケンスを処理
する場合を考えてみる。このシーケンスは、命令列２が
条件分岐命令を含んでおり、条件成立によりシーケンス
が命令列２から命令列Ａへ分岐する。
【００３３】次に図５により図４のシーケンスが実行さ
れる場合のパイプラインの動作を説明する。命令列２の
処理において、フィールド４を処理するパイプラインは
命令列のフェッチと並行して連続アドレスの生成を、オ
ペランド・フェッチと並行して分岐先アドレスの生成を
実行しており、フェッチしたオペランドの内容を使用し
てｔ２サイクルの終了時に、次アドレスを決定してプロ
グラム・カウンタ３を更新することができる。つまり、
ｔ３サイクルから命令列Ａの処理を開始することができ
る。
れる場合のパイプラインの動作を説明する。命令列２の
処理において、フィールド４を処理するパイプラインは
命令列のフェッチと並行して連続アドレスの生成を、オ
ペランド・フェッチと並行して分岐先アドレスの生成を
実行しており、フェッチしたオペランドの内容を使用し
てｔ２サイクルの終了時に、次アドレスを決定してプロ
グラム・カウンタ３を更新することができる。つまり、
ｔ３サイクルから命令列Ａの処理を開始することができ
る。
【００３４】従って、分岐を含む命令列の実行時にも、
パイプラインに空きが生じることはなく、最適化コンパ
イラが命令スケジューリングにより埋めなければならな
い命令の空きスロットを従来のものに比べて少なくする
ことができ、効率の高い並列パイプライン命令処理装置
を実現することができる。
パイプラインに空きが生じることはなく、最適化コンパ
イラが命令スケジューリングにより埋めなければならな
い命令の空きスロットを従来のものに比べて少なくする
ことができ、効率の高い並列パイプライン命令処理装置
を実現することができる。
【００３５】例えば、１マシン・サイクルの分岐遅延を
持つ従来装置で、最大性能を発揮させるためには最適化
コンパイラが命令スケジューリングにより命令５〜命令
７の３つの命令スロット、さらに続く遅延命令列中の４
つ命令スロット、合計７つの命令スロットに有効な命令
を埋め込む必要がある。これに対し、本実施例の並列パ
イプライン命令処理装置では、命令列２中の命令５〜命
令７の３つの命令スロットを有効な命令で埋めればよい
。
持つ従来装置で、最大性能を発揮させるためには最適化
コンパイラが命令スケジューリングにより命令５〜命令
７の３つの命令スロット、さらに続く遅延命令列中の４
つ命令スロット、合計７つの命令スロットに有効な命令
を埋め込む必要がある。これに対し、本実施例の並列パ
イプライン命令処理装置では、命令列２中の命令５〜命
令７の３つの命令スロットを有効な命令で埋めればよい
。
【００３６】
【発明の効果】以上説明したように本発明の並列パイプ
ライン命令処理装置は、分岐命令を持つ命令列による命
令の空きスロットの発生がないために、簡単なハードウ
ェアとコンパイル時の並列命令スケジューリングにより
並列処理を実現するＶＬＩＷ型並列処理と、命令パイプ
ライン方式による高速処理とを組み合わせた、効率の高
い並列パイプライン命令処理装置を実現することができ
るという効果があり、またコンパイラが埋めなければな
らない空き命令スロットを少なくできるため、並列命令
スケジューリングが容易になるという効果もある。
ライン命令処理装置は、分岐命令を持つ命令列による命
令の空きスロットの発生がないために、簡単なハードウ
ェアとコンパイル時の並列命令スケジューリングにより
並列処理を実現するＶＬＩＷ型並列処理と、命令パイプ
ライン方式による高速処理とを組み合わせた、効率の高
い並列パイプライン命令処理装置を実現することができ
るという効果があり、またコンパイラが埋めなければな
らない空き命令スロットを少なくできるため、並列命令
スケジューリングが容易になるという効果もある。
【図１】本発明の一実施例の構成を示すブロック図。
【図２】図１の並列パイプライン命令処理装置の命令フ
ォーマット図。
ォーマット図。
【図３】図１のパイプライン構造を説明するタイミング
図。
図。
【図４】図１における条件分岐命令を含むプログラム・
シーケンス図。
シーケンス図。
【図５】図４の命令を実行した場合の命令パイプライン
動作を示すタイミング図。
動作を示すタイミング図。
【図６】従来のＶＬＩＷ方式の並列計算機の構成を示す
ブロック図。
ブロック図。
【図７】従来の直列命令処理装置の命令パイプライン動
作を示すタイミング図。
作を示すタイミング図。
【図８】従来のパイプラインにおける分岐発生時の動作
を示すタイミング図。
を示すタイミング図。
【図９】従来のパイプラインにおける遅延分岐命令の動
作を示すタイミング図。
作を示すタイミング図。
１１ 命令列メモリ
１２ 命令列フェッチ手段
１３ データ・レジスタ
１４〜１７ オペランド・フェッチ手段１８
分岐アドレス生成手段 １９〜２１，２６ 処理手段 ２２〜２５ オペランド・ライト手段２７
分岐手段 ２８ ショートパス手段 ２９ 連続アドレス生成手段 ３０ プログラム・カウンタ ４０ レジスタ・ファイル結合網４１〜４４
演算器 ４５ 命令 １０１ 命令列バス １０２ アドレス・バス １０３〜１０６ 命令バス １０７〜１１０ レジスタ・リード・バス１１１
ソース・オペランド・バス１１２〜１１４，１
３３ ソース・オペランド・バス１１５〜１１８
デスティネーション・オペランド・バス １１９〜１２２ レジスタ・ライト・バス１２３
〜１２６ ショートパス・バス１２７〜１３０
ショートパス制御信号１３１ 分岐条件オ
ペランド・バス１３２ 分岐アドレス・バス １３４ 次アドレス・バス １３５ 連続アドレス・バス
分岐アドレス生成手段 １９〜２１，２６ 処理手段 ２２〜２５ オペランド・ライト手段２７
分岐手段 ２８ ショートパス手段 ２９ 連続アドレス生成手段 ３０ プログラム・カウンタ ４０ レジスタ・ファイル結合網４１〜４４
演算器 ４５ 命令 １０１ 命令列バス １０２ アドレス・バス １０３〜１０６ 命令バス １０７〜１１０ レジスタ・リード・バス１１１
ソース・オペランド・バス１１２〜１１４，１
３３ ソース・オペランド・バス１１５〜１１８
デスティネーション・オペランド・バス １１９〜１２２ レジスタ・ライト・バス１２３
〜１２６ ショートパス・バス１２７〜１３０
ショートパス制御信号１３１ 分岐条件オ
ペランド・バス１３２ 分岐アドレス・バス １３４ 次アドレス・バス １３５ 連続アドレス・バス
Claims (1)
- 【請求項１】 ｎ個（ｎは１以上の自然数）の命令の
並列の並びからなる命令列を有しこれら命令列を記憶す
る第一の記憶手段と、この第一の記憶手段から所定命令
列を読出す命令列読出手段と、この読出手段から読出し
た命令列中のｎ個の命令に対応してこれら命令が指定す
る命令を処理するｎ個の命令処理手段と、これら命令処
理手段が使用するオペランドを記憶し、これら命令処理
手段から独立してリード／ライト可能な第二の記憶手段
とを備えてｎ個の命令を並列に処理する並列パイプライ
ン命令処理装置において、前記各命令処理手段は、前記
命令が指定する命令の実行に必要な入力オペランドを前
記第二の記憶手段から読出す入力オペランド読出手段と
、このオペランド読出手段から読出した入力をオペラン
ドを使用して命令を実行する命令実行手段と、この命令
実行手段の命令実行の結果得られた結果オペランドを入
力オペランドとして必要とする１マシン・サイクル後の
命令列中の命令を実行する前記命令実行手段に該結果オ
ペランドを直接供給するショートパス手段と、前記結果
オペランドを前記第二の記憶手段に書戻す結果オペラン
ド書込手段とを備え、まず前記命令列の読出しと前記入
力オペランドの読出しを行い、次に前記命令処理と前記
ショートパスの発生を実行し、次に前記結果オペランド
の書き込みを行うパイプライン命令処理により分岐命令
以外の命令を実行し、一方、前記命令処理手段中の１個
の命令処理手段は、前記命令が指定する入力オペランド
を前記第二の記憶手段から読出す入力オペランド読出手
段と、実行命令列に続く命令列のアドレスを生成する次
アドレス生成手段と、分岐先命令列のアドレスを生成す
る分岐アドレス生成手段と、前記次アドレス生成手段に
より生成された次アドレスを入力オペランドとして必要
とする１マシン・サイクル後の命令列中の命令を実行す
る命令実行手段にその次アドレスを直接供給するショー
トパス手段と、前記次アドレスを前記第二の記憶手段に
書戻す結果オペランド書込み手段とを備え、前記次命令
列の読出しおよび前記次アドレスの生成を並列して行い
、次に前記入力オペランドの読出しおよび前記分岐アド
レスの生成を並列して行い、次に前記ショートパスを発
生させ、次に前記結果オペランドの書込みを行うパイプ
ライン命令処理により分岐命令を実行することを特徴と
する並列パイプライン命令処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006284A JP2874351B2 (ja) | 1991-01-23 | 1991-01-23 | 並列パイプライン命令処理装置 |
| KR1019920000926A KR950012118B1 (ko) | 1991-01-23 | 1992-01-23 | 병렬 파이프라인 명령 처리 장치 |
| EP19920101103 EP0496407A3 (en) | 1991-01-23 | 1992-01-23 | Parallel pipelined instruction processing system for very long instruction word |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006284A JP2874351B2 (ja) | 1991-01-23 | 1991-01-23 | 並列パイプライン命令処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04238537A true JPH04238537A (ja) | 1992-08-26 |
| JP2874351B2 JP2874351B2 (ja) | 1999-03-24 |
Family
ID=11634096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3006284A Expired - Fee Related JP2874351B2 (ja) | 1991-01-23 | 1991-01-23 | 並列パイプライン命令処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0496407A3 (ja) |
| JP (1) | JP2874351B2 (ja) |
| KR (1) | KR950012118B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100260859B1 (ko) * | 1995-03-23 | 2000-07-01 | 포만 제프리 엘. | 초장 명령어 워드 프로그램의 오브젝트-코드 호환가능 표현 |
| JP2000330790A (ja) * | 1999-05-03 | 2000-11-30 | Stmicroelectronics Sa | コンピュータシステム動作方法、コンピュータシステムにおける命令スケジューリング方法およびコンピュータシステム |
| JP2000353091A (ja) * | 1999-05-03 | 2000-12-19 | Stmicroelectronics Sa | コンピュータシステムにおける命令実行方法およびコンピュータシステム |
| KR100411402B1 (ko) * | 1995-01-26 | 2004-03-20 | 선 마이크로시스템즈 인코퍼레이티드 | 파이프라인방식의프로세서에서잘못예측된분기로부터의복원방법및장치 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG44642A1 (en) * | 1994-01-10 | 1997-12-19 | Dow Chemical Co | A massively multiplexed superscalar harvard architecture computer |
| US5933651A (en) * | 1995-09-29 | 1999-08-03 | Matsushita Electric Works, Ltd. | Programmable controller |
| US6112299A (en) * | 1997-12-31 | 2000-08-29 | International Business Machines Corporation | Method and apparatus to select the next instruction in a superscalar or a very long instruction word computer having N-way branching |
| JP3475860B2 (ja) | 1999-06-24 | 2003-12-10 | 日本電気株式会社 | 演算処理装置 |
| US9417880B2 (en) * | 2013-03-15 | 2016-08-16 | Intel Corporation | Instruction for performing an overload check |
-
1991
- 1991-01-23 JP JP3006284A patent/JP2874351B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-23 EP EP19920101103 patent/EP0496407A3/en not_active Withdrawn
- 1992-01-23 KR KR1019920000926A patent/KR950012118B1/ko active IP Right Grant
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411402B1 (ko) * | 1995-01-26 | 2004-03-20 | 선 마이크로시스템즈 인코퍼레이티드 | 파이프라인방식의프로세서에서잘못예측된분기로부터의복원방법및장치 |
| KR100260859B1 (ko) * | 1995-03-23 | 2000-07-01 | 포만 제프리 엘. | 초장 명령어 워드 프로그램의 오브젝트-코드 호환가능 표현 |
| JP2000330790A (ja) * | 1999-05-03 | 2000-11-30 | Stmicroelectronics Sa | コンピュータシステム動作方法、コンピュータシステムにおける命令スケジューリング方法およびコンピュータシステム |
| JP2000353091A (ja) * | 1999-05-03 | 2000-12-19 | Stmicroelectronics Sa | コンピュータシステムにおける命令実行方法およびコンピュータシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950012118B1 (ko) | 1995-10-14 |
| JP2874351B2 (ja) | 1999-03-24 |
| EP0496407A2 (en) | 1992-07-29 |
| EP0496407A3 (en) | 1993-04-28 |
| KR920015194A (ko) | 1992-08-26 |
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