JP3449186B2 - パイプラインバイパス機能を有するデータ処理装置 - Google Patents
パイプラインバイパス機能を有するデータ処理装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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Description
【０００１】
【発明の属する技術分野】本発明は、パイプライン機構
を有するデータ処理装置に関し、特にパイプラインバイ
パス回路を備えることにより、演算サイクルを短縮可能
にしたデータ処理装置に関する。
を有するデータ処理装置に関し、特にパイプラインバイ
パス回路を備えることにより、演算サイクルを短縮可能
にしたデータ処理装置に関する。
【０００２】
【従来の技術】パイプライン計算機は、複数の命令を並
列に実行することができる計算機として実用化されてい
る。パイプライン処理では、１つの命令によって実行さ
れる演算過程が複数の時間的に独立した演算ステージに
分割され、それぞれの命令のそれぞれの演算ステージは
それぞれに対応した演算ユニットによって実行される。
そして、それぞれの命令サイクルにおいて、複数の演算
ユニットによって、複数の命令に対応する複数の相互に
異なる演算ステージが並列に実行される。
列に実行することができる計算機として実用化されてい
る。パイプライン処理では、１つの命令によって実行さ
れる演算過程が複数の時間的に独立した演算ステージに
分割され、それぞれの命令のそれぞれの演算ステージは
それぞれに対応した演算ユニットによって実行される。
そして、それぞれの命令サイクルにおいて、複数の演算
ユニットによって、複数の命令に対応する複数の相互に
異なる演算ステージが並列に実行される。
【０００３】一例として、命令デコードおよびオペラン
ドレジスタ読み出し動作を行うＤステージ、第１の演算
操作を行うＥ１ステージ、第２の演算操作を行うＥ２ス
テージ、演算結果のレジスタ書き込み動作を行うＷステ
ージによって１命令が実行されるパイプライン計算機の
場合、先行する命令１と後続する命令２は、通常（先行
する命令と後続する命令間においてデータの依存関係が
ない場合）、図１６（ａ）に示すシーケンスで実行動作
が行われる。
ドレジスタ読み出し動作を行うＤステージ、第１の演算
操作を行うＥ１ステージ、第２の演算操作を行うＥ２ス
テージ、演算結果のレジスタ書き込み動作を行うＷステ
ージによって１命令が実行されるパイプライン計算機の
場合、先行する命令１と後続する命令２は、通常（先行
する命令と後続する命令間においてデータの依存関係が
ない場合）、図１６（ａ）に示すシーケンスで実行動作
が行われる。
【０００４】一般のパイプライン計算機では、命令のソ
ースオペランドレジスタから、データをリードすると
き、同一レジスタをターゲットオペランドとする先行命
令がレジスタライトを終了するまで、リード動作を待つ
必要がある。一例として以下の２つの命令が連続して実
行される場合を考える。 命令１ ｒ１ ＝ ｒ２ ＋ ｒ３ 命令２ ｒ４ ＝ ｒ１ ＋ ｒ５ 命令１は、レジスタｒ２の内容にレジスタｒ３の内容を
加算し、結果をレジスタｒ１にライトする命令であり、
命令２は、レジスタｒ１の内容にレジスタｒ５の内容を
加算し、結果をレジスタｒ４にライトする命令である。
ースオペランドレジスタから、データをリードすると
き、同一レジスタをターゲットオペランドとする先行命
令がレジスタライトを終了するまで、リード動作を待つ
必要がある。一例として以下の２つの命令が連続して実
行される場合を考える。 命令１ ｒ１ ＝ ｒ２ ＋ ｒ３ 命令２ ｒ４ ＝ ｒ１ ＋ ｒ５ 命令１は、レジスタｒ２の内容にレジスタｒ３の内容を
加算し、結果をレジスタｒ１にライトする命令であり、
命令２は、レジスタｒ１の内容にレジスタｒ５の内容を
加算し、結果をレジスタｒ４にライトする命令である。
【０００５】単純なパイプライン機構を採用する計算機
にあっては、上記２つの命令の実行シーケンスは、図１
６（ｂ）のようになり、後続する命令２は、先行する命
令１の最後のＷステージが完了してからでないと、最初
のＤステージの動作を開始することができない。上記命
令列の場合のように、ライトが完了する以前のサイクル
でライトデータが確定している場合は、レジスタライト
を待たずにパイプラインレジスタからソースオペランド
を読むパスを設けて、待ちのサイクル数を最小限に押さ
える手法が用いられることが多い。このパスをバイパス
と呼ぶ。上記命令列の場合、このバイパスを設けること
により、命令の実行シーケンスは、図１６（ｃ）のよう
になり、バイパスを採用しない図１６（ｂ）の場合と比
較して１サイクルだけ、処理速度が向上することにな
る。
にあっては、上記２つの命令の実行シーケンスは、図１
６（ｂ）のようになり、後続する命令２は、先行する命
令１の最後のＷステージが完了してからでないと、最初
のＤステージの動作を開始することができない。上記命
令列の場合のように、ライトが完了する以前のサイクル
でライトデータが確定している場合は、レジスタライト
を待たずにパイプラインレジスタからソースオペランド
を読むパスを設けて、待ちのサイクル数を最小限に押さ
える手法が用いられることが多い。このパスをバイパス
と呼ぶ。上記命令列の場合、このバイパスを設けること
により、命令の実行シーケンスは、図１６（ｃ）のよう
になり、バイパスを採用しない図１６（ｂ）の場合と比
較して１サイクルだけ、処理速度が向上することにな
る。
【０００６】図１７は、バイパス回路を採用した従来の
パイプライン計算機の構成例である。図１７において、
１００はレジスタファイル、１０１、１０２はソースオ
ペランドを格納するためのパイプラインレジスタ、１０
３は第１の演算操作を行う演算ユニット、１０４は演算
ユニット１０３の出力を保持するパンプラインレジス
タ、１０５は第２の演算操作を行う演算ユニット、１０
６は演算ユニット１０５の出力を保持するレジスタ、１
０７は連続する複数の命令内容を保持し、その内容を判
定することによりパイプラインのバイパス制御の可否を
ハードウェア制御により決定するバイパス制御回路、１
０８、１０９はセレクタ、１１０、１１１はレジスタ読
み出し線、１１２はレジスタ書き込み線、１１３〜１１
５はバイパス線、１１６、１１７はセレクト信号線であ
る。
パイプライン計算機の構成例である。図１７において、
１００はレジスタファイル、１０１、１０２はソースオ
ペランドを格納するためのパイプラインレジスタ、１０
３は第１の演算操作を行う演算ユニット、１０４は演算
ユニット１０３の出力を保持するパンプラインレジス
タ、１０５は第２の演算操作を行う演算ユニット、１０
６は演算ユニット１０５の出力を保持するレジスタ、１
０７は連続する複数の命令内容を保持し、その内容を判
定することによりパイプラインのバイパス制御の可否を
ハードウェア制御により決定するバイパス制御回路、１
０８、１０９はセレクタ、１１０、１１１はレジスタ読
み出し線、１１２はレジスタ書き込み線、１１３〜１１
５はバイパス線、１１６、１１７はセレクト信号線であ
る。
【０００７】上記した２つの命令、
命令１ ｒ１ ＝ ｒ２ ＋ ｒ３、
命令２ ｒ４ ＝ ｒ１ ＋ ｒ５、
を連続して実行する場合においては、命令１の実行結果
をレジスタファイル１００に書き込む前の、演算ユニッ
ト１０５の出力をレジスタ１０６にセットした時点でラ
イトデータが確定している。そのため、バイパス線１１
５を経由してセレクタ１０８、１０９に入力することに
より、命令２のソースオペランド読み出し動作を図１６
（ｃ）に示すように、バイパス動作なしの場合と比較し
て１サイクル早めることができる。
をレジスタファイル１００に書き込む前の、演算ユニッ
ト１０５の出力をレジスタ１０６にセットした時点でラ
イトデータが確定している。そのため、バイパス線１１
５を経由してセレクタ１０８、１０９に入力することに
より、命令２のソースオペランド読み出し動作を図１６
（ｃ）に示すように、バイパス動作なしの場合と比較し
て１サイクル早めることができる。
【０００８】浮動小数点演算の場合を例にとると、２つ
のオペランド間の桁合わせ操作、桁合わせ後の演算操作
が演算ユニット１０３で実行され、演算操作後の正規化
処理が演算ユニット１０５で実行されるため、最終結果
は演算ユニット１０５の実行終了を待たねばならない
が、整数演算等の場合は演算ユニット１０３における演
算操作のみで最終結果が得られる。そのような場合は、
パイプラインレジスタ１０４の出力をバイパス線１１４
を経由してセレクタ１０８、１０９に入力することによ
り、命令２のソースオペランド読み出し動作を図１６
（ｄ）に示すように、バイパス動作なしの場合と比較し
て２サイクル早めることができる。
のオペランド間の桁合わせ操作、桁合わせ後の演算操作
が演算ユニット１０３で実行され、演算操作後の正規化
処理が演算ユニット１０５で実行されるため、最終結果
は演算ユニット１０５の実行終了を待たねばならない
が、整数演算等の場合は演算ユニット１０３における演
算操作のみで最終結果が得られる。そのような場合は、
パイプラインレジスタ１０４の出力をバイパス線１１４
を経由してセレクタ１０８、１０９に入力することによ
り、命令２のソースオペランド読み出し動作を図１６
（ｄ）に示すように、バイパス動作なしの場合と比較し
て２サイクル早めることができる。
【０００９】さらに別の場合として、演算ユニット１０
３の途中の段階で演算データが確定しており、かつその
回路部分から信号線を引き出すことができるような場合
には、バイパス線１１３を経由してその確定データをセ
レクタ１０８、１０９に入力することにより、命令２の
ソースオペランド読み出し動作を図１６（ｅ）に示すよ
うに、遅延なしに実行することが可能となる。
３の途中の段階で演算データが確定しており、かつその
回路部分から信号線を引き出すことができるような場合
には、バイパス線１１３を経由してその確定データをセ
レクタ１０８、１０９に入力することにより、命令２の
ソースオペランド読み出し動作を図１６（ｅ）に示すよ
うに、遅延なしに実行することが可能となる。
【００１０】
【発明が解決しようとする課題】バイパス制御を正しく
行うためには、命令間のデータの依存関係の解析や、ラ
イトデータが存在するパイプラインレジスタの特定を行
う必要があり、従来はこの制御をすべてハードウェアで
行っていた。そのため、ハードウェアの制御論理が複雑
になり、ハードウェア量が増大するとともに、パイプラ
イン計算機の設計工程や検証工程を長期化させる要因と
なっていた。
行うためには、命令間のデータの依存関係の解析や、ラ
イトデータが存在するパイプラインレジスタの特定を行
う必要があり、従来はこの制御をすべてハードウェアで
行っていた。そのため、ハードウェアの制御論理が複雑
になり、ハードウェア量が増大するとともに、パイプラ
イン計算機の設計工程や検証工程を長期化させる要因と
なっていた。
【００１１】
【課題を解決するための手段】本発明は、バイパス制御
のすべてもしくは一部をソフトウェアに任せることによ
り、ハードウェア量を削減し、設計工程および検証工程
の短縮を図るものである。本発明の第１の態様は、以下
の構成を有する。
のすべてもしくは一部をソフトウェアに任せることによ
り、ハードウェア量を削減し、設計工程および検証工程
の短縮を図るものである。本発明の第１の態様は、以下
の構成を有する。
【００１２】先行する命令の演算結果をレジスタに書き
込む前に後続命令のソースオペランドとして渡すバイパ
ス手段を備えるとともに、命令コード中にバイパス手段
からソースオペランドを受け取ることを指定するバイパ
ス指定フィールドを有し、ソースオペランド選択部で
は、前記バイパス指定フィールドの値にしたがって、レ
ジスタからの値あるいはバイパス手段からの値のいずれ
かをパイプラインへの入力値として選択する。
込む前に後続命令のソースオペランドとして渡すバイパ
ス手段を備えるとともに、命令コード中にバイパス手段
からソースオペランドを受け取ることを指定するバイパ
ス指定フィールドを有し、ソースオペランド選択部で
は、前記バイパス指定フィールドの値にしたがって、レ
ジスタからの値あるいはバイパス手段からの値のいずれ
かをパイプラインへの入力値として選択する。
【００１３】本発明の第２の態様は、以下の構成を有す
る。先行する命令の演算結果をレジスタに書き込む前に
後続命令のソースオペランドとして渡す複数のバイパス
手段を備えるとともに、命令コード中にソースオペラン
ドレジスタフィールドとは別にソースオペランドを受け
取るバイパスを指定するフィールドを有し、ソースオペ
ランド選択部では、バイパス指定フィールドの値にした
がって、レジスタあるいは複数のバイパスのいずれかを
パイプラインへの入力値として選択する。
る。先行する命令の演算結果をレジスタに書き込む前に
後続命令のソースオペランドとして渡す複数のバイパス
手段を備えるとともに、命令コード中にソースオペラン
ドレジスタフィールドとは別にソースオペランドを受け
取るバイパスを指定するフィールドを有し、ソースオペ
ランド選択部では、バイパス指定フィールドの値にした
がって、レジスタあるいは複数のバイパスのいずれかを
パイプラインへの入力値として選択する。
【００１４】本発明の第３の態様は、以下の構成を有す
る。先行する命令の演算結果をレジスタに書き込む前に
後続命令のソースオペランドとして渡す複数のバイパス
手段を備えるとともに、複数のバイパス手段のそれぞれ
にレジスタ番号とは重複しない番号を割り当て、命令コ
ード中のソースオペランドレジスタフィールド値をバイ
パスを含む番号空間内の１つの番号を指定するものとし
て解釈し、ソースオペランドレジスタフィールドの値に
したがって、レジスタあるいは複数のバイパスのいずれ
かをパイプラインへの入力値として選択する。
る。先行する命令の演算結果をレジスタに書き込む前に
後続命令のソースオペランドとして渡す複数のバイパス
手段を備えるとともに、複数のバイパス手段のそれぞれ
にレジスタ番号とは重複しない番号を割り当て、命令コ
ード中のソースオペランドレジスタフィールド値をバイ
パスを含む番号空間内の１つの番号を指定するものとし
て解釈し、ソースオペランドレジスタフィールドの値に
したがって、レジスタあるいは複数のバイパスのいずれ
かをパイプラインへの入力値として選択する。
【００１５】本発明の第４の態様は、以下の構成を有す
る。複数のスロットの命令が同時に動作するＶＬＩＷ方
式の計算機に適用されるものであり、各スロットで計算
された結果をレジスタへ書き込む前に、同一もしくは別
のスロットの後続命令のソースオペランドとして渡すた
めの複数のバイパス手段を備えるとともに、命令コード
中にソースオペランドフィールドとは別にソースオペラ
ンドを受け取るバイパスを指定するフィールドおよびソ
ースオペランドを受け取るスロットを指定するフィール
ドを有し、ソースオペランド選択部では、バイパス指定
フィールドの値およびスロット指定フィールドの値にし
たがって、レジスタあるいは各スロットから出力される
複数のバイパスのいずれかをパイプラインへの入力値と
して選択する。
る。複数のスロットの命令が同時に動作するＶＬＩＷ方
式の計算機に適用されるものであり、各スロットで計算
された結果をレジスタへ書き込む前に、同一もしくは別
のスロットの後続命令のソースオペランドとして渡すた
めの複数のバイパス手段を備えるとともに、命令コード
中にソースオペランドフィールドとは別にソースオペラ
ンドを受け取るバイパスを指定するフィールドおよびソ
ースオペランドを受け取るスロットを指定するフィール
ドを有し、ソースオペランド選択部では、バイパス指定
フィールドの値およびスロット指定フィールドの値にし
たがって、レジスタあるいは各スロットから出力される
複数のバイパスのいずれかをパイプラインへの入力値と
して選択する。
【００１６】本発明の第５の態様は、以下の構成を有す
る。複数のスロットの命令が同時に動作するＶＬＩＷ方
式の計算機に適用されるものであり、各スロットで計算
された結果をレジスタへ書き込む前に、同一もしくは別
のスロットの後続命令のソースオペランドとして渡すた
めの複数のバイパス手段を備えるとともに、複数のバイ
パス手段のそれぞれにレジスタ番号とは重複しない番号
を割り当て、命令コード中のソースオペランドレジスタ
フィールド値をバイパスを含む番号空間内の１つの番号
を指定するものとして解釈し、ソースオペランドレジス
タフィールドの値にしたがって、レジスタあるいは複数
のバイパスのいずれかをパイプラインへの入力値として
選択する。
る。複数のスロットの命令が同時に動作するＶＬＩＷ方
式の計算機に適用されるものであり、各スロットで計算
された結果をレジスタへ書き込む前に、同一もしくは別
のスロットの後続命令のソースオペランドとして渡すた
めの複数のバイパス手段を備えるとともに、複数のバイ
パス手段のそれぞれにレジスタ番号とは重複しない番号
を割り当て、命令コード中のソースオペランドレジスタ
フィールド値をバイパスを含む番号空間内の１つの番号
を指定するものとして解釈し、ソースオペランドレジス
タフィールドの値にしたがって、レジスタあるいは複数
のバイパスのいずれかをパイプラインへの入力値として
選択する。
【００１７】本発明の第６の態様は、以下の構成を有す
る。パイプラインの乱れを検出する手段と、ソースオペ
ランドの読み込みを凍結する手段と、ソースオペランド
の読み込みを命令コードによって指定されたバイパスか
らではなくレジスタからの入力に切り替える手段を備
え、パイプラインの乱れが検出されると、先行命令がレ
ジスタ書き込みを終えるまで、ソースオペランド読み込
みを凍結し、動作再開時にはソースオペランドの読み込
み元をレジスタに切り替える。
る。パイプラインの乱れを検出する手段と、ソースオペ
ランドの読み込みを凍結する手段と、ソースオペランド
の読み込みを命令コードによって指定されたバイパスか
らではなくレジスタからの入力に切り替える手段を備
え、パイプラインの乱れが検出されると、先行命令がレ
ジスタ書き込みを終えるまで、ソースオペランド読み込
みを凍結し、動作再開時にはソースオペランドの読み込
み元をレジスタに切り替える。
【００１８】本発明の第７の態様は、以下の構成を有す
る。パイプラインの乱れを検出する手段と、ソースオペ
ランドの読み込みを命令コードによって指定されたバイ
パスからではなく他のバイパスに切り替える手段を備
え、パイプラインの乱れが検出されると、乱れの度合い
に応じて、ソースオペランドの読み込み元を、命令コー
ドによって指定されたバイパス以外のバイパスに切り替
える。
る。パイプラインの乱れを検出する手段と、ソースオペ
ランドの読み込みを命令コードによって指定されたバイ
パスからではなく他のバイパスに切り替える手段を備
え、パイプラインの乱れが検出されると、乱れの度合い
に応じて、ソースオペランドの読み込み元を、命令コー
ドによって指定されたバイパス以外のバイパスに切り替
える。
【００１９】本発明の第８の態様は、以下の構成を有す
る。命令コード中のバイパス指定フィールドは、ソース
オペランドとなり得るすべてのバイパスのうち一部分の
みを指定し、その他のバイパス選択はハードウェア回路
により行う。本発明の第９の態様は、以下の構成を有す
る。
る。命令コード中のバイパス指定フィールドは、ソース
オペランドとなり得るすべてのバイパスのうち一部分の
みを指定し、その他のバイパス選択はハードウェア回路
により行う。本発明の第９の態様は、以下の構成を有す
る。
【００２０】命令セット中のロードストア命令が計算す
る実効アドレスを、バイパス経由で後続命令のソースオ
ペランドとして取得する。本発明の第１０の態様は、以
下の構成を有する。命令セット中の分岐命令が計算する
ターゲットアドレスを、バイパス経由で後続命令のソー
スオペランドとして取得する。
る実効アドレスを、バイパス経由で後続命令のソースオ
ペランドとして取得する。本発明の第１０の態様は、以
下の構成を有する。命令セット中の分岐命令が計算する
ターゲットアドレスを、バイパス経由で後続命令のソー
スオペランドとして取得する。
【００２１】本発明の第１１の態様は、以下の構成を有
する。命令セット中の比較命令が比較する２値の差分
を、バイパス経由で後続命令のソースオペランドとして
取得する。本発明の第１２の態様は、以下の構成を有す
る。命令コード中に演算結果をレジスタに書き込まない
ことを指定するフィールドを有し、当該指定によりレジ
スタに結果を書き込むことなく、演算結果をバイパス経
由で後続命令のソースオペランドとして与える。
する。命令セット中の比較命令が比較する２値の差分
を、バイパス経由で後続命令のソースオペランドとして
取得する。本発明の第１２の態様は、以下の構成を有す
る。命令コード中に演算結果をレジスタに書き込まない
ことを指定するフィールドを有し、当該指定によりレジ
スタに結果を書き込むことなく、演算結果をバイパス経
由で後続命令のソースオペランドとして与える。
【００２２】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を説明する。
明の実施の形態を説明する。
【００２３】
【第１の実施例】図１は、本発明の第１の実施例で使用
される命令コードの形式である。図１において、ｏｐは
命令の種類を規定するフィールド、ｓ１は第１ソースオ
ペランドとなるレジスタ番号を指定するフィールド、ｓ
２は第２ソースオペランドとなるレジスタ番号を指定す
るフィールド、ｄｓｔはターゲットオペランドとなるレ
ジスタ番号を指定するフィールド、ｂ１は第１ソースオ
ペランドに対するバイパス情報を指定するフィールド、
ｂ２は第２ソースオペランドに対するバイパス情報を指
定するフィールドである。
される命令コードの形式である。図１において、ｏｐは
命令の種類を規定するフィールド、ｓ１は第１ソースオ
ペランドとなるレジスタ番号を指定するフィールド、ｓ
２は第２ソースオペランドとなるレジスタ番号を指定す
るフィールド、ｄｓｔはターゲットオペランドとなるレ
ジスタ番号を指定するフィールド、ｂ１は第１ソースオ
ペランドに対するバイパス情報を指定するフィールド、
ｂ２は第２ソースオペランドに対するバイパス情報を指
定するフィールドである。
【００２４】図２は、本発明の第１の実施例の回路構成
を示す図である。図２において、１はレジスタファイ
ル、２は演算パイプライン、３は第１ソースオペランド
を格納するパイプラインレジスタ、４は第２ソースオペ
ランドを格納するパイプラインレジスタ、５はパイプラ
インレジスタ３へデータを入力するためのセレクタ、６
はパイプラインレジスタ４へデータを入力するためのセ
レクタ、７は図１のｂ１フィールドの値で規定されるセ
レクト信号線、８は図１のｂ２フィールドの値で規定さ
れるセレクト信号線、９はパイプライン２の中間段階か
ら出力されるバイパス線、１０はパイプライン２の最終
段階から出力されるバイパス線、１１は第１ソースオペ
ランド信号線、１２は第２ソースオペランド信号線、１
３はターゲットオペランド信号線、１４は図１のｓ１フ
ィールドの値で規定される第１ソースオペランドアドレ
ス信号線、１５は図１のｓ２フィールドの値で規定され
る第２ソースオペランドアドレス信号線である。なお、
図示を省略しているが、図１のｄｓｔフィールドの値で
規定されるターゲットオペランドアドレス信号がレジス
タファイル１に与えられている。
を示す図である。図２において、１はレジスタファイ
ル、２は演算パイプライン、３は第１ソースオペランド
を格納するパイプラインレジスタ、４は第２ソースオペ
ランドを格納するパイプラインレジスタ、５はパイプラ
インレジスタ３へデータを入力するためのセレクタ、６
はパイプラインレジスタ４へデータを入力するためのセ
レクタ、７は図１のｂ１フィールドの値で規定されるセ
レクト信号線、８は図１のｂ２フィールドの値で規定さ
れるセレクト信号線、９はパイプライン２の中間段階か
ら出力されるバイパス線、１０はパイプライン２の最終
段階から出力されるバイパス線、１１は第１ソースオペ
ランド信号線、１２は第２ソースオペランド信号線、１
３はターゲットオペランド信号線、１４は図１のｓ１フ
ィールドの値で規定される第１ソースオペランドアドレ
ス信号線、１５は図１のｓ２フィールドの値で規定され
る第２ソースオペランドアドレス信号線である。なお、
図示を省略しているが、図１のｄｓｔフィールドの値で
規定されるターゲットオペランドアドレス信号がレジス
タファイル１に与えられている。
【００２５】レジスタファイル１には図１のｓ１フィー
ルド、ｓ２フィールドの値が入力され、それぞれに対応
する番号のレジスタ値が第１ソースオペランド信号線
（ｒ１）１１、第２ソースオペランド信号線（ｒ２）１
２に出力される。バイパス線（ｂｐ１）９はハイプライ
ン２の途中で演算結果が確定する場合にその結果が流れ
るパスである。バイパス線（ｂｐ２）１０はハイプライ
ン２の演算結果をレジスタファイル１にライトするパス
からのバイパスである。
ルド、ｓ２フィールドの値が入力され、それぞれに対応
する番号のレジスタ値が第１ソースオペランド信号線
（ｒ１）１１、第２ソースオペランド信号線（ｒ２）１
２に出力される。バイパス線（ｂｐ１）９はハイプライ
ン２の途中で演算結果が確定する場合にその結果が流れ
るパスである。バイパス線（ｂｐ２）１０はハイプライ
ン２の演算結果をレジスタファイル１にライトするパス
からのバイパスである。
【００２６】セレクト信号線（ｂ１）７には図１のｂ１
フィールドの値もしくはそれがデコードされた値、セレ
クト信号線（ｂ２）８には図１のｂ２フィールドの値も
しくはそれがデコードされた値がそれぞれ与えられ、セ
レクタ５、６のセレクト信号として用いられる。セレク
タ５は第１ソースオペランドを選択するためのセレクタ
であり、セレクト信号線（ｂ１）７によって、第１ソー
スオペランド信号線（ｒ１）１１、バイパス線（ｂｐ
１）９、バイパス線（ｂｐ２）１０のいずれかが選択さ
れ、第１ソースオペランドになる。同様に、セレクタ６
は第２ソースオペランドを選択するためのセレクタであ
り、セレクト信号線（ｂ２）８によって、第２ソースオ
ペランド信号線（ｒ２）１２、バイパス線（ｂｐ１）
９、バイパス線（ｂｐ２）１０のいずれかが選択され、
第２ソースオペランドになる。
フィールドの値もしくはそれがデコードされた値、セレ
クト信号線（ｂ２）８には図１のｂ２フィールドの値も
しくはそれがデコードされた値がそれぞれ与えられ、セ
レクタ５、６のセレクト信号として用いられる。セレク
タ５は第１ソースオペランドを選択するためのセレクタ
であり、セレクト信号線（ｂ１）７によって、第１ソー
スオペランド信号線（ｒ１）１１、バイパス線（ｂｐ
１）９、バイパス線（ｂｐ２）１０のいずれかが選択さ
れ、第１ソースオペランドになる。同様に、セレクタ６
は第２ソースオペランドを選択するためのセレクタであ
り、セレクト信号線（ｂ２）８によって、第２ソースオ
ペランド信号線（ｒ２）１２、バイパス線（ｂｐ１）
９、バイパス線（ｂｐ２）１０のいずれかが選択され、
第２ソースオペランドになる。
【００２７】セレクト信号線（ｂ１）７、セレクト信号
線（ｂ２）８の値は命令コードのｂ１フィールド、ｂ２
フィールドの値によって一意に定まる。すなわち、ソー
スオペランドを読み込むサイクルの時点において、読み
込むべき値がレジスタにあるか、あるいはバイパス上に
あるかを、あらかじめ把握した上でプログラミングを行
うことが本実施例の前提である。
線（ｂ２）８の値は命令コードのｂ１フィールド、ｂ２
フィールドの値によって一意に定まる。すなわち、ソー
スオペランドを読み込むサイクルの時点において、読み
込むべき値がレジスタにあるか、あるいはバイパス上に
あるかを、あらかじめ把握した上でプログラミングを行
うことが本実施例の前提である。
【００２８】本実施例では、バイパスとして２個のパス
だけを取り上げたが、演算パイプラインの構成に応じ
て、より多くのバイパスを持つように拡張することは容
易である。また、逆に、状況に応じて特定の１つのバイ
パスのみ設ける構成を採ることもできる。
だけを取り上げたが、演算パイプラインの構成に応じ
て、より多くのバイパスを持つように拡張することは容
易である。また、逆に、状況に応じて特定の１つのバイ
パスのみ設ける構成を採ることもできる。
【００２９】
【第２の実施例】図３は、本発明の第２の実施例で使用
される命令コードの形式である。図３において、ｏｐフ
ィールドとｄｓｔフィールドは、上記第１の実施例と同
一のものである。第２の実施例では、各バイパスにもレ
ジスタ番号と同様な番号が割り当てられており、ｓ１フ
ィールドとｓ２フィールドによって、ソースオペランド
となる２個のレジスタ番号あるいはバイパスが指定され
る。
される命令コードの形式である。図３において、ｏｐフ
ィールドとｄｓｔフィールドは、上記第１の実施例と同
一のものである。第２の実施例では、各バイパスにもレ
ジスタ番号と同様な番号が割り当てられており、ｓ１フ
ィールドとｓ２フィールドによって、ソースオペランド
となる２個のレジスタ番号あるいはバイパスが指定され
る。
【００３０】図４は、本発明の第２の実施例の回路構成
を示す図である。図４において、図２と同一番号のもの
は同一名称のものである。１６、１７はそれぞれ論理回
路、１８はｓ１フィールド信号線、１９はｓ２フィール
ド信号線である。論理回路１６にはｓ１フィールドの値
が入力され、ｓ１がレジスタを表す番号の場合は、その
番号がレジスタファイル１へのアドレスとして第１ソー
スオペランドアドレス信号線１４へ出力され、さらにセ
レクト信号線７は第１ソースオペランド信号線（ｒ１）
１１を選択するための値となる。一方、ｓ１がバイパス
を表す番号の場合は、セレクト信号線７は該当するバイ
パスを選択する値になる。
を示す図である。図４において、図２と同一番号のもの
は同一名称のものである。１６、１７はそれぞれ論理回
路、１８はｓ１フィールド信号線、１９はｓ２フィール
ド信号線である。論理回路１６にはｓ１フィールドの値
が入力され、ｓ１がレジスタを表す番号の場合は、その
番号がレジスタファイル１へのアドレスとして第１ソー
スオペランドアドレス信号線１４へ出力され、さらにセ
レクト信号線７は第１ソースオペランド信号線（ｒ１）
１１を選択するための値となる。一方、ｓ１がバイパス
を表す番号の場合は、セレクト信号線７は該当するバイ
パスを選択する値になる。
【００３１】論理回路１７は論理回路１６と同様の動作
を行い、ｓ２フィールドの値にしたがって出力動作を行
う。その他の動作は、上記した第１の実施例の動作と同
様である。
を行い、ｓ２フィールドの値にしたがって出力動作を行
う。その他の動作は、上記した第１の実施例の動作と同
様である。
【００３２】
【第３の実施例】第３の実施例は、本発明を４並列ＶＬ
ＩＷ（Ｖｅｒｙ Ｌｏｎｇ Ｉｎｓｔｒｕｃｔｉｏｎ
Ｗｏｒｄ）アーキテクチャの計算機に応用した例であ
る。図５は、本発明の第３の実施例で使用される命令コ
ードの形式であり、このようなコードが４個並んで１つ
のＶＬＩＷ命令になる。図５において、ｏｐ、ｓ１、ｓ
２、ｄｓｔ、ｂ１、ｂ２の各フィールドは上記した第１
の実施例と同一のものである。ｐ１は第１ソースオペラ
ンドを読み込むスロットを指定するフィールド、ｐ２は
第２ソースオペランドを読み込むスロットを指定するフ
ィールドである。
ＩＷ（Ｖｅｒｙ Ｌｏｎｇ Ｉｎｓｔｒｕｃｔｉｏｎ
Ｗｏｒｄ）アーキテクチャの計算機に応用した例であ
る。図５は、本発明の第３の実施例で使用される命令コ
ードの形式であり、このようなコードが４個並んで１つ
のＶＬＩＷ命令になる。図５において、ｏｐ、ｓ１、ｓ
２、ｄｓｔ、ｂ１、ｂ２の各フィールドは上記した第１
の実施例と同一のものである。ｐ１は第１ソースオペラ
ンドを読み込むスロットを指定するフィールド、ｐ２は
第２ソースオペランドを読み込むスロットを指定するフ
ィールドである。
【００３３】図６は、本発明の第３の実施例を実現する
ためのブロック図である。図６において、２０−１〜２
０−４は命令コード、２１−１〜２１−４は命令実行
部、２２はスロット間で受け渡しされるバイパス信号で
ある。各命令実行部の内部は、図２に示す第１の実施例
や図４に示す第２の実施例と同様な回路構成であるが、
自スロット内のバイパス信号以外に他スロットのバイパ
ス信号も、ソースオペランドの候補となっている。各命
令実行部ではｐ１、ｐ２によって定まるスロットのバイ
パス信号をソースオペランドとして選択する。
ためのブロック図である。図６において、２０−１〜２
０−４は命令コード、２１−１〜２１−４は命令実行
部、２２はスロット間で受け渡しされるバイパス信号で
ある。各命令実行部の内部は、図２に示す第１の実施例
や図４に示す第２の実施例と同様な回路構成であるが、
自スロット内のバイパス信号以外に他スロットのバイパ
ス信号も、ソースオペランドの候補となっている。各命
令実行部ではｐ１、ｐ２によって定まるスロットのバイ
パス信号をソースオペランドとして選択する。
【００３４】図７は、第３の実施例におけるバイパス選
択回路部の構成例を示す図である。図７において、７は
ｂ１フィールドの値で規定されるセレクト信号線、８は
ｂ２フィールドの値で規定されるセレクト信号線、７０
はｐ１フィールドの値で規定されるセレクト信号線、７
１はｐ２フィールドの値で規定されるセレクト信号線、
７２は第１ソースオペランドを読み込むスロットを選択
するためのセレクタ、７３は第２ソースオペランドを読
み込むスロットを選択するためのセレクタ、７４〜８１
は各スロットに対応して設けられ、バイパス線を選択す
るためのセレクタ、８２〜８５は各スロットからの信号
線である。なお、図７において、信号線８２〜８５のう
ち１組は自スロット内部から供給され、他の３組が外部
スロットから供給されることになる。また、図７におい
ては、レジスタファイルからのソースオペランド信号線
の図示を省略している。
択回路部の構成例を示す図である。図７において、７は
ｂ１フィールドの値で規定されるセレクト信号線、８は
ｂ２フィールドの値で規定されるセレクト信号線、７０
はｐ１フィールドの値で規定されるセレクト信号線、７
１はｐ２フィールドの値で規定されるセレクト信号線、
７２は第１ソースオペランドを読み込むスロットを選択
するためのセレクタ、７３は第２ソースオペランドを読
み込むスロットを選択するためのセレクタ、７４〜８１
は各スロットに対応して設けられ、バイパス線を選択す
るためのセレクタ、８２〜８５は各スロットからの信号
線である。なお、図７において、信号線８２〜８５のう
ち１組は自スロット内部から供給され、他の３組が外部
スロットから供給されることになる。また、図７におい
ては、レジスタファイルからのソースオペランド信号線
の図示を省略している。
【００３５】また、上記第２の実施例のように、バイパ
スに番号を与えることにより、図５のｂ１、ｂ２、ｐ
１、ｐ２を省略し、ｓ１、ｓ２フィールドのみで制御す
ることも可能である。図６ではすべてのスロット間でバ
イパスが受け渡されているが、本発明は特にその構成に
限定されることなく、受け渡しが部分的であってもよ
い。また、並列度も４に限定されるものではない。
スに番号を与えることにより、図５のｂ１、ｂ２、ｐ
１、ｐ２を省略し、ｓ１、ｓ２フィールドのみで制御す
ることも可能である。図６ではすべてのスロット間でバ
イパスが受け渡されているが、本発明は特にその構成に
限定されることなく、受け渡しが部分的であってもよ
い。また、並列度も４に限定されるものではない。
【００３６】
【第４の実施例】上記各実施例は、パイプラインレベル
の動作があらかじめ完全に判っていることが前提にあっ
たが、実際のプロセッサでは、割り込みその他の要因に
よってパイプラインの動作が乱れる場合がある。本実施
例はそのような可能性を有するプロセッサへの本発明の
適用例である。
の動作があらかじめ完全に判っていることが前提にあっ
たが、実際のプロセッサでは、割り込みその他の要因に
よってパイプラインの動作が乱れる場合がある。本実施
例はそのような可能性を有するプロセッサへの本発明の
適用例である。
【００３７】図８は、本発明の第４の実施例の回路構成
を示す図である。図８において、図２と同一番号のもの
は同一名称のものである。１６、１７はそれぞれ論理回
路、３０は制御部、３１はｂ１フィールド信号線、３２
はｂ２フィールド信号線である。図８の回路構成は、図
２の回路構成に論理回路１６、１７、と制御部３０が付
加されたものである。
を示す図である。図８において、図２と同一番号のもの
は同一名称のものである。１６、１７はそれぞれ論理回
路、３０は制御部、３１はｂ１フィールド信号線、３２
はｂ２フィールド信号線である。図８の回路構成は、図
２の回路構成に論理回路１６、１７、と制御部３０が付
加されたものである。
【００３８】制御部３０は、パイプラインが乱れ、現時
点でソースオペランドを読み込むタイミングの命令に対
して、先行命令がパイプライン上の想定された位置にな
いことを認識すると、先行命令がすべての演算結果をレ
ジスタにライトするまで、ソースオペランドの読み込み
を凍結させる。その後動作を再開するが、その際に論理
回路１６、１７によって、ｂ１フィールド信号線３１、
ｂ２フィールド信号線３２の値に関わらず、セレクト信
号７、８が第１ソースオペランド信号線（ｒ１）１１、
第２ソースオペランド信号線（ｒ２）１２を選択するよ
うに変更させる。このようにすることにより、プログラ
ムは正しい動作を行うことになる。
点でソースオペランドを読み込むタイミングの命令に対
して、先行命令がパイプライン上の想定された位置にな
いことを認識すると、先行命令がすべての演算結果をレ
ジスタにライトするまで、ソースオペランドの読み込み
を凍結させる。その後動作を再開するが、その際に論理
回路１６、１７によって、ｂ１フィールド信号線３１、
ｂ２フィールド信号線３２の値に関わらず、セレクト信
号７、８が第１ソースオペランド信号線（ｒ１）１１、
第２ソースオペランド信号線（ｒ２）１２を選択するよ
うに変更させる。このようにすることにより、プログラ
ムは正しい動作を行うことになる。
【００３９】図９（ａ）にパイプラインが乱れない場合
における、パイプライン中の命令の状態を示す。図中の
矢印はバイパスを介したデータの受け渡しを表してい
る。すなわち、命令２の命令コードにはＥ１ステージか
らのバイパスを読み込む指定がなされ、命令３、４には
Ｅ２ステージからのバイパスを読み込む指定がなされて
いる。
における、パイプライン中の命令の状態を示す。図中の
矢印はバイパスを介したデータの受け渡しを表してい
る。すなわち、命令２の命令コードにはＥ１ステージか
らのバイパスを読み込む指定がなされ、命令３、４には
Ｅ２ステージからのバイパスを読み込む指定がなされて
いる。
【００４０】このような状況において、パイプラインの
動作が乱れた場合の動作例を図９（ｂ）に示す。命令２
のフェッチが１サイクル遅れ、Ｄステージがｔ３の時点
に設定されたとする。ｔ３でＥ１バイパスを読んでも正
しい値は読めないので、パイプライン凍結手段を用いて
命令２に先行する命令（ここでは命令１）の終了を待
ち、ｔ５から命令２およびその後続命令の実行を再開す
る。命令２、３では、ソースオペランドはレジスタから
読むように変更させる。命令４は、命令２との関係が正
常時と同一であるため、普通にＥ２バイパスからソース
オペランドを読み込むことができる。図９（ａ）から図
９（ｂ）にシーケンスが変更されるとき、制御部３０は
以下のアルゴリズムで制御動作を行っている。 時刻ｔ３、ｔ４ → 命令２のＤステージを凍結する。 時刻ｔ５ → 凍結を解除するとともに、全てのバイパスをレジスタに 変更する。 時刻ｔ６ → Ｅ２バイパスとＷバイパスをレジスタに変更する。 時刻ｔ７ → Ｗバイパスをレジスタに変更する。 時刻ｔ８以降 → 通常に戻る。
動作が乱れた場合の動作例を図９（ｂ）に示す。命令２
のフェッチが１サイクル遅れ、Ｄステージがｔ３の時点
に設定されたとする。ｔ３でＥ１バイパスを読んでも正
しい値は読めないので、パイプライン凍結手段を用いて
命令２に先行する命令（ここでは命令１）の終了を待
ち、ｔ５から命令２およびその後続命令の実行を再開す
る。命令２、３では、ソースオペランドはレジスタから
読むように変更させる。命令４は、命令２との関係が正
常時と同一であるため、普通にＥ２バイパスからソース
オペランドを読み込むことができる。図９（ａ）から図
９（ｂ）にシーケンスが変更されるとき、制御部３０は
以下のアルゴリズムで制御動作を行っている。 時刻ｔ３、ｔ４ → 命令２のＤステージを凍結する。 時刻ｔ５ → 凍結を解除するとともに、全てのバイパスをレジスタに 変更する。 時刻ｔ６ → Ｅ２バイパスとＷバイパスをレジスタに変更する。 時刻ｔ７ → Ｗバイパスをレジスタに変更する。 時刻ｔ８以降 → 通常に戻る。
【００４１】制御部３０を更にインテリジェントにする
ことも可能である。その場合は、必ずしも動作再開にあ
たり先行命令の終了を待つ必要はなく、例えば、対象と
なる先行命令が、本来バイパス線（ｂｐ１）９に結果を
乗せる位置にあるはずが、バイパス線（ｂｐ２）１０に
結果をのせる位置まで進んでいたならば、セレクト信号
７、８がバイパス線（ｂｐ２）１０を選択する値になる
ように、論理回路１６、１７を制御すればよい。
ことも可能である。その場合は、必ずしも動作再開にあ
たり先行命令の終了を待つ必要はなく、例えば、対象と
なる先行命令が、本来バイパス線（ｂｐ１）９に結果を
乗せる位置にあるはずが、バイパス線（ｂｐ２）１０に
結果をのせる位置まで進んでいたならば、セレクト信号
７、８がバイパス線（ｂｐ２）１０を選択する値になる
ように、論理回路１６、１７を制御すればよい。
【００４２】図９（ｃ）は、制御部３０をよりインテリ
ジェントにして、命令２のＤステージを凍結せずに実行
可能にした例である。図９（ｃ）では、命令２はＥ２バ
イパスに、命令３はＷバイパスに変更されている。この
とき、制御部３０は以下のアルゴリズムで制御動作を行
っている。 時刻ｔ３ → Ｅ１をＥ２に、Ｅ２をＷに、Ｗをレジスタに変更する。 時刻ｔ４ → Ｅ２をＷに、Ｗをレジスタに変更する。 時刻ｔ５ → Ｗをレジスタに変更する。 時刻ｔ６以降 → 通常に戻る。
ジェントにして、命令２のＤステージを凍結せずに実行
可能にした例である。図９（ｃ）では、命令２はＥ２バ
イパスに、命令３はＷバイパスに変更されている。この
とき、制御部３０は以下のアルゴリズムで制御動作を行
っている。 時刻ｔ３ → Ｅ１をＥ２に、Ｅ２をＷに、Ｗをレジスタに変更する。 時刻ｔ４ → Ｅ２をＷに、Ｗをレジスタに変更する。 時刻ｔ５ → Ｗをレジスタに変更する。 時刻ｔ６以降 → 通常に戻る。
【００４３】
【第５の実施例】上記した各実施例は、バイパス指定を
完全にソフトウェアに任せるものであった。それにより
ハードウェアが簡単になるメリットがある一方、トレー
ドオフとしてコンパイラやアセンブラプログラマへの負
担が増すデメリットもある。本実施例は、従来のプロセ
ッサで採用されていた完全にハードウェアが制御する方
法と、本発明の上記各実施例で述べた完全にソフトウェ
アで制御する方法の中間に位置するもので、ハードウェ
ア量をある程度削減しつつ、ソフトウェアの負担増を少
量に押さえることを目的としている。
完全にソフトウェアに任せるものであった。それにより
ハードウェアが簡単になるメリットがある一方、トレー
ドオフとしてコンパイラやアセンブラプログラマへの負
担が増すデメリットもある。本実施例は、従来のプロセ
ッサで採用されていた完全にハードウェアが制御する方
法と、本発明の上記各実施例で述べた完全にソフトウェ
アで制御する方法の中間に位置するもので、ハードウェ
ア量をある程度削減しつつ、ソフトウェアの負担増を少
量に押さえることを目的としている。
【００４４】図１０は、従来方式のバイパス制御で用い
られる回路である。バイパスの候補がＮ個あるとしてい
る。４０−１〜４０−Ｎはレジスタであり、Ｎ個のバイ
パスに乗るデータが格納されるターゲットレジスタ番号
を保持している。４３は命令コードにあるオペランド番
号（Ｓ１）である。４１−１〜４１−Ｎは比較回路であ
り、オペランド番号（Ｓ１）４３とレジスタ４０−１〜
４０−Ｎを比較し、一致を表す１ビットの信号を出力す
る。４２は論理回路であり、上記比較の結果、一致した
ものがあったときは、その中で番号が小さいものを表す
信号を、すべて一致しない場合は不一致を表す信号を信
号線４４に出力する。信号線４４は、図２に示す第１の
実施例におけるセレクト信号線（ｂ１）７に相当する。
られる回路である。バイパスの候補がＮ個あるとしてい
る。４０−１〜４０−Ｎはレジスタであり、Ｎ個のバイ
パスに乗るデータが格納されるターゲットレジスタ番号
を保持している。４３は命令コードにあるオペランド番
号（Ｓ１）である。４１−１〜４１−Ｎは比較回路であ
り、オペランド番号（Ｓ１）４３とレジスタ４０−１〜
４０−Ｎを比較し、一致を表す１ビットの信号を出力す
る。４２は論理回路であり、上記比較の結果、一致した
ものがあったときは、その中で番号が小さいものを表す
信号を、すべて一致しない場合は不一致を表す信号を信
号線４４に出力する。信号線４４は、図２に示す第１の
実施例におけるセレクト信号線（ｂ１）７に相当する。
【００４５】図１１は、第５の実施例の回路構成例であ
り、従来例の図１０に存在したレジスタと比較回路の組
をｋ個に制限する代わりに、省略したレジスタｋ＋１〜
Ｎの範囲に一致するものがあることを示す信号ｂ１を用
いて図１０の構成と同様な機能を実現した例である。こ
のようにすることで、ソフトウェアは命令間の依存関係
の解析を限定された範囲で行えばよく、完全にソフトウ
ェアでバイパス制御を行う場合よりも負担が軽くなる。
り、従来例の図１０に存在したレジスタと比較回路の組
をｋ個に制限する代わりに、省略したレジスタｋ＋１〜
Ｎの範囲に一致するものがあることを示す信号ｂ１を用
いて図１０の構成と同様な機能を実現した例である。こ
のようにすることで、ソフトウェアは命令間の依存関係
の解析を限定された範囲で行えばよく、完全にソフトウ
ェアでバイパス制御を行う場合よりも負担が軽くなる。
【００４６】なお、図１１における信号線（ｓ１）４
３、信号線（ｂ１）４５は、上記第１の実施例の命令コ
ード中のｓ１、ｂ１と同一であると考えてよい。図１１
における論理回路４２は、Ｎ個のバイパスと、バイパス
を使わずにレジスタから値を読む場合の合わせてＮ＋１
通りを識別するための信号を出力する。論理回路４２に
入力される信号線（ｂ１）４５は、（１）レジスタから
読む、（２）１からＫまでのバイパスのいずれかを使
う、（３）バイパスＫ＋１を使う、（４）バイパスＫ＋
２を使う、．．．．（Ｎ−Ｋ＋２）バイパスＮを使う、
の、Ｎ−Ｋ＋２通りを識別できる信号である。論理回路
４２のアルゴリズムは以下の通りである。 （ａ）信号４５が上記の（２）以外だった場合 そのままの意味のセレクト信号を出力する。 （ｂ）信号４５が上記の（２）だった場合 ４１−１〜４１−Ｋの中で一致したものがあれば、その
中で一番若い番号に対応するバイパスを選択するセレク
ト信号を出力する。一致するものがなければ、レジスタ
からの読み込みを表すセレクト信号を出力する。
３、信号線（ｂ１）４５は、上記第１の実施例の命令コ
ード中のｓ１、ｂ１と同一であると考えてよい。図１１
における論理回路４２は、Ｎ個のバイパスと、バイパス
を使わずにレジスタから値を読む場合の合わせてＮ＋１
通りを識別するための信号を出力する。論理回路４２に
入力される信号線（ｂ１）４５は、（１）レジスタから
読む、（２）１からＫまでのバイパスのいずれかを使
う、（３）バイパスＫ＋１を使う、（４）バイパスＫ＋
２を使う、．．．．（Ｎ−Ｋ＋２）バイパスＮを使う、
の、Ｎ−Ｋ＋２通りを識別できる信号である。論理回路
４２のアルゴリズムは以下の通りである。 （ａ）信号４５が上記の（２）以外だった場合 そのままの意味のセレクト信号を出力する。 （ｂ）信号４５が上記の（２）だった場合 ４１−１〜４１−Ｋの中で一致したものがあれば、その
中で一番若い番号に対応するバイパスを選択するセレク
ト信号を出力する。一致するものがなければ、レジスタ
からの読み込みを表すセレクト信号を出力する。
【００４７】
【第６の実施例】第６の実施例は、本発明を応用して命
令セットを強力にする例である。図１２は、第６の実施
例の回路構成例であり、５０はアドレス計算器、５１、
５２はパイプラインレジスタ、５３〜５５はバイパスで
ある。ロードストア命令が実行されると、５０で計算さ
れた実効アドレスに従ってキャッシュやメモリへのアク
セスが行われる。本実施例は、実効アドレスをバイパス
に流して上記した各実施例のいずれかの手段によって、
後続命令のソースオペランドとして用いることを可能に
したものである。このようにすることにより、レジスタ
を消費することなく、後続命令に実効アドレスを引き渡
すことができる。
令セットを強力にする例である。図１２は、第６の実施
例の回路構成例であり、５０はアドレス計算器、５１、
５２はパイプラインレジスタ、５３〜５５はバイパスで
ある。ロードストア命令が実行されると、５０で計算さ
れた実効アドレスに従ってキャッシュやメモリへのアク
セスが行われる。本実施例は、実効アドレスをバイパス
に流して上記した各実施例のいずれかの手段によって、
後続命令のソースオペランドとして用いることを可能に
したものである。このようにすることにより、レジスタ
を消費することなく、後続命令に実効アドレスを引き渡
すことができる。
【００４８】例えば、ベース値（ｂ）とオフセット値
（ｏｆｆｓｅｔ）を加算した値、ｂ＋ｏｆｆｓｅｔの結
果の実効アドレスを後続命令で使用したい場合、従来技
術では、 ａｄｄ ｒ０、 ｂ、 ｏｆｆｓｅｔ （１） ｌｄ ｒ１、 ｒ０、 ０ （２） 後続命令 ｒ０ （３） のように、（１）で先に、ｂ＋ｏｆｆｓｅｔを計算して
おいて、その結果をベースレジスタとして（２）のロー
ド命令を発行し、後続命令は実効アドレスが格納されて
いるｒ０をソースオペランドとして用いることになる。
（ｏｆｆｓｅｔ）を加算した値、ｂ＋ｏｆｆｓｅｔの結
果の実効アドレスを後続命令で使用したい場合、従来技
術では、 ａｄｄ ｒ０、 ｂ、 ｏｆｆｓｅｔ （１） ｌｄ ｒ１、 ｒ０、 ０ （２） 後続命令 ｒ０ （３） のように、（１）で先に、ｂ＋ｏｆｆｓｅｔを計算して
おいて、その結果をベースレジスタとして（２）のロー
ド命令を発行し、後続命令は実効アドレスが格納されて
いるｒ０をソースオペランドとして用いることになる。
【００４９】一方、本発明によれば、
ｌｄ ｒ１、 ｂ、 ｏｆｆｓｅｔ （１）
後続命令 ｂｙｐａｓｓ （２）
のようになり、命令数が１個少なくて済むこと、レジス
タｒ０を破壊しなくてよいことの２つのメリットが得ら
れる。
タｒ０を破壊しなくてよいことの２つのメリットが得ら
れる。
【００５０】なお、パイプライン段数をここでは３にし
たが、実際にはプロセッサ全体の構成によって定めれば
よく、３に特定するものではない。
たが、実際にはプロセッサ全体の構成によって定めれば
よく、３に特定するものではない。
【００５１】
【第７の実施例】第７の実施例は、本発明を応用して命
令セットを強力にする他の例である。図１３は、第７の
実施例の回路構成例であり、６０はターゲットアドレス
計算器、６１、６２はパイプラインレジスタ、６３〜６
５はバイパス、６６、６７はターゲットアドレスを計算
する元データであり、例えば、レジスタ相対分岐ならば
レジスタ値とオフセット値に相当する。
令セットを強力にする他の例である。図１３は、第７の
実施例の回路構成例であり、６０はターゲットアドレス
計算器、６１、６２はパイプラインレジスタ、６３〜６
５はバイパス、６６、６７はターゲットアドレスを計算
する元データであり、例えば、レジスタ相対分岐ならば
レジスタ値とオフセット値に相当する。
【００５２】分岐命令が実行されると、ターゲットアド
レス計算器６０で計算されたターゲットアドレスをプロ
グラムカウンタとする命令に制御が移行するが、それと
同時に本実施例では、ターゲットアドレスをバイパス６
３〜６５に流し、後続命令がソースオペランドとして用
いることを可能にしている。なお、パイプライン段数
は、図１３に示すものに限定するものではない。
レス計算器６０で計算されたターゲットアドレスをプロ
グラムカウンタとする命令に制御が移行するが、それと
同時に本実施例では、ターゲットアドレスをバイパス６
３〜６５に流し、後続命令がソースオペランドとして用
いることを可能にしている。なお、パイプライン段数
は、図１３に示すものに限定するものではない。
【００５３】
【第８の実施例】第８の実施例は、本発明を応用して命
令セットを強力にする他の例である。図１４は、第８の
実施例の回路構成例であり、７０は減算回路、７１、７
２はパイプラインレジスタ、７３〜７５はバイパス、７
６、７７は入力データ線、７８は条件コード生成回路、
７９は比較条件信号線、８０は生成された条件コード信
号線である。
令セットを強力にする他の例である。図１４は、第８の
実施例の回路構成例であり、７０は減算回路、７１、７
２はパイプラインレジスタ、７３〜７５はバイパス、７
６、７７は入力データ線、７８は条件コード生成回路、
７９は比較条件信号線、８０は生成された条件コード信
号線である。
【００５４】比較命令が実行されると、入力データ線７
６、７７から比較される２個のデータが入力され、減算
回路７０で減算される。減算の結果と比較条件信号線７
９で与えられる比較条件に基づいて、条件コード生成回
路７８で条件コードが生成され、条件コード信号線８０
に出力される。本実施例では、本来の比較命令の機能に
加えて、減算結果をバイパス７３〜７５に流すことによ
り、後続命令がソースオペランドとして取得することが
できる。なお、パイプライン段数などは、図１４に限定
されるものではない。
６、７７から比較される２個のデータが入力され、減算
回路７０で減算される。減算の結果と比較条件信号線７
９で与えられる比較条件に基づいて、条件コード生成回
路７８で条件コードが生成され、条件コード信号線８０
に出力される。本実施例では、本来の比較命令の機能に
加えて、減算結果をバイパス７３〜７５に流すことによ
り、後続命令がソースオペランドとして取得することが
できる。なお、パイプライン段数などは、図１４に限定
されるものではない。
【００５５】
【第９の実施例】第９の実施例は、本発明を応用して命
令セットを強力にする他の例である。図１５は、第９の
実施例の回路構成例であり、９０はレジスタファイル、
９１は論理回路、９２は書き込み抑止信号、９３はライ
トデータである。９４は命令コード中にあるターゲット
レジスタ番号（ｄｓｔ）であり、通常は、ｄｓｔの値で
定まる番号のレジスタにライトデータ９３のデータがラ
イトされるが、ｄｓｔの値がある特定の値である場合に
は、論理回路９１により書き込み抑止信号９２がアサー
トされ、書き込みが抑止される。すなわち、ｄｓｔフィ
ールドが特定の値である命令は、レジスタライトを行わ
ない。ただし、バイパス出力だけは行われるのて、演算
結果を後続命令に渡すことはできる。
令セットを強力にする他の例である。図１５は、第９の
実施例の回路構成例であり、９０はレジスタファイル、
９１は論理回路、９２は書き込み抑止信号、９３はライ
トデータである。９４は命令コード中にあるターゲット
レジスタ番号（ｄｓｔ）であり、通常は、ｄｓｔの値で
定まる番号のレジスタにライトデータ９３のデータがラ
イトされるが、ｄｓｔの値がある特定の値である場合に
は、論理回路９１により書き込み抑止信号９２がアサー
トされ、書き込みが抑止される。すなわち、ｄｓｔフィ
ールドが特定の値である命令は、レジスタライトを行わ
ない。ただし、バイパス出力だけは行われるのて、演算
結果を後続命令に渡すことはできる。
【００５６】このようにすることで、レジスタを無駄に
消費せずにプログラムすることが可能になる。
消費せずにプログラムすることが可能になる。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
パイプライン計算機においてバイパス制御機構を採用す
る際に、ハードウェア量の削減が図れ、またハードウェ
アの設計工程や検証工程を短縮することができる。
パイプライン計算機においてバイパス制御機構を採用す
る際に、ハードウェア量の削減が図れ、またハードウェ
アの設計工程や検証工程を短縮することができる。
【図１】本発明の第１の実施例で使用される命令コード
の形式を示す図である。
の形式を示す図である。
【図２】本発明の第１の実施例の回路構成を示す図であ
る。
る。
【図３】本発明の第２の実施例で使用される命令コード
の形式を示す図である。
の形式を示す図である。
【図４】本発明の第２の実施例の回路構成を示す図であ
る。
る。
【図５】本発明の第３の実施例で使用される命令コード
の形式を示す図である。
の形式を示す図である。
【図６】本発明の第３の実施例を実現するためのブロッ
ク図である。
ク図である。
【図７】本発明の第３の実施例におけるバイパス選択回
路部の構成例を示す図である。
路部の構成例を示す図である。
【図８】本発明の第４の実施例の回路構成を示す図であ
る。
る。
【図９】本発明の第４の実施例におけるパイプライン制
御を示す図である。
御を示す図である。
【図１０】従来方式のバイパス制御で用いられる回路を
示す図である。
示す図である。
【図１１】本発明の第５の実施例の回路構成を示す図で
ある。
ある。
【図１２】本発明の第６の実施例の回路構成を示す図で
ある。
ある。
【図１３】本発明の第７の実施例の回路構成を示す図で
ある。
ある。
【図１４】本発明の第８の実施例の回路構成を示す図で
ある。
ある。
【図１５】本発明の第９の実施例の回路構成を示す図で
ある。
ある。
【図１６】パイプライン計算機におけるバイパス動作の
効果を説明する図である。
効果を説明する図である。
【図１７】バイパス回路を採用した従来のパイプライン
計算機の構成例を示す図である。
計算機の構成例を示す図である。
１ レジスタファイル
２ 演算パイプライン
３、４ パイプラインレジスタ
５、６ セレクタ
７、８ セレクト信号線
９、１０ バイパス線
１１、１２ ソースオペランド信号線
１３ ターゲットオペランド信号線
１４、１５ ソースオペランドアドレス信号線
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平９−91140（ＪＰ，Ａ)
特開 平６−95872（ＪＰ，Ａ)
特開 平５−143328（ＪＰ，Ａ)
特開 平４−175930（ＪＰ，Ａ)
特開 平４−40519（ＪＰ，Ａ)
特開 昭59−79357（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/38
Claims (12)
- 【請求項１】 レジスタから読み出されたオペランドデ
ータが入力され、命令の演算がパイプライン処理により
実行され、演算結果がレジスタに書き込まれるパイプラ
イン機構を有するデータ処理装置において、 先行する命令の演算結果をレジスタに書き込む前に後続
命令のソースオペランドとして渡すバイパス手段を備え
るとともに、 命令コード中にバイパス手段からソースオペランドを受
け取ることを指定するバイパス指定フィールドを有し、 ソースオペランド選択部では、前記バイパス指定フィー
ルドの値にしたがって、レジスタからの値あるいはバイ
パス手段からの値のいずれかをパイプラインへの入力値
として選択することを特徴とするデータ処理装置。 - 【請求項２】 レジスタから読み出されたオペランドデ
ータが入力され、命令の演算がパイプライン処理により
実行され、演算結果がレジスタに書き込まれるパイプラ
イン機構を有するデータ処理装置において、 先行する命令の演算結果をレジスタに書き込む前に後続
命令のソースオペランドとして渡す複数のバイパス手段
を備えるとともに、 命令コード中にソースオペランドレジスタフィールドと
は別にソースオペランドを受け取るバイパスを指定する
フィールドを有し、 ソースオペランド選択部では、前記バイパス指定フィー
ルドの値にしたがって、レジスタあるいは複数のバイパ
スのいずれかをパイプラインへの入力値として選択する
ことを特徴とするデータ処理装置。 - 【請求項３】 レジスタから読み出されたオペランドデ
ータが入力され、命令の演算がパイプライン処理により
実行され、演算結果がレジスタに書き込まれるパイプラ
イン機構を有するデータ処理装置において、 先行する命令の演算結果をレジスタに書き込む前に後続
命令のソースオペランドとして渡す複数のバイパス手段
を備えるとともに、 前記複数のバイパス手段のそれぞれにレジスタ番号とは
重複しない番号を割り当て、命令コード中のソースオペ
ランドレジスタフィールド値をバイパスを含む番号空間
内の１つの番号を指定するものとして解釈し、 前記ソースオペランドレジスタフィールドの値にしたが
って、レジスタあるいは複数のバイパスのいずれかをパ
イプラインへの入力値として選択することを特徴とする
データ処理装置。 - 【請求項４】 複数のスロットの命令が同時に動作する
ＶＬＩＷ方式のデータ処理装置であって、各スロット毎
に、レジスタから読み出されたオペランドデータが入力
され、命令の演算がパイプライン処理により実行され、
演算結果がレジスタに書き込まれるパイプライン機構を
有するデータ処理装置において、 各スロットで計算された結果をレジスタへ書き込む前
に、同一もしくは別のスロットの後続命令のソースオペ
ランドとして渡すための複数のバイパス手段を備えると
ともに、 命令コード中にソースオペランドフィールドとは別にソ
ースオペランドを受け取るバイパスを指定するフィール
ドおよびソースオペランドを受け取るスロットを指定す
るフィールドを有し、 ソースオペランド選択部では、前記バイパス指定フィー
ルドの値およびスロット指定フィールドの値にしたがっ
て、レジスタあるいは各スロットから出力される複数の
バイパスのいずれかをパイプラインへの入力値として選
択することを特徴とするデータ処理装置。 - 【請求項５】 複数のスロットの命令が同時に動作する
ＶＬＩＷ方式のデータ処理装置であって、各スロット毎
に、レジスタから読み出されたオペランドデータが入力
され、命令の演算がパイプライン処理により実行され、
演算結果がレジスタに書き込まれるパイプライン機構を
有するデータ処理装置において、 各スロットで計算された結果をレジスタへ書き込む前
に、同一もしくは別のスロットの後続命令のソースオペ
ランドとして渡すための複数のバイパス手段を備えると
ともに、 前記複数のバイパス手段のそれぞれにレジスタ番号とは
重複しない番号を割り当て、命令コード中のソースオペ
ランドレジスタフィールド値をバイパスを含む番号空間
内の１つの番号を指定するものとして解釈し、 前記ソースオペランドレジスタフィールドの値にしたが
って、レジスタあるいは複数のバイパスのいずれかをパ
イプラインへの入力値として選択することを特徴とする
データ処理装置。 - 【請求項６】 パイプラインの乱れを検出する手段と、 ソースオペランドの読み込みを凍結する手段と、 ソースオペランドの読み込みを命令コードによって指定
されたバイパスからではなくレジスタからの入力に切り
替える手段を備え、 前記検出手段によってパイプラインの乱れが検出される
と、先行命令がレジスタ書き込みを終えるまで、前記凍
結手段によってソースオペランド読み込みを凍結し、動
作再開時には前記切り替え手段によって、ソースオペラ
ンドの読み込み元をレジスタに切り替えることを特徴と
する請求項１から請求項５のいずれかに記載のデータ処
理装置。 - 【請求項７】 パイプラインの乱れを検出する手段と、 ソースオペランドの読み込みを命令コードによって指定
されたバイパスからではなく他のバイパスに切り替える
手段を備え、 前記検出手段によってパイプラインの乱れが検出される
と、乱れの度合いに応じて、ソースオペランドの読み込
み元を前記切り替え手段によって命令コードによって指
定されたバイパス以外のバイパスに切り替えることを特
徴とする請求項２から請求項５のいずれかに記載のデー
タ処理装置。 - 【請求項８】 命令コード中のバイパス指定フィールド
は、ソースオペランドとなり得るすべてのバイパスのう
ち一部分のみを指定し、その他のバイパス選択はハード
ウェア回路により行うことを特徴とする請求項２から請
求項７のいずれかに記載のデータ処理装置。 - 【請求項９】 命令セット中のロードストア命令が計算
する実効アドレスを、バイパス経由で後続命令のソース
オペランドとして取得することを特徴とする請求項１か
ら請求項８のいずれかに記載のデータ処理装置。 - 【請求項１０】 命令セット中の分岐命令が計算するタ
ーゲットアドレスを、バイパス経由で後続命令のソース
オペランドとして取得することを特徴とする請求項１か
ら請求項８のいずれかに記載のデータ処理装置。 - 【請求項１１】 命令セット中の比較命令が比較する２
値の差分を、バイパス経由で後続命令のソースオペラン
ドとして取得することを特徴とする請求項１から請求項
８のいずれかに記載のデータ処理装置。 - 【請求項１２】 命令コード中に演算結果をレジスタに
書き込まないことを指定するフィールドを有し、 当該指定によりレジスタに結果を書き込むことなく、演
算結果をバイパス経由で後続命令のソースオペランドと
して与えることを特徴とする請求項１から請求項１１の
いずれかに記載のデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22244897A JP3449186B2 (ja) | 1997-08-19 | 1997-08-19 | パイプラインバイパス機能を有するデータ処理装置 |
| US09/044,846 US6145074A (en) | 1997-08-19 | 1998-03-20 | Selecting register or previous instruction result bypass as source operand path based on bypass specifier field in succeeding instruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22244897A JP3449186B2 (ja) | 1997-08-19 | 1997-08-19 | パイプラインバイパス機能を有するデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1165844A JPH1165844A (ja) | 1999-03-09 |
| JP3449186B2 true JP3449186B2 (ja) | 2003-09-22 |
Family
ID=16782571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22244897A Expired - Fee Related JP3449186B2 (ja) | 1997-08-19 | 1997-08-19 | パイプラインバイパス機能を有するデータ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6145074A (ja) |
| JP (1) | JP3449186B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020197725A1 (en) * | 2019-03-26 | 2020-10-01 | Intel Corporation | System, apparatus and method for adaptive interconnect routing |
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|---|---|---|---|---|
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| CA2348261C (en) * | 1999-08-30 | 2006-02-14 | Ip Flex Inc. | Program product and data processor |
| US7139899B2 (en) * | 1999-09-03 | 2006-11-21 | Cisco Technology, Inc. | Selected register decode values for pipeline stage register addressing |
| US6862677B1 (en) * | 2000-02-16 | 2005-03-01 | Koninklijke Philips Electronics N.V. | System and method for eliminating write back to register using dead field indicator |
| JP2002244846A (ja) * | 2001-02-15 | 2002-08-30 | Rooran:Kk | プロセッサとその回路ソースを記録したコンピュータ読み取り可能な記録媒体、及びプロセッサ用の処理プログラムを機械語に変換するアセンブラ |
| US7200735B2 (en) * | 2002-04-10 | 2007-04-03 | Tensilica, Inc. | High-performance hybrid processor with configurable execution units |
| JP2006522398A (ja) * | 2003-03-19 | 2006-09-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | パイプライン型命令プロセッサにおけるバイパスの使用 |
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| TWI246023B (en) * | 2003-11-26 | 2005-12-21 | Admtek Inc | Very long instruction word architecture |
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| CN101361039A (zh) | 2006-01-20 | 2009-02-04 | 松下电器产业株式会社 | 处理器 |
| US7725687B2 (en) * | 2006-06-27 | 2010-05-25 | Texas Instruments Incorporated | Register file bypass with optional results storage and separate predication register file in a VLIW processor |
| US8266411B2 (en) * | 2009-02-05 | 2012-09-11 | International Business Machines Corporation | Instruction set architecture with instruction characteristic bit indicating a result is not of architectural importance |
| CN104216681B (zh) * | 2013-05-31 | 2018-02-13 | 华为技术有限公司 | 一种cpu指令处理方法和处理器 |
| JP6422381B2 (ja) * | 2015-03-18 | 2018-11-14 | ルネサスエレクトロニクス株式会社 | プロセッサ、プログラムコード変換装置及びソフトウェア |
| US11561792B2 (en) * | 2015-06-08 | 2023-01-24 | Qualcomm Incorporated | System, apparatus, and method for a transient load instruction within a VLIW operation |
| US20200310799A1 (en) * | 2019-03-27 | 2020-10-01 | Mediatek Inc. | Compiler-Allocated Special Registers That Resolve Data Hazards With Reduced Hardware Complexity |
| CN115640047B (zh) * | 2022-09-08 | 2024-01-19 | 海光信息技术股份有限公司 | 指令操作方法及装置、电子装置及存储介质 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5555432A (en) * | 1994-08-19 | 1996-09-10 | Intel Corporation | Circuit and method for scheduling instructions by predicting future availability of resources required for execution |
| JP3745450B2 (ja) * | 1996-05-13 | 2006-02-15 | 株式会社ルネサステクノロジ | 並列処理プロセッサ |
| JP2933026B2 (ja) * | 1996-08-30 | 1999-08-09 | 日本電気株式会社 | 複数命令並列発行／実行管理装置 |
| US5872986A (en) * | 1997-09-30 | 1999-02-16 | Intel Corporation | Pre-arbitrated bypassing in a speculative execution microprocessor |
-
1997
- 1997-08-19 JP JP22244897A patent/JP3449186B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-20 US US09/044,846 patent/US6145074A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020197725A1 (en) * | 2019-03-26 | 2020-10-01 | Intel Corporation | System, apparatus and method for adaptive interconnect routing |
| US11256657B2 (en) | 2019-03-26 | 2022-02-22 | Intel Corporation | System, apparatus and method for adaptive interconnect routing |
Also Published As
| Publication number | Publication date |
|---|---|
| US6145074A (en) | 2000-11-07 |
| JPH1165844A (ja) | 1999-03-09 |
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Legal Events
| Date | Code | Title | Description |
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