JP2004102331A - 半導体装置 - Google Patents
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Abstract
【課題】量産品にデバッグ用の回路を付加しなくてもトレースを行なうことが可能な半導体装置を提供すること。
【解決手段】トレースチップ1は、データ処理を行なう回路を搭載したターゲットロジックチップ3と、ターゲットロジックチップ3が使用するデータが格納されるメモリを搭載したメモリチップ2との間の信号を監視し、ターゲットロジックチップ3の動作をトレースする。トレースチップ1は、ターゲットロジックチップ3およびメモリチップ2と別個のチップによって構成されるので、量産品にトレースチップ1を搭載しないようにすれば、量産品にデバッグ用の回路が付加されなくなり、製造コストを削減することが可能となる。
【選択図】 図1
【解決手段】トレースチップ1は、データ処理を行なう回路を搭載したターゲットロジックチップ3と、ターゲットロジックチップ3が使用するデータが格納されるメモリを搭載したメモリチップ2との間の信号を監視し、ターゲットロジックチップ3の動作をトレースする。トレースチップ1は、ターゲットロジックチップ3およびメモリチップ2と別個のチップによって構成されるので、量産品にトレースチップ1を搭載しないようにすれば、量産品にデバッグ用の回路が付加されなくなり、製造コストを削減することが可能となる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、CPU(Central Processing Unit)を搭載したシステムのデバッグに使用されるトレース機能に関し、特に、CPUを搭載したパッケージと同じパッケージ内にトレース機能を有するチップを搭載した半導体装置に関する。
【0002】
【従来の技術】
近年、パーソナルコンピュータ等の情報機器や、家電機器等においてCPUが広く使用されている。CPU自体の開発や、そのCPUを搭載した情報機器、家電機器等のシステムの開発において、CPUが実行したプログラムの流れを解析することは重要である。
【0003】
CPUを搭載したシステムのソフトウェアのデバッグにおいては、ICE(InCircuit Emulator)と呼ばれる装置が、ターゲットCPUのメモリアクセス状況、プログラム実行過程のトレース、内部レジスタ値の読出しなどを行ない、トレース情報を生成する。そして、解析用のパーソナル・コンピュータ(以下、PCと呼ぶ。)などの端末装置が、ICEによって作成されたトレース情報を処理したり、解析したりするのが一般的である。
【0004】
特に、ターゲットCPUがASIC(Application Specific Integrated Circuit)マイコンである場合には、各マイコンの仕様の差異を吸収し、共通のICEでデバッグを行なうことができるように、ターゲットCPUにデバッグ用のインタフェースを付加することが多い。
【0005】
図12は、従来のCPU搭載システムのデバッグ環境を説明するためのブロック図である。このデバッグ環境は、CPU搭載システム101と、ICE102と、解析用PC103とを含む。
【0006】
ICE102は、CPU搭載システム101から出力されるCPUコア111の内部信号を、プロセッサプローブ104を介して読出し、内部のトレースメモリに保存する。解析用PC103は、端末接続線105を介してICE102内のトレースメモリからトレース情報を受信し、トレース情報を表示画面に表示するなどして使用者にトレース情報を提示する。
【0007】
CPU搭載システム101は、ターゲットCPUチップ110と、RAM130とを含む。また、ターゲットCPUチップ110は、CPUコア111と、デバッグI/F(Interface)112と、周辺回路113とを含む。さらに、デバッグI/F112は、外部I/F121と、トレース制御部122とを含む。
【0008】
CPUコア111は、命令をフェッチして実行することによって、RAM130などに格納されるデータを読出し、そのデータに何らかの処理を行なった後再びRAM130に格納するといった処理を繰返す。
【0009】
トレース制御部122は、CPUコア111の動作を監視しており、CPUコア111の内部信号やメモリアクセス履歴などのデータを外部I/F121およびプロセッサプローブ104を介してICE102に転送する。
【0010】
【発明が解決しようとする課題】
上述した従来のデバッグ環境においては、ターゲットCPUチップ110がCPUコア111の内部信号やメモリアクセス履歴を、プロセッサプローブ104を介してICE102に転送していた。そのため、ターゲットCPUチップ110の動作周波数が高くなると、プロセッサプローブ104の浮遊容量などによってICE102がCPUコア111の内部信号をクロックサイクル毎にサンプリングしてトレースメモリに書込むことが困難になるといった問題点があった。
【0011】
また、プロセッサプローブ104の外部ピン数の制約によって、十分な量のトレース情報をICE102へ出力できず、デバッグに長時間を要することがあるといった問題点があった。
【0012】
また、ターゲットCPUチップ110内にデバッグ用インタフェースを追加する必要があるため、チップ面積の増大や、機能素子および配線の追加による歩留まりの低下を招き、チップコストが高くなるといった問題点があった。
【0013】
本発明は、上記問題点を解決するためになされたものであり、第1の目的は、量産品に搭載されるチップと同じチップを用いてトレースを行なうことが可能な半導体装置を提供することである。
【0014】
第2の目的は、量産品にデバッグ用の回路を付加しなくてもトレースを行なうことが可能な半導体装置を提供することである。
【0015】
第3の目的は、トレース対象の内部信号の周波数が高くなっても、トレース動作を行うことが可能な半導体装置を提供することである。
【0016】
第4の目的は、トレース時間を長くすることが可能な半導体装置を提供することである。
【0017】
第5の目的は、トレース情報を外部へ高速に転送することが可能な半導体装置を提供することである。
【0018】
【課題を解決するための手段】
請求項1に記載の半導体装置は、トレース対象であり、データ処理を行なう回路を搭載した第1のチップと、第1のチップが使用するデータが格納される記憶回路を搭載した第2のチップと、第1のチップと第2のチップとの間の信号を監視し、第1のチップの動作をトレースする、第1のチップおよび第2のチップと別個のチップによって構成される第3のチップとを含む。
【0019】
第3のチップは、第1のチップおよび第2のチップと別個のチップによって構成されるので、量産品に第3のチップを搭載しないようにすれば、量産品にデバッグ用の回路が付加されなくなり、製造コストを削減することが可能となる。また、第3のチップは、量産品に搭載される第1のチップおよび第2のチップを用いてトレースを行うので、量産品とほぼ同じ半導体装置を用いたトレースが可能となる。さらには、第1のチップの内部信号に付加される浮遊容量が少なくなるので、第1のチップの内部信号の周波数が高くなっても、トレース動作を行うことが可能となる。
【0020】
請求項2に記載の半導体装置は、請求項1記載の半導体装置であって、第1のチップ、第2のチップおよび第3のチップを高さ方向に実装するスタック型のマルチ・チップ・パッケージである。
【0021】
したがって、チップの実装面積を削減でき、半導体装置のコストを削減することが可能となる。
【0022】
請求項3に記載の半導体装置は、請求項1記載の半導体装置であって、第1のチップ、第2のチップおよび第3のチップを水平方向に実装するプレーン型のマルチ・チップ・パッケージである。
【0023】
したがって、ワイヤボンディングが容易となり、製造工程を簡略化することが可能となる。
【0024】
請求項4に記載の半導体装置は、請求項1〜3のいずれかに記載の半導体装置であって、第1のチップ、第2のチップおよび第3のチップの接続は、ワイヤボンディングによって行なわれる。
【0025】
したがって、チップの配置がある程度自由に行なえ、半導体装置の設計を容易にすることが可能となる。
【0026】
請求項5に記載の半導体装置は、請求項1または2記載の半導体装置であって、第1のチップ、第2のチップおよび第3のチップの接続の少なくとも一部は、フリップチップ接続によって行なわれる。
【0027】
したがって、ワイヤのループによってチップの高さが高くなることを防止することが可能となる。
【0028】
請求項6に記載の半導体装置は、請求項1〜5のいずれかに記載の半導体装置であって、第3のチップは、第1のチップと第2のチップとの間の配線に挿入されるサンプルパッドと、サンプルパッドに流れる信号を監視し、第1のチップのトレースを制御するトレース回路と、サンプルパッドに流れる信号をトレース情報として順次記憶する第1の記憶回路と、第1の記憶回路に記憶されたトレース情報を外部に出力し、外部からデータを入力して前記トレース回路に設定する外部入出力ポートとを含む。
【0029】
サンプルパッドが第1のチップと第2のチップとの間の配線に挿入されるので、第3のチップはサンプルパッドを介して第1のチップと第2のチップとの間の通信を読取ることが可能となる。
【0030】
請求項7に記載の半導体装置は、請求項6記載の半導体装置であって、トレース回路は、観測したいメモリアドレスを格納するトレースポイントレジスタと、サンプルパッドを流れるアドレス値と、トレースポイントレジスタに格納されたメモリアドレスとを比較する比較回路と、比較回路による比較結果によって、トレースの進行を制御する制御回路とを含む。
【0031】
したがって、メモリアドレスが所定のアドレス値となったときに、トレース動作を終了させることが可能となる。
【0032】
請求項8に記載の半導体装置は、請求項6記載の半導体装置であって、トレース回路は、トレースを制御するためのプログラムを記憶する第2の記憶回路と、第2の記憶回路に記憶されるプログラムに従って、サンプルパッドを流れる信号を監視してトレースを制御するマイクロコントローラとを含む。
【0033】
したがって、第2の記憶回路に記憶されるプログラムを変更するだけでトレース方法を変更でき、複雑なトレース条件を設定することが可能となる。また、第3の記憶回路に記憶されるプログラムを変更するだけで様々なデータ処理回路に対応できるので、第3のチップを汎用化することも可能となる。
【0034】
請求項9に記載の半導体装置は、請求項6記載の半導体装置であって、トレース回路は、外部からの情報によって回路の再構成が可能であり、サンプルパッドを流れる信号を監視してトレースを制御する再構成可能デバイスを含む。
【0035】
したがって、再構成可能デバイスの回路構成を変更するだけでトレース方法を変更でき、複雑なトレース条件を設定することが可能となる。また、再構成可能デバイスの回路構成を変更するだけで様々なデータ処理回路に対応できるので、第3のチップを汎用化することも可能となる。
【0036】
請求項10に記載の半導体装置は、請求項6〜9のいずれかに記載の半導体装置であって、第3のチップはさらに、第1の記憶回路に記憶されたトレース情報を外部へ高速に出力する高速I/Oを含む。
【0037】
したがって、第3のチップは、トレース情報を高速に外部へ転送することが可能となる。
【0038】
請求項11に記載の半導体装置は、請求項6〜9のいずれかに記載の半導体装置であって、第3のチップはさらに、第1の記憶回路に記憶されたトレース情報を外部へ出力するUSBインタフェースを含む。
【0039】
したがって、外部に設けられたPCなどの端末装置へトレース情報を直接転送することが可能となる。
【0040】
請求項12に記載の半導体装置は、請求項6〜9のいずれかに記載の半導体装置であって、第3のチップはさらに、第1の記憶回路に記憶されたトレース情報を外部へ出力するUSBホスト機能を含む。
【0041】
したがって、PCなどの端末装置を経由せずに、外部に設けられたハードディスクドライブなどに直接トレース情報を転送することができ、トレース時間を長くすることが可能となる。
【0042】
請求項13に記載の半導体装置は、請求項6〜9のいずれかに記載の半導体装置であって、サンプルパッドは、第1のチップと配線によって接続される第1のパッドと、第2のチップと配線によって接続される第2のパッドと、第1のパッドと第2のパッドとの間に接続されるドライバとを含む。
【0043】
したがって、サンプルパッドの浮遊容量などによって鈍った信号を補正することが可能となる。
【0044】
請求項14に記載の半導体装置は、請求項6〜9のいずれかに記載の半導体装置であって、サンプルパッドは、第1のチップと配線によって接続される第1のパッドと、第2のチップと配線によって接続される第2のパッドと、第1のパッドと第2のパッドとの間の配線に接続される終端抵抗とを含む。
【0045】
したがって、サンプルパッドにおいて発生する信号の反射を抑え、ノイズを低減することが可能となる。
【0046】
【発明の実施の形態】
(第1の実施の形態)
図1は、本発明の第1の実施の形態における半導体装置の構成を示す側面図である。本実施の形態における半導体装置は、SIP(System In Package)構成を有し、半導体装置内部にトレースチップを設けて内部でトレースを行なうものである。
【0047】
図1(a)は、トレースチップ1を挿入する前のSIP構成の半導体装置の側面図である。この半導体装置は、モールド7内に設けられたメモリチップ2と、CPUなどのデータ処理を行なうターゲットロジックチップ3と、パッケージの外部入出力ピン8を複数有するフレーム9とを含む。
【0048】
メモリチップ2、ターゲットロジックチップ3およびフレーム9上には、チップ間配線を接続するためのパッド4が設けられている。フレーム9上のパッド4と、ターゲットロジックチップ3上のパッド4とが配線5によって接続される。また、ターゲットロジックチップ3上のパッド4と、メモリチップ2上のパッド4とが配線5によって接続される。
【0049】
図1(b)は、トレースチップ1を挿入した後のSIP構成の半導体装置の側面図である。メモリチップ2とフレーム9との間に、トレースチップ1が設けられる。フレーム9上のパッド4と、ターゲットロジックチップ3上のパッド4とが配線5によって接続される。また、ターゲットロジックチップ3上のパッド4と、トレースチップ1上のサンプルパッド6とが配線5によって接続される。さらには、トレースチップ1上のサンプルパッド6と、メモリチップ2上のパッド4とが配線5によって接続される。
【0050】
図2は、本発明の第1の実施の形態におけるトレースチップ1aの概略構成を示すブロック図である。このトレースチップ1aは、サンプルパッド6と、複数のトレースポイントレジスタ21と、比較器22と、トレースバッファメモリ23と、トレースチップ制御回路24と、外部入出力ポート25とを含む。
【0051】
サンプルパッド6は、2つのパッドが接続された構成を有しており、一方のパッドが配線5によってターゲットロジックチップ3上のパッド4に接続され、他方のパッドが配線5によってメモリチップ2上のパッド4に接続される。すなわち、サンプルパッド6は、ターゲットロジックチップ3とメモリチップ2との間の配線に挿入され、配線を流れる情報を読取るためのものである。
【0052】
トレースポイントレジスタ21は、観測したいメモリアドレスを記憶するためのレジスタである。このトレースポイントレジスタ21は、外部入出力ポート25を介して外部のPCなどからアクセス可能なレジスタである。
【0053】
比較器22は、トレースポイントレジスタ21に記憶されているメモリアドレスと、サンプルパッド6を流れるアドレスとを比較し、一致した場合にトレースブレーク信号をアサートする。
【0054】
トレースバッファメモリ23は、サンプルパッド6を流れる信号の論理を、ターゲットロジックチップ3において使用されるクロックと同じクロック周波数でサンプリングし、その結果を保存する。
【0055】
トレースチップ制御回路24は、比較器22、トレースバッファメモリ23、外部入出力ポート25などを制御して、トレースチップ1aの全体的な制御を行なう。
【0056】
外部入出力ポート25は、トレースポイントレジスタ21に設定するトレースポイントなどのトレースに必要な情報を入力し、トレースメモリバッファ23の内容を外部に出力する。
【0057】
次に、1回のトレース動作の一例について説明する。トレースチップ1aは、サンプルパッド6に流れる信号を読取って、ターゲットロジックチップ3によるメモリチップ2へのデータ書込み、またはメモリチップ2からのデータ読出しを検出する。このとき、サンプルパッド6を流れる信号は、比較器22およびトレースバッファメモリ23に入力される。トレースバッファメモリ23は、サンプルパッド6を流れる信号を順次サンプリングし、トレース情報として格納する。
【0058】
比較器22は、トレースポイントレジスタ21に予め格納されているトレースポイントのアドレス値と、サンプルパッド6から読取られたアドレス値とを比較し、一致すればトレースブレーク信号をアサートする。アドレス値が一致しなければ、そのままトレースが続行される。
【0059】
トレース制御回路24は、トレースブレーク信号がアサートされるか、トレースバッファメモリ23が一杯になったときにトレースを終了させる。トレースが終了したときに、外部に設けられたPCなどの端末装置が外部入出力ポート25を介して、トレースバッファメモリ23に蓄積されたトレース情報を読出して解析を行なう。
【0060】
なお、本実施の形態の半導体装置においては、半導体装置のパッケージ内部に、上からターゲットロジックチップ3、メモリチップ2、トレースチップ1の順に配置するようにしたが、各チップを配置する順番は任意であり、必要に応じて複数のトレースチップをパッケージ内部に配置するようにしてもよい。また、図2においては、サンプルパッド6がトレースチップ1aの片側にのみ設けられているが、トレースチップ1a上のどこに配置されてもよい。
【0061】
以上説明したように、本実施の形態における半導体装置によれば、トレースチップ1aがサンプルパッド6を介してターゲットロジックチップ3と、メモリチップ2との間の通信を読取るようにしたので、ターゲットロジックチップ3やメモリチップ2を変更せずに、トレース動作を実現することが可能となった。また、量産して出荷する半導体装置に搭載されるターゲットロジックチップ3およびメモリチップ2と同じものを用いてトレースが行なえるので、量産される半導体装置とほぼ同じものでデバッグが行なえるようになった。
【0062】
また、量産される半導体装置にはトレースチップ1が搭載されないので、量産される半導体装置にデバッグ用の回路を付加する必要がなくなり、半導体装置の製造コストを削減することが可能となった。
【0063】
また、従来のデバッグ環境のように、ICEが半導体装置の内部信号を外部ピンを介して読出す場合、外部ピン数の制約によって観測可能な内部信号が制限されることになる。しかし、本実施の形態における半導体装置のように、半導体装置のパッケージ内部にトレースチップ1を設け、トレースバッファメモリ23にトレース情報を蓄積し、外部入出力ポート25を介して外部へ出力するようにすれば、外部ピン数に制約されることなく多量の内部信号をトレースすることが可能となる。
【0064】
また、従来のデバッグ環境のように、ICEがプロセッサプローブを介して外部信号線の状態を読取る場合には、外部信号線に大きな浮遊容量が発生して、トレース可能な周波数に限界が生じる。しかし、本実施の形態における半導体装置のように、トレースチップ1を半導体装置のパッケージ内部に設けることによって、浮遊容量を小さくすることができ、内部信号の周波数が高くなってもトレースを行なうことが可能となる。
【0065】
(第2の実施の形態)
図3(a)は、本発明の第2の実施の形態における半導体装置の構成を示す側面図であり、図3(b)はその上面図である。本実施の形態における半導体装置の構成は、図1(b)に示す第1の実施の形態における半導体装置の構成と比較して、トレースチップ1、ターゲットロジックチップ3およびメモリチップ2の配置が異なる点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【0066】
本発明の第1の実施の形態のように、トレースチップ1、ターゲットロジックチップ3およびメモリチップ2を重ねて実装するスタック型のMCP(Multi Chip Package)の場合、3つのチップが高さ方向に重なるため、各チップ間のワイヤのボンディング位置が非常に近くなる。そのため、上下のワイヤが接触しないようにループコントロールしたり、チップのエッジにワイヤが接触しないようにループコントロールしたりすることが困難になる。
【0067】
また、各チップの大きさが極端に異なると、超短ループと長ループとを組合せたワイヤボンドが必要になり、ワイヤボンディングが難しくなる。また、ワイヤが上下に接近しているので、モールド封入時にワイヤ変形が起こると容易にワイヤが接触してしまうため、モールド工程も難しくなる。
【0068】
本実施の形態においては、図3(a)および図3(b)に示すように、トレースチップ1、ターゲットロジックチップ3およびメモリチップ2を横に配置するプレーン型のMCPを用いているため、各チップ間を接続するワイヤが重ならず、チップも同一平面上に配置されるため、チップエッジとワイヤとの接触も起こりにくく、アッセンブリが容易になる。
【0069】
なお、図3(a)および図3(b)においては、サンプルパッド6がトレースチップ1の中央に配置されているが、サンプルパッド6はチップ1上のどこに配置されてもよい。
【0070】
(第3の実施の形態)
図4は、本発明の第3の実施の形態における半導体装置の構成を示す側面図である。本実施の形態における半導体装置は、フリップチップ接続構成のSIPである。図4(a)は、トレースチップ1を挿入する前のフリップチップ接続構成の半導体装置の側面図である。
【0071】
この半導体装置は、モールド7内に設けられるCPUなどのデータ処理を行なうターゲットロジックチップ3と、パッケージの外部入出力ピン8を複数有するフレーム9と、フリップチップ接続用のメモリチップ11とを含む。ターゲットロジックチップ3のパッド4と、メモリチップ11のパッド4とがはんだボール10によって接続される。
【0072】
図4(b)は、トレースチップ1を挿入した後のフリップチップ接続構成の半導体装置の側面図である。メモリチップ11とターゲットロジックチップ3との間に、トレースチップ1とフレーム9’とが挿入される。ターゲットロジックチップ3上のパッド4と、フレーム9’とがはんだボールでフリップ接続される。また、トレースチップ1上のサンプルパッド6の一方のパッドと、メモリチップ11上のパッド4とがはんだボールでフリップ接続される。また、トレースチップ1上のサンプルパッド6の他方のパッドと、フレーム9’上のパッド4とがワイヤで配線される。
【0073】
フリップチップ接続においては、チップのボンディングパッド上に予めハンダバンプや金バンプを形成し、チップを裏返した状態でバンプと対応するチップ上のパッドとの位置合わせをした後、熱によるハンダリフローや、加圧した状態での超音波振動によって接続が行なわれる。このようにして、フリップチップ接続のSIPにおいても、第1の実施の形態と同様に、ターゲットロジックチップ3のトレースを行なうことが可能となる。
【0074】
また、フリップチップ接続においては、ワイヤによるワイヤボンディングを行なわないので、ワイヤでの配線遅延が少なくなり、ターゲットロジックチップ3の高速動作が可能となる。また、ワイヤボンディングを用いた場合、ワイヤのループの高さがパッケージの高さを決める要因になっていたが、フリップチップ構成にすることによってループの必要がなくなるため、パッケージの高さを低くすることが可能となる。
【0075】
なお、本実施の形態においては、ターゲットロジックチップ3の上にメモリチップ11を配置する構成としたが、これらのチップの位置が入替わってもよい。
【0076】
(第4の実施の形態)
図5は、本発明の第4の実施の形態における半導体装置に設けられるトレースチップの概略構成を示すブロック図である。このトレースチップ1bは、サンプルパッド6と、トレースバッファメモリ23と、外部入出力ポート25と、マイクロコントローラ31と、フラッシュメモリ32とを含む。なお、図2に示す第1の実施の形態におけるトレースチップ1aと同じ構成および機能を有する部分については、同一の参照符号を付すものとする。
【0077】
第1の実施の形態のトレースチップ1aにおいては、比較器22がサンプルパッド6から読取ったメモリアクセス情報と、トレースポイントレジスタ21に格納されたアドレスとを比較して、トレースの開始、継続および中断を判断した。
【0078】
第4の実施の形態のトレースチップ1bにおいては、フラッシュメモリ31にトレースの実行、停止などを判断するためのプログラムを予め格納しておき、マイクロコントローラ31がフラッシュメモリ32に格納されたプログラムに従ってトレースの制御を行なうものである。なお、外部に設けられたPCなどの端末装置が、外部入出力ポート25を介してフラッシュメモリ32にプログラムなどの情報を格納することが可能である。
【0079】
トレースが開始されると、マイクロコントローラ31は、フラッシュメモリ32に格納されたプログラムに従って、サンプルパッド6から読取ったメモリアクセス情報の監視を開始する。メモリアクセスが、特定の番地へのアクセス、メモリへの所定データの書込み、メモリからの所定データの読出しなどの一定の条件を満たす場合に、マイクロコントローラ31はトレースブレーク信号をアサートして、トレースを終了させる。
【0080】
以上説明したように、本実施の形態における半導体装置によれば、マイクロコントローラ31がフラッシュメモリ32に格納されたプログラムに従って、トレースの制御を行なうようにしたので、第1の実施の形態において説明した効果に加えて、フラッシュメモリ32に格納されるプログラムを変更することによって、トレース方法を容易に変更することが可能となった。
【0081】
また、プログラムを変更することによって、メモリアクセスの順序に依存するような複雑なトレース条件を設定することも可能となった。さらには、プログラムを変更することによって各種ターゲットロジックチップやメモリチップに対応することができるので、トレースチップを汎用化することも可能となった。
【0082】
(第5の実施の形態)
図6は、本発明の第5の実施の形態における半導体装置に設けられるトレースチップの概略構成を示すブロック図である。このトレースチップ1cは、サンプルパッド6と、トレースバッファメモリ23と、外部入出力ポート25と、再構成可能デバイス41とを含む。なお、図2に示す第1の実施の形態におけるトレースチップ1aと同じ構成および機能を有する部分については、同一の参照符号を付すものとする。
【0083】
第1の実施の形態のトレースチップ1aにおいては、比較器22がサンプルパッド6から読取ったメモリアクセス情報と、トレースポイントレジスタ21に格納されたアドレスとを比較して、トレースの開始、継続および中断を判断した。
【0084】
第5の実施の形態のトレースチップ1cにおいては、PLD(Programmable Logic Device)、FPGA(Field Programmable Gate Array)などの再構成可能デバイス41がサンプルパッド6からメモリアクセス情報を読取り、メモリアクセス情報が一定の条件を満たす場合に、トレースブレーク信号をアサートしてトレースを終了させる。なお、外部に設けられたPCなどの端末装置が、外部入出力ポート25を介して再構成可能デバイス41に回路情報を設定して、シーケンサなどのトレース回路を構築することが可能である。
【0085】
以上説明したように、本実施の形態における半導体装置によれば、再構成可能デバイス41がトレースの制御を行なうようにしたので、第1の実施の形態において説明した効果に加えて、再構成可能デバイス41の回路構成を変更することによって、トレース方法を容易に変更することが可能となった。
【0086】
また、回路構成を変更することによって、ターゲットロジックチップ3の内部状態に依存するような複雑なトレース条件を設定することも可能となった。また、回路構成を変更することによって各種ターゲットロジックチップやメモリチップに対応することができるので、トレースチップを汎用化することも可能となった。さらには、再構成可能デバイス41によってシーケンサなどのハードウェアをトレースチップ1c上に構成することができるので、トレースを高速に行なうことが可能となった。
【0087】
(第6の実施の形態)
図7は、本発明の第6の実施の形態における半導体装置およびそれに接続される外部メモリの概略構成を示すブロック図である。第1〜第5の実施の形態においては、一旦トレースを終了した後に、外部に設けられたPCなどの端末装置が外部入出力ポート25を介してトレースバッファメモリ23に蓄積されたトレース情報を読出すものであった。すなわち、トレースバッファメモリ23に蓄積できるトレース情報量には限界があるため、トレースバッファメモリ23が一杯になると、PCなどの端末装置がトレース情報を読出すために一旦トレースを終了させる必要があった。
【0088】
本発明の第6の実施の形態の半導体装置においては、外部入出力ポート25にUSB(Universal Serial Bus)2.0、IEEE(the Institute of Electrical and Electronics Engineers, Inc)1394などの高速I/Oを付加し、トレース動作中に高速I/Oを用いてトレース情報を外部メモリ51に高速に転送するものである。
【0089】
高速I/Oは、トレース速度と同等以上の速度を有するものであればよい。また、外部メモリ51は、半導体装置の外部に設けられ、たとえばDRAM(Dynamic Random Access Memory)など、高速I/Oの転送速度に見合ったものであればよい。
【0090】
以上説明したように、本実施の形態における半導体装置においては、外部入出力ポート25に高速I/Oを付加し、トレースバッファメモリ23をFIFO(First In First Out)として使用するようにしたので、トレース動作と並行してトレース情報を外部へ出力することができ、トレース時間を大幅に長くすることが可能となった。
【0091】
(第7の実施の形態)
図8は、本発明の第7の実施の形態における半導体装置およびそれに接続される解析用PCの概略構成を示すブロック図である。本実施の形態の半導体装置においては、トレースチップにUSBインタフェースを付加し、外部に設けられたPC62がUSB61を用いて、半導体装置からトレース情報を直接読出すことができるようにしたものである。
【0092】
トレースチップ1にUSBインタフェースを組込むことによって、従来必要であったデータ読出し用のICEを接続する必要がなくなる。また、半導体装置にUSBインタフェース用のI/Oピンを設けるだけでトレース情報をPC62に送信することができるので、ICEを接続する場合と比較してI/Oピン数を削減することが可能となる。
【0093】
また、トレースチップ1上のトレースバッファメモリ23をFIFOバッファとして利用することにより、USBインタフェースがトレース情報をPC62に転送することができる。さらには、トレース情報の保存先としてPC62のHDD(Hard Disk Drive)を使用することにより、トレース時間を大幅に長くすることが可能となる。
【0094】
なお、本実施の形態においては、トレースチップ1とPC62との接続をUSBによって行なっているが、Bluetoothなど、トレースチップ1とPC62とを接続できるものであれば、どのようなインタフェースであってもよい。
【0095】
(第8の実施の形態)
図9は、本発明の第8の実施の形態における半導体装置およびそれに接続されるHDDの概略構成を示すブロック図である。本実施の形態の半導体装置においては、トレースチップにUSBホスト機能71を付加し、USBホスト機能71が外部に設けられたHDD72に直接トレース情報を転送することができるようにしたものである。
【0096】
実施の形態7においては、PC62がUSBインタフェースを介してトレース情報を読出していた。しかし、PC62がトレース情報の転送に介在すると、データ転送速度が遅くなる。本発明の第8の実施の形態においては、トレースチップ1fにUSBホスト機能71を付加し、外部に設けられたHDD72に直接トレース情報を転送するものである。
【0097】
USBホスト機能71の制御は、図5に示すマイクロコントローラ31、図6に示す再構成可能デバイス41などによって行なわれる。このように、トレースチップ1fにUSBホスト機能71を付加し、USBホスト機能71がトレースバッファメモリ23に蓄積されたトレース情報を直接HDD72に転送することによって、実施の形態1において説明した効果に加えて、トレース情報のデータ転送速度を向上させることが可能となる。
【0098】
(第9の実施の形態)
図10は、本発明の第9の実施の形態におけるトレースチップの概略構成を示すブロック図である。本実施の形態におけるトレースチップ1gは、図2、図5または図6に示すトレースチップと比較して、サンプルパッドの構成が異なる点が異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態においては、トレース回路、トレースバッファメモリ、外部入出力ポートおよびトレースチップ制御回路をまとめて回路81と呼ぶことにし、サンプルパッドの参照符号を6’として説明する。
【0099】
本実施の形態におけるトレースチップ1gは、サンプルパッド6’と、回路81とを含む。サンプルパッド6’は、2つのパッドが中継用のドライバ82を介して接続される構成を有する。ターゲットロジックチップ3が接続される側のパッド(ドライバ82の入力端子側)に回路81に含まれる各回路の端子が接続される。ドライバ82は、ターゲットロジックチップ3からメモリチップ2または11に伝送される信号、またはメモリチップ2または11からターゲットロジックチップ3に伝送される信号を増幅する。
【0100】
このように構成することによって、サンプルパッド6’の浮遊容量などの影響で鈍った観測信号を補正することができるようになり、ターゲットロジックチップ3とメモリチップ2または11との間の信号伝送に与える悪影響を削減することが可能となる。
【0101】
(第10の実施の形態)
図11は、本発明の第10の実施の形態におけるトレースチップの概略構成を示すブロック図である。本実施の形態におけるトレースチップ1hは、図2、図5または図6に示すトレースチップと比較して、サンプルパッドの構成が異なる点が異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態においては、トレース回路、トレースバッファメモリ、外部入出力ポートおよびトレースチップ制御回路をまとめて回路81と呼ぶことにし、サンプルパッドの参照符号を6”として説明する。
【0102】
本実施の形態におけるトレースチップ1hは、サンプルパッド6”と、回路81とを含む。サンプルパッド6”は、2つのパッドを接続する配線に終端抵抗83を接続した構成を有する。終端抵抗83の他方の端子は、回路81に含まれる各回路の端子に接続される。
【0103】
このように構成することによって、高速動作時にサンプルパッド6”において発生する信号の反射を抑え、ノイズを低減することが可能となる。
【0104】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0105】
【発明の効果】
請求項1に記載の半導体装置によれば、第3のチップが、第1のチップおよび第2のチップと別個のチップによって構成されるので、量産品に第3のチップを搭載しないようにすれば、量産品にデバッグ用の回路が付加されなくなり、製造コストを削減することが可能となった。また、第3のチップは、量産品に搭載される第1のチップおよび第2のチップを用いてトレースを行うので、量産品とほぼ同じ半導体装置を用いたトレースが可能となった。さらには、第1のチップの内部信号に付加される浮遊容量が少なくなるので、第1のチップの内部信号の周波数が高くなっても、トレース動作を行うことが可能となった。
【0106】
請求項2に記載の半導体装置によれば、チップの実装面積を削減でき、半導体装置のコストを削減することが可能となった。
【0107】
請求項3に記載の半導体装置によれば、ワイヤボンディングが容易となり、製造工程を簡略化することが可能となった。
【0108】
請求項4に記載の半導体装置によれば、チップの配置がある程度自由に行なえ、半導体装置の設計を容易にすることが可能となった。
【0109】
請求項5に記載の半導体装置によれば、ワイヤのループによってチップの高さが高くなることを防止することが可能となった。
【0110】
請求項6に記載の半導体装置によれば、サンプルパッドが第1のチップと第2のチップとの間の配線に挿入されるので、第3のチップはサンプルパッドを介して第1のチップと第2のチップとの間の通信を読取ることが可能となった。
【0111】
請求項7に記載の半導体装置によれば、メモリアドレスが所定のアドレス値となったときに、トレース動作を終了させることが可能となった。
【0112】
請求項8に記載の半導体装置によれば、第2の記憶回路に記憶されるプログラムを変更するだけでトレース方法を変更でき、複雑なトレース条件を設定することが可能となった。また、第3の記憶回路に記憶されるプログラムを変更するだけで様々なデータ処理回路に対応できるので、第3のチップを汎用化することも可能となった。
【0113】
請求項9に記載の半導体装置によれば、再構成可能デバイスの回路構成を変更するだけでトレース方法を変更でき、複雑なトレース条件を設定することが可能となった。また、再構成可能デバイスの回路構成を変更するだけで様々なデータ処理回路に対応できるので、第3のチップを汎用化することも可能となった。
【0114】
請求項10に記載の半導体装置によれば、第3のチップがトレース情報を高速に外部へ転送することが可能となった。
【0115】
請求項11に記載の半導体装置によれば、外部に設けられたPCなどの端末装置へトレース情報を直接転送することが可能となった。
【0116】
請求項12に記載の半導体装置によれば、PCなどの端末装置を経由せずに、外部に設けられたハードディスクドライブなどに直接トレース情報を転送することができ、トレース時間を長くすることが可能となった。
【0117】
請求項13に記載の半導体装置によれば、サンプルパッドの浮遊容量などによって鈍った信号を補正することが可能となった。
【0118】
請求項14に記載の半導体装置によれば、サンプルパッドにおいて発生する信号の反射を抑え、ノイズを低減することが可能となった。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態における半導体装置の構成を示す側面図である。
【図2】本発明の第1の実施の形態におけるトレースチップ1aの概略構成を示すブロック図である。
【図3】本発明の第2の実施の形態における半導体装置の構成を示す図である。
【図4】本発明の第3の実施の形態における半導体装置の構成を示す側面図である。
【図5】本発明の第4の実施の形態における半導体装置に設けられるトレースチップの概略構成を示すブロック図である。
【図6】本発明の第5の実施の形態における半導体装置に設けられるトレースチップの概略構成を示すブロック図である。
【図7】本発明の第6の実施の形態における半導体装置およびそれに接続される外部メモリの概略構成を示すブロック図である。
【図8】本発明の第7の実施の形態における半導体装置およびそれに接続される解析用PCの概略構成を示すブロック図である。
【図9】本発明の第8の実施の形態における半導体装置およびそれに接続されるHDDの概略構成を示すブロック図である。
【図10】本発明の第9の実施の形態における半導体装置に設けられるトレースチップの概略構成を示すブロック図である。
【図11】本発明の第10の実施の形態における半導体装置に設けられるトレースチップの概略構成を示すブロック図である。
【図12】従来のCPU搭載システムのデバッグ環境を説明するためのブロック図である。
【符号の説明】
1,1a〜1h トレースチップ、2,11 メモリチップ、3 ターゲットロジックチップ、4 パッド、5 配線、6,6’,6” サンプルパッド、7モールド、8 外部入出力ピン、9,9’ フレーム、10 はんだボール、21 トレースポイントレジスタ、22 比較器、23 トレースバッファメモリ、24 トレース制御回路、25 外部入出力ポート、31 マイクロコントローラ、32 フラッシュメモリ、41 再構成可能デバイス、51 外部メモリ、61 USB、62,103 解析用PC、71 USBホスト機能、72HDD、81 回路、82 ドライバ、83 終端抵抗、101 CPU搭載システム、102 ICE、104 プロセッサプローブ、105 端末接続線、110 ターゲットCPUチップ、111 CPUコア、112 デバッグI/F、113 周辺回路、121 外部I/F、122 トレース制御部、130 RAM。
【発明の属する技術分野】
本発明は、CPU(Central Processing Unit)を搭載したシステムのデバッグに使用されるトレース機能に関し、特に、CPUを搭載したパッケージと同じパッケージ内にトレース機能を有するチップを搭載した半導体装置に関する。
【0002】
【従来の技術】
近年、パーソナルコンピュータ等の情報機器や、家電機器等においてCPUが広く使用されている。CPU自体の開発や、そのCPUを搭載した情報機器、家電機器等のシステムの開発において、CPUが実行したプログラムの流れを解析することは重要である。
【0003】
CPUを搭載したシステムのソフトウェアのデバッグにおいては、ICE(InCircuit Emulator)と呼ばれる装置が、ターゲットCPUのメモリアクセス状況、プログラム実行過程のトレース、内部レジスタ値の読出しなどを行ない、トレース情報を生成する。そして、解析用のパーソナル・コンピュータ(以下、PCと呼ぶ。)などの端末装置が、ICEによって作成されたトレース情報を処理したり、解析したりするのが一般的である。
【0004】
特に、ターゲットCPUがASIC(Application Specific Integrated Circuit)マイコンである場合には、各マイコンの仕様の差異を吸収し、共通のICEでデバッグを行なうことができるように、ターゲットCPUにデバッグ用のインタフェースを付加することが多い。
【0005】
図12は、従来のCPU搭載システムのデバッグ環境を説明するためのブロック図である。このデバッグ環境は、CPU搭載システム101と、ICE102と、解析用PC103とを含む。
【0006】
ICE102は、CPU搭載システム101から出力されるCPUコア111の内部信号を、プロセッサプローブ104を介して読出し、内部のトレースメモリに保存する。解析用PC103は、端末接続線105を介してICE102内のトレースメモリからトレース情報を受信し、トレース情報を表示画面に表示するなどして使用者にトレース情報を提示する。
【0007】
CPU搭載システム101は、ターゲットCPUチップ110と、RAM130とを含む。また、ターゲットCPUチップ110は、CPUコア111と、デバッグI/F(Interface)112と、周辺回路113とを含む。さらに、デバッグI/F112は、外部I/F121と、トレース制御部122とを含む。
【0008】
CPUコア111は、命令をフェッチして実行することによって、RAM130などに格納されるデータを読出し、そのデータに何らかの処理を行なった後再びRAM130に格納するといった処理を繰返す。
【0009】
トレース制御部122は、CPUコア111の動作を監視しており、CPUコア111の内部信号やメモリアクセス履歴などのデータを外部I/F121およびプロセッサプローブ104を介してICE102に転送する。
【0010】
【発明が解決しようとする課題】
上述した従来のデバッグ環境においては、ターゲットCPUチップ110がCPUコア111の内部信号やメモリアクセス履歴を、プロセッサプローブ104を介してICE102に転送していた。そのため、ターゲットCPUチップ110の動作周波数が高くなると、プロセッサプローブ104の浮遊容量などによってICE102がCPUコア111の内部信号をクロックサイクル毎にサンプリングしてトレースメモリに書込むことが困難になるといった問題点があった。
【0011】
また、プロセッサプローブ104の外部ピン数の制約によって、十分な量のトレース情報をICE102へ出力できず、デバッグに長時間を要することがあるといった問題点があった。
【0012】
また、ターゲットCPUチップ110内にデバッグ用インタフェースを追加する必要があるため、チップ面積の増大や、機能素子および配線の追加による歩留まりの低下を招き、チップコストが高くなるといった問題点があった。
【0013】
本発明は、上記問題点を解決するためになされたものであり、第1の目的は、量産品に搭載されるチップと同じチップを用いてトレースを行なうことが可能な半導体装置を提供することである。
【0014】
第2の目的は、量産品にデバッグ用の回路を付加しなくてもトレースを行なうことが可能な半導体装置を提供することである。
【0015】
第3の目的は、トレース対象の内部信号の周波数が高くなっても、トレース動作を行うことが可能な半導体装置を提供することである。
【0016】
第4の目的は、トレース時間を長くすることが可能な半導体装置を提供することである。
【0017】
第5の目的は、トレース情報を外部へ高速に転送することが可能な半導体装置を提供することである。
【0018】
【課題を解決するための手段】
請求項1に記載の半導体装置は、トレース対象であり、データ処理を行なう回路を搭載した第1のチップと、第1のチップが使用するデータが格納される記憶回路を搭載した第2のチップと、第1のチップと第2のチップとの間の信号を監視し、第1のチップの動作をトレースする、第1のチップおよび第2のチップと別個のチップによって構成される第3のチップとを含む。
【0019】
第3のチップは、第1のチップおよび第2のチップと別個のチップによって構成されるので、量産品に第3のチップを搭載しないようにすれば、量産品にデバッグ用の回路が付加されなくなり、製造コストを削減することが可能となる。また、第3のチップは、量産品に搭載される第1のチップおよび第2のチップを用いてトレースを行うので、量産品とほぼ同じ半導体装置を用いたトレースが可能となる。さらには、第1のチップの内部信号に付加される浮遊容量が少なくなるので、第1のチップの内部信号の周波数が高くなっても、トレース動作を行うことが可能となる。
【0020】
請求項2に記載の半導体装置は、請求項1記載の半導体装置であって、第1のチップ、第2のチップおよび第3のチップを高さ方向に実装するスタック型のマルチ・チップ・パッケージである。
【0021】
したがって、チップの実装面積を削減でき、半導体装置のコストを削減することが可能となる。
【0022】
請求項3に記載の半導体装置は、請求項1記載の半導体装置であって、第1のチップ、第2のチップおよび第3のチップを水平方向に実装するプレーン型のマルチ・チップ・パッケージである。
【0023】
したがって、ワイヤボンディングが容易となり、製造工程を簡略化することが可能となる。
【0024】
請求項4に記載の半導体装置は、請求項1〜3のいずれかに記載の半導体装置であって、第1のチップ、第2のチップおよび第3のチップの接続は、ワイヤボンディングによって行なわれる。
【0025】
したがって、チップの配置がある程度自由に行なえ、半導体装置の設計を容易にすることが可能となる。
【0026】
請求項5に記載の半導体装置は、請求項1または2記載の半導体装置であって、第1のチップ、第2のチップおよび第3のチップの接続の少なくとも一部は、フリップチップ接続によって行なわれる。
【0027】
したがって、ワイヤのループによってチップの高さが高くなることを防止することが可能となる。
【0028】
請求項6に記載の半導体装置は、請求項1〜5のいずれかに記載の半導体装置であって、第3のチップは、第1のチップと第2のチップとの間の配線に挿入されるサンプルパッドと、サンプルパッドに流れる信号を監視し、第1のチップのトレースを制御するトレース回路と、サンプルパッドに流れる信号をトレース情報として順次記憶する第1の記憶回路と、第1の記憶回路に記憶されたトレース情報を外部に出力し、外部からデータを入力して前記トレース回路に設定する外部入出力ポートとを含む。
【0029】
サンプルパッドが第1のチップと第2のチップとの間の配線に挿入されるので、第3のチップはサンプルパッドを介して第1のチップと第2のチップとの間の通信を読取ることが可能となる。
【0030】
請求項7に記載の半導体装置は、請求項6記載の半導体装置であって、トレース回路は、観測したいメモリアドレスを格納するトレースポイントレジスタと、サンプルパッドを流れるアドレス値と、トレースポイントレジスタに格納されたメモリアドレスとを比較する比較回路と、比較回路による比較結果によって、トレースの進行を制御する制御回路とを含む。
【0031】
したがって、メモリアドレスが所定のアドレス値となったときに、トレース動作を終了させることが可能となる。
【0032】
請求項8に記載の半導体装置は、請求項6記載の半導体装置であって、トレース回路は、トレースを制御するためのプログラムを記憶する第2の記憶回路と、第2の記憶回路に記憶されるプログラムに従って、サンプルパッドを流れる信号を監視してトレースを制御するマイクロコントローラとを含む。
【0033】
したがって、第2の記憶回路に記憶されるプログラムを変更するだけでトレース方法を変更でき、複雑なトレース条件を設定することが可能となる。また、第3の記憶回路に記憶されるプログラムを変更するだけで様々なデータ処理回路に対応できるので、第3のチップを汎用化することも可能となる。
【0034】
請求項9に記載の半導体装置は、請求項6記載の半導体装置であって、トレース回路は、外部からの情報によって回路の再構成が可能であり、サンプルパッドを流れる信号を監視してトレースを制御する再構成可能デバイスを含む。
【0035】
したがって、再構成可能デバイスの回路構成を変更するだけでトレース方法を変更でき、複雑なトレース条件を設定することが可能となる。また、再構成可能デバイスの回路構成を変更するだけで様々なデータ処理回路に対応できるので、第3のチップを汎用化することも可能となる。
【0036】
請求項10に記載の半導体装置は、請求項6〜9のいずれかに記載の半導体装置であって、第3のチップはさらに、第1の記憶回路に記憶されたトレース情報を外部へ高速に出力する高速I/Oを含む。
【0037】
したがって、第3のチップは、トレース情報を高速に外部へ転送することが可能となる。
【0038】
請求項11に記載の半導体装置は、請求項6〜9のいずれかに記載の半導体装置であって、第3のチップはさらに、第1の記憶回路に記憶されたトレース情報を外部へ出力するUSBインタフェースを含む。
【0039】
したがって、外部に設けられたPCなどの端末装置へトレース情報を直接転送することが可能となる。
【0040】
請求項12に記載の半導体装置は、請求項6〜9のいずれかに記載の半導体装置であって、第3のチップはさらに、第1の記憶回路に記憶されたトレース情報を外部へ出力するUSBホスト機能を含む。
【0041】
したがって、PCなどの端末装置を経由せずに、外部に設けられたハードディスクドライブなどに直接トレース情報を転送することができ、トレース時間を長くすることが可能となる。
【0042】
請求項13に記載の半導体装置は、請求項6〜9のいずれかに記載の半導体装置であって、サンプルパッドは、第1のチップと配線によって接続される第1のパッドと、第2のチップと配線によって接続される第2のパッドと、第1のパッドと第2のパッドとの間に接続されるドライバとを含む。
【0043】
したがって、サンプルパッドの浮遊容量などによって鈍った信号を補正することが可能となる。
【0044】
請求項14に記載の半導体装置は、請求項6〜9のいずれかに記載の半導体装置であって、サンプルパッドは、第1のチップと配線によって接続される第1のパッドと、第2のチップと配線によって接続される第2のパッドと、第1のパッドと第2のパッドとの間の配線に接続される終端抵抗とを含む。
【0045】
したがって、サンプルパッドにおいて発生する信号の反射を抑え、ノイズを低減することが可能となる。
【0046】
【発明の実施の形態】
(第1の実施の形態)
図1は、本発明の第1の実施の形態における半導体装置の構成を示す側面図である。本実施の形態における半導体装置は、SIP(System In Package)構成を有し、半導体装置内部にトレースチップを設けて内部でトレースを行なうものである。
【0047】
図1(a)は、トレースチップ1を挿入する前のSIP構成の半導体装置の側面図である。この半導体装置は、モールド7内に設けられたメモリチップ2と、CPUなどのデータ処理を行なうターゲットロジックチップ3と、パッケージの外部入出力ピン8を複数有するフレーム9とを含む。
【0048】
メモリチップ2、ターゲットロジックチップ3およびフレーム9上には、チップ間配線を接続するためのパッド4が設けられている。フレーム9上のパッド4と、ターゲットロジックチップ3上のパッド4とが配線5によって接続される。また、ターゲットロジックチップ3上のパッド4と、メモリチップ2上のパッド4とが配線5によって接続される。
【0049】
図1(b)は、トレースチップ1を挿入した後のSIP構成の半導体装置の側面図である。メモリチップ2とフレーム9との間に、トレースチップ1が設けられる。フレーム9上のパッド4と、ターゲットロジックチップ3上のパッド4とが配線5によって接続される。また、ターゲットロジックチップ3上のパッド4と、トレースチップ1上のサンプルパッド6とが配線5によって接続される。さらには、トレースチップ1上のサンプルパッド6と、メモリチップ2上のパッド4とが配線5によって接続される。
【0050】
図2は、本発明の第1の実施の形態におけるトレースチップ1aの概略構成を示すブロック図である。このトレースチップ1aは、サンプルパッド6と、複数のトレースポイントレジスタ21と、比較器22と、トレースバッファメモリ23と、トレースチップ制御回路24と、外部入出力ポート25とを含む。
【0051】
サンプルパッド6は、2つのパッドが接続された構成を有しており、一方のパッドが配線5によってターゲットロジックチップ3上のパッド4に接続され、他方のパッドが配線5によってメモリチップ2上のパッド4に接続される。すなわち、サンプルパッド6は、ターゲットロジックチップ3とメモリチップ2との間の配線に挿入され、配線を流れる情報を読取るためのものである。
【0052】
トレースポイントレジスタ21は、観測したいメモリアドレスを記憶するためのレジスタである。このトレースポイントレジスタ21は、外部入出力ポート25を介して外部のPCなどからアクセス可能なレジスタである。
【0053】
比較器22は、トレースポイントレジスタ21に記憶されているメモリアドレスと、サンプルパッド6を流れるアドレスとを比較し、一致した場合にトレースブレーク信号をアサートする。
【0054】
トレースバッファメモリ23は、サンプルパッド6を流れる信号の論理を、ターゲットロジックチップ3において使用されるクロックと同じクロック周波数でサンプリングし、その結果を保存する。
【0055】
トレースチップ制御回路24は、比較器22、トレースバッファメモリ23、外部入出力ポート25などを制御して、トレースチップ1aの全体的な制御を行なう。
【0056】
外部入出力ポート25は、トレースポイントレジスタ21に設定するトレースポイントなどのトレースに必要な情報を入力し、トレースメモリバッファ23の内容を外部に出力する。
【0057】
次に、1回のトレース動作の一例について説明する。トレースチップ1aは、サンプルパッド6に流れる信号を読取って、ターゲットロジックチップ3によるメモリチップ2へのデータ書込み、またはメモリチップ2からのデータ読出しを検出する。このとき、サンプルパッド6を流れる信号は、比較器22およびトレースバッファメモリ23に入力される。トレースバッファメモリ23は、サンプルパッド6を流れる信号を順次サンプリングし、トレース情報として格納する。
【0058】
比較器22は、トレースポイントレジスタ21に予め格納されているトレースポイントのアドレス値と、サンプルパッド6から読取られたアドレス値とを比較し、一致すればトレースブレーク信号をアサートする。アドレス値が一致しなければ、そのままトレースが続行される。
【0059】
トレース制御回路24は、トレースブレーク信号がアサートされるか、トレースバッファメモリ23が一杯になったときにトレースを終了させる。トレースが終了したときに、外部に設けられたPCなどの端末装置が外部入出力ポート25を介して、トレースバッファメモリ23に蓄積されたトレース情報を読出して解析を行なう。
【0060】
なお、本実施の形態の半導体装置においては、半導体装置のパッケージ内部に、上からターゲットロジックチップ3、メモリチップ2、トレースチップ1の順に配置するようにしたが、各チップを配置する順番は任意であり、必要に応じて複数のトレースチップをパッケージ内部に配置するようにしてもよい。また、図2においては、サンプルパッド6がトレースチップ1aの片側にのみ設けられているが、トレースチップ1a上のどこに配置されてもよい。
【0061】
以上説明したように、本実施の形態における半導体装置によれば、トレースチップ1aがサンプルパッド6を介してターゲットロジックチップ3と、メモリチップ2との間の通信を読取るようにしたので、ターゲットロジックチップ3やメモリチップ2を変更せずに、トレース動作を実現することが可能となった。また、量産して出荷する半導体装置に搭載されるターゲットロジックチップ3およびメモリチップ2と同じものを用いてトレースが行なえるので、量産される半導体装置とほぼ同じものでデバッグが行なえるようになった。
【0062】
また、量産される半導体装置にはトレースチップ1が搭載されないので、量産される半導体装置にデバッグ用の回路を付加する必要がなくなり、半導体装置の製造コストを削減することが可能となった。
【0063】
また、従来のデバッグ環境のように、ICEが半導体装置の内部信号を外部ピンを介して読出す場合、外部ピン数の制約によって観測可能な内部信号が制限されることになる。しかし、本実施の形態における半導体装置のように、半導体装置のパッケージ内部にトレースチップ1を設け、トレースバッファメモリ23にトレース情報を蓄積し、外部入出力ポート25を介して外部へ出力するようにすれば、外部ピン数に制約されることなく多量の内部信号をトレースすることが可能となる。
【0064】
また、従来のデバッグ環境のように、ICEがプロセッサプローブを介して外部信号線の状態を読取る場合には、外部信号線に大きな浮遊容量が発生して、トレース可能な周波数に限界が生じる。しかし、本実施の形態における半導体装置のように、トレースチップ1を半導体装置のパッケージ内部に設けることによって、浮遊容量を小さくすることができ、内部信号の周波数が高くなってもトレースを行なうことが可能となる。
【0065】
(第2の実施の形態)
図3(a)は、本発明の第2の実施の形態における半導体装置の構成を示す側面図であり、図3(b)はその上面図である。本実施の形態における半導体装置の構成は、図1(b)に示す第1の実施の形態における半導体装置の構成と比較して、トレースチップ1、ターゲットロジックチップ3およびメモリチップ2の配置が異なる点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【0066】
本発明の第1の実施の形態のように、トレースチップ1、ターゲットロジックチップ3およびメモリチップ2を重ねて実装するスタック型のMCP(Multi Chip Package)の場合、3つのチップが高さ方向に重なるため、各チップ間のワイヤのボンディング位置が非常に近くなる。そのため、上下のワイヤが接触しないようにループコントロールしたり、チップのエッジにワイヤが接触しないようにループコントロールしたりすることが困難になる。
【0067】
また、各チップの大きさが極端に異なると、超短ループと長ループとを組合せたワイヤボンドが必要になり、ワイヤボンディングが難しくなる。また、ワイヤが上下に接近しているので、モールド封入時にワイヤ変形が起こると容易にワイヤが接触してしまうため、モールド工程も難しくなる。
【0068】
本実施の形態においては、図3(a)および図3(b)に示すように、トレースチップ1、ターゲットロジックチップ3およびメモリチップ2を横に配置するプレーン型のMCPを用いているため、各チップ間を接続するワイヤが重ならず、チップも同一平面上に配置されるため、チップエッジとワイヤとの接触も起こりにくく、アッセンブリが容易になる。
【0069】
なお、図3(a)および図3(b)においては、サンプルパッド6がトレースチップ1の中央に配置されているが、サンプルパッド6はチップ1上のどこに配置されてもよい。
【0070】
(第3の実施の形態)
図4は、本発明の第3の実施の形態における半導体装置の構成を示す側面図である。本実施の形態における半導体装置は、フリップチップ接続構成のSIPである。図4(a)は、トレースチップ1を挿入する前のフリップチップ接続構成の半導体装置の側面図である。
【0071】
この半導体装置は、モールド7内に設けられるCPUなどのデータ処理を行なうターゲットロジックチップ3と、パッケージの外部入出力ピン8を複数有するフレーム9と、フリップチップ接続用のメモリチップ11とを含む。ターゲットロジックチップ3のパッド4と、メモリチップ11のパッド4とがはんだボール10によって接続される。
【0072】
図4(b)は、トレースチップ1を挿入した後のフリップチップ接続構成の半導体装置の側面図である。メモリチップ11とターゲットロジックチップ3との間に、トレースチップ1とフレーム9’とが挿入される。ターゲットロジックチップ3上のパッド4と、フレーム9’とがはんだボールでフリップ接続される。また、トレースチップ1上のサンプルパッド6の一方のパッドと、メモリチップ11上のパッド4とがはんだボールでフリップ接続される。また、トレースチップ1上のサンプルパッド6の他方のパッドと、フレーム9’上のパッド4とがワイヤで配線される。
【0073】
フリップチップ接続においては、チップのボンディングパッド上に予めハンダバンプや金バンプを形成し、チップを裏返した状態でバンプと対応するチップ上のパッドとの位置合わせをした後、熱によるハンダリフローや、加圧した状態での超音波振動によって接続が行なわれる。このようにして、フリップチップ接続のSIPにおいても、第1の実施の形態と同様に、ターゲットロジックチップ3のトレースを行なうことが可能となる。
【0074】
また、フリップチップ接続においては、ワイヤによるワイヤボンディングを行なわないので、ワイヤでの配線遅延が少なくなり、ターゲットロジックチップ3の高速動作が可能となる。また、ワイヤボンディングを用いた場合、ワイヤのループの高さがパッケージの高さを決める要因になっていたが、フリップチップ構成にすることによってループの必要がなくなるため、パッケージの高さを低くすることが可能となる。
【0075】
なお、本実施の形態においては、ターゲットロジックチップ3の上にメモリチップ11を配置する構成としたが、これらのチップの位置が入替わってもよい。
【0076】
(第4の実施の形態)
図5は、本発明の第4の実施の形態における半導体装置に設けられるトレースチップの概略構成を示すブロック図である。このトレースチップ1bは、サンプルパッド6と、トレースバッファメモリ23と、外部入出力ポート25と、マイクロコントローラ31と、フラッシュメモリ32とを含む。なお、図2に示す第1の実施の形態におけるトレースチップ1aと同じ構成および機能を有する部分については、同一の参照符号を付すものとする。
【0077】
第1の実施の形態のトレースチップ1aにおいては、比較器22がサンプルパッド6から読取ったメモリアクセス情報と、トレースポイントレジスタ21に格納されたアドレスとを比較して、トレースの開始、継続および中断を判断した。
【0078】
第4の実施の形態のトレースチップ1bにおいては、フラッシュメモリ31にトレースの実行、停止などを判断するためのプログラムを予め格納しておき、マイクロコントローラ31がフラッシュメモリ32に格納されたプログラムに従ってトレースの制御を行なうものである。なお、外部に設けられたPCなどの端末装置が、外部入出力ポート25を介してフラッシュメモリ32にプログラムなどの情報を格納することが可能である。
【0079】
トレースが開始されると、マイクロコントローラ31は、フラッシュメモリ32に格納されたプログラムに従って、サンプルパッド6から読取ったメモリアクセス情報の監視を開始する。メモリアクセスが、特定の番地へのアクセス、メモリへの所定データの書込み、メモリからの所定データの読出しなどの一定の条件を満たす場合に、マイクロコントローラ31はトレースブレーク信号をアサートして、トレースを終了させる。
【0080】
以上説明したように、本実施の形態における半導体装置によれば、マイクロコントローラ31がフラッシュメモリ32に格納されたプログラムに従って、トレースの制御を行なうようにしたので、第1の実施の形態において説明した効果に加えて、フラッシュメモリ32に格納されるプログラムを変更することによって、トレース方法を容易に変更することが可能となった。
【0081】
また、プログラムを変更することによって、メモリアクセスの順序に依存するような複雑なトレース条件を設定することも可能となった。さらには、プログラムを変更することによって各種ターゲットロジックチップやメモリチップに対応することができるので、トレースチップを汎用化することも可能となった。
【0082】
(第5の実施の形態)
図6は、本発明の第5の実施の形態における半導体装置に設けられるトレースチップの概略構成を示すブロック図である。このトレースチップ1cは、サンプルパッド6と、トレースバッファメモリ23と、外部入出力ポート25と、再構成可能デバイス41とを含む。なお、図2に示す第1の実施の形態におけるトレースチップ1aと同じ構成および機能を有する部分については、同一の参照符号を付すものとする。
【0083】
第1の実施の形態のトレースチップ1aにおいては、比較器22がサンプルパッド6から読取ったメモリアクセス情報と、トレースポイントレジスタ21に格納されたアドレスとを比較して、トレースの開始、継続および中断を判断した。
【0084】
第5の実施の形態のトレースチップ1cにおいては、PLD(Programmable Logic Device)、FPGA(Field Programmable Gate Array)などの再構成可能デバイス41がサンプルパッド6からメモリアクセス情報を読取り、メモリアクセス情報が一定の条件を満たす場合に、トレースブレーク信号をアサートしてトレースを終了させる。なお、外部に設けられたPCなどの端末装置が、外部入出力ポート25を介して再構成可能デバイス41に回路情報を設定して、シーケンサなどのトレース回路を構築することが可能である。
【0085】
以上説明したように、本実施の形態における半導体装置によれば、再構成可能デバイス41がトレースの制御を行なうようにしたので、第1の実施の形態において説明した効果に加えて、再構成可能デバイス41の回路構成を変更することによって、トレース方法を容易に変更することが可能となった。
【0086】
また、回路構成を変更することによって、ターゲットロジックチップ3の内部状態に依存するような複雑なトレース条件を設定することも可能となった。また、回路構成を変更することによって各種ターゲットロジックチップやメモリチップに対応することができるので、トレースチップを汎用化することも可能となった。さらには、再構成可能デバイス41によってシーケンサなどのハードウェアをトレースチップ1c上に構成することができるので、トレースを高速に行なうことが可能となった。
【0087】
(第6の実施の形態)
図7は、本発明の第6の実施の形態における半導体装置およびそれに接続される外部メモリの概略構成を示すブロック図である。第1〜第5の実施の形態においては、一旦トレースを終了した後に、外部に設けられたPCなどの端末装置が外部入出力ポート25を介してトレースバッファメモリ23に蓄積されたトレース情報を読出すものであった。すなわち、トレースバッファメモリ23に蓄積できるトレース情報量には限界があるため、トレースバッファメモリ23が一杯になると、PCなどの端末装置がトレース情報を読出すために一旦トレースを終了させる必要があった。
【0088】
本発明の第6の実施の形態の半導体装置においては、外部入出力ポート25にUSB(Universal Serial Bus)2.0、IEEE(the Institute of Electrical and Electronics Engineers, Inc)1394などの高速I/Oを付加し、トレース動作中に高速I/Oを用いてトレース情報を外部メモリ51に高速に転送するものである。
【0089】
高速I/Oは、トレース速度と同等以上の速度を有するものであればよい。また、外部メモリ51は、半導体装置の外部に設けられ、たとえばDRAM(Dynamic Random Access Memory)など、高速I/Oの転送速度に見合ったものであればよい。
【0090】
以上説明したように、本実施の形態における半導体装置においては、外部入出力ポート25に高速I/Oを付加し、トレースバッファメモリ23をFIFO(First In First Out)として使用するようにしたので、トレース動作と並行してトレース情報を外部へ出力することができ、トレース時間を大幅に長くすることが可能となった。
【0091】
(第7の実施の形態)
図8は、本発明の第7の実施の形態における半導体装置およびそれに接続される解析用PCの概略構成を示すブロック図である。本実施の形態の半導体装置においては、トレースチップにUSBインタフェースを付加し、外部に設けられたPC62がUSB61を用いて、半導体装置からトレース情報を直接読出すことができるようにしたものである。
【0092】
トレースチップ1にUSBインタフェースを組込むことによって、従来必要であったデータ読出し用のICEを接続する必要がなくなる。また、半導体装置にUSBインタフェース用のI/Oピンを設けるだけでトレース情報をPC62に送信することができるので、ICEを接続する場合と比較してI/Oピン数を削減することが可能となる。
【0093】
また、トレースチップ1上のトレースバッファメモリ23をFIFOバッファとして利用することにより、USBインタフェースがトレース情報をPC62に転送することができる。さらには、トレース情報の保存先としてPC62のHDD(Hard Disk Drive)を使用することにより、トレース時間を大幅に長くすることが可能となる。
【0094】
なお、本実施の形態においては、トレースチップ1とPC62との接続をUSBによって行なっているが、Bluetoothなど、トレースチップ1とPC62とを接続できるものであれば、どのようなインタフェースであってもよい。
【0095】
(第8の実施の形態)
図9は、本発明の第8の実施の形態における半導体装置およびそれに接続されるHDDの概略構成を示すブロック図である。本実施の形態の半導体装置においては、トレースチップにUSBホスト機能71を付加し、USBホスト機能71が外部に設けられたHDD72に直接トレース情報を転送することができるようにしたものである。
【0096】
実施の形態7においては、PC62がUSBインタフェースを介してトレース情報を読出していた。しかし、PC62がトレース情報の転送に介在すると、データ転送速度が遅くなる。本発明の第8の実施の形態においては、トレースチップ1fにUSBホスト機能71を付加し、外部に設けられたHDD72に直接トレース情報を転送するものである。
【0097】
USBホスト機能71の制御は、図5に示すマイクロコントローラ31、図6に示す再構成可能デバイス41などによって行なわれる。このように、トレースチップ1fにUSBホスト機能71を付加し、USBホスト機能71がトレースバッファメモリ23に蓄積されたトレース情報を直接HDD72に転送することによって、実施の形態1において説明した効果に加えて、トレース情報のデータ転送速度を向上させることが可能となる。
【0098】
(第9の実施の形態)
図10は、本発明の第9の実施の形態におけるトレースチップの概略構成を示すブロック図である。本実施の形態におけるトレースチップ1gは、図2、図5または図6に示すトレースチップと比較して、サンプルパッドの構成が異なる点が異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態においては、トレース回路、トレースバッファメモリ、外部入出力ポートおよびトレースチップ制御回路をまとめて回路81と呼ぶことにし、サンプルパッドの参照符号を6’として説明する。
【0099】
本実施の形態におけるトレースチップ1gは、サンプルパッド6’と、回路81とを含む。サンプルパッド6’は、2つのパッドが中継用のドライバ82を介して接続される構成を有する。ターゲットロジックチップ3が接続される側のパッド(ドライバ82の入力端子側)に回路81に含まれる各回路の端子が接続される。ドライバ82は、ターゲットロジックチップ3からメモリチップ2または11に伝送される信号、またはメモリチップ2または11からターゲットロジックチップ3に伝送される信号を増幅する。
【0100】
このように構成することによって、サンプルパッド6’の浮遊容量などの影響で鈍った観測信号を補正することができるようになり、ターゲットロジックチップ3とメモリチップ2または11との間の信号伝送に与える悪影響を削減することが可能となる。
【0101】
(第10の実施の形態)
図11は、本発明の第10の実施の形態におけるトレースチップの概略構成を示すブロック図である。本実施の形態におけるトレースチップ1hは、図2、図5または図6に示すトレースチップと比較して、サンプルパッドの構成が異なる点が異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態においては、トレース回路、トレースバッファメモリ、外部入出力ポートおよびトレースチップ制御回路をまとめて回路81と呼ぶことにし、サンプルパッドの参照符号を6”として説明する。
【0102】
本実施の形態におけるトレースチップ1hは、サンプルパッド6”と、回路81とを含む。サンプルパッド6”は、2つのパッドを接続する配線に終端抵抗83を接続した構成を有する。終端抵抗83の他方の端子は、回路81に含まれる各回路の端子に接続される。
【0103】
このように構成することによって、高速動作時にサンプルパッド6”において発生する信号の反射を抑え、ノイズを低減することが可能となる。
【0104】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0105】
【発明の効果】
請求項1に記載の半導体装置によれば、第3のチップが、第1のチップおよび第2のチップと別個のチップによって構成されるので、量産品に第3のチップを搭載しないようにすれば、量産品にデバッグ用の回路が付加されなくなり、製造コストを削減することが可能となった。また、第3のチップは、量産品に搭載される第1のチップおよび第2のチップを用いてトレースを行うので、量産品とほぼ同じ半導体装置を用いたトレースが可能となった。さらには、第1のチップの内部信号に付加される浮遊容量が少なくなるので、第1のチップの内部信号の周波数が高くなっても、トレース動作を行うことが可能となった。
【0106】
請求項2に記載の半導体装置によれば、チップの実装面積を削減でき、半導体装置のコストを削減することが可能となった。
【0107】
請求項3に記載の半導体装置によれば、ワイヤボンディングが容易となり、製造工程を簡略化することが可能となった。
【0108】
請求項4に記載の半導体装置によれば、チップの配置がある程度自由に行なえ、半導体装置の設計を容易にすることが可能となった。
【0109】
請求項5に記載の半導体装置によれば、ワイヤのループによってチップの高さが高くなることを防止することが可能となった。
【0110】
請求項6に記載の半導体装置によれば、サンプルパッドが第1のチップと第2のチップとの間の配線に挿入されるので、第3のチップはサンプルパッドを介して第1のチップと第2のチップとの間の通信を読取ることが可能となった。
【0111】
請求項7に記載の半導体装置によれば、メモリアドレスが所定のアドレス値となったときに、トレース動作を終了させることが可能となった。
【0112】
請求項8に記載の半導体装置によれば、第2の記憶回路に記憶されるプログラムを変更するだけでトレース方法を変更でき、複雑なトレース条件を設定することが可能となった。また、第3の記憶回路に記憶されるプログラムを変更するだけで様々なデータ処理回路に対応できるので、第3のチップを汎用化することも可能となった。
【0113】
請求項9に記載の半導体装置によれば、再構成可能デバイスの回路構成を変更するだけでトレース方法を変更でき、複雑なトレース条件を設定することが可能となった。また、再構成可能デバイスの回路構成を変更するだけで様々なデータ処理回路に対応できるので、第3のチップを汎用化することも可能となった。
【0114】
請求項10に記載の半導体装置によれば、第3のチップがトレース情報を高速に外部へ転送することが可能となった。
【0115】
請求項11に記載の半導体装置によれば、外部に設けられたPCなどの端末装置へトレース情報を直接転送することが可能となった。
【0116】
請求項12に記載の半導体装置によれば、PCなどの端末装置を経由せずに、外部に設けられたハードディスクドライブなどに直接トレース情報を転送することができ、トレース時間を長くすることが可能となった。
【0117】
請求項13に記載の半導体装置によれば、サンプルパッドの浮遊容量などによって鈍った信号を補正することが可能となった。
【0118】
請求項14に記載の半導体装置によれば、サンプルパッドにおいて発生する信号の反射を抑え、ノイズを低減することが可能となった。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態における半導体装置の構成を示す側面図である。
【図2】本発明の第1の実施の形態におけるトレースチップ1aの概略構成を示すブロック図である。
【図3】本発明の第2の実施の形態における半導体装置の構成を示す図である。
【図4】本発明の第3の実施の形態における半導体装置の構成を示す側面図である。
【図5】本発明の第4の実施の形態における半導体装置に設けられるトレースチップの概略構成を示すブロック図である。
【図6】本発明の第5の実施の形態における半導体装置に設けられるトレースチップの概略構成を示すブロック図である。
【図7】本発明の第6の実施の形態における半導体装置およびそれに接続される外部メモリの概略構成を示すブロック図である。
【図8】本発明の第7の実施の形態における半導体装置およびそれに接続される解析用PCの概略構成を示すブロック図である。
【図9】本発明の第8の実施の形態における半導体装置およびそれに接続されるHDDの概略構成を示すブロック図である。
【図10】本発明の第9の実施の形態における半導体装置に設けられるトレースチップの概略構成を示すブロック図である。
【図11】本発明の第10の実施の形態における半導体装置に設けられるトレースチップの概略構成を示すブロック図である。
【図12】従来のCPU搭載システムのデバッグ環境を説明するためのブロック図である。
【符号の説明】
1,1a〜1h トレースチップ、2,11 メモリチップ、3 ターゲットロジックチップ、4 パッド、5 配線、6,6’,6” サンプルパッド、7モールド、8 外部入出力ピン、9,9’ フレーム、10 はんだボール、21 トレースポイントレジスタ、22 比較器、23 トレースバッファメモリ、24 トレース制御回路、25 外部入出力ポート、31 マイクロコントローラ、32 フラッシュメモリ、41 再構成可能デバイス、51 外部メモリ、61 USB、62,103 解析用PC、71 USBホスト機能、72HDD、81 回路、82 ドライバ、83 終端抵抗、101 CPU搭載システム、102 ICE、104 プロセッサプローブ、105 端末接続線、110 ターゲットCPUチップ、111 CPUコア、112 デバッグI/F、113 周辺回路、121 外部I/F、122 トレース制御部、130 RAM。
Claims (14)
- トレース対象であり、データ処理を行なう回路を搭載した第1のチップと、
前記第1のチップが使用するデータが格納される記憶回路を搭載した第2のチップと、
前記第1のチップと第2のチップとの間の信号を監視し、前記第1のチップの動作をトレースする、前記第1のチップおよび第2のチップと別個のチップによって構成される第3のチップとを含む半導体装置。 - 前記半導体装置は、前記第1のチップ、第2のチップおよび第3のチップを高さ方向に実装するスタック型のマルチ・チップ・パッケージである、請求項1記載の半導体装置。
- 前記半導体装置は、前記第1のチップ、第2のチップおよび第3のチップを水平方向に実装するプレーン型のマルチ・チップ・パッケージである、請求項1記載の半導体装置。
- 前記第1のチップ、第2のチップおよび第3のチップの接続は、ワイヤボンディングによって行なわれる、請求項1〜3のいずれかに記載の半導体装置。
- 前記第1のチップ、第2のチップおよび第3のチップの接続の少なくとも一部は、フリップチップ接続によって行なわれる、請求項1または2記載の半導体装置。
- 前記第3のチップは、前記第1のチップと第2のチップとの間の配線に挿入されるサンプルパッドと、
前記サンプルパッドに流れる信号を監視し、前記第1のチップのトレースを制御するトレース回路と、
前記サンプルパッドに流れる信号をトレース情報として順次記憶する第1の記憶回路と、
前記第1の記憶回路に記憶されたトレース情報を外部に出力し、外部からデータを入力して前記トレース回路に設定する外部入出力ポートとを含む、請求項1〜5のいずれかに記載の半導体装置。 - 前記トレース回路は、観測したいメモリアドレスを格納するトレースポイントレジスタと、
前記サンプルパッドを流れるアドレス値と、前記トレースポイントレジスタに格納されたメモリアドレスとを比較する比較回路と、
前記比較回路による比較結果によって、トレースの進行を制御する制御回路とを含む、請求項6記載の半導体装置。 - 前記トレース回路は、トレースを制御するためのプログラムを記憶する第2の記憶回路と、
前記第2の記憶回路に記憶されるプログラムに従って、前記サンプルパッドを流れる信号を監視してトレースを制御するマイクロコントローラとを含む、請求項6記載の半導体装置。 - 前記トレース回路は、外部からの情報によって回路の再構成が可能であり、前記サンプルパッドを流れる信号を監視してトレースを制御する再構成可能デバイスを含む、請求項6記載の半導体装置。
- 前記第3のチップはさらに、前記第1の記憶回路に記憶されたトレース情報を外部へ高速に出力する高速I/Oを含む、請求項6〜9のいずれかに記載の半導体装置。
- 前記第3のチップはさらに、前記第1の記憶回路に記憶されたトレース情報を外部へ出力するUSBインタフェースを含む、請求項6〜9のいずれかに記載の半導体装置。
- 前記第3のチップはさらに、前記第1の記憶回路に記憶されたトレース情報を外部へ出力するUSBホスト機能を含む、請求項6〜9のいずれかに記載の半導体装置。
- 前記サンプルパッドは、前記第1のチップと配線によって接続される第1のパッドと、
前記第2のチップと配線によって接続される第2のパッドと、
前記第1のパッドと前記第2のパッドとの間に接続されるドライバとを含む、請求項6〜9のいずれかに記載の半導体装置。 - 前記サンプルパッドは、前記第1のチップと配線によって接続される第1のパッドと、
前記第2のチップと配線によって接続される第2のパッドと、
前記第1のパッドと前記第2のパッドとの間の配線に接続される終端抵抗とを含む、請求項6〜9のいずれかに記載の半導体装置。
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