JPH11161524A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPH11161524A JPH11161524A JP9344039A JP34403997A JPH11161524A JP H11161524 A JPH11161524 A JP H11161524A JP 9344039 A JP9344039 A JP 9344039A JP 34403997 A JP34403997 A JP 34403997A JP H11161524 A JPH11161524 A JP H11161524A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- microprocessor
- bus interface
- data
- external
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3636—Software debugging by tracing the execution of the program
- G06F11/364—Software debugging by tracing the execution of the program tracing values on a bus
Abstract
(57)【要約】
【課題】マイクロプロセッサバスの監視を行うためにバ
スインタフェースを介してマイクロプロセッサのバスト
レースを容易に行うこと可能とし、信頼性を向上するバ
ス制御方式の提供。 【解決手段】マイクロプロセッサボードが、マイクロプ
ロセッサ、内部バス、マイクロプロセッサに内部バスを
介して接続されるメモリ、システム制御レジスタ、バス
インタフェース回路を備え、マイクロプロセッサのメモ
リ、システム制御レジスタ、バスインタフェース回路に
対するアクセスをバスインタフェース回路を介して外部
バスに出力し内部バスをトレース可能とする。マイクロ
プロセッサのライトデータとリードデータをバスインタ
フェース回路から外部バスに出力するに際してライトタ
イミング、リードタイミングをバスインタフェース信号
を変化させることにより明示して外部バスからデータの
トレースを可能とする。
スインタフェースを介してマイクロプロセッサのバスト
レースを容易に行うこと可能とし、信頼性を向上するバ
ス制御方式の提供。 【解決手段】マイクロプロセッサボードが、マイクロプ
ロセッサ、内部バス、マイクロプロセッサに内部バスを
介して接続されるメモリ、システム制御レジスタ、バス
インタフェース回路を備え、マイクロプロセッサのメモ
リ、システム制御レジスタ、バスインタフェース回路に
対するアクセスをバスインタフェース回路を介して外部
バスに出力し内部バスをトレース可能とする。マイクロ
プロセッサのライトデータとリードデータをバスインタ
フェース回路から外部バスに出力するに際してライトタ
イミング、リードタイミングをバスインタフェース信号
を変化させることにより明示して外部バスからデータの
トレースを可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、バス制御方式に関
し、特に、マイクロプロセッサの走行状態を監視するバ
ストレースに適用して好適なバス制御方式に関する。
し、特に、マイクロプロセッサの走行状態を監視するバ
ストレースに適用して好適なバス制御方式に関する。
【０００２】
【従来の技術】基板内の配線信号をトレースする技術と
して、例えば特開平５−１２０１６０号公報には、マル
チチップモジュールにおけるモジュール基板内で完結す
る配線信号（浮動小数点演算ユニット、データメモリ間
の配線信号）を、モジュール基板上に設けた引き出しパ
ッドからプローバを介してマルチチップモジュール外部
の、メモリ、アドレスジェネレータ、及びコンパレータ
を有する配線信号モニタ部と接続することで、モジュー
ル内にＴＥＧを設けることなく、直接的に上記モジュー
ル基板で完結する配線信号をトレース可能としたマルチ
チップモジュール評価装置が提案されている。この従来
の評価装置は、マッチチップモジュールの開発で既に開
発されて十分に特性の把握されているＬＳＩを基板に実
装する場合に、外部ピンとして引き出されている信号の
みを用いて評価する方法では不十分なモジュール内で完
結する配線信号について直接監視するためのモジュール
基板内に設けた引き出しパッドからプローバを介して配
線信号をトレースするものである。
して、例えば特開平５−１２０１６０号公報には、マル
チチップモジュールにおけるモジュール基板内で完結す
る配線信号（浮動小数点演算ユニット、データメモリ間
の配線信号）を、モジュール基板上に設けた引き出しパ
ッドからプローバを介してマルチチップモジュール外部
の、メモリ、アドレスジェネレータ、及びコンパレータ
を有する配線信号モニタ部と接続することで、モジュー
ル内にＴＥＧを設けることなく、直接的に上記モジュー
ル基板で完結する配線信号をトレース可能としたマルチ
チップモジュール評価装置が提案されている。この従来
の評価装置は、マッチチップモジュールの開発で既に開
発されて十分に特性の把握されているＬＳＩを基板に実
装する場合に、外部ピンとして引き出されている信号の
みを用いて評価する方法では不十分なモジュール内で完
結する配線信号について直接監視するためのモジュール
基板内に設けた引き出しパッドからプローバを介して配
線信号をトレースするものである。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た従来方式は下記記載の問題点を有している。
た従来方式は下記記載の問題点を有している。
【０００４】第１の問題点は、基板内で完結する配線信
号をトレースするために、引き出しパッドを必要とす
る、ということである。
号をトレースするために、引き出しパッドを必要とす
る、ということである。
【０００５】その理由は、基板内で完結する配線数が増
えるほどパッドの数が増えることにより、基板上に占め
るパッドの面積が多くなり、小型化を目的とするマルチ
チップモジュールへ適用するメリットが得られなくな
る、ためである。
えるほどパッドの数が増えることにより、基板上に占め
るパッドの面積が多くなり、小型化を目的とするマルチ
チップモジュールへ適用するメリットが得られなくな
る、ためである。
【０００６】第２の問題点は、専用の試験器が必要とさ
れており、バストレースの容易化が困難である、という
ことである。
れており、バストレースの容易化が困難である、という
ことである。
【０００７】その理由は、基板上に特殊な引き出しパッ
ドを設けており、該パッドに接続するための特殊なプロ
ーバを必要としているためである。
ドを設けており、該パッドに接続するための特殊なプロ
ーバを必要としているためである。
【０００８】第３の問題点は、信頼性が低下する、とい
うことである。
うことである。
【０００９】その理由は、バストレースするための基板
上の引き出しパッドが、例えば製造不良等により使用で
きない場合等、基本機能以外の不良によって、基板全体
を良品と判定できなくなる場合があるためである。
上の引き出しパッドが、例えば製造不良等により使用で
きない場合等、基本機能以外の不良によって、基板全体
を良品と判定できなくなる場合があるためである。
【００１０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、マイクロプロセ
ッサボードのバスインタフェース周辺の回路とソフトウ
ェアの設計評価の際に、マイクロプロセッサバスの監視
を行うためにバスインタフェースを介してマイクロプロ
セッサのバストレースを容易に行うこと可能とし、信頼
性を向上するバス制御方式を提供することにある。
てなされたものであって、その目的は、マイクロプロセ
ッサボードのバスインタフェース周辺の回路とソフトウ
ェアの設計評価の際に、マイクロプロセッサバスの監視
を行うためにバスインタフェースを介してマイクロプロ
セッサのバストレースを容易に行うこと可能とし、信頼
性を向上するバス制御方式を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
め本発明のバス制御方式は、マイクロプロセッサと、前
記マイクロプロセッサから内部バスを介してアクセスさ
れるメインメモリ及びシステム制御用レジスタと、バス
インタフェースと、を備えたプロセッサボードにおい
て、前記マイクロプロセッサの、前記メインメモリ、前
記システム制御レジスタ、及び前記バスインタフェース
に対するアクセスを、前記バスインタフェースを介して
外部バスからトレースする手段を備えたことを特徴とす
る。
め本発明のバス制御方式は、マイクロプロセッサと、前
記マイクロプロセッサから内部バスを介してアクセスさ
れるメインメモリ及びシステム制御用レジスタと、バス
インタフェースと、を備えたプロセッサボードにおい
て、前記マイクロプロセッサの、前記メインメモリ、前
記システム制御レジスタ、及び前記バスインタフェース
に対するアクセスを、前記バスインタフェースを介して
外部バスからトレースする手段を備えたことを特徴とす
る。
【００１２】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のバス制御方式は、その好ましい実
施の形態において、マイクロプロセッサボードが、マイ
クロプロセッサと、アドレス線、データ線及び制御信号
線からなる内部バスと、前記マイクロプロセッサに前記
内部バスを介して接続されるメモリ、システム制御レジ
スタ等のレジスタ、及びバスインタフェース回路と、を
備え、前記マイクロプロセッサの、前記メインメモリ、
前記レジスタ、及び前記バスインタフェース回路に対す
るアクセスを前記バスインタフェース回路を介して外部
バスから出力し、前記外部バスをトレースすることで内
部バスのトレース、すなわちマイクロプロセッサの走行
状態をトレース可能としたものである。
に説明する。本発明のバス制御方式は、その好ましい実
施の形態において、マイクロプロセッサボードが、マイ
クロプロセッサと、アドレス線、データ線及び制御信号
線からなる内部バスと、前記マイクロプロセッサに前記
内部バスを介して接続されるメモリ、システム制御レジ
スタ等のレジスタ、及びバスインタフェース回路と、を
備え、前記マイクロプロセッサの、前記メインメモリ、
前記レジスタ、及び前記バスインタフェース回路に対す
るアクセスを前記バスインタフェース回路を介して外部
バスから出力し、前記外部バスをトレースすることで内
部バスのトレース、すなわちマイクロプロセッサの走行
状態をトレース可能としたものである。
【００１３】また本発明の実施の形態においては、マイ
クロプロセッサがメインメモリやシステム制御レジスタ
にアクセスする際のマイクロプロセッサのライトデータ
とリードデータをバスインタフェース回路から外部バス
に出力するに際して、ライトタイミング、リードタイミ
ングをバスインタフェース信号を変化させることにより
明示する事で外部バスからデータのトレースを可能にし
ている。
クロプロセッサがメインメモリやシステム制御レジスタ
にアクセスする際のマイクロプロセッサのライトデータ
とリードデータをバスインタフェース回路から外部バス
に出力するに際して、ライトタイミング、リードタイミ
ングをバスインタフェース信号を変化させることにより
明示する事で外部バスからデータのトレースを可能にし
ている。
【００１４】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００１５】図１は、本発明の一実施例に係るマイクロ
プロセッサボードの構成をブロック図にて示したもので
ある。
プロセッサボードの構成をブロック図にて示したもので
ある。
【００１６】図１を参照すると、本発明の一実施例に係
るマイクロプロセッサボード１は、内部バス３により接
続したマイクロプロセッサ２と、メインメモリ４と、シ
ステム制御レジスタ５と、バスインタフェース６と、を
備えて構成されている。マイクロプロセッサボード１は
バスインタフェース６を介して外部バス７と接続されて
いる。
るマイクロプロセッサボード１は、内部バス３により接
続したマイクロプロセッサ２と、メインメモリ４と、シ
ステム制御レジスタ５と、バスインタフェース６と、を
備えて構成されている。マイクロプロセッサボード１は
バスインタフェース６を介して外部バス７と接続されて
いる。
【００１７】次に、図１を参照して、本発明の一実施例
の動作について説明する。
の動作について説明する。
【００１８】マイクロプロセッサ２は、内部バス３を介
してメインメモリ４とシステム制御レジスタ５にアクセ
スする。マイクロプロセッサ１の全てのアクセスが内部
バス３を監視することによりトレースできることにな
る。
してメインメモリ４とシステム制御レジスタ５にアクセ
スする。マイクロプロセッサ１の全てのアクセスが内部
バス３を監視することによりトレースできることにな
る。
【００１９】バスインタフェース６は、マイクロプロセ
ッサ２がメインメモリ４あるいはシステム制御レジスタ
５に対して、ライトアクセスを実行する際に、内部バス
３のアドレス、データ、制御信号を外部バス７に出力す
る。
ッサ２がメインメモリ４あるいはシステム制御レジスタ
５に対して、ライトアクセスを実行する際に、内部バス
３のアドレス、データ、制御信号を外部バス７に出力す
る。
【００２０】また、マイクロプロセッサ２がメインメモ
リ４あるいはシステム制御レジスタ５からのリードアク
セスを実行する際に、内部バス３のアドレス、データ、
制御信号を外部バス７に出力する。
リ４あるいはシステム制御レジスタ５からのリードアク
セスを実行する際に、内部バス３のアドレス、データ、
制御信号を外部バス７に出力する。
【００２１】このように、本発明の一実施例において
は、外部バス７をトレースすることで内部バス３のトレ
ースすることができる。すなわち、外部バス７をトレー
スすることで、マイクロプロセッサボート１に搭載され
たマイクロプロセッサ２のプログラム実行をトレースす
ることができる。
は、外部バス７をトレースすることで内部バス３のトレ
ースすることができる。すなわち、外部バス７をトレー
スすることで、マイクロプロセッサボート１に搭載され
たマイクロプロセッサ２のプログラム実行をトレースす
ることができる。
【００２２】図２は、本発明の一実施例の動作を説明す
るためのタイミングチャートであり、図１に示した内部
バス３と外部バス７の間に位置するバスインタフェース
６の動作を示すタイムチャートである。
るためのタイミングチャートであり、図１に示した内部
バス３と外部バス７の間に位置するバスインタフェース
６の動作を示すタイムチャートである。
【００２３】より詳細には、図２には、図１のマイクロ
プロセッサ２からメインメモリ３への２ワードライト時
の動作が示されている。
プロセッサ２からメインメモリ３への２ワードライト時
の動作が示されている。
【００２４】この時、内部バス３では、マイクロプロセ
ッサ３が駆動する内部バスアドレス１０と内部バスライ
トデータ１１によりメインメモリ３へのライトアクセス
を行っている。
ッサ３が駆動する内部バスアドレス１０と内部バスライ
トデータ１１によりメインメモリ３へのライトアクセス
を行っている。
【００２５】メインメモリ３内部では、内部バスアドレ
ス１０と内部バスライトデータ１１を入力し、ＲＡＳ
（ロウアドレスストローブ）制御信号１２とＣＡＳ（カ
ラムアドレスストローブ）制御信号１３により、メモリ
への書き込みを行う。この時、バスインタフェース６
は、外部バス７に対して、内部バスアドレス１０と同じ
値を外部バスアドレス１４に出力し、同時に、外部バス
ストローブ１５を出力することで、外部バスアドレスが
有効であることを示す。
ス１０と内部バスライトデータ１１を入力し、ＲＡＳ
（ロウアドレスストローブ）制御信号１２とＣＡＳ（カ
ラムアドレスストローブ）制御信号１３により、メモリ
への書き込みを行う。この時、バスインタフェース６
は、外部バス７に対して、内部バスアドレス１０と同じ
値を外部バスアドレス１４に出力し、同時に、外部バス
ストローブ１５を出力することで、外部バスアドレスが
有効であることを示す。
【００２６】また内部バスデータ１１と同じ値を外部バ
スデータ１６を出力すると同時に外部バスデータレディ
１７を、ＣＡＳ制御信号１３に同期して出力する。
スデータ１６を出力すると同時に外部バスデータレディ
１７を、ＣＡＳ制御信号１３に同期して出力する。
【００２７】このようにして、マイクロプロセッサ２が
メインメモリ３に対してライト動作を実行する際のライ
トアドレス、ライトデータの有効タイミングを外部バス
７から認識することが可能になる。
メインメモリ３に対してライト動作を実行する際のライ
トアドレス、ライトデータの有効タイミングを外部バス
７から認識することが可能になる。
【００２８】同様にして、マイクロプロセッサ２からメ
インメモリ３へのリード動作の際にも、リードアドレ
ス、リードデータの有効タイミングを外部バス７から認
識することができる。またシステム制御レジスタ５に対
するアクセスの場合にも同様に適用することができる。
このため、本発明の一実施例においては、内部バス３の
バストレースを外部バス７から可能とする。
インメモリ３へのリード動作の際にも、リードアドレ
ス、リードデータの有効タイミングを外部バス７から認
識することができる。またシステム制御レジスタ５に対
するアクセスの場合にも同様に適用することができる。
このため、本発明の一実施例においては、内部バス３の
バストレースを外部バス７から可能とする。
【００２９】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００３０】本発明の第１の効果は、基板内で完結する
配線信号をトレースするための引き出しパッドを不要と
する、ということである。
配線信号をトレースするための引き出しパッドを不要と
する、ということである。
【００３１】その理由は、本発明においては、バスイン
タフェースから内部バスの状態を全てトレースできるた
め、専用の引き出しパッドを必要としない、ためであ
る。
タフェースから内部バスの状態を全てトレースできるた
め、専用の引き出しパッドを必要としない、ためであ
る。
【００３２】本発明の第２の効果は、内部バスレース機
能を有しながら、マルチチップモジュールなど高密度実
装基板の高密度化に貢献する、ということである。
能を有しながら、マルチチップモジュールなど高密度実
装基板の高密度化に貢献する、ということである。
【００３３】その理由は、本発明においては、専用の引
き出しパッドを不要としたことで実装面積を有効に使用
できるためである。
き出しパッドを不要としたことで実装面積を有効に使用
できるためである。
【００３４】第３の効果は、バストレースを容易化す
る、ということである。
る、ということである。
【００３５】その理由は、本発明においては、バスイン
タフェースの先に位置する外部バスあるいはマイクロプ
ロセッサボードの周辺回路でバストレースすることが可
能になり、通常入手できる測定器を用いることでトレー
スを行うことができ、専用の試験器を必要としないため
である。
タフェースの先に位置する外部バスあるいはマイクロプ
ロセッサボードの周辺回路でバストレースすることが可
能になり、通常入手できる測定器を用いることでトレー
スを行うことができ、専用の試験器を必要としないため
である。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
１ マイクロプロセッサボード ２ マイクロプロセッサ ３ 内部バス ４ メインメモリ ５ システム制御レジスタ ６ バスインタフェース ７ 外部バス １０ 内部バス３のアドレス １１ 内部バス３のライトデータ １２ メインメモリ４のＲＡＳ制御信号 １３ メインメモリ４のＣＡＳ制御信号 １４ 外部バス７のアドレス １５ 外部バス７のアドレスストローブ信号 １６ 外部バス７のデータ １７ 外部バス７のデータレディ信号
Claims (7)
- 【請求項１】マイクロプロセッサと、 前記マイクロプロセッサから内部バスを介してアクセス
されるメインメモリ及びシステム制御用レジスタと、 バスインタフェースと、 を備えたプロセッサボードにおいて、 前記マイクロプロセッサの、前記メインメモリ、前記シ
ステム制御レジスタ、及び前記バスインタフェースに対
するアクセスを、前記バスインタフェースを介して外部
バスからトレースする手段を備えたことを特徴とするバ
ス制御方式。 - 【請求項２】前記マイクロプロセッサが前記メインメモ
リや前記システム制御レジスタにアクセスする際のアド
レスを、前記バスインタフェースから出力することで、
前記マイクロプロセッサがアクセスするアドレスのトレ
ースを可能とし、 前記マイクロプロセッサが、前記メインメモリや前記シ
ステム制御レジスタにアクセスする際の前記マイクロプ
ロセッサのライトデータ、及びリードデータを、前記バ
スインタフェースから出力し、且つ、前記バスインタフ
ェースの所定の信号を変化させることにより、ライトタ
イミング、及びリードタイミングを明示することで前記
外部バスから、データのトレースを可能としたことを特
徴とする請求項１記載のバス制御方式。 - 【請求項３】前記内部バスのアドレスやデータの状態
を、専用の制御信号を用いることなく、前記外部バスに
出力するように構成されてなることを特徴とする請求項
１記載のバス制御方式。 - 【請求項４】請求項１乃至３のいずれか一に記載のバス
制御方式において、記載の前記プロセッサボードにおい
て、前記マイクロプロセッサと前記バスインタフェース
以外は、前記メインメモリと前記システム制御レジスタ
に代表される受動回路で有り、前記マイクロプロセッサ
以外にも能動回路がある場合には、該能動回路に対し
て、前記能動回路のアクセスアドレス及びデータを前記
バスインタフェースを介して前記外部バスからトレース
可能としたことを特徴とするバス制御方式。 - 【請求項５】マイクロプロセッサボードが、マイクロプ
ロセッサと、アドレス線、データ線及び制御信号線を含
む内部バスと、前記マイクロプロセッサに前記内部バス
を介して接続されるメモリ、レジスタ、及びバスインタ
フェース回路と、を備え、前記マイクロプロセッサの、
前記メインメモリ、前記レジスタ、及び前記バスインタ
フェース回路に対するアクセスを前記バスインタフェー
ス回路を介して外部バスから出力し、前記外部バスをト
レースすることで、前記内部バス、すなわち前記マイク
ロプロセッサの走行状態、をトレース可能としたことを
特徴とするバス制御方式。 - 【請求項６】前記バスインタフェース回路が、前記マイ
クロプロセッサからのアドレス、及びデータを前記外部
バスに出力する際に、所定のバスインタフェース信号、
すなわち前記外部バスにおけるアドレスが出力されたこ
とを示すストローブ信号、及びデータが確定しているこ
とを示すレディ信号を活性化することで、前記ライトデ
ータ及びリードデータの前記外部バスへの出力タイミン
グを知らせる、ことを特徴とする請求項５記載のバス制
御方式。 - 【請求項７】請求項１及至６のいずれか一に記載のバス
制御方式を、プロセッサボード、及びマルチチップモジ
ュールなどの高密度実装型基板に組み込んだことを特徴
とするバス制御方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9344039A JPH11161524A (ja) | 1997-11-28 | 1997-11-28 | バス制御方式 |
| US09/197,676 US6442668B2 (en) | 1997-11-28 | 1998-11-23 | Bus control system |
| GB9825731A GB2332291B (en) | 1997-11-28 | 1998-11-24 | Bus control system |
| CA002254525A CA2254525C (en) | 1997-11-28 | 1998-11-25 | Bus monitoring system |
| CNB981251366A CN1331064C (zh) | 1997-11-28 | 1998-11-26 | 总线监控系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9344039A JPH11161524A (ja) | 1997-11-28 | 1997-11-28 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11161524A true JPH11161524A (ja) | 1999-06-18 |
Family
ID=18366193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9344039A Pending JPH11161524A (ja) | 1997-11-28 | 1997-11-28 | バス制御方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6442668B2 (ja) |
| JP (1) | JPH11161524A (ja) |
| CN (1) | CN1331064C (ja) |
| CA (1) | CA2254525C (ja) |
| GB (1) | GB2332291B (ja) |
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| KR100450080B1 (ko) * | 2001-11-13 | 2004-10-06 | (주)지에스텔레텍 | 유에스비기반의 이동형 저장장치 및 그 제어방법 |
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| JPH04148244A (ja) | 1990-10-08 | 1992-05-21 | Nec Corp | ソフトウェア評価装置 |
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