JPH0752600B2 - 半導体メモリ素子 - Google Patents
半導体メモリ素子Info
- Publication number
- JPH0752600B2 JPH0752600B2 JP63241905A JP24190588A JPH0752600B2 JP H0752600 B2 JPH0752600 B2 JP H0752600B2 JP 63241905 A JP63241905 A JP 63241905A JP 24190588 A JP24190588 A JP 24190588A JP H0752600 B2 JPH0752600 B2 JP H0752600B2
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- JP
- Japan
- Prior art keywords
- line
- clock
- register
- address
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ素子に関し、特に複数のクロック
信号を使用する検査方法に関する。
信号を使用する検査方法に関する。
［従来の技術］ 今日、大型コンピュータのキャッシュメモリなどとして
使用されるメモリ素子は益々高速化が要求されている。
このためメモリ素子自身を高速化する以外に、メモリ素
子の入出力にレジスタを設けてこれを１つのデバイスと
し、システム全体としての高速化を図る方法がある。
使用されるメモリ素子は益々高速化が要求されている。
このためメモリ素子自身を高速化する以外に、メモリ素
子の入出力にレジスタを設けてこれを１つのデバイスと
し、システム全体としての高速化を図る方法がある。
［発明が解決しようとする問題点］ 上述した従来の方法では、入出力に設けたレジスタをセ
ットするクロックが共通で単一であるのが一般的であり
デバイス自身の性能を評価する際に、例えば書き込み時
間の方が読み出し時間よりも長い場合、クロックサイク
ルは書込時間により制限されるため読み出し時間の実力
を簡単に検査できないという欠点がある。
ットするクロックが共通で単一であるのが一般的であり
デバイス自身の性能を評価する際に、例えば書き込み時
間の方が読み出し時間よりも長い場合、クロックサイク
ルは書込時間により制限されるため読み出し時間の実力
を簡単に検査できないという欠点がある。
［発明の従来技術に対する相違点］ 上述した従来のメモリ素子に対し、本発明は読み出し時
間の実力測定を容易に行えるように従来のクロック入力
に加えて、素子の機能検査時のみに使用する第２のクロ
ック入力を設けているという相違点を有する。
間の実力測定を容易に行えるように従来のクロック入力
に加えて、素子の機能検査時のみに使用する第２のクロ
ック入力を設けているという相違点を有する。
［問題点を解決するための手段］ 本発明の要旨は第１および第２のクロック入力を備えた
半導体メモリ素子であって、該半導体メモリ素子の機能
検査時には前記第１のクロック入力により第１のクロッ
ク信号が、前記第２のクロック入力により第２のクロッ
ク信号がそれぞれ独立して形成され、通常の使用時には
前記第１のクロック入力によってのみ前記第１のクロッ
ク信号が形成されることである。
半導体メモリ素子であって、該半導体メモリ素子の機能
検査時には前記第１のクロック入力により第１のクロッ
ク信号が、前記第２のクロック入力により第２のクロッ
ク信号がそれぞれ独立して形成され、通常の使用時には
前記第１のクロック入力によってのみ前記第１のクロッ
ク信号が形成されることである。
［実施例］ 次に、本発明について図面を参照して説明する。
第１図は本発明の第１実施例を表すブロック図である。
第１図においてメモリ部５は線108によりアドレスレジ
スタ１と接続され、線109により書込データレジスタ２
と接続され、線111により書込パルス発生回路６と接続
され、さらに線112により読み出しデータレジスタ４と
接続されている。線101からはアドレスが入力されアド
レスレジスタ１に接続される。線102からは書込データ
が入力され書込データレジスタ２に接続される。線103
からは書込要求が入力され、書込要求レジスタ３に接続
される。前記アドレスレジスタ1,書込データレジスタ2,
書込要求レジスタ３には線104よりクロック（以下、主
クロックと称す）が入力され、毎クロック，データがセ
ットされる。アドレスレジスタ1,書込データレジスタ２
の出力はそれぞれ線108,線109によりメモリ部５に送出
され、書込要求レジスタ２の出力は線110により書込パ
ルス発生回路６に送出される。書込パルス発生回路６の
出力は線111によりメモリ部５に送出される。線104はセ
レクタ７にも接続されており、該セレクタ７は線105お
よび106と接続されている。線105からは検査用クロック
が入力され、セレクタ７は線106の値により前記主クロ
ックまたは検査用クロックのどちらか一方を線113から
送出する。線113は読出しデータレジスタ４と接続され
ており、メモリ部５から読出されたデータは線112を通
って線113より送出されたクロックにより、毎クロック
読み出しデータレジスタ４にセットされる。読み出しデ
ータレジスタ４にセットされたデータは線107から送出
される。
第１図においてメモリ部５は線108によりアドレスレジ
スタ１と接続され、線109により書込データレジスタ２
と接続され、線111により書込パルス発生回路６と接続
され、さらに線112により読み出しデータレジスタ４と
接続されている。線101からはアドレスが入力されアド
レスレジスタ１に接続される。線102からは書込データ
が入力され書込データレジスタ２に接続される。線103
からは書込要求が入力され、書込要求レジスタ３に接続
される。前記アドレスレジスタ1,書込データレジスタ2,
書込要求レジスタ３には線104よりクロック（以下、主
クロックと称す）が入力され、毎クロック，データがセ
ットされる。アドレスレジスタ1,書込データレジスタ２
の出力はそれぞれ線108,線109によりメモリ部５に送出
され、書込要求レジスタ２の出力は線110により書込パ
ルス発生回路６に送出される。書込パルス発生回路６の
出力は線111によりメモリ部５に送出される。線104はセ
レクタ７にも接続されており、該セレクタ７は線105お
よび106と接続されている。線105からは検査用クロック
が入力され、セレクタ７は線106の値により前記主クロ
ックまたは検査用クロックのどちらか一方を線113から
送出する。線113は読出しデータレジスタ４と接続され
ており、メモリ部５から読出されたデータは線112を通
って線113より送出されたクロックにより、毎クロック
読み出しデータレジスタ４にセットされる。読み出しデ
ータレジスタ４にセットされたデータは線107から送出
される。
以上のような概略構成を有する本発明の第１実施例をさ
らに詳細に説明する。
らに詳細に説明する。
メモリ部５は通常の半導体メモリに相当し、読み出し時
には線108で指定されたアドレスに対応するデータが読
出され、線112から送出される。書込時には線109から書
込データが入力され、線111からの書込パルスによっ
て、線108で指定されたアドレスにデータが書き込まれ
る。書込パルス発生回路は第２図に示すように線110が
値０から値１に変化すると、適当な遅延時間を持ってメ
モリ部５に対する書込パルスを発生させる。
には線108で指定されたアドレスに対応するデータが読
出され、線112から送出される。書込時には線109から書
込データが入力され、線111からの書込パルスによっ
て、線108で指定されたアドレスにデータが書き込まれ
る。書込パルス発生回路は第２図に示すように線110が
値０から値１に変化すると、適当な遅延時間を持ってメ
モリ部５に対する書込パルスを発生させる。
次に、まず本発明の第１実施例の書込時の動作について
第３図を参照して説明する。第３図に示されるように線
101から入力されたアドレス，線102から入力された書込
データ，線103から入力された書込要求信号はそれぞれ
線104より入力された主クロックによりアドレスレジス
タ1,書込データレジスタ2,書込要求レジスタ３にセット
される。ここで本実施例では書込みは主クロックの２サ
イクルで１回行われるものとし、書込要求レジスタ３に
は最初の１サイクルで値1,次の１サイクル（２サイクル
目）で値０がセットされるとする。セットされたアドレ
スおよび書込データはそれぞれ線108,線109からメモリ
部５に送出される。また書き込み要求信号は値０から値
１に変化するので書込パルス発生回路６は適当な書込パ
ルスを発生して線111から書込パルスを送出し書込みが
完了する。
第３図を参照して説明する。第３図に示されるように線
101から入力されたアドレス，線102から入力された書込
データ，線103から入力された書込要求信号はそれぞれ
線104より入力された主クロックによりアドレスレジス
タ1,書込データレジスタ2,書込要求レジスタ３にセット
される。ここで本実施例では書込みは主クロックの２サ
イクルで１回行われるものとし、書込要求レジスタ３に
は最初の１サイクルで値1,次の１サイクル（２サイクル
目）で値０がセットされるとする。セットされたアドレ
スおよび書込データはそれぞれ線108,線109からメモリ
部５に送出される。また書き込み要求信号は値０から値
１に変化するので書込パルス発生回路６は適当な書込パ
ルスを発生して線111から書込パルスを送出し書込みが
完了する。
次に、読み出し時の動作について第４図および第５図を
用いて説明する。但しセレクタ７は線106が値０の時に
線104を、値１の時に線105を選択するものとする。通常
の読み出し時の動作を第４図に示す。このとき線106は
値０であるとする。線101より入力されたアドレスは１
回目のクロックによりアドレスレジスタ１にセットされ
る。セットされたアドレスは線108からメモリ部５に送
出され、指定されたアドレスに対応するデータが線112
から読出される。読出されたデータは２回目のクロック
により読み出しデータレジスタ４にセットされる。この
時線106は値０であるので読み出しデータレジスタ４の
セット信号は線104から入力される主クロックであり、
アドレスレジスタ１をセットするクロックと同一である
ため、アドレスレジスタ１にアドレスがセットされてか
ら読み出しデータレジスタ４に読み出しデータがセット
されるまでの時間は主クロックのクロックサイクルと同
一である。検査時の動作を第５図に示す。検査時には線
106を値１とし、セレクタ７は線105から入力される検査
用クロックを読み出しデータレジスタ４に対して送出す
る。線101からアドレスが入力されて線112から読み出さ
れるのは上記の通常時と同様であるが、読み出しデータ
レジスタ４には線105より入力された検査用クロックに
より読み出しデータがセットされる。アドレスをセット
するクロックと読み出しデータをセットするクロックが
独立なため、アドレスをセットしてから読み出しデータ
をセットするまでの時間を書き込み時のクロックサイク
ルとは独立に、任意の値を設定できる。
用いて説明する。但しセレクタ７は線106が値０の時に
線104を、値１の時に線105を選択するものとする。通常
の読み出し時の動作を第４図に示す。このとき線106は
値０であるとする。線101より入力されたアドレスは１
回目のクロックによりアドレスレジスタ１にセットされ
る。セットされたアドレスは線108からメモリ部５に送
出され、指定されたアドレスに対応するデータが線112
から読出される。読出されたデータは２回目のクロック
により読み出しデータレジスタ４にセットされる。この
時線106は値０であるので読み出しデータレジスタ４の
セット信号は線104から入力される主クロックであり、
アドレスレジスタ１をセットするクロックと同一である
ため、アドレスレジスタ１にアドレスがセットされてか
ら読み出しデータレジスタ４に読み出しデータがセット
されるまでの時間は主クロックのクロックサイクルと同
一である。検査時の動作を第５図に示す。検査時には線
106を値１とし、セレクタ７は線105から入力される検査
用クロックを読み出しデータレジスタ４に対して送出す
る。線101からアドレスが入力されて線112から読み出さ
れるのは上記の通常時と同様であるが、読み出しデータ
レジスタ４には線105より入力された検査用クロックに
より読み出しデータがセットされる。アドレスをセット
するクロックと読み出しデータをセットするクロックが
独立なため、アドレスをセットしてから読み出しデータ
をセットするまでの時間を書き込み時のクロックサイク
ルとは独立に、任意の値を設定できる。
第６図は本発明の第２実施例を表すブロック図である。
第６図において第１図と異なるのはセレクタ７の制御信
号線106がレジスタ８に接続されていることである。レ
ジスタ８はレジスタ間で接続されてる専用のパス（図示
せず）で値０または値１の任意の値を設定することがで
きる。本実施例によれば装置実装使用時においても、レ
ジスタ８がセレクタ７の制御信号を保持しているため主
クロックと検査用クロックを用いた検査が可能となる。
また素子の入力ピンが１ピン少なくて済む利点もある。
第６図において第１図と異なるのはセレクタ７の制御信
号線106がレジスタ８に接続されていることである。レ
ジスタ８はレジスタ間で接続されてる専用のパス（図示
せず）で値０または値１の任意の値を設定することがで
きる。本実施例によれば装置実装使用時においても、レ
ジスタ８がセレクタ７の制御信号を保持しているため主
クロックと検査用クロックを用いた検査が可能となる。
また素子の入力ピンが１ピン少なくて済む利点もある。
［発明の効果］ 以上説明したように本発明のメモリ素子は素子の機能検
査時のみに使用するクロック入力を通常使用するクロッ
クと独立して設けることにより、書込時のクロックサイ
クルとは独立に、読み出し時のクロックサイクルを設定
できるので、読み出し時の性能（アドレスレジスタにア
ドレスがセットされてから読み出しデータレジスタにデ
ータをセットするまでの最小時間）を容易に検査するこ
とができるという効果がある。
査時のみに使用するクロック入力を通常使用するクロッ
クと独立して設けることにより、書込時のクロックサイ
クルとは独立に、読み出し時のクロックサイクルを設定
できるので、読み出し時の性能（アドレスレジスタにア
ドレスがセットされてから読み出しデータレジスタにデ
ータをセットするまでの最小時間）を容易に検査するこ
とができるという効果がある。
第１図は本発明の第１実施例を表すブロック図、第２図
は書込パルス発生回路６の動作を表すタイミング図、第
３図は書込時の動作を表すタイミング図、第４図および
第５図は通常動作時および検査時の読み出し動作をそれ
ぞれ表すタイミング図、第６図は本発明の第２実施例を
表すブロック図である。 １……アドレスレジスタ、２……書込データレジスタ、
３……書込要求レジスタ、４……読み出しデータレジス
タ、５……メモリ部、６……書込パルス発生回路、７…
…セレクタ。
は書込パルス発生回路６の動作を表すタイミング図、第
３図は書込時の動作を表すタイミング図、第４図および
第５図は通常動作時および検査時の読み出し動作をそれ
ぞれ表すタイミング図、第６図は本発明の第２実施例を
表すブロック図である。 １……アドレスレジスタ、２……書込データレジスタ、
３……書込要求レジスタ、４……読み出しデータレジス
タ、５……メモリ部、６……書込パルス発生回路、７…
…セレクタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401
Claims (1)
- 【請求項１】第１および第２のクロック入力を備えた半
導体メモリ素子であって、該半導体メモリ素子の機能検
査時には前記第１のクロック入力により第１のクロック
信号が、前記第２のクロック入力により第２のクロック
信号がそれぞれ独立して形成され、通常の使用時には前
記第１のクロック入力によってのみ前記第１のクロック
信号が形成されることを特徴とする半導体メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241905A JPH0752600B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241905A JPH0752600B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体メモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0289300A JPH0289300A (ja) | 1990-03-29 |
| JPH0752600B2 true JPH0752600B2 (ja) | 1995-06-05 |
Family
ID=17081298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241905A Expired - Lifetime JPH0752600B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752600B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847368A (en) * | 1996-06-20 | 1998-12-08 | Koyo Lindberg Limited | Electric heating unit and method of producing same |
| EP1990805B1 (en) * | 2006-02-28 | 2010-06-30 | Fujitsu Ltd. | Ram macro and timing generating circuit for same |
-
1988
- 1988-09-27 JP JP63241905A patent/JPH0752600B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0289300A (ja) | 1990-03-29 |
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