JPH0289300A - 半導体メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ素子に関し、特に複数のクロック
信号を使用する検査方法に関する。

［従来の技術］ 今日、大型コンピュータのギャッシュメモリなどとして
使用されるメモリ素子は益々高速化か要求されている。

このためメモリ素子自身を高速化する以外に、メモリ素
子の人出力にレジスタを設けてこれを１つのデバイスと
し、システム全体としての高速化を図る方法がある。

［発明が解決しようとする問題点コ 上述した従来の方法では、入出力に設けたレジスタをセ
ットするクロックが共通て単一であるのか一般的であり
デバイス自身の性能を評価する際に、例えは書き込み時
間の方が読み出し時間よりも長い場合、クロックサイク
ルは書込時間により制限されるため読み出し時間の実力
を簡単に検査てきないという欠点がある。

［発明の従来技術に対する相違点コ 上述した従来のメモリ素子に対し、本発明は読み出し時
間の実力測定を容易に行えるように従来のクコツク入力
に加えて、素子の機能検査時のみに使用する第２のクロ
ック入力を設けているという相違点を有する。

［問題点を解決するための手段］ 本発明の要旨は第１および第２のクロック入力を備えた
半導体メモリ素子てあって、該半導体メモリ素子の機能
検査時には前記第１のクロック入力により第１のクロッ
ク信号が、前記第２のクロック入力により第２のクロッ
ク信号がそれぞれ独立して形成され、通常の使用時には
前記第１のクロック入力によってのみ前記第１のクロッ
ク信号が形成されることである。

口実施例コ 次に、本発明について図面を参照して説明する。

第１図は本発明の第１実施例を表すブロック図である。

第１図においてメモリ部５は線１０８によりアドレスレ
ジスタｌと接続され、線１０９により書込データレジス
タ２と接続され、線１１１により書込パルス発生回路６
と接続され、さらに線１１２により読み出しデータレジ
スタ４と接続されてし・ろ。線１０１からはアドレスが
入力されアドレスレジスタ１に接続される。線１０２か
らは書込データが入力され書込データレジスタ２に接続
される。線１０３からは書込要求か入力され、書込要求
レジスタ３に接続される。前記アドレスレジスタ１．書
込データレジスタ２．書込要求レジスタ３には線１０４
よりクロック（以下、主クロックと称す）が入力され、
毎クロック、データがセットされる。アドレスレジスタ
１．書込データレジスタ２の出力はそれぞれ線１０８．
線１０９によりメモリ部５に送出され、書込要求レジス
タ２の出力は線１１０により書込パルス発生回路６に送
出される。書込パルス発生回路６の出力は線１１１によ
りメモリ部５に送出される。線１０４はセレクタ７にも
接続されており、該セレクタ７は線１０５および１０６
と接続されている。線１０５からは検査用クロックが入
力され、セレクタ７は線１０６の値により前記主クロッ
クまたは検査用クロックのどちらか一方を線１１３から
送出する。線１１３は読出しデータレジスタ４と接続さ
れており、メモリ部５から読出されたデータは線１１２
を通って線１１３より送出されたクロックにより、毎タ
ロツク読み出し・データレジスタ４；こセットされろ。

読み出しデータレジスタ４にセットされたデータは線１
０７から送出される。

以上のような概略構成を有する本発明の第１実施例をさ
らに詳細に説明する。

メモリ部５は通常の半導体メモリに相当し、読み出し時
には線１０８て指定されたアドレスに対応するデータが
読出され、線１１２から送出される。書込時にはｉ４１
０９から書込データが入力され、ｙＡｌ　１１からの書
込パルスによって、線１０８て指定されたアドレスにデ
ータが書き込まれる。

書込パルス発生回路は第２図に示すように線１１０か値
０から値１に変化すると、適当な遅延時間を持ってメモ
リ部５に対する書込パルスを発生させる。

次に、まず本発明の第１実施例の書込時の動作について
第３図を参照して説明する。第３図に示されるようにｖ
Ａｌｏｌから入力、されたアドレス。

線１０２から入力された書込データ、線１０３；６）ら
入力された書込要求信号はそれぞれ線１０４より入力さ
れた主クロックによりアドレスレジスタ１、書込データ
レジスタ２．書込要求レジスタ３にセットされる。ここ
で本実施例では書込みは主クロックの２サイクルで１回
行われるものとし、書込要求レジスタ３には最初の１サ
イクルて値１゜次の１サイクル（２サイクル目）で値０
がセットされるとする。セットされたアドレスおよび書
込データはそれぞれ線１０８．線１０９からメモリ部５
に送出される。また書ぎ込み要求信号は値０から値１に
変化するのて書込パルス発生回路６は適当な書込パルス
を発生して線１１１から書込パルスを送出し書込みが完
了する。

次に、読み出し時の動作について第４図および第５図を
用いて説明する。但しセレクタ７は線１０６が値０の時
に線１０４を、１直１の時に線１０５を選択するものと
する。通常の読み出し時の動作を第４図に示す。このと
き線１０６は値Ｏてあるとする。線１０１より入力され
たアドレスは１回目のクロックによりアドレスレジスタ
１にセットされろ。セットされたアドレスは線１０８か
らメモリ部５に送出され、指定されたアドレスに対応す
るデータが線１１２から読出される。読出されたデータ
は２回目のクロックにより読み出しデータレジスタ４に
セットされる。この時線１０６は値Ｏであるのて読み出
しデータレジスタ４のセット信号は線１０４から入力さ
れる主クロックであり、アドレスレジスタ１をセットす
るクロックと同一であるため、アドレスレジスタ１にア
ドレスがセットされてから読み出しデータレジスタ４に
読み出しデータがセットされるまでの時間は主クロック
のクロックサイクルと同一である。検査時の動作を第５
図に示す。検査時には線１０６を値１とし、セレクタ７
は線１０５から入力される検査用クロックを読み出しデ
ータレジスタ４に対して送出する。線、１０１からアド
レスが入力されて線１１２から読み出されるのは上記の
通常時と同様であるが、読み出しデータレジスタ４には
線１０５より入力された検査用り・ロックにより読み出
しデータがセットされる。アドレスをセットするクロッ
クと読み出しデータをセットするクロックか独立なため
、アドレスをセットしてから読み出しデータをセットす
るまでの時間を書き込み時のクロックサイクルとは独立
に、任意の値を設定できる。

第６図は本発明の第２実施例を表すブロック図である。

第６図において第１図と異なるのはセレクタ７の制御信
号線１０６がレジスタ８に接続されていることである。

レジスタ８はレジスタ間で接続されてる専用のパス（図
示せず）で値０または値１の任意の値を設定することが
できる。本実施例によれば装置実装使用時においても、
レジスタ８がセレクタ７の制御信号を保持しているため
主クロックと検査用クロックを用いた検査が可能となる
。また素子の入力ビンが１ピン少なくて済む利点もある
。

［発明の効果コ 以上説明したように本発明のメモリ素子は素子の機能検
査時のみに使用するクロック入力を通常使用するクロッ
クと独立して設けることにより、書込時のクロックサイ
クルとは独立に、読み出し時のクロックサイクルを設定
できるので、読み出し時の性能（アドレスレジスタにア
ドレスがセットされてから読み出しデータレジスタにデ
ータをセットするまでの最小時間）を容易に検査するこ
とができるという効果がある。

２　・ ３　・ ４　・ ５　・ ６　・ ７　・ ・書込データレジスタ、 ・書込要求レジスタ、 読み出しデータレジスタ、 メモリ部、 書込パルス発生回路、 セレクタ。

【図面の簡単な説明】

第１図は本発明の第１実施例を表すブロック図、第２図
は書込パルス発生回路６の動作を表すタイミング図、第
３図は書込時の動作を表すタイミング図、第４図および
第５図は通常動作時および検査時の読み出し動作をそれ
ぞれ表すタイミング図、第６図は本発明の第２実施例を
表すブロック図である。

Claims (1)

【特許請求の範囲】
1. 第１および第２のクロック入力を備えた半導体メモリ素
   子であって、該半導体メモリ素子の機能検査時には前記
   第１のクロック入力により第１のクロック信号が、前記
   第２のクロック入力により第２のクロック信号がそれぞ
   れ独立して形成され、通常の使用時には前記第１のクロ
   ック入力によってのみ前記第１のクロック信号が形成さ
   れることを特徴とする半導体メモリ素子。