JPS6236318B2 - - Google Patents
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- JPS6236318B2 JPS6236318B2 JP57226844A JP22684482A JPS6236318B2 JP S6236318 B2 JPS6236318 B2 JP S6236318B2 JP 57226844 A JP57226844 A JP 57226844A JP 22684482 A JP22684482 A JP 22684482A JP S6236318 B2 JPS6236318 B2 JP S6236318B2
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- JP
- Japan
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- ram
- data
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- lsi
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- 238000012360 testing method Methods 0.000 claims description 32
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 7
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、RAM（ランダム・アクセス・メモ
リ）を内蔵した論理LSIのRAMテストに関するも
のである。
リ）を内蔵した論理LSIのRAMテストに関するも
のである。
半導体技術の進歩に伴ない、LSIの規模は大き
くなり、最近では超LSIも開発されてきている。
くなり、最近では超LSIも開発されてきている。
この規模の増大に伴ない、LSIの良否を判定す
るためのテストは困難さを増してきている。特に
RAMと論理回路とが同一LSIに入つたときの
RAMテストは、そのRAMとLSIの入出力ピンと
の間の論理が増えれば増えるほど難しくなる。
るためのテストは困難さを増してきている。特に
RAMと論理回路とが同一LSIに入つたときの
RAMテストは、そのRAMとLSIの入出力ピンと
の間の論理が増えれば増えるほど難しくなる。
従来RAM単体で一つのLSIを形成していると
き、すなわち同一LSI内に論理回路がないかあつ
てもアドレスデコーダ等の簡単な回路しか入つて
いないとき、そのRAMテストは、LSIの入出力ピ
ンとRAMのアドレスピン，データピン等が１対
１に対応しているため、このLSIピンにテストデ
ータ（たとえばギヤロツピング，マーチング等の
テストのためのデータ，アドレス等）を与えれば
よかつた。したがつて、テストデータの作成およ
びテストの方法は非常に簡単でかつ能率のよいテ
ストが行なえた。
き、すなわち同一LSI内に論理回路がないかあつ
てもアドレスデコーダ等の簡単な回路しか入つて
いないとき、そのRAMテストは、LSIの入出力ピ
ンとRAMのアドレスピン，データピン等が１対
１に対応しているため、このLSIピンにテストデ
ータ（たとえばギヤロツピング，マーチング等の
テストのためのデータ，アドレス等）を与えれば
よかつた。したがつて、テストデータの作成およ
びテストの方法は非常に簡単でかつ能率のよいテ
ストが行なえた。
しかるにLSIが大規模化し、RAMのまわりを論
理回路がとり囲んだ形のLSIに於いては、RAMテ
ストが難しくなる。すなわちRAMとLSI入出力ピ
ンの間の論理規模が大きくなれば、LSI入出力ピ
ンとRAMのアドレスピン，データピンとが１対
１に対応する状態を設定することが困難になる。
またこのような状態が、たとえばLSI入出力ピン
とRAMピンとの間にあるフリツプ・フロツプの
クロツク信号にレベル信号を与えて該フリツプ・
フロツプを見かけ上ゲートの扱いをすることなど
により、設定できたとしても、LSI入出力ピンと
RAMとの間の論理回路の信号遅延時間のばらつ
きも一緒にテストすることになり、厳密なRAM
のテストができなくなる。
理回路がとり囲んだ形のLSIに於いては、RAMテ
ストが難しくなる。すなわちRAMとLSI入出力ピ
ンの間の論理規模が大きくなれば、LSI入出力ピ
ンとRAMのアドレスピン，データピンとが１対
１に対応する状態を設定することが困難になる。
またこのような状態が、たとえばLSI入出力ピン
とRAMピンとの間にあるフリツプ・フロツプの
クロツク信号にレベル信号を与えて該フリツプ・
フロツプを見かけ上ゲートの扱いをすることなど
により、設定できたとしても、LSI入出力ピンと
RAMとの間の論理回路の信号遅延時間のばらつ
きも一緒にテストすることになり、厳密なRAM
のテストができなくなる。
本発明は、このようなRAM内蔵の論理LSIにお
いて、内蔵されたRAMの上記問題点を解決した
良好なテストを実現することを目的とする。
いて、内蔵されたRAMの上記問題点を解決した
良好なテストを実現することを目的とする。
本発明は、RAMへの書き込みデータが所定の
クロツクでセツトされ所定のクロツクで該RAM
へ転送される書き込みレジスタと、RAMからの
読み出しデータが所定のクロツクでセツトされる
読み出しレジスタと、LSIの外部からおよびRAM
から供給された入力データによつて演算を行う論
理演算ユニツトとを有し、該演算結果がLSIの外
部へ取り出されたりRAMに格納されるように構
成された論理LSIを前堤とする。
クロツクでセツトされ所定のクロツクで該RAM
へ転送される書き込みレジスタと、RAMからの
読み出しデータが所定のクロツクでセツトされる
読み出しレジスタと、LSIの外部からおよびRAM
から供給された入力データによつて演算を行う論
理演算ユニツトとを有し、該演算結果がLSIの外
部へ取り出されたりRAMに格納されるように構
成された論理LSIを前堤とする。
本発明は、このような論理LSIにおいて、LSI
の外部からRAMテストモードが指定されたと
き、前記書き込みレジスタにセツトされているテ
ストデータが前記と同一のクロツクでRAMへ転
送されて書き込みが行われ、前記と同一のクロツ
クで読み出しレジスタに読み出されたRAMの内
容が外部に取り出されるよう制御する制御手段を
有するRAM内蔵論理LSIを特徴とする。
の外部からRAMテストモードが指定されたと
き、前記書き込みレジスタにセツトされているテ
ストデータが前記と同一のクロツクでRAMへ転
送されて書き込みが行われ、前記と同一のクロツ
クで読み出しレジスタに読み出されたRAMの内
容が外部に取り出されるよう制御する制御手段を
有するRAM内蔵論理LSIを特徴とする。
以下、本発明の一実施例について図を用いて説
明する。
明する。
第１図はLSIの内部ブロツク図である。図で太
い矢印はデータの流れとその方向を示し、細い矢
印は制御系統を示す。図で１は加減算，シフト等
の機能をもつ４バイト巾の論理演算ユニツト（以
下ALUと略称する）、２は４バイト×256ワード
のRAM、３と４はALU１へのデータ入力のため
のレジスタ、５はALU１の結果を出力するため
のレジスタ、６，７はそれぞれレジスタ３，４の
入力データ選択回路（セレクタ）である。２０は
このLSIに対する入出力データを送受するための
データピンであり、その転送路は４バイト巾のバ
ス構造になつており、ゲート８による制御の下に
内部バス３０と接続されている。内部バス３０
は、セレクタ６，７を経由してレジスタ３，４に
取り込まれる。またレジスタ３，４，５のデータ
は、それぞれゲート９，１０，１１の制御の下に
内部バス３０に出力される。
い矢印はデータの流れとその方向を示し、細い矢
印は制御系統を示す。図で１は加減算，シフト等
の機能をもつ４バイト巾の論理演算ユニツト（以
下ALUと略称する）、２は４バイト×256ワード
のRAM、３と４はALU１へのデータ入力のため
のレジスタ、５はALU１の結果を出力するため
のレジスタ、６，７はそれぞれレジスタ３，４の
入力データ選択回路（セレクタ）である。２０は
このLSIに対する入出力データを送受するための
データピンであり、その転送路は４バイト巾のバ
ス構造になつており、ゲート８による制御の下に
内部バス３０と接続されている。内部バス３０
は、セレクタ６，７を経由してレジスタ３，４に
取り込まれる。またレジスタ３，４，５のデータ
は、それぞれゲート９，１０，１１の制御の下に
内部バス３０に出力される。
レジスタ５のデータは、レジスタ３，４に戻る
とともに、RAM２の書き込みデータにもなる。
とともに、RAM２の書き込みデータにもなる。
アドレスレジスタ１２は、RAM２のアドレス
を格納するレジスタであり、レジスタ５，CTL
１４，アドレス入力ピン２２から入力される８ビ
ツトのアドレス情報がセレクタ１３で選択されて
取り込まれる。
を格納するレジスタであり、レジスタ５，CTL
１４，アドレス入力ピン２２から入力される８ビ
ツトのアドレス情報がセレクタ１３で選択されて
取り込まれる。
このLSI全体の制御は、CTL１４が行うが、第
１図ではCTL１４からの制御線を省略してい
る。外部からこのLSIに供給されるマイクロ命令
は、ピン２３を通じてCTL１４に入る。クロツ
クは、図示していないが、T0，T1，T2，T3の４
相がLSI内部のクロツク発生源から供給される。
レジスタ３，４にはT0が、レジスタ５にはT3
が、またアドレスレジスタ１２にはT0とT2が供
給される。
１図ではCTL１４からの制御線を省略してい
る。外部からこのLSIに供給されるマイクロ命令
は、ピン２３を通じてCTL１４に入る。クロツ
クは、図示していないが、T0，T1，T2，T3の４
相がLSI内部のクロツク発生源から供給される。
レジスタ３，４にはT0が、レジスタ５にはT3
が、またアドレスレジスタ１２にはT0とT2が供
給される。
以下動作の一例を第２図によつて説明する。ま
ず通常モードの動作について述べる。通常モード
とは、ピン２１から供給される信号が“０”のと
きのモードである。LSIのデータピン２０からの
入力データ，ALU１処理結果が出力されるレジ
スタ５のデータ，または、RAM２からの読み出
しデータは、ピン２３から入力されるマイクロ命
令に従つてCTL１４の制御の下にセレクタ６，
７によつて選択されて、T0レジスタ３，４にセ
ツトされる。このデータは、ALU１で処理さ
れ、クロツクT3でレジスタ５に結果が取り込ま
れる。このレジスタ５のデータは、再びレジスタ
３，４に入力されたり、データピン２０からLSI
外に取り出されたり、RAM２に書き込まれたり
する。RAM２のアドレスレジスタ１２は、１マ
シンサイクル内でT0とT2の２回にわたつて、そ
れぞれ書き込みアドレスと読み出しアドレスがセ
ツトされる。すなわち１マシンサイクル内で
RAM２は最大１読み出しと１書き込みの２アク
セスが可能である。
ず通常モードの動作について述べる。通常モード
とは、ピン２１から供給される信号が“０”のと
きのモードである。LSIのデータピン２０からの
入力データ，ALU１処理結果が出力されるレジ
スタ５のデータ，または、RAM２からの読み出
しデータは、ピン２３から入力されるマイクロ命
令に従つてCTL１４の制御の下にセレクタ６，
７によつて選択されて、T0レジスタ３，４にセ
ツトされる。このデータは、ALU１で処理さ
れ、クロツクT3でレジスタ５に結果が取り込ま
れる。このレジスタ５のデータは、再びレジスタ
３，４に入力されたり、データピン２０からLSI
外に取り出されたり、RAM２に書き込まれたり
する。RAM２のアドレスレジスタ１２は、１マ
シンサイクル内でT0とT2の２回にわたつて、そ
れぞれ書き込みアドレスと読み出しアドレスがセ
ツトされる。すなわち１マシンサイクル内で
RAM２は最大１読み出しと１書き込みの２アク
セスが可能である。
RAM２への書き込みを行おうとしたアドレス
に対して読み出しが行われるときの動作を第３図
に示す。すなわち第３図において、サイクルＸで
のALU１の処理結果をクロツクT3でレジスタ５
に取り込んで、サイクルＹの書き込みステージ２
でRAM２のアドレス“Ｂ”に書き込もうとした
とき、読み出しステージ１で同じアドレス“Ｂ”
に読み出し指令がきた場合、読み出しステージ１
でそのままアドレス“Ｂ”のデータを読み出す
と、誤まつたデータ（すなわち書き換え前の古い
データ）を読むことになる。そこで、読み出しス
テージ１と書き込みステージ２の両アドレスが一
致しているかを図示していない監視回路によつて
常に監視しておき、両アドレスが一致したときは
書き込みデータであるレジスタ５のデータがその
ままレジスタ４に転送される。この処理をラツプ
アラウンド処理と称する。
に対して読み出しが行われるときの動作を第３図
に示す。すなわち第３図において、サイクルＸで
のALU１の処理結果をクロツクT3でレジスタ５
に取り込んで、サイクルＹの書き込みステージ２
でRAM２のアドレス“Ｂ”に書き込もうとした
とき、読み出しステージ１で同じアドレス“Ｂ”
に読み出し指令がきた場合、読み出しステージ１
でそのままアドレス“Ｂ”のデータを読み出す
と、誤まつたデータ（すなわち書き換え前の古い
データ）を読むことになる。そこで、読み出しス
テージ１と書き込みステージ２の両アドレスが一
致しているかを図示していない監視回路によつて
常に監視しておき、両アドレスが一致したときは
書き込みデータであるレジスタ５のデータがその
ままレジスタ４に転送される。この処理をラツプ
アラウンド処理と称する。
次に、RAMテストモードの動作について設明
するRAMテストモードとは、ピン２１から供給
される信号が“１”のときのモードである。この
モードになつたときのLSIの内部構造は、外から
みると第４図のように見える。逆にこの構成で動
くマイクロ命令のみがこのモードにおいて指定可
能なマイクロ命令である。
するRAMテストモードとは、ピン２１から供給
される信号が“１”のときのモードである。この
モードになつたときのLSIの内部構造は、外から
みると第４図のように見える。逆にこの構成で動
くマイクロ命令のみがこのモードにおいて指定可
能なマイクロ命令である。
RAMテストは、以下の手順で行われる。まず
通常モード（すなわちピン２１の入力信号が
“０”）にして、データピン２０からRAMへの書
き込みデータの基本パターンをレジスタ４にセツ
トするマイクロ命令をピン２３に与える。次に
RAMテストモード（すなわちピン２１の入力信
号が“１”）にして、ピン２３からマイクロ命令
を次々と与えてRAMテストを行う。このときア
ドレス入力ピン２２を通じてRAM２のアドレス
を変えてRAMの書き込みおよび読み出しテスト
を行う。RAMへの書き込みデータは、すでにレ
ジスタ４に設定された基本のパターンをALU１
で処理した結果をクロツクT3でレジスタ５にセ
ツトしたものが供給される。処理とは、たとえば
基本パターンを左または右の１ビツトシフトを行
うようなものである。RAMアドレスは、アドレ
ス入力ピン２２からクロツクT0とT2でアドレス
レジスタ１２にセツトされて供給される。一方、
RAM２からの読み出しデータはレジスタ３にT0
でセツトされた後、ゲート９からバス３０，ゲー
ト８を経由してデータピン２０に４バイト同時に
出力される。LSI外部のテスタでは、この出力デ
ータを期待値と比較することにより、RAMの良
否がテストされる。この一連の動作は、ピン２３
からのマイクロ命令にて制御される。ただし
RAMテストモード下では、第５図に示すよう
に、読み出し１と書き込み２のアドレスがともに
“Ｂ”の同一アドレスのとき、通常モードのとき
のようなデータのラツプアラウンド処理は行わず
に、RAMの書き換え前の古いデータをレジスタ
３に読み出す。これにより、ギヤロツピング・テ
ストやマーチング・テストが可能になる。
通常モード（すなわちピン２１の入力信号が
“０”）にして、データピン２０からRAMへの書
き込みデータの基本パターンをレジスタ４にセツ
トするマイクロ命令をピン２３に与える。次に
RAMテストモード（すなわちピン２１の入力信
号が“１”）にして、ピン２３からマイクロ命令
を次々と与えてRAMテストを行う。このときア
ドレス入力ピン２２を通じてRAM２のアドレス
を変えてRAMの書き込みおよび読み出しテスト
を行う。RAMへの書き込みデータは、すでにレ
ジスタ４に設定された基本のパターンをALU１
で処理した結果をクロツクT3でレジスタ５にセ
ツトしたものが供給される。処理とは、たとえば
基本パターンを左または右の１ビツトシフトを行
うようなものである。RAMアドレスは、アドレ
ス入力ピン２２からクロツクT0とT2でアドレス
レジスタ１２にセツトされて供給される。一方、
RAM２からの読み出しデータはレジスタ３にT0
でセツトされた後、ゲート９からバス３０，ゲー
ト８を経由してデータピン２０に４バイト同時に
出力される。LSI外部のテスタでは、この出力デ
ータを期待値と比較することにより、RAMの良
否がテストされる。この一連の動作は、ピン２３
からのマイクロ命令にて制御される。ただし
RAMテストモード下では、第５図に示すよう
に、読み出し１と書き込み２のアドレスがともに
“Ｂ”の同一アドレスのとき、通常モードのとき
のようなデータのラツプアラウンド処理は行わず
に、RAMの書き換え前の古いデータをレジスタ
３に読み出す。これにより、ギヤロツピング・テ
ストやマーチング・テストが可能になる。
また、RAMのマージンをみるテストでは、レ
ジスタ５のクロツクT3，アドレスレジスタ１２
のクロツクT0およびT2，さらに読み出しレジス
タになるレジスタ３のクロツクT0の位相をずら
せることにより可能となる。
ジスタ５のクロツクT3，アドレスレジスタ１２
のクロツクT0およびT2，さらに読み出しレジス
タになるレジスタ３のクロツクT0の位相をずら
せることにより可能となる。
以上の方法により、RAM書き込みデータはレ
ジスタ５のクロツクT3できれいに位相が揃えら
れ、また読み出しデータもレジスタ３のクロツク
T0で取り込まれ、またRAM２のアドレスはアド
レスレジスタ１２にT0とT2で位相を揃えて取り
込まれるため、ALU１，ゲート９，バス３０，
ゲート８，アドレス入力セレクタ１３等のゲート
および配線パターンによる信号遅延時間のばらつ
きの影響を受けない。
ジスタ５のクロツクT3できれいに位相が揃えら
れ、また読み出しデータもレジスタ３のクロツク
T0で取り込まれ、またRAM２のアドレスはアド
レスレジスタ１２にT0とT2で位相を揃えて取り
込まれるため、ALU１，ゲート９，バス３０，
ゲート８，アドレス入力セレクタ１３等のゲート
および配線パターンによる信号遅延時間のばらつ
きの影響を受けない。
本実施例では、RAMテストモードはLSIの外部
から専用のピン２１で直接、レベル信号を供給す
るとしたが、これはLSI内部にフリツプ・フロツ
プを持つて保持してもよい。
から専用のピン２１で直接、レベル信号を供給す
るとしたが、これはLSI内部にフリツプ・フロツ
プを持つて保持してもよい。
またRAMテスト用のアドレスはアドレス入力
ピン２２から直接供給したが、これも可能ならば
LSI内部で発生してもよい。
ピン２２から直接供給したが、これも可能ならば
LSI内部で発生してもよい。
また本LSIの制御はマイクロ命令によつて外部
から行う場合であるが、内蔵マイクロ命令によつ
て制御をしてもよいし、また外部からマイクロ命
令以外の制御を行う方式のLSIにも適用できるこ
とは明らかである。
から行う場合であるが、内蔵マイクロ命令によつ
て制御をしてもよいし、また外部からマイクロ命
令以外の制御を行う方式のLSIにも適用できるこ
とは明らかである。
またLSIのデータピン２０は、入出力ピン（す
なわち、バス構成による）としたが、これは入
力／出力別々のピンを持つてもよい。またLSIの
内部がバス構成でなくてもよいことは明白であ
る。
なわち、バス構成による）としたが、これは入
力／出力別々のピンを持つてもよい。またLSIの
内部がバス構成でなくてもよいことは明白であ
る。
またRAMの書き込みデータレジスタのクロツ
ク，読み出しデータレジスタのクロツクおよびア
ドレスレジスタのクロツクを他の同相クロツク信
号とLSIのピンを分けることにより、より自由度
を持つたRAMマージンテストを行うことができ
る。
ク，読み出しデータレジスタのクロツクおよびア
ドレスレジスタのクロツクを他の同相クロツク信
号とLSIのピンを分けることにより、より自由度
を持つたRAMマージンテストを行うことができ
る。
以上述べたように、本発明では、RAMテスト
モードを設け、このモードの下ではLSIのデータ
ピンとRAMの読み出し／書き込みレジスタとが
１対１に対応するような状態が設定され、しかも
これら読み出し／書き込みレジスタに対するデー
タの入出力は通常モードの場合と同一のクロツク
で行われるので、RAMの周辺論理回路の信号遅
延時間のばらつきの影響を非常に小さくした厳密
なRAMテストを簡単に行うことができる。
モードを設け、このモードの下ではLSIのデータ
ピンとRAMの読み出し／書き込みレジスタとが
１対１に対応するような状態が設定され、しかも
これら読み出し／書き込みレジスタに対するデー
タの入出力は通常モードの場合と同一のクロツク
で行われるので、RAMの周辺論理回路の信号遅
延時間のばらつきの影響を非常に小さくした厳密
なRAMテストを簡単に行うことができる。
第１図は本発明の一実施例であるLSIの内部ブ
ロツク図、第２図および第３図は通常モード時の
タイムチヤート、第４図はRAMテストモード時
に有効なLSI構成を示すブロツク図、第５図は
RAMテストモード時のタイムチヤートである。 符号の説明、１……ALU、２……RAM、３，
４，５……レジスタ、１２……アドレスレジス
タ、２０……データピン、２２……アドレス入力
ピン、２１，２３……ピン。
ロツク図、第２図および第３図は通常モード時の
タイムチヤート、第４図はRAMテストモード時
に有効なLSI構成を示すブロツク図、第５図は
RAMテストモード時のタイムチヤートである。 符号の説明、１……ALU、２……RAM、３，
４，５……レジスタ、１２……アドレスレジス
タ、２０……データピン、２２……アドレス入力
ピン、２１，２３……ピン。
Claims (1)
- 【特許請求の範囲】 １ 書込みと読出しとが交互に実行されるRAM
を内蔵する論理LSIであつて、該RAMへの書込み
データが第１のクロツクでセツトされる書込みレ
ジスタと、該RAMからの読出しデータが該第１
のクロツクよりも後に生じる第２のクロツクでセ
ツトされる読出しレジスタと、該RAMからのデ
ータの読出しのアドレスが、続いて起る該RAM
へのデータの書込みのアドレスと一致した場合、
該RAMからの読出しデータの代りに該書込みレ
ジスタのデータを該読出しレジスタにセツトする
よう制御する手段と、該LSI外部及び又は該読出
しレジスタから供給された入力データによつて演
算を行なう演算ユニツトとを有し、該演算結果が
該LSI外部へ取り出されたり該書込みレジスタに
セツトされるよう構成された論理LSIにおいて、 前記LSIの外部からRAMテストモードが指定さ
れたとき、前記制御手段の動作を禁止し、読出し
とそれに続けて起る書込みのアドレスが一致した
としても、該RAMからの読出しデータを該読出
しレジスタにセツトするよう制御する手段を有す
るRAM内蔵論理LSI。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226844A JPS59119595A (ja) | 1982-12-27 | 1982-12-27 | Ｒａｍ内蔵論理ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226844A JPS59119595A (ja) | 1982-12-27 | 1982-12-27 | Ｒａｍ内蔵論理ｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119595A JPS59119595A (ja) | 1984-07-10 |
| JPS6236318B2 true JPS6236318B2 (ja) | 1987-08-06 |
Family
ID=16851450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226844A Granted JPS59119595A (ja) | 1982-12-27 | 1982-12-27 | Ｒａｍ内蔵論理ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119595A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1251565B (it) * | 1991-09-10 | 1995-05-17 | Sgs Thomson Microelectronics | Procedimento di verifica delle memorie di un microcalcolatore programmato, mediante un microprogramma incorporato nello stesso microcalcolatore. |
-
1982
- 1982-12-27 JP JP57226844A patent/JPS59119595A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59119595A (ja) | 1984-07-10 |
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