JP2816146B2 - 回路動作テスト装置 - Google Patents
回路動作テスト装置Info
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は回路の動作テスト装置に関するものである。
より詳細にいえば、本発明は集積回路の中の複数個のブ
ロツクの動作をテストし、かつ検査するための装置に関
するものである。 〔従来の技術〕 ブロツクに構成されたプリント回路設計方式におい
て、関与する回路の各部分のおのおのはそれ自身のテス
ト信号と状態信号を有する。 これらのテスト信号および状態信号の数は、ブロツク
の機能が複雑になる時、多数になる。特に、もし回路の
テスト速度を大きくすることを可能にする信号の加算が
要求されるならは、そうである。 この場合には、ブロツク間に多数の相互接続を行なわ
ないで、すべてのこれらの信号を独立に中央処理装置に
送ることはもはや不可能である。 〔発明が解決しようとする問題点〕 したがつて、本発明の目的は、集積回路の中のいくつ
かのブロツクの動作をテストしかつ検査することが可能
で、その中の一部分のブロツクがテストされる集積回路
の内部構造を変更する必要のない、装置をうることであ
る。 〔問題点を解決するための手段、作用〕 したがって、本発明の主題は、集積回路内のブロック
の動作を検査チェックするための装置であって、この装
置は、検査すべき回路の各ブロックに関連した一セット
のシフトレジスタと論理回路を有し、この一セットのレ
ジスタは少なくとも一つの検査レジスタと一つの状態レ
ジスタと一つのマスクレジスタを含んでおり、上記状態
レジスタは検査すべきブロックの出力へ、そのブロック
の属する集積回路の中央処理ユニットへ検査レジスタと
マスクレジスタと論理回路とが接続されている間、接続
され、又、中央処理ユニットも共通割り込み線によって
上記ブロックへ接続されている、ことを特徴とする装置
である。 〔実施例〕 本発明は、添付図面を参照しての下記説明により、さ
らによく理解されるであろう。これらの実施例は例示の
ためのものであつて、本発明がこれらの実施例に限定さ
れることを意味するものではない。 第１図に示された集積回路は、本出願人の会社名で19
84年６月29日登録の仏国特許第84 10 377号に開示さ
れた形式の、ビデオ・スクリーン上へのデータの表示装
置である。 この装置はその構成部分として下記の装置を有してい
る。 中央処理装置１。この装置は以後CPUと呼ぶことにす
る。この装置は、それ自身のメモリの中に記憶されてい
るプログラムを用いて、装置全体の動作を管理する。 ビデオ表示処理装置２。この装置は以後VDPと呼ばれ
る。この装置は、バス３および制御線路４を通して、CP
U1と通信を行なう。このバスの上の情報の流れは、本出
願人の会社名で1983年２月25日に登録の特許出願第83
03 142号に詳細に開示されている処理工程に従つて、
アドレスとデータに対し時間多重化が従つて行なわれ
る。 ダイナミツク汎用メモリ５。このメモリはDRAMと呼ば
れる。このメモリは、時分割バス６を通して、他の装置
と通信を行なうことができる。このバス６はインタフエ
ース７を通してCPU1に接続される。 表示装置８。この表示装置８は、標準的なテレビジヨ
ン装置、または標準的モニタ装置でよい。この表示装置
は、装置全体でつくられた可視情報を表示するためのも
のである。 外部装置またはDido9。この装置によつて、本発明の
装置は外部情報源と通信することができる。この外部情
報源は、例えば、放送用テレビジヨン・チヤンネル、ま
たは電話線、または他の通信路を通して、この装置に接
続されたテレツクス送信装置であることができる。 ビデオ表示処理装置２はアドレス処理装置10と、点処
理装置11と、表示処理装置12とを有する。点処理装置11
は表示装置８のスクリーンの各点または各「画素」の処
理を実行する。これらの装置はすべて、時分割バス６お
よびバス13によつて、相互間で通信を行なう。これらの
バスには、データだけが伝送される。 バス６およびバス13は、インタフエース14を通して、
DRAMメモリ５に接続される。このインタフエース14によ
つて、DRAM5のためのデータとアドレスが多重化され
る。 また、DRAMメモリ５へのダイナミツク・メモリ・アク
セスのための制御装置15と、表示処理装置に結びつきか
つ回路DMA15とテレビジヨン・モニタ装置８と表示処理
装置それ自身と特に通信を行なうタイムベース回路BT
と、を備えている。 第１図の回路は、この装置の主要部分のおのおの、す
なわち、 CPUインタフエース7, アドレス処理装置10, 点処理装置11, 表示処理装置12, が、それ自身のテスト信号および状態信号を有するよう
に、ブロツクに構成されている。 テストは１つの動作状態を生じ、そしてその状態は１
つの結果を与える。 本発明に従つて、前記ブロツク7,10,11および12のお
のおのは、共通線路ΣINTに接続された割り込み出力7e,
10e,11e,12eを有する。共通線路ΣINTは、一方におい
て、中央処理装置CPU1に接続され、そして他方におい
て、第２図に示されているように、前記装置のおのおの
と結びついたテスト・検査装置に接続される。 この装置は、第４図のところで詳細に説明される、１
組のレジスタおよび論理回路20によつて構成される。 組20のレジスタの内容のプログラミングは、それに接
続された時分割バス６によつて、中央処理装置１によつ
て行なわれる。 組20は関与しているブロツクからの状態入力20aを有
し、かつ、テスト出力20bを有する。 最後に、この組は線路ΣINTに接続された割り込み出
力20cを有する。線路ΣINTは、動作をテストすることが
必要である、すべてのブロツク接続される。 ΣINT線路は、考えられる応用に対して有用である補
足信号の送信のために、またはその回路のテストの進行
中、回路の内部信号の発生の検査のためにさえ、CPU1に
よつて使用される。 第２図に示された形式のテスト装置を使用することに
より、次のことが可能となる。 ブロツク間の相互接続の総数が減る、 回路の１個または複数個のピンによるブロツクの内部
信号へのアクセス、信号の選択は、このテスト装置の１
つのレジスタの内容をプログラミングすることによつて
行なわれる、 回路のテスト時間が減る、 １つの応用に対し有用である信号のプログラミング、
それにより、この回路外の部品の総数、 を減らすことが可能となる。 例えば、第３図において、第１図の回路のアドレス処
理装置ブロツク10の中に、本発明による装置を備えるこ
とを調べよう。 同じ装置は、異なる状態信号と異なるテスト信号を有
するこの回路の他のブロツクに対して、もちろん、用い
ることができる。 おのおのブロツクは、他のブロツクとは独立に動作す
る。線路ΣINTだけがすべてのブロツクに共通であるこ
とができる。 第３図は第１図の回路の一部分の詳細図である。この
回路部分はCPU1と結びついたインタフエース７と、CPU1
にまた接続されたアドレス処理装置10を有する。 アドレス処理装置10と結びついた１つのテストおよび
状態装置が示されている。 この装置は、状態入力20aによつて、レジスタ25のス
タツクの出力に接続され、かつ、アドレス処理装置10の
一部分である算術および論理装置ALU27に接続される。 この装置はまた時分割バス６に接続され、かつ、中央
処理装置CPU1に接続された共通線路ΣINTに接続され
る。 線路ΣINTはまた、インタフエース７の１組のレジス
タ18a,18bに接続される。 第３図の回路のその他の部分は、仏国特許出願第84
10 377号に開示されている。 けれども、本発明をよりよく理解するために、この回
路の説明を続けることにする。 インタエース７は、CPU1が、VDP2に間接アクセスする
ために接続されたものであり、またはDRAM5に間接アク
セスするために接続されたものである。したがつて、そ
れは、おのおののアクセス・フイールドを翻訳すること
ができる。 このインタフエースはバス３に接続された復号器16を
有する。この復号器16は16個の出力を有し、そしてこの
16個の出力のうち４個の出力、すなわち、16ビツト・ア
ドレス・フイールドのうちの２つの最小桁ビツトに対応
する出力は、このインタフエースの４つの特定のレジス
タの妥当化のために使用される。すなわち、 信号ENCPUAによつて妥当化されたアドレス転送レジス
タ17と、 信号ENCPUDによつて妥当化されたデータ転送レジスタ
18と、 信号ENSTによつて妥当化された状態レジスタ（STATU
S）18aと、 信号ENCTによつて妥当化されたテスト・レジスタ18b
と、 に対して用いられる。 これらの４つのレジスタは、それぞれの制御入力に加
えられる信号R/W（書き込み中はR/W＝０）によつて、書
き込みまたは読み出しのさいに制御される。 したがつて、CPU1への直接アクセスの場合、復号器16
はアドレス転送信号ALCPUおよびENCPUAを生ずる。書き
込み（R/W＝０）のさいには、逐次のデータ・フイール
ドがその度にレジスタ18の中に転送され、一方、読み出
し（R/W＝１）のさいには、このレジスタの内容がサイ
クルの終りにバス３に転送され、したがつて、CPU1はDR
AM5に読み出された対応するデータを呼び出すことがで
きる。復号器16はまた１つの出力REQCPUFを有する。こ
の出力はアクセス・サイクルのDMA15における要求をDRA
M5に対し可能にする。 したがつて、この出力は回路DMA15に接続され、それ
でこの回路はメモリ・サイクル（RAS信号およびCAS信
号）をCPU1に割り当てることができる。その時、このサ
イクルには、バス６を通して、CPU1とDRAM5との間で転
送を行なうことができる。 アドレス・フイールドが２つの選定された限界の間の
１つの値をもつ時、このフイールドは命令として翻訳さ
れる。 これらの命令は２群に分割することができる。すなわ
ち、「フオアグランド命令（FOREGROUND INSTRUCTION
S）」と「バツクグランド命令（BACKGROUND INSTRUCTIO
NS）」とに分割することができる。記載を簡単にするた
めに、第１の群に対し省略記号FGを使い、そして第２の
群に対して省略記号BGを使うことにする。 翻訳されたアドレスの中で、４つのアドレスは、イン
タフエース７の４つのレジスタ17,18,18aおよび18bを選
択的に示すためのものである。 この目的のために、アドレス・フイールドの最後の２
ビツトが次の真理値表に従つて用いることができる。 RCTL WCTL 00 レジスタ 18b RST WST 01 レジスタ 18a RCD WCD 10 レジスタ 18 RCA WCA 11 レジスタ 17 （Ｒは読み出し信号を示し、そしてＷは書き込み信号を
示す。） アドレス・フイールドの８個の最小桁のビツトの翻訳
されたアドレスからえられる他の命令は、その数はした
がつて256−４＝252であるが、FGレジスタ21を通してFG
サイクルを実行するためのものである。FGレジスタ21は
インタフエース７の一部分であつて、復号器16の一定の
出力とアドレス処理装置10との間に接続される。もつと
詳細にいえば、この処理装置の一部分であるパーマネン
トCMOSメモリ22のアドレス入力と、復号器16の一定の出
力との間に、FGレジスタが接続される。 インタフエースの中のBGレジスタと呼ばれるレジスタ
23は、アドレス・フイールドによつて指示され、そして
その翻訳が、１つまたは複数個のBGサイクルを呼び出す
時、そのBG命令でロードされるためのものである。この
レジスタはアドレス・フイールドの３個の最小桁ビツト
によつて指示される。もつと詳細にいえば、これらのビ
ツトが値111をもつときに指示される。 BGレジスタ23が選定される時、逐次のデータ・フイー
ルドは16ビツトで１つの命令を含んでおり、この命令
は、回路DMA15の制御の下で、VDPを、多数のメモリ・サ
イクルの実行を可能にする構成にする。これらのサイク
ルは、FG命令がこの処理を中断しない限り、逐次に進め
られる。この場合には、DMA回路は実行される１つまた
は複数個のFGサイクルを割り当て、それからBGサイクル
はそれらが中断された時点で再び始められる。メモリ・
アクセス優先度に依る割り込みは、前記出願中特許第83
03 143号に開示されている。 このアドレス処理装置は、CROMメモリ22の他に、NRAM
と呼ばれるレジスタ24のスタツクと、PRAMと呼ばれるレ
ジスタ25のスタツクとの、２つのスタツクを有する。こ
れらのレジスタは、時分割バス６に接続された転送レジ
スタ26を通して、16ビツトにわたつてロードされ、か
つ、読み出すことができる。おのおののスタツクは算術
および論理装置、すなわちALU27、に接続され、そしてA
LUそれ自身は、転送レジスタ26と２つの16ビツト・バス
28および29、すなわち、ＮおよびＰを通して、バス６に
直接に接続される。このアドレス処理装置は、メモリ５
を呼び出すために、VDPで生じたすべてのアドレスを供
給し、そして計算するのに主に使用される。 メモリ22は、FGレジスタ21またはBGレジスタ23のいず
れかの中に含まれる命令の一部分によつてアドレスされ
る時、スタツク24およびスタツク25の中の１つまたは複
数個のレジスタと、ALU27の算術機能または論理機能
と、レジスタ26を通しての転送とを妥当化するために、
そこに記憶されているマイクロ命令の選定を可能にす
る。ALU27の動作は５ビツトのマイクロ命令によつて制
御され、そしてこれは、バスＰまたはバスＮ、すなわ
ち、28または29の上、またはこれら２つのバスの間で、
借り（ボロー）動作（CI＝0.1または２）および加算動
作または減算動作を満足することができる。 制御メモリCROM22はまた、種々のバスおよび種々のレ
ジスタの間でのデータおよびアドレスの転送を実行する
ために、VDP2の他の装置の制御に必要である種々の信号
を含んでいる。CROM22の中にアドレスされたマイクロ命
令は、回路DMA15によつて線路30上で時分割される度に
妥当化されて、メモリの呼び出しの優先順位を決定する
ことを可能にする。この場合には、６つの優先度が次の
順序で決定される。 1. CPU−FG 2. 外部チヤンネル（Dido9） 3. 表示管理（点処理装置11） 4. 表示（表示処理装置16） 5. メモリ・リフレツシユ（メモリ５） 6. CPU BG. したがつて、フオアグランド・サイクルFGは、メモリ
を直接呼び出すために、またはVDP2の内部レジスタを呼
び出すために、CPU1によつて使用されることと、１度に
１つの単一16ビツト・ワードだけをメモリと交換するた
めにこのことが行なわれることが、前記からえられる。 他方、バツクグランド・サイクルBGは最低の優先度で
実行される。すなわち、VDP2が他のユーザによつて実行
される他のサイクルを有していない時、実行される。BG
サイクルは、FGサイクルによるCPUによつて、またはVDP
2によつて、のいずれかでトリガされることができる。
このような１つのサイクルまたは一群のサイクルをトリ
ガするのがCPUである時、それは例えば、メモリ５の中
での一群のワードを移動する問題であることができる。
その時、このサイクルをトリガしたFGサイクルの後、CP
Uが再び介在することなく、この動作が実行される。し
たがつて、BGサイクルの実行中に、FGの作業を継続する
ことができる。すべての処理工程は、確立された優先度
に従つて、DMA回路15によつて管理される。（この具体
的な場合には、BGサイクルの実行の中断および再開であ
る。） この動作方法の大きな利点は、いろいろなユーザが作
業できることであり、かつ、他のユーザと相互に妨害し
合うことなく自分自身の速さで通信できることである。
DMAは、どの場合にも、適切な優先度を与えることがで
きる。 DRAM5のインタフエース14は、２つの転送レジスタ31
および32（図示されていない）を有する。これらのレジ
スタは、バス６からDRAMへ、またはその逆に、アドレス
・フイールドとデータ・フイールドを転送するために、
CROMメモリ22内のマイクロ命令によつて供給される信号
と、DMA回路15から来るRAS信号およびCAS信号とによつ
て、制御される。けれども、バス６とこれらのレジスタ
のうちの１つを通して転送されたアドレスへ、アドレス
処理装置10を出てバス13からメモリ５の中へ、データを
直接に転送することもできる。 本発明によるテスト装置が第４図に詳細に示されてい
る。 この装置はテスト・レジスタ35と、状態レジスタ36
と、マスク・レジスタ37と、比較器38と、制御論理装置
39とを有する。テスト・レジスタ35はテストされるブロ
ツクの内部論理装置に送られる信号を発生するためのも
のであり、状態レジスタ36はそのブロツクの内部状態を
反映した信号をまとめ、マスク・レジスタ37は対応する
ブロツクからINT線路上に現われなければならない１つ
または複数個の信号の選択を可能にし、比較器38はマス
ク・ビツトとおのおのの状態信号を結び付けるもので、
マスクと状態との間に一致が存在する時、INT信号を生
じ、そして制御論理装置39は時分割パス６と種々のレジ
スタとの間に転送信号を生ずる。 テスト・レジスタ35とマスク・レジスタ37とローデイ
ングを第３図を用いて説明する。 それがテストされるブロツクのインタフエース信号の
テストのためであつても、または１つの業務のための内
部信号の開始のためであつても、テスト・レジスタ35お
よびマスク・レジスタ37は、その業務またはテストを記
述するCPU1によつて、ロードされなければならない。 このようなレジスタのローデイングの工程は前記仏国
特許出願第84 10 377号に既に開示されている。 第５図は検査レジスタをロードするタイミング図であ
る。 CPU1は信号AL,ENおよびR/Wを発生する。これらの信号
は動作をトリガする。 CPUからのバスは命令コードを送信し、この命令コー
ドはインタフエース７の復号器16によつて翻訳される。 これはアクセス要求信号Req.CPUFを生ずる。この命令
コードに対応するアドレスはレジスタCPU ADDR17にロー
ドされ、そしてデータはレジスタCPU DATA18にロードさ
れる。 CPUF信号がDMA15によつて発生される時、第４図の回
路の制御論理装置39は命令コードを翻訳し、そして信号
TG＞CTを生ずるために書き込み信号R/W＝０を翻訳し、
そしてこの信号は時分割バス６から検査レジスタ35へデ
ータを転送する。 CPUFサイクルの実行中、時分割バス６上の多重化され
たコードとデータは、CPUサイクルによつて前にロード
されたレジスタCPU ADDR17およびCPU DATA18からそれぞ
れ来ることに注意してほしい。 同じ処理工程がマスク・レジスタ37をロードするさい
にも行なわれる。命令コードが異つているので、制御回
路39が発生するのは信号TS＞CMである。 読み出しの場合には、処理工程を逆にすることによつ
て、テスト・レジスタ35と、マスク・レジスタ37と、ま
たは状態レジスタ36と、のうちの１つのレジスタの内容
が、時分割バス６とレジスタCPU DATA18とによって、CP
Uバス上に転送される。信号R/W＝１は読み出しを選定す
る。制御論理装置39（第４図）によつて翻訳された命令
コードは信号CT＞TS,CM＞TSまたはST＞TSのうちの１つ
の信号を発生し、そしてこの信号は対応するレジスタの
内容をバス６のデータ・フイールドに転送する。 INT信号の発生は次のようにして得られる。 アドレス処理装置ブロツク10は16個の状態信号ST0〜S
T15を有し、かつ、マスタ・レジスタ37（第４図）は16
ビツトCM0〜CM15を含むと仮定する。 同じ指数でかつ比較器38のANDゲート40で組み合わさ
れた信号STおよびCMは、それぞれ、信号EQ0〜EQ15を生
ずる。INT信号は、16入力ORゲート41によつて、信号EQ0
〜EQ15について実行された論理OR動作から得られる。 もしすべてのビツトCM0〜CM15がゼロ・レベルである
ならば、INT出力はゼロ・レベルである。 もしマスク・ビツトCMnがONEであるならば、対応する
信号STnの形はINT出力に転記される。 もしいくつかのマスク・ビツトが論理ONEレベルにあ
るならば、ゲート41のINT出力は、マスク・レジスタ37
によつて選定されたすべての状態ビツトの和に対応した
信号である。 おのおののブロツクのINT線路は、ハード・ワイヤー
ドOR回路（ゲート41）によつて、線路ΣINTに接続さ
れ、そしてこの線路は同じようにすべてのブロツクの和
に対応する信号を生ずる。 信号ΣINTは１つの業務によつて次のように使用され
る。 １つの業務に対し、CPU1とこの回路と関連したメモリ
との間のデータ転送シーケンスを停止するために、アド
レスとポインタとの間に同等な信号を有することが必要
である、と仮定される。 CPU1は、アクセス・テストの番号またはプロセス・ア
ドレス・テストの終結で予め占められることなく、メモ
リ５（第１図）内のデータを、例えば、アドレス1000か
らアドレス1080へ転送しなくてはならない。 CPU1の入力端子に加えられた信号ΣINTはこのプロセ
スを中断するであろう。 初期設定相の間、CPU1はスタツク25（第３図および第
４図）のレジスタPE1,PM1の内容をプログラムする。第
１の値は実行アドレスの終結PE1＝1080であり、そして
第２の値は最初の書き込みのアドレスPM1＝1000であ
る。 マスク・レジスタ37は、アドレス処理装置10のレジス
タPE1およびPM1の内容の比較器から来る信号EQP1と、お
よびDMAブロツク15からのCPUFと、の選定するようにプ
ログラムされる。他のマスク・ビツトがゼロにある時、
EQ13とEQ0以外のすべての信号は強制的にゼロにされ、
そしてINT信号に何の影響も及ぼさない。 データ転送中、CPUはメモリ・アクセス・アドレスと
してポインタPM1を選定し、そしておのおののCPUFサイ
クルでポインタPM1が増分される。 アドレス1000からアドレス107Fまで、PE1とPM1の間に
同等であることが存在しないので、信号EQP1は高レベル
にある。 信号EQ0はONEレベルにあるままであり、INTとINT（si
c）はONEにあるままである。 CPUはそのアクセスを継続する。 第６図のグラフのＡで表されたサイクルの終りにおい
て、アドレス計算PM1＝107F＋１は、PE1＝PM1＝1080で
あるから、EQP1を「０」レベルにスイツチする。 サイクルＢの間、信号CPUFおよびEQP1はいずれも低レ
ベルにあり、ORゲート41のすべての入力は低レベルにあ
り、そしてINT信号は低レベルにある。 CPU1はその割り込み端子に信号ΣINT＝０を受取り、
そしてデータの転送を停止する。 CPU1のΣINT端子はまたテストのために使用すること
ができる。 テスト・レジスタ35、マスク・レジスタ37および状態
レジスタ36は、集積回路のテスト時間を短くする目的
で、１つのブロツクの論理部分装置をテストするのに使
用することができる。 第８図は、環状バツフア管理論理装置の動作を検査す
るための装置と処理方法の１つの例を示したものであ
る。 第８図はアドレス処理装置10のレジスタ24のスタツク
の一部分を示したものである。このレジスタに２個の３
入力NANDゲート46および47で構成されるRSフリツプ・フ
ロツプ45が接続される。ゲート46の第１入力はレジスタ
24のスタツクの出力EQN1に接続され、第２入力はテスト
・レジスタ35の出力CT0に接続され、そして第３入力は
ゲート47の出力に接続される。 ゲート47の第１入力はゲート46の出力に接続され、こ
のゲート46の出力は状態レジスタ36の状態入力ST1とな
る。ゲート47の第２入力は検査レジスタ35の出力CT1に
接続され、そして第３入力はレジスタ24のスタツクの出
力EQN3に接続される。 このスタツクの出力EQN1およびEQN3はまた状態レジス
タ36の入力ST4およびST3に接続される。 RSフリツプ・フロツプ45の出力はフリツプ・フロツプ
48に接続される。フリツプ・フロツプ48に他の入力はEQ
N3に接続される。フリツプ・フロツプ48の２つの出力
は、信号ET2および信号CT2を供給する。 環状バツフアは２つのアドレス、すなわち、レジスタ
・スタツク25の開始アドレスBATと終結アドレスBATF、
によつて定められる。それはメモリ５（第１図）の一部
分である。使用中は、この領域を呼び出すのに２つのポ
インタPMTおよびPMEX（第７図）が用いられる。 PMEXは、おのおのの外部のチヤンネルDMA EXTサイク
ルにおいて、バツフア内にデータを書き込むのに使用さ
れる。 PMTは、このバツフアからデータを読み出すために、C
PUによつて使用される。 通常の使用では、初期設定相の間に、バツフア開始ア
ドレスBATが２つのポインタPMTおよびPMEXに転送され
る。 おのおののEXTサイクルの間、PMEXポインタは、それ
がBATEに等しくなるまで、増分される。 PMEX＝BATE（EQN3＝０）である時、PMEXはBATEで再ロ
ードされ、そしてRSフリツプ・フロツプ45（第８図）は
状態ST1＝０を変える。 PMTポインタのリサイクリングも同じである。 EQN1＝０はST1＝１を設定する。 通常の使用の場合、EXTチヤンネルはメモリにデータ
をロードし、PMEXポインタはバツフアの２つの限界の間
を進行する。そのさい、CPU1はPMTとPMEXとの間に同等
であることがない（EQN2＝０）限り、ポインタPMTによ
つてデータを呼び出す。 もし同等である場合には、このことはPMTがPMEXに到
達したことを意味し、そしてCPUは停止しなければなら
ないことを意味する。 このブロツクが異常な動作をする場合には、もしPMEX
がPMTよりは全体的に速く進行する場合には、同等信号E
QN2＝０が再び生じ、ポインタPMEXは１サイクル前（ST1
＝０）にある。 バツフア容量のオーバフローがあり、それはフリツプ
・フロツプ48によつて指示される。 信号EQN2はRSフリツプ・フロツプ45の状態をフリツプ
・フロツプ48にロードする。ST2＝0. この出力は、信号CT2によつてのみ、「１」にリセツ
トされることができる。 この環状バツフア管理装置のテスト速度を大きくする
ために、テスト・レジスタ35のビツトCT0、CT1,およびC
T2がRSフリツプ・フロツプ45とフリツプ・フロツプ48
（第８図）の状態を予め設定するために用いられ、一
方、信号ST1,ST2,ST3およびST4はΣINTピン上で対応す
るマスク・ビツトによつて１対１に選定される。 例えば、比較器EQN1,EQN2またはEQN3をテストするた
めに、対応するレジスタがCPU1またはテスト装置によつ
て同じ値でもつてロードされ、そして結果が正しいかど
うかでピンΣINTが検査される。 RSフリツプ・フロツプ45の動作は次のように検査する
ことができる。 異なる値がポインタにロードされる。 CT0が「０」に設定され、そしてCT1が「１」に設定さ
れる。 テスト装置はマスク・レジスタ37からのマスク・ビツ
トCM1＝１によつて妥当化されたピンΣINT上でST1＝１
を検査する。 この管理装置信号の他の状態は、異なる構成のテスト
信号を用いることによつて、検査することができる。 前記テストは、１個または複数個の信号の組み合わせ
である信号を発生するために、ピンΣINTがプログラム
される方法を示しており、信号ΣINTは割り込み信号と
してCPU1によつて使用される。 回路のテスト速度を増すために、同じ装置を用いて内
部部分ブロツクを活性状態にすることができる。 回路のピン上にえられる信号を用いて、例えば信号RA
SおよびCASと、時間基準としてDMA15の発振器（第９
図）を用いて、内部信号の動的挙動を、オツシロスコー
プまたはテスト装置を使つて、検査するために、このテ
ストおよび状態装置を用いることができる。 例えば、加算器の計算時間を検査することができる。
もつと詳細にいえば、DMA15の列アドレスAINT借り（ボ
ロー）信号を調べることができる。 この目的のために、DMA15のAINT端子は、テストおよ
び状態装置の状態レジスタ36のピンST14に接続される。 テスト装置はマスク・レジスタ37の内容をCM14＝１を
もつてプログラムし、そしてこの信号はΣINT線路上のA
INT信号を妥当化する。AINTを活性化するために、テス
ト装置は、ポインタを増分する、例えば、PM1をおのお
ののサイクルで値Ａに増分する、１つの制御を選定す
る。 AINTがおのおののCPUFサイクルで変わるような値を、
Ａレジスタが有する。 待機時間Taは、DMA15の発振器を基準としてとり、回
路のピン上にえられるRASまたはCAS（第10図）をとるこ
とによつて、ΣINTピン上で極めて容易に検査すること
ができる。 〔発明の効果〕 状態レジスタ36に接続された重要な信号を選択するこ
とにより、回路のピンに多数の接続を行なうことを必要
とする、または特別の実験室でのみ実行することが可能
なプローブ・テストを必要とする、ような従来の処理工
程を使用しないで、多数の内部信号を検査することがで
きる。 以上の説明に関連して更に以下の項を開示する。 （１） テストされる回路のおのおののブロツクと結び
ついている１組のシフト・レジスタと論理回路とで構成
され、レジスタの前記組が少なくとも１つのテスト・レ
ジスタ35と状態レジスタ36とマスク・レジスタ37を有
し、前記状態レジスタ36がテストされるブロツクの出力
（ST0ないしST15）に接続され、一方、前記ブロツクが
その一部分である集積回路の中央処理装置１に前記テス
ト・レジスタ35と前記マスク・レジスタ37および前記論
理回路が接続され、および前記中央処理装置１が共通割
り込み線路（ΣINT）によつて前記ブロツク7,10にまた
接続された、集積回路の中のブロツクの動作のテスト装
置。 （２） 第１項において、割り込み信号INTを作成する
目的のためにテストされるブロツクから来る状態信号
（ST0ないしST15）とマスク・レジスタ37によつて供給
されかつテストされる前記ブロツクから来る信号に対応
したマスク信号（CM0ないしCM15）との比較器38を前記
論理回路が有し、および前記比較器38が前記回路のデー
タ・バス６に接続された本装置の中央制御論理装置39に
前記割り込み線路（ΣINT）によつて接続された、集積
回路の中のブロツクの動作のテスト装置。 （３） 第２項において、前記比較器38がテストされる
前記ブロツク7,10の出力と同数のANDゲート40で構成さ
れ、前記ゲートのおのおのの１つの入力が前記ブロツク
からの状態信号（ST0ないしST15）を受信するためのも
のであり、および前記ゲートのおのおのの他の入力が同
じ位置の前記マスク・レジスタの出力（CM0ないしCM1
5）に接続された、集積回路の中のブロツクの動作のテ
スト装置。 （４） 第１項、第２項および第３項のいずれかにおい
て、テストされるブロツク24の少なくとも１つの内部部
分ブロックと結びついており、かつ、対応する前記内部
部分ブロツクを活性化しかつテストするための装置45,4
8をまた有する、集積回路の中のブロツクの動作のテス
ト装置。 （５） 第１項ないし第４項のいずれかにおいて、テス
トされるブロツク内での信号の電気的伝搬時間を検査す
るための装置でもある、集積回路の中のブロツクの動作
のテスト装置。
より詳細にいえば、本発明は集積回路の中の複数個のブ
ロツクの動作をテストし、かつ検査するための装置に関
するものである。 〔従来の技術〕 ブロツクに構成されたプリント回路設計方式におい
て、関与する回路の各部分のおのおのはそれ自身のテス
ト信号と状態信号を有する。 これらのテスト信号および状態信号の数は、ブロツク
の機能が複雑になる時、多数になる。特に、もし回路の
テスト速度を大きくすることを可能にする信号の加算が
要求されるならは、そうである。 この場合には、ブロツク間に多数の相互接続を行なわ
ないで、すべてのこれらの信号を独立に中央処理装置に
送ることはもはや不可能である。 〔発明が解決しようとする問題点〕 したがつて、本発明の目的は、集積回路の中のいくつ
かのブロツクの動作をテストしかつ検査することが可能
で、その中の一部分のブロツクがテストされる集積回路
の内部構造を変更する必要のない、装置をうることであ
る。 〔問題点を解決するための手段、作用〕 したがって、本発明の主題は、集積回路内のブロック
の動作を検査チェックするための装置であって、この装
置は、検査すべき回路の各ブロックに関連した一セット
のシフトレジスタと論理回路を有し、この一セットのレ
ジスタは少なくとも一つの検査レジスタと一つの状態レ
ジスタと一つのマスクレジスタを含んでおり、上記状態
レジスタは検査すべきブロックの出力へ、そのブロック
の属する集積回路の中央処理ユニットへ検査レジスタと
マスクレジスタと論理回路とが接続されている間、接続
され、又、中央処理ユニットも共通割り込み線によって
上記ブロックへ接続されている、ことを特徴とする装置
である。 〔実施例〕 本発明は、添付図面を参照しての下記説明により、さ
らによく理解されるであろう。これらの実施例は例示の
ためのものであつて、本発明がこれらの実施例に限定さ
れることを意味するものではない。 第１図に示された集積回路は、本出願人の会社名で19
84年６月29日登録の仏国特許第84 10 377号に開示さ
れた形式の、ビデオ・スクリーン上へのデータの表示装
置である。 この装置はその構成部分として下記の装置を有してい
る。 中央処理装置１。この装置は以後CPUと呼ぶことにす
る。この装置は、それ自身のメモリの中に記憶されてい
るプログラムを用いて、装置全体の動作を管理する。 ビデオ表示処理装置２。この装置は以後VDPと呼ばれ
る。この装置は、バス３および制御線路４を通して、CP
U1と通信を行なう。このバスの上の情報の流れは、本出
願人の会社名で1983年２月25日に登録の特許出願第83
03 142号に詳細に開示されている処理工程に従つて、
アドレスとデータに対し時間多重化が従つて行なわれ
る。 ダイナミツク汎用メモリ５。このメモリはDRAMと呼ば
れる。このメモリは、時分割バス６を通して、他の装置
と通信を行なうことができる。このバス６はインタフエ
ース７を通してCPU1に接続される。 表示装置８。この表示装置８は、標準的なテレビジヨ
ン装置、または標準的モニタ装置でよい。この表示装置
は、装置全体でつくられた可視情報を表示するためのも
のである。 外部装置またはDido9。この装置によつて、本発明の
装置は外部情報源と通信することができる。この外部情
報源は、例えば、放送用テレビジヨン・チヤンネル、ま
たは電話線、または他の通信路を通して、この装置に接
続されたテレツクス送信装置であることができる。 ビデオ表示処理装置２はアドレス処理装置10と、点処
理装置11と、表示処理装置12とを有する。点処理装置11
は表示装置８のスクリーンの各点または各「画素」の処
理を実行する。これらの装置はすべて、時分割バス６お
よびバス13によつて、相互間で通信を行なう。これらの
バスには、データだけが伝送される。 バス６およびバス13は、インタフエース14を通して、
DRAMメモリ５に接続される。このインタフエース14によ
つて、DRAM5のためのデータとアドレスが多重化され
る。 また、DRAMメモリ５へのダイナミツク・メモリ・アク
セスのための制御装置15と、表示処理装置に結びつきか
つ回路DMA15とテレビジヨン・モニタ装置８と表示処理
装置それ自身と特に通信を行なうタイムベース回路BT
と、を備えている。 第１図の回路は、この装置の主要部分のおのおの、す
なわち、 CPUインタフエース7, アドレス処理装置10, 点処理装置11, 表示処理装置12, が、それ自身のテスト信号および状態信号を有するよう
に、ブロツクに構成されている。 テストは１つの動作状態を生じ、そしてその状態は１
つの結果を与える。 本発明に従つて、前記ブロツク7,10,11および12のお
のおのは、共通線路ΣINTに接続された割り込み出力7e,
10e,11e,12eを有する。共通線路ΣINTは、一方におい
て、中央処理装置CPU1に接続され、そして他方におい
て、第２図に示されているように、前記装置のおのおの
と結びついたテスト・検査装置に接続される。 この装置は、第４図のところで詳細に説明される、１
組のレジスタおよび論理回路20によつて構成される。 組20のレジスタの内容のプログラミングは、それに接
続された時分割バス６によつて、中央処理装置１によつ
て行なわれる。 組20は関与しているブロツクからの状態入力20aを有
し、かつ、テスト出力20bを有する。 最後に、この組は線路ΣINTに接続された割り込み出
力20cを有する。線路ΣINTは、動作をテストすることが
必要である、すべてのブロツク接続される。 ΣINT線路は、考えられる応用に対して有用である補
足信号の送信のために、またはその回路のテストの進行
中、回路の内部信号の発生の検査のためにさえ、CPU1に
よつて使用される。 第２図に示された形式のテスト装置を使用することに
より、次のことが可能となる。 ブロツク間の相互接続の総数が減る、 回路の１個または複数個のピンによるブロツクの内部
信号へのアクセス、信号の選択は、このテスト装置の１
つのレジスタの内容をプログラミングすることによつて
行なわれる、 回路のテスト時間が減る、 １つの応用に対し有用である信号のプログラミング、
それにより、この回路外の部品の総数、 を減らすことが可能となる。 例えば、第３図において、第１図の回路のアドレス処
理装置ブロツク10の中に、本発明による装置を備えるこ
とを調べよう。 同じ装置は、異なる状態信号と異なるテスト信号を有
するこの回路の他のブロツクに対して、もちろん、用い
ることができる。 おのおのブロツクは、他のブロツクとは独立に動作す
る。線路ΣINTだけがすべてのブロツクに共通であるこ
とができる。 第３図は第１図の回路の一部分の詳細図である。この
回路部分はCPU1と結びついたインタフエース７と、CPU1
にまた接続されたアドレス処理装置10を有する。 アドレス処理装置10と結びついた１つのテストおよび
状態装置が示されている。 この装置は、状態入力20aによつて、レジスタ25のス
タツクの出力に接続され、かつ、アドレス処理装置10の
一部分である算術および論理装置ALU27に接続される。 この装置はまた時分割バス６に接続され、かつ、中央
処理装置CPU1に接続された共通線路ΣINTに接続され
る。 線路ΣINTはまた、インタフエース７の１組のレジス
タ18a,18bに接続される。 第３図の回路のその他の部分は、仏国特許出願第84
10 377号に開示されている。 けれども、本発明をよりよく理解するために、この回
路の説明を続けることにする。 インタエース７は、CPU1が、VDP2に間接アクセスする
ために接続されたものであり、またはDRAM5に間接アク
セスするために接続されたものである。したがつて、そ
れは、おのおののアクセス・フイールドを翻訳すること
ができる。 このインタフエースはバス３に接続された復号器16を
有する。この復号器16は16個の出力を有し、そしてこの
16個の出力のうち４個の出力、すなわち、16ビツト・ア
ドレス・フイールドのうちの２つの最小桁ビツトに対応
する出力は、このインタフエースの４つの特定のレジス
タの妥当化のために使用される。すなわち、 信号ENCPUAによつて妥当化されたアドレス転送レジス
タ17と、 信号ENCPUDによつて妥当化されたデータ転送レジスタ
18と、 信号ENSTによつて妥当化された状態レジスタ（STATU
S）18aと、 信号ENCTによつて妥当化されたテスト・レジスタ18b
と、 に対して用いられる。 これらの４つのレジスタは、それぞれの制御入力に加
えられる信号R/W（書き込み中はR/W＝０）によつて、書
き込みまたは読み出しのさいに制御される。 したがつて、CPU1への直接アクセスの場合、復号器16
はアドレス転送信号ALCPUおよびENCPUAを生ずる。書き
込み（R/W＝０）のさいには、逐次のデータ・フイール
ドがその度にレジスタ18の中に転送され、一方、読み出
し（R/W＝１）のさいには、このレジスタの内容がサイ
クルの終りにバス３に転送され、したがつて、CPU1はDR
AM5に読み出された対応するデータを呼び出すことがで
きる。復号器16はまた１つの出力REQCPUFを有する。こ
の出力はアクセス・サイクルのDMA15における要求をDRA
M5に対し可能にする。 したがつて、この出力は回路DMA15に接続され、それ
でこの回路はメモリ・サイクル（RAS信号およびCAS信
号）をCPU1に割り当てることができる。その時、このサ
イクルには、バス６を通して、CPU1とDRAM5との間で転
送を行なうことができる。 アドレス・フイールドが２つの選定された限界の間の
１つの値をもつ時、このフイールドは命令として翻訳さ
れる。 これらの命令は２群に分割することができる。すなわ
ち、「フオアグランド命令（FOREGROUND INSTRUCTION
S）」と「バツクグランド命令（BACKGROUND INSTRUCTIO
NS）」とに分割することができる。記載を簡単にするた
めに、第１の群に対し省略記号FGを使い、そして第２の
群に対して省略記号BGを使うことにする。 翻訳されたアドレスの中で、４つのアドレスは、イン
タフエース７の４つのレジスタ17,18,18aおよび18bを選
択的に示すためのものである。 この目的のために、アドレス・フイールドの最後の２
ビツトが次の真理値表に従つて用いることができる。 RCTL WCTL 00 レジスタ 18b RST WST 01 レジスタ 18a RCD WCD 10 レジスタ 18 RCA WCA 11 レジスタ 17 （Ｒは読み出し信号を示し、そしてＷは書き込み信号を
示す。） アドレス・フイールドの８個の最小桁のビツトの翻訳
されたアドレスからえられる他の命令は、その数はした
がつて256−４＝252であるが、FGレジスタ21を通してFG
サイクルを実行するためのものである。FGレジスタ21は
インタフエース７の一部分であつて、復号器16の一定の
出力とアドレス処理装置10との間に接続される。もつと
詳細にいえば、この処理装置の一部分であるパーマネン
トCMOSメモリ22のアドレス入力と、復号器16の一定の出
力との間に、FGレジスタが接続される。 インタフエースの中のBGレジスタと呼ばれるレジスタ
23は、アドレス・フイールドによつて指示され、そして
その翻訳が、１つまたは複数個のBGサイクルを呼び出す
時、そのBG命令でロードされるためのものである。この
レジスタはアドレス・フイールドの３個の最小桁ビツト
によつて指示される。もつと詳細にいえば、これらのビ
ツトが値111をもつときに指示される。 BGレジスタ23が選定される時、逐次のデータ・フイー
ルドは16ビツトで１つの命令を含んでおり、この命令
は、回路DMA15の制御の下で、VDPを、多数のメモリ・サ
イクルの実行を可能にする構成にする。これらのサイク
ルは、FG命令がこの処理を中断しない限り、逐次に進め
られる。この場合には、DMA回路は実行される１つまた
は複数個のFGサイクルを割り当て、それからBGサイクル
はそれらが中断された時点で再び始められる。メモリ・
アクセス優先度に依る割り込みは、前記出願中特許第83
03 143号に開示されている。 このアドレス処理装置は、CROMメモリ22の他に、NRAM
と呼ばれるレジスタ24のスタツクと、PRAMと呼ばれるレ
ジスタ25のスタツクとの、２つのスタツクを有する。こ
れらのレジスタは、時分割バス６に接続された転送レジ
スタ26を通して、16ビツトにわたつてロードされ、か
つ、読み出すことができる。おのおののスタツクは算術
および論理装置、すなわちALU27、に接続され、そしてA
LUそれ自身は、転送レジスタ26と２つの16ビツト・バス
28および29、すなわち、ＮおよびＰを通して、バス６に
直接に接続される。このアドレス処理装置は、メモリ５
を呼び出すために、VDPで生じたすべてのアドレスを供
給し、そして計算するのに主に使用される。 メモリ22は、FGレジスタ21またはBGレジスタ23のいず
れかの中に含まれる命令の一部分によつてアドレスされ
る時、スタツク24およびスタツク25の中の１つまたは複
数個のレジスタと、ALU27の算術機能または論理機能
と、レジスタ26を通しての転送とを妥当化するために、
そこに記憶されているマイクロ命令の選定を可能にす
る。ALU27の動作は５ビツトのマイクロ命令によつて制
御され、そしてこれは、バスＰまたはバスＮ、すなわ
ち、28または29の上、またはこれら２つのバスの間で、
借り（ボロー）動作（CI＝0.1または２）および加算動
作または減算動作を満足することができる。 制御メモリCROM22はまた、種々のバスおよび種々のレ
ジスタの間でのデータおよびアドレスの転送を実行する
ために、VDP2の他の装置の制御に必要である種々の信号
を含んでいる。CROM22の中にアドレスされたマイクロ命
令は、回路DMA15によつて線路30上で時分割される度に
妥当化されて、メモリの呼び出しの優先順位を決定する
ことを可能にする。この場合には、６つの優先度が次の
順序で決定される。 1. CPU−FG 2. 外部チヤンネル（Dido9） 3. 表示管理（点処理装置11） 4. 表示（表示処理装置16） 5. メモリ・リフレツシユ（メモリ５） 6. CPU BG. したがつて、フオアグランド・サイクルFGは、メモリ
を直接呼び出すために、またはVDP2の内部レジスタを呼
び出すために、CPU1によつて使用されることと、１度に
１つの単一16ビツト・ワードだけをメモリと交換するた
めにこのことが行なわれることが、前記からえられる。 他方、バツクグランド・サイクルBGは最低の優先度で
実行される。すなわち、VDP2が他のユーザによつて実行
される他のサイクルを有していない時、実行される。BG
サイクルは、FGサイクルによるCPUによつて、またはVDP
2によつて、のいずれかでトリガされることができる。
このような１つのサイクルまたは一群のサイクルをトリ
ガするのがCPUである時、それは例えば、メモリ５の中
での一群のワードを移動する問題であることができる。
その時、このサイクルをトリガしたFGサイクルの後、CP
Uが再び介在することなく、この動作が実行される。し
たがつて、BGサイクルの実行中に、FGの作業を継続する
ことができる。すべての処理工程は、確立された優先度
に従つて、DMA回路15によつて管理される。（この具体
的な場合には、BGサイクルの実行の中断および再開であ
る。） この動作方法の大きな利点は、いろいろなユーザが作
業できることであり、かつ、他のユーザと相互に妨害し
合うことなく自分自身の速さで通信できることである。
DMAは、どの場合にも、適切な優先度を与えることがで
きる。 DRAM5のインタフエース14は、２つの転送レジスタ31
および32（図示されていない）を有する。これらのレジ
スタは、バス６からDRAMへ、またはその逆に、アドレス
・フイールドとデータ・フイールドを転送するために、
CROMメモリ22内のマイクロ命令によつて供給される信号
と、DMA回路15から来るRAS信号およびCAS信号とによつ
て、制御される。けれども、バス６とこれらのレジスタ
のうちの１つを通して転送されたアドレスへ、アドレス
処理装置10を出てバス13からメモリ５の中へ、データを
直接に転送することもできる。 本発明によるテスト装置が第４図に詳細に示されてい
る。 この装置はテスト・レジスタ35と、状態レジスタ36
と、マスク・レジスタ37と、比較器38と、制御論理装置
39とを有する。テスト・レジスタ35はテストされるブロ
ツクの内部論理装置に送られる信号を発生するためのも
のであり、状態レジスタ36はそのブロツクの内部状態を
反映した信号をまとめ、マスク・レジスタ37は対応する
ブロツクからINT線路上に現われなければならない１つ
または複数個の信号の選択を可能にし、比較器38はマス
ク・ビツトとおのおのの状態信号を結び付けるもので、
マスクと状態との間に一致が存在する時、INT信号を生
じ、そして制御論理装置39は時分割パス６と種々のレジ
スタとの間に転送信号を生ずる。 テスト・レジスタ35とマスク・レジスタ37とローデイ
ングを第３図を用いて説明する。 それがテストされるブロツクのインタフエース信号の
テストのためであつても、または１つの業務のための内
部信号の開始のためであつても、テスト・レジスタ35お
よびマスク・レジスタ37は、その業務またはテストを記
述するCPU1によつて、ロードされなければならない。 このようなレジスタのローデイングの工程は前記仏国
特許出願第84 10 377号に既に開示されている。 第５図は検査レジスタをロードするタイミング図であ
る。 CPU1は信号AL,ENおよびR/Wを発生する。これらの信号
は動作をトリガする。 CPUからのバスは命令コードを送信し、この命令コー
ドはインタフエース７の復号器16によつて翻訳される。 これはアクセス要求信号Req.CPUFを生ずる。この命令
コードに対応するアドレスはレジスタCPU ADDR17にロー
ドされ、そしてデータはレジスタCPU DATA18にロードさ
れる。 CPUF信号がDMA15によつて発生される時、第４図の回
路の制御論理装置39は命令コードを翻訳し、そして信号
TG＞CTを生ずるために書き込み信号R/W＝０を翻訳し、
そしてこの信号は時分割バス６から検査レジスタ35へデ
ータを転送する。 CPUFサイクルの実行中、時分割バス６上の多重化され
たコードとデータは、CPUサイクルによつて前にロード
されたレジスタCPU ADDR17およびCPU DATA18からそれぞ
れ来ることに注意してほしい。 同じ処理工程がマスク・レジスタ37をロードするさい
にも行なわれる。命令コードが異つているので、制御回
路39が発生するのは信号TS＞CMである。 読み出しの場合には、処理工程を逆にすることによつ
て、テスト・レジスタ35と、マスク・レジスタ37と、ま
たは状態レジスタ36と、のうちの１つのレジスタの内容
が、時分割バス６とレジスタCPU DATA18とによって、CP
Uバス上に転送される。信号R/W＝１は読み出しを選定す
る。制御論理装置39（第４図）によつて翻訳された命令
コードは信号CT＞TS,CM＞TSまたはST＞TSのうちの１つ
の信号を発生し、そしてこの信号は対応するレジスタの
内容をバス６のデータ・フイールドに転送する。 INT信号の発生は次のようにして得られる。 アドレス処理装置ブロツク10は16個の状態信号ST0〜S
T15を有し、かつ、マスタ・レジスタ37（第４図）は16
ビツトCM0〜CM15を含むと仮定する。 同じ指数でかつ比較器38のANDゲート40で組み合わさ
れた信号STおよびCMは、それぞれ、信号EQ0〜EQ15を生
ずる。INT信号は、16入力ORゲート41によつて、信号EQ0
〜EQ15について実行された論理OR動作から得られる。 もしすべてのビツトCM0〜CM15がゼロ・レベルである
ならば、INT出力はゼロ・レベルである。 もしマスク・ビツトCMnがONEであるならば、対応する
信号STnの形はINT出力に転記される。 もしいくつかのマスク・ビツトが論理ONEレベルにあ
るならば、ゲート41のINT出力は、マスク・レジスタ37
によつて選定されたすべての状態ビツトの和に対応した
信号である。 おのおののブロツクのINT線路は、ハード・ワイヤー
ドOR回路（ゲート41）によつて、線路ΣINTに接続さ
れ、そしてこの線路は同じようにすべてのブロツクの和
に対応する信号を生ずる。 信号ΣINTは１つの業務によつて次のように使用され
る。 １つの業務に対し、CPU1とこの回路と関連したメモリ
との間のデータ転送シーケンスを停止するために、アド
レスとポインタとの間に同等な信号を有することが必要
である、と仮定される。 CPU1は、アクセス・テストの番号またはプロセス・ア
ドレス・テストの終結で予め占められることなく、メモ
リ５（第１図）内のデータを、例えば、アドレス1000か
らアドレス1080へ転送しなくてはならない。 CPU1の入力端子に加えられた信号ΣINTはこのプロセ
スを中断するであろう。 初期設定相の間、CPU1はスタツク25（第３図および第
４図）のレジスタPE1,PM1の内容をプログラムする。第
１の値は実行アドレスの終結PE1＝1080であり、そして
第２の値は最初の書き込みのアドレスPM1＝1000であ
る。 マスク・レジスタ37は、アドレス処理装置10のレジス
タPE1およびPM1の内容の比較器から来る信号EQP1と、お
よびDMAブロツク15からのCPUFと、の選定するようにプ
ログラムされる。他のマスク・ビツトがゼロにある時、
EQ13とEQ0以外のすべての信号は強制的にゼロにされ、
そしてINT信号に何の影響も及ぼさない。 データ転送中、CPUはメモリ・アクセス・アドレスと
してポインタPM1を選定し、そしておのおののCPUFサイ
クルでポインタPM1が増分される。 アドレス1000からアドレス107Fまで、PE1とPM1の間に
同等であることが存在しないので、信号EQP1は高レベル
にある。 信号EQ0はONEレベルにあるままであり、INTとINT（si
c）はONEにあるままである。 CPUはそのアクセスを継続する。 第６図のグラフのＡで表されたサイクルの終りにおい
て、アドレス計算PM1＝107F＋１は、PE1＝PM1＝1080で
あるから、EQP1を「０」レベルにスイツチする。 サイクルＢの間、信号CPUFおよびEQP1はいずれも低レ
ベルにあり、ORゲート41のすべての入力は低レベルにあ
り、そしてINT信号は低レベルにある。 CPU1はその割り込み端子に信号ΣINT＝０を受取り、
そしてデータの転送を停止する。 CPU1のΣINT端子はまたテストのために使用すること
ができる。 テスト・レジスタ35、マスク・レジスタ37および状態
レジスタ36は、集積回路のテスト時間を短くする目的
で、１つのブロツクの論理部分装置をテストするのに使
用することができる。 第８図は、環状バツフア管理論理装置の動作を検査す
るための装置と処理方法の１つの例を示したものであ
る。 第８図はアドレス処理装置10のレジスタ24のスタツク
の一部分を示したものである。このレジスタに２個の３
入力NANDゲート46および47で構成されるRSフリツプ・フ
ロツプ45が接続される。ゲート46の第１入力はレジスタ
24のスタツクの出力EQN1に接続され、第２入力はテスト
・レジスタ35の出力CT0に接続され、そして第３入力は
ゲート47の出力に接続される。 ゲート47の第１入力はゲート46の出力に接続され、こ
のゲート46の出力は状態レジスタ36の状態入力ST1とな
る。ゲート47の第２入力は検査レジスタ35の出力CT1に
接続され、そして第３入力はレジスタ24のスタツクの出
力EQN3に接続される。 このスタツクの出力EQN1およびEQN3はまた状態レジス
タ36の入力ST4およびST3に接続される。 RSフリツプ・フロツプ45の出力はフリツプ・フロツプ
48に接続される。フリツプ・フロツプ48に他の入力はEQ
N3に接続される。フリツプ・フロツプ48の２つの出力
は、信号ET2および信号CT2を供給する。 環状バツフアは２つのアドレス、すなわち、レジスタ
・スタツク25の開始アドレスBATと終結アドレスBATF、
によつて定められる。それはメモリ５（第１図）の一部
分である。使用中は、この領域を呼び出すのに２つのポ
インタPMTおよびPMEX（第７図）が用いられる。 PMEXは、おのおのの外部のチヤンネルDMA EXTサイク
ルにおいて、バツフア内にデータを書き込むのに使用さ
れる。 PMTは、このバツフアからデータを読み出すために、C
PUによつて使用される。 通常の使用では、初期設定相の間に、バツフア開始ア
ドレスBATが２つのポインタPMTおよびPMEXに転送され
る。 おのおののEXTサイクルの間、PMEXポインタは、それ
がBATEに等しくなるまで、増分される。 PMEX＝BATE（EQN3＝０）である時、PMEXはBATEで再ロ
ードされ、そしてRSフリツプ・フロツプ45（第８図）は
状態ST1＝０を変える。 PMTポインタのリサイクリングも同じである。 EQN1＝０はST1＝１を設定する。 通常の使用の場合、EXTチヤンネルはメモリにデータ
をロードし、PMEXポインタはバツフアの２つの限界の間
を進行する。そのさい、CPU1はPMTとPMEXとの間に同等
であることがない（EQN2＝０）限り、ポインタPMTによ
つてデータを呼び出す。 もし同等である場合には、このことはPMTがPMEXに到
達したことを意味し、そしてCPUは停止しなければなら
ないことを意味する。 このブロツクが異常な動作をする場合には、もしPMEX
がPMTよりは全体的に速く進行する場合には、同等信号E
QN2＝０が再び生じ、ポインタPMEXは１サイクル前（ST1
＝０）にある。 バツフア容量のオーバフローがあり、それはフリツプ
・フロツプ48によつて指示される。 信号EQN2はRSフリツプ・フロツプ45の状態をフリツプ
・フロツプ48にロードする。ST2＝0. この出力は、信号CT2によつてのみ、「１」にリセツ
トされることができる。 この環状バツフア管理装置のテスト速度を大きくする
ために、テスト・レジスタ35のビツトCT0、CT1,およびC
T2がRSフリツプ・フロツプ45とフリツプ・フロツプ48
（第８図）の状態を予め設定するために用いられ、一
方、信号ST1,ST2,ST3およびST4はΣINTピン上で対応す
るマスク・ビツトによつて１対１に選定される。 例えば、比較器EQN1,EQN2またはEQN3をテストするた
めに、対応するレジスタがCPU1またはテスト装置によつ
て同じ値でもつてロードされ、そして結果が正しいかど
うかでピンΣINTが検査される。 RSフリツプ・フロツプ45の動作は次のように検査する
ことができる。 異なる値がポインタにロードされる。 CT0が「０」に設定され、そしてCT1が「１」に設定さ
れる。 テスト装置はマスク・レジスタ37からのマスク・ビツ
トCM1＝１によつて妥当化されたピンΣINT上でST1＝１
を検査する。 この管理装置信号の他の状態は、異なる構成のテスト
信号を用いることによつて、検査することができる。 前記テストは、１個または複数個の信号の組み合わせ
である信号を発生するために、ピンΣINTがプログラム
される方法を示しており、信号ΣINTは割り込み信号と
してCPU1によつて使用される。 回路のテスト速度を増すために、同じ装置を用いて内
部部分ブロツクを活性状態にすることができる。 回路のピン上にえられる信号を用いて、例えば信号RA
SおよびCASと、時間基準としてDMA15の発振器（第９
図）を用いて、内部信号の動的挙動を、オツシロスコー
プまたはテスト装置を使つて、検査するために、このテ
ストおよび状態装置を用いることができる。 例えば、加算器の計算時間を検査することができる。
もつと詳細にいえば、DMA15の列アドレスAINT借り（ボ
ロー）信号を調べることができる。 この目的のために、DMA15のAINT端子は、テストおよ
び状態装置の状態レジスタ36のピンST14に接続される。 テスト装置はマスク・レジスタ37の内容をCM14＝１を
もつてプログラムし、そしてこの信号はΣINT線路上のA
INT信号を妥当化する。AINTを活性化するために、テス
ト装置は、ポインタを増分する、例えば、PM1をおのお
ののサイクルで値Ａに増分する、１つの制御を選定す
る。 AINTがおのおののCPUFサイクルで変わるような値を、
Ａレジスタが有する。 待機時間Taは、DMA15の発振器を基準としてとり、回
路のピン上にえられるRASまたはCAS（第10図）をとるこ
とによつて、ΣINTピン上で極めて容易に検査すること
ができる。 〔発明の効果〕 状態レジスタ36に接続された重要な信号を選択するこ
とにより、回路のピンに多数の接続を行なうことを必要
とする、または特別の実験室でのみ実行することが可能
なプローブ・テストを必要とする、ような従来の処理工
程を使用しないで、多数の内部信号を検査することがで
きる。 以上の説明に関連して更に以下の項を開示する。 （１） テストされる回路のおのおののブロツクと結び
ついている１組のシフト・レジスタと論理回路とで構成
され、レジスタの前記組が少なくとも１つのテスト・レ
ジスタ35と状態レジスタ36とマスク・レジスタ37を有
し、前記状態レジスタ36がテストされるブロツクの出力
（ST0ないしST15）に接続され、一方、前記ブロツクが
その一部分である集積回路の中央処理装置１に前記テス
ト・レジスタ35と前記マスク・レジスタ37および前記論
理回路が接続され、および前記中央処理装置１が共通割
り込み線路（ΣINT）によつて前記ブロツク7,10にまた
接続された、集積回路の中のブロツクの動作のテスト装
置。 （２） 第１項において、割り込み信号INTを作成する
目的のためにテストされるブロツクから来る状態信号
（ST0ないしST15）とマスク・レジスタ37によつて供給
されかつテストされる前記ブロツクから来る信号に対応
したマスク信号（CM0ないしCM15）との比較器38を前記
論理回路が有し、および前記比較器38が前記回路のデー
タ・バス６に接続された本装置の中央制御論理装置39に
前記割り込み線路（ΣINT）によつて接続された、集積
回路の中のブロツクの動作のテスト装置。 （３） 第２項において、前記比較器38がテストされる
前記ブロツク7,10の出力と同数のANDゲート40で構成さ
れ、前記ゲートのおのおのの１つの入力が前記ブロツク
からの状態信号（ST0ないしST15）を受信するためのも
のであり、および前記ゲートのおのおのの他の入力が同
じ位置の前記マスク・レジスタの出力（CM0ないしCM1
5）に接続された、集積回路の中のブロツクの動作のテ
スト装置。 （４） 第１項、第２項および第３項のいずれかにおい
て、テストされるブロツク24の少なくとも１つの内部部
分ブロックと結びついており、かつ、対応する前記内部
部分ブロツクを活性化しかつテストするための装置45,4
8をまた有する、集積回路の中のブロツクの動作のテス
ト装置。 （５） 第１項ないし第４項のいずれかにおいて、テス
トされるブロツク内での信号の電気的伝搬時間を検査す
るための装置でもある、集積回路の中のブロツクの動作
のテスト装置。
【図面の簡単な説明】
第１図はいくつかのブロツクで構成され、そして本発明
のテスト装置をそれに適用することができる、集積回路
のブロツク線図、第２図は第１図の回路の１つのブロツ
クに適用されるテスト装置の概要図、第３図は２つのブ
ロツクを有し、本発明のテスト装置を備えた、集積回路
のブロツク線図、第４図は第２図のテスト装置の詳細
図、第５図は本発明によるテスト装置のテスト・レジス
タ・ローデイングのタイミングを示したタイミング図、
第６図はテストされる回路の中央処理装置と前記テスト
装置との間のデータ転送の例を示した図、第７図は集積
回路ブロツクの一部分の動作を検査する例を示した図、
第８図は本発明の装置を用いて論理装置の動作を検査す
るための回路の図、第９図は本発明のテスト装置を備え
た集積回路のブロツク線図、第10図は第８図の回路の中
のいくつかの接続点における信号の波形図。
のテスト装置をそれに適用することができる、集積回路
のブロツク線図、第２図は第１図の回路の１つのブロツ
クに適用されるテスト装置の概要図、第３図は２つのブ
ロツクを有し、本発明のテスト装置を備えた、集積回路
のブロツク線図、第４図は第２図のテスト装置の詳細
図、第５図は本発明によるテスト装置のテスト・レジス
タ・ローデイングのタイミングを示したタイミング図、
第６図はテストされる回路の中央処理装置と前記テスト
装置との間のデータ転送の例を示した図、第７図は集積
回路ブロツクの一部分の動作を検査する例を示した図、
第８図は本発明の装置を用いて論理装置の動作を検査す
るための回路の図、第９図は本発明のテスト装置を備え
た集積回路のブロツク線図、第10図は第８図の回路の中
のいくつかの接続点における信号の波形図。
フロントページの続き
(58)調査した分野(Int.Cl.6，ＤＢ名)
G01R 31/3185
Claims (1)
- (57)【特許請求の範囲】 １．集積回路内のブロックの動作を検査チェックするた
めの装置であって、この装置は、検査すべき回路の各ブ
ロックに関連した一セットのシフトレジスタと論理回路
を有し、この一セットのレジスタは少くとも一つの検査
レジスタと一つの状態レジスタと一つのマスクレジスタ
を含んでおり、上記状態レジスタは検査すべきブロック
の出力へ、そのブロックの属する集積回路の中央処理ユ
ニットへ検査レジスタとマスクレジスタと論理回路とが
接続されている間、接続され、又、中央処理ユニットも
共通割り込み線によって上記ブロックへ接続されてい
る、ことを特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8602985 | 1986-03-04 | ||
| FR8602985A FR2595474B1 (fr) | 1986-03-04 | 1986-03-04 | Dispositif de controle et de verification du fonctionnement de blocs internes a un circuit integre |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS631984A JPS631984A (ja) | 1988-01-06 |
| JP2816146B2 true JP2816146B2 (ja) | 1998-10-27 |
Family
ID=9332723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62048640A Expired - Lifetime JP2816146B2 (ja) | 1986-03-04 | 1987-03-03 | 回路動作テスト装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4811344A (ja) |
| JP (1) | JP2816146B2 (ja) |
| FR (1) | FR2595474B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5256472A (en) * | 1988-12-05 | 1993-10-26 | Denki Kagaku Kogyo Kabushiki Kaisha | Fluorine resin type weather-resistant film |
| JP2739976B2 (ja) * | 1988-12-05 | 1998-04-15 | 電気化学工業株式会社 | フツ素樹脂系フイルム積層体 |
| JP2776549B2 (ja) * | 1989-04-03 | 1998-07-16 | 日本電気アイシーマイコンシステム 株式会社 | 半導体集積回路 |
| GB9008544D0 (en) * | 1990-04-17 | 1990-06-13 | Smiths Industries Plc | Electrical assemblies |
| EP0459001B1 (de) * | 1990-05-31 | 1996-01-24 | Siemens Aktiengesellschaft | Integrierter Halbleiterspeicher |
| US5309447A (en) * | 1991-06-03 | 1994-05-03 | At&T Bell Laboratories | Space compression technique for pseudo-exhaustive self-testing of digital electronic circuits |
| JP2884847B2 (ja) * | 1991-10-03 | 1999-04-19 | 三菱電機株式会社 | 故障検出機能を備えた半導体集積回路装置の製造方法 |
| US5951703A (en) * | 1993-06-28 | 1999-09-14 | Tandem Computers Incorporated | System and method for performing improved pseudo-random testing of systems having multi driver buses |
| US5938779A (en) * | 1997-02-27 | 1999-08-17 | Alcatel Alsthom Compagnie Generale D'electricite | Asic control and data retrieval method and apparatus having an internal collateral test interface function |
| US6119194A (en) * | 1998-03-19 | 2000-09-12 | Advanced Micro Devices, Inc. | Method and apparatus for monitoring universal serial bus activity |
| US6760880B1 (en) * | 1998-09-10 | 2004-07-06 | Ceva D.S.P. Ltd. | Scalar product and parity check |
| CN112329637B (zh) * | 2020-11-06 | 2021-12-10 | 华北电力大学 | 一种利用模式特征的负荷开关事件检测方法和系统 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2256706A5 (ja) * | 1973-12-27 | 1975-07-25 | Cii | |
| US4225917A (en) * | 1976-02-05 | 1980-09-30 | Motorola, Inc. | Error driven interrupt for polled MPU systems |
| US4317199A (en) * | 1980-01-31 | 1982-02-23 | Tektronix, Inc. | Diagnostic extender test apparatus |
| JPS59216256A (ja) * | 1983-05-24 | 1984-12-06 | Iwatsu Electric Co Ltd | マイクロプロセツサの動作解析装置 |
| DE3332626A1 (de) * | 1983-09-09 | 1985-03-28 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum erkennen von statischen und dynamischen fehlern in schaltungsbaugruppen |
-
1986
- 1986-03-04 FR FR8602985A patent/FR2595474B1/fr not_active Expired
-
1987
- 1987-03-03 JP JP62048640A patent/JP2816146B2/ja not_active Expired - Lifetime
- 1987-03-03 US US07/021,112 patent/US4811344A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| FR2595474A1 (fr) | 1987-09-11 |
| JPS631984A (ja) | 1988-01-06 |
| US4811344A (en) | 1989-03-07 |
| FR2595474B1 (fr) | 1988-06-24 |
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