JPH03668B2

JPH03668B2 -

Info

Publication number: JPH03668B2
Application number: JP56101925A
Authority: JP
Inventors: Shigetatsu Katori
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-06-30
Filing date: 1981-06-30
Publication date: 1991-01-08
Also published as: JPS583054A

Description

【発明の詳細な説明】本発明は外部端子を効果的に使用するシングル
チツプマイクロコンピユータに関する。シングル
チツプマイクロコンピユータは、中央処理装置、
データメモリ、プログラムメモリ、入出力装置を
LSI技術を用いて単一のチツプ上に集積したもの
である。プログラムメモリとしては通常マスク
ROMが用いられる。これは段階で内蔵されるべ
きプログラムが書き込まれたROMである。した
がつて、このマスクROMに対する修正、変更は
不可能である。もし、プログラムの修正や変更の
必要が生じた場合は、新たにシングルチツプマイ
クロコンピユータを作り直し、その製造工程で修
正したプログラムを再度マスクROM内に書き込
まなければならない。この為、ソフトウエアの開
発ではマスクROMの代わりに自由に修正、変更
が可能なRAMをシングルチツプマイクロコンピ
ユータに外付けして使用したいという要求が非常
に強い。しかし、従来のシングルチツプマイクロ
コンピユータには上述のRAMを外付けできる機
能がなかつた。即ち、内蔵プログラムメモリに替
わる外付けメモリからプログラムを読み出して実
行する機能を持つていなかつた。そこで上記のシ
ングルチツプマイクロコンピユータとハードウエ
アでは同一機能を有し、外付けメモリからプログ
ラムを読み込んで実行するように作成された評価
用LSIチツプ（以下、エバチツプと記す）を用い
てソフトウエア開発を行なつていた。従来使われ
ているこのエバチツプを第１図の構成図を参照し
て説明する。CPU１００はこのエバチツプ全体
を制御する。ポート１０２，１０３，１０４，１
０５はCPU１００の制御で端子単位に入力、出
力の双方向に設定でき、Ｉ／Ｏバス１０６を介し
てエバチツプ外部と入出力データのやりとりを行
なう。アドレスバス端子１０７からは内部アドレ
スバス１０８上のアドレスがエバチツプ外部に転
送される。リード信号端子１０９は、外付けメモ
リに対する読み出し制御信号を出力する。データ
バス端子１１０は外付けメモリから読み出された
命令データを受け取り、CPU１００は内部デー
タバス１１１を介してこの命令を読み取る。ここ
でアドレスバス端子１０７、レード信号端子１０
９、データバス端子１１０は、外付けメモリから
プログラムを読み出す為に追加された端子機能群
で、本来のシングルチツプマイクロコンピユータ
にはないものである。

つぎに動作を説明する。CPU１００はデータ
バス端子１１０、リード信号端子１０９、アドレ
スバス端子１０７を用いて外付けメモリからプロ
グラムを読み込んで実行する。また、CPU１０
０の制御でポート１０２，１０３，１０４，１０
５の入出力の設定、Ｉ／Ｏバス１０６上のデータ
の出力、ポート１０２，１０３，１０４，１０５
上の外部データの入力が行なわれる。このエバチ
ツプは、外付けメモリからプログラムを受けて実
行するので、そのためのアドレスバス、データバ
ス、制御信号用の各端子を追加しなければなら
ず、非常に端子数の多いLSIとなる。したがつ
て、このエバチツプ開発の為には新たに端子数の
多いパツケージを作らなければならず、開発費用
が増大するという欠点がある。また、１つのシン
グルチツプマイクロコンピユータの開発にあた
り、実際には量産用と上述のソフトウエア開発用
との２種類のLSIを作らなければならず、開発費
用及び開発期間がさらに増大するという大きな欠
点がある。

本発明は、上記の欠点に鑑み、外付けプログラ
ムメモリと接続される端子と外部の周辺装置と接
続される端子とを共用したシングルチツプマイク
ロコンピユータを提供することを目的としてい
る。

本発明によるシングルチツプマイクロコンピユ
ータは、中央処理装置と、プログラムメモリと、
第１の端子群と、第２の端子群とを備えるととも
に、通常動作モードかエミユレイシヨンモードか
を指定する手段と、通常動作モードが指定された
ときはプログラムメモリから読み出された命令を
中央処理装置に供給し、エミユレイシヨンモード
が指定されたときは第１の端子群を中央処理装置
に結合する選択手段とをさらに備えており、中央
処理装置は、前記通常動作モードが指定されたと
きはプログラムメモリから読み出された命令を実
行すると共に、第１および第２の端子群を入出力
ポートとして使用し、一方、エミユレイシヨンモ
ードが指定されたときは実行すべき命令を読み出
すためのアドレス情報を第２の端子群に出力する
と共に第１の端子群を介して入力された命令を実
行し、かつその実行すべき命令が第１又は第２の
端子群に対するポート操作命令であることに応答
して前記第２の端子群に第１又は第２の端子群に
関するアドレス情報を出力するとともに第１の端
子群に出力すべきデータを転送するか又は第１の
端子群からのデータをポートデータとして取り込
むことを特徴としている。

以下に、第２図を用いて本発明の一実施例を説
明する。CPU１００は本シングルチツプマイク
ロコンピユータ全体を制御する。第１の入出力端
子２０１は入出力ポート機能とアドレスの出力機
能を持ち、第２の入出力端子２０２は入出力ポー
ト機能と制御信号の出力機能を持ち、第３の入出
力端子２０４は入出力ポート機能とデータの入出
力機能とを持つ。第１の入力端子２０５から入力
するコントロール信号２０８は、入出力端子２０
１，２０２，２０４、ゲート２０６及びマルチプ
レクサ２０７の各部を制御する。この信号２０８
によりCPU１００がゲート２０６とマルチプレ
クサ２０７を介して内部プログラムメモリ１０１
からプログラムを読み出して実行するとともに、
入出力端子２０１，２０２，２０４を通常のポー
ト端子、即ち周辺装置へ接続できる端子として使
用するか、あるいは入出力端子２０１，２０２，
２０４と外付けプログラムメモリとを接続して使
用するかの切り換えが行なわれる。

つぎに本シングルチツプマイクロコンピユータ
の動作を説明する。入力端子２０５にハイレベル
“１”を入力する事により、本シングルチツプマ
イクロコンピユータは通常の動作モード（第１モ
ード）として動作し、内部プログラムメモリ１０
１からプログラムを読み出して実行するとともに
入出力端子２０１，２０２，２０４を通常の入出
力ポートとして使用する。一方、入力端子２０５
にロウレベル“０”を入力すると、本シングルチ
ツプマイクロコンピユータは内部プログラムメモ
リ１０１からのプログラムの読み出しを行なわ
ず、各ポートを外部メモリとの結合用として用い
る。則ち、入出力端子２０１からはアドレス信号
を出力し、入出力端子２０２からは外部メモリへ
の制御信号を出力し、これによつて外付けのプロ
グラムメモリとの間で入出力端子２０４を介して
データ転送を行なう。入出力端子のポート操作命
令で入出力端子２０１，２０２，２０４が周辺装
置に対する入出力ポートとして機能する時のポー
トの出力データと各入出力指定データとを入出力
端子２０４から、またその制御信号を入出力端子
２０２からそれぞれ出力する。

つぎに第３図のブロツク図を用いて、第２図に
おける入出力端子２０４のうちの１端子の構成及
び動作を説明する。

以下、入出力端子が周辺装置に対する入出力ポ
ートとして機能するモードをポートモード、また
外部メモリに対するポートとして機能するモード
をエミユレイシヨンモードと定義する。

コントロール信号２０８は、入出力端子２０４
−１の機能を指定する為の制御信号で、アンドゲ
ート３０２，３０３、トランスフアゲート３１
２，３１３の開閉を制御する。ポートＦ／Ｆ３０
４は、ポートモード時に入出力端子２０４−１か
ら出力するデータを保持するＦ／Ｆである。モー
ドＦ／Ｆ３０５は、ポートモード時に入出力端子
２０４−１の入出力指定データを保持するＦ／Ｆ
で、この出力は出力バツフア３０６、トランスフ
アゲート３０７，３０８を制御する。CPU１０
０はモードＦ／Ｆ３０５のデータ書込みを制御す
るモードＦ／Ｆ書き込み信号３０９及びポート
Ｆ／Ｆ３０４のデータ書ひ込みを制御するポート
Ｆ／Ｆ書き込み信号３１０と、入出力端子２０４
−１上のデータの読み取りを制御する入出力端子
読み取り信号３１１、モードＦ／Ｆ書き込みサイ
クルポートＦ／Ｆ書き込みサイクル毎にアクテイ
ブ“１”となるポート制御信号３１５をそれぞれ
発生してそれらを制御する。

つぎに動作を説明する。入力端子２０５にハイ
レベル“１”を入力する事により、コントロール
信号２０８はハイレベル“１”となる。この結
果、アンドゲート３０２は非選択状態でロウレベ
ル“０”が出力され、アンドゲート３０３は選択
状態でモードＦ／Ｆ３０５の出力状態がオアゲー
ト３１４から出力され、トランスフアゲート３１
３はON状態となる。この状態では入出力端子２
０４−１は、ポートモードとして動作する。この
モードでは、ポートＦ／Ｆ３０４にポートＦ／Ｆ
書き込み信号３１０の制御でＩ／Ｏバス１０６上
のポートデータが書き込まれる。モードＦ／Ｆ３
０５にはモードＦ／Ｆ書き込み信号３０９の制御
でＩ／Ｏバス１０６のモードデータが書き込まれ
る。このモードＦ／Ｆ３０５にハイレベル“１”
が書き込まれると、このＦ／Ｆからはハイレベル
“１”が出力され、オアゲート３１４からも同様
にハイレベル“１”が出力される。この結果、出
力バツフア３０６、トランスフアゲート３０７が
ON状態、トランスフアゲート３０８がOFF状態
となり、ポートＦ／Ｆ３０４の内容がトランスフ
アゲート３１３、出力バツフア３０６を介して入
出力端子２０４−１から出力される。また入出力
端子読み取り信号３１１に同期して、この信号が
アクテイブの期間、ポートＦ／Ｆ３０４の内容が
トランスフアゲート３０７及び入力バツフア３１
６を介してＩ／Ｏバス１０６上に出力される。ま
た、モードＦ／Ｆ３０５にロウレベル“０”が書
き込まれると、このＦ／Ｆからロウレベル“０”
が出力され、オアゲート３１４から同様にロウレ
ベル“０”が出力される。この結果、出力バツフ
ア３０６、トランスフアゲート３０７がOFF状
態、トランスフアゲート３０８がON状態とな
り、ポートＦ／Ｆ３０４の内容をポート端子２０
４−１から出力することを禁止する。また、入出
力端子読み込み信号３１１に同期してこの信号が
アクテイブの期間、入出力端子２０４−１上のデ
ータが入力バツフア３１７、トランスフアゲート
３０８、入力バツフア３１６を介してＩ／Ｏバス
１０６上に出力される。また、第２図において、
コントロール信号２０８がハイレベル“１”の
時、ゲート２０６がON状態となり、マルチプレ
クサ２０７は内部プログラムメモリ１０１からの
出力を選択してCPU１００に転送する。

以上説明したように、入力端子２０５にハイレ
ベル“１”を入力する事により、CPU１００は
入出力端子２０１，２０２，２０３，２０４を通
常のポート端子として機能させ（ポートモード）、
内部プログラムメモリ１０１からのプログラムを
読み出して実行し、通常のシングルチツプマイク
ロコンピユータとして動作する。

つぎに入力端子２０５にロウレベル“０”を入
力した時の動作を説明する。

入力端子２０５にロウレベル“０”を入力する
と、コントロール信号２０８はロウレベル“０”
となる。アンドゲート３０３は非選択状態でロウ
レベル“０”が出力され、アンドゲート３０２は
選択状態で、ポート制御信号３１５がオアゲート
３１４から出力される。また、トランスフアゲー
ト３１３はOFF状態となる。この結果、ポート
制御信号３１５がアクテイブ“１”になつた時だ
けトランスフアゲート３１２がON状態となり、
オアゲート３１４からハイレベル“１”が出力さ
れ、出力バツフア３０６がON状態となつてＩ／
Ｏバス１０６上のモードデータまたはポートデー
タがトランスフアゲート３１２を介して、出力バ
ツフア３０６から入出力端子２０４−１に出力さ
れる。それ以外の時は、出力バツフア３０６、ト
ランスフアゲート３０７はOFF状態、トランス
フアゲート３０８はON状態で、入出力端子読み
込み信号３１１がアクテイブ“１”の期間だけ入
出力端子２０４−１上のデータが入力バツフア３
１７、トランスフアゲート３０８、入力バツフア
３１６を介してＩ／Ｏバス１０６内に入力され
る。また内部データバス１１１上には、常に入出
力端子２０４−１上のデータが入力バツフア３１
７を介して入力できるようになつている。また、
第２図において、ゲート２０６はOFF状態とな
り、マルチプレクサ２０７は、入出力端子２０４
から転送される入力データを選択してCPU１０
０に送出し、外部メモリリの命令あるいはデータ
をCPU１００に伝える。

アドレス信号を出力する機能を持つ入出力端子
２０１、制御信号の出力機能を持つ入出力端子２
０２の構成は、出力バツフア３０６にアドレス信
号、制御信号がそれぞれＩ／Ｏバス１０６の替わ
りにトランスフアゲート３１２を通して接続され
た事と内部データバス１１１が取り除かれている
事を除いて同様である。したがつて、ポートモー
ド時の同作は、入出力端子２０１，２０２共に入
出力端子２０４と同様である。また、エミユレイ
シヨンモードの時で、外付けプログラムメモリの
リードサイクル時には入出力端子２０１からは外
付けプログラムメモリのアドレス信号が、また入
出力端子２０２からは制御信号が出力される。

一方、出力ポートデータ、入出力指定データの
外付けラツチへのライトサイクル時には、入出力
端子２０１からは外付けラツチに対するアドレス
信号が、また入出力端子２０２からはそれへの制
御信号がそれぞれ出力される。

今、CPUがエミユレイシヨンモードで動作し
ている時は、各ポートは外部メモリと接続されて
いるため、単純に考えれば、周辺装置をCPUへ
接続することができなくなる。しかしこの不都合
は以下に示すように本発明には生じない。これを
第４図のブロツク図を用いて説明する。

これはエミユレイシヨンモードにより失なわれ
た周辺装置に対するポート機能を簡単な回路を付
加することによつて補償する一例で、その一端子
分の構成を示す。シングルチツプマイクロコンピ
ユータ４００はエミユレイシヨンモードで使用し
ているので、チツプの入出力端子２０４はデータ
バス端子、入出力端子２０１はアドレスバス端
子、入出力端子２０２−１はライト信号端子、入
出力端子２０２−２はリード信号端子として、そ
れぞれ機能しており、外部のメモリと接続されて
いる。従つて、これらの入出力端子が本来持つて
いるポート機能は破線内の回路で補償される。第
３図で説明した入出力端子２０４−１は第２図の
入出力端子２０４内の１つの端子に対応し、この
入出力端子が本来持つポート機能は第４図のポー
ト端子４０９で実現される。この破線内の回路
は、アドレスバス、データバス、リード信号、ラ
イト信号の各端子として使用されるポート端子の
数だけ必要とされるが、すべて同じ回路構成でよ
い。プログラムメモリ４０５はンシングルチツプ
マイクロコンピユータ４００が実行するプログラ
ムを格納する外付けメモリで、シングルチツプマ
イクロコンピユータ４００はデータバス４０６、
アドレスバス４０７、リード信号４０８の制御で
外付けプログラムメモリ４０５からプログラムを
受け取つて実行する。ポートラツチ４１０はポー
ト端子４０９から出力するデータを保持するラツ
チで、第３図のポートＦ／Ｆ３０４と同じ機能を
持つ。モードラツチ４１１はポート端子４０９の
入出力指定データを保持するラツチで、このラツ
チの出力データは出力バツフア４２０、入力バツ
フア４１４，４１５を制御する。又、このラツチ
は第３図のモードＦ／Ｆ３０５と同様の機能を持
つ。アンドゲート４１６はアドレスバス４０７上
のポートラツチ４１０に対するアドレス信号とリ
ード信号４０８から、入力バツフア４１４または
４１５を制御するポート端子読み込み信号４２１
を作り出す。この制御信号は第３図の入出力端子
読み込み信号３１１と同じ働きをする。アンドゲ
ート４１７はアドレスバス４０７上のポートラツ
チ４１０に対するアドレス信号と、ライト信号４
１９からポートラツチ４１０にデータバス４０６
上のポートデータの書き込みを制御するポートラ
ツチ書き込み信号４２２とを作り出す。アンドゲ
ート４１８はアドレスバス４０７上のモードラツ
チ４１１に対するアドレス信号と、ライト信号４
１９からモードラツチ４１１にデータバス４０６
上のモードの書き込みを制御するモードラツチ書
き込み信号４２３とを作り出す。

つぎに第５図、第６図、第７図、第８図のタイ
ミング図を参照して動作を説明する。まず、外付
けプログラムメモリ４０５からプログラムを読み
出すリードサイクルの動作を説明する。シングル
チツプマイクロコンピユータ４００はアドレスバ
ス４０７上にｔ５００のタイミングでプログラム
メモリ４０５に対するアドレス信号を出力し、続
いてリード信号４０８をｔ５０１のタイミングで
アクテイブ“０”にする。プログラムメモリはこ
のｔ５０１のタイミングからデータバス４０６上
にデータを出力し、シングルチツプマイクロコン
ピユータ４００はｔ５０２のリード信号４０８が
立ち上がるタイミングに同期して、この出力デー
タをデータバス端子として機能している入出力端
子２０４から取り込む。次にモードラツチ４１１
にモードデータを書き込むライトサイクルの動作
を第６図をもちいて説明する。シングルチツプマ
イクロコンピユータ４００はｔ６００のタイミン
グでアドレスバス４０７上にモードラツチ４１１
のアドレス信号を、また同じタイミングでポート
制御信号３１５をアクテイブ“１”にし、入出力
端子２０４からモードデータを出力する。

続いて、モードＦ／Ｆ書き込み信号３０９がア
クテイブ“１”になるｔ６０１からｔ６０２の
間、ライト信号４１９がアクテイブ“０”となり
ｔ６０２のライト信号４１９が立ち上がるタイミ
ングに同期してモードラツチ書き込み信号４２３
が立ち下がり、このタイミングでデータバス４０
６上のモードデータがモードラツチ４１１に書き
込まれる。

次にポートラツチ４１０にポートデータを書き
込むライトサイクルの動作を第７図を用いて説明
する。シングルチツプマイクロコンピユータ４０
０はｔ７００のタイミングでアドレスバス４０７
上にポートラツチ４１０のアドレス信号を、また
同じタイミングでポート制御信号３１５をアクテ
イブ“１”にし、入出力端子２０４からポートデ
ータを出力する。

続いてポートＦ／Ｆ書き込み信号３１０がアク
テイブ“１”になるｔ７０１からｔ７０２の間、
ライト信号４１９がアクテイブ“０”となり、ｔ
７０２のライト信号４１９が立ち上がるタイミン
グに同期してポートラツチ書き込み信号４２２が
立ち下がり、このタイミングでデータバス４０６
上のモードデータがポートラツチ４１０に書き込
まれる。モードラツチ４１１にハイレベル“１”
がラツチされている時は出力バツフア４２０は
ON状態となり、ポートラツチ４１０にラツチさ
れたデータは、出力バツフア４２０を介してポー
ト端子４０９に出力される。モードラツチ４１１
にロウレベル“０”がラツチされている時は、出
力バツフア４２０がOFF状態となり、ポートラ
ツチ４１０にラツチされたデータはポート端子４
０９に出力されない。

次にポートのリードサイクルの動作を第８図の
タイミング図を参図して説明する。モードラツチ
４１１にハイレベル“１”がラツチされている時
は、アンドゲート４１３が選択状態、アンドゲー
ト４１２が非選択状態になり、またモードラツチ
４１１にロウレベル“０”がラツチされている時
は、アンドゲート４１２が選択状態、アンドゲー
ト４１３が非選択状態になつている。シングルチ
ツプマイクロコンピユータ４００はアドレスバス
４０７にｔ８００のタイミングでポートラツチ４
１０のアドレス信号を出力する。続いてｔ８０１
からｔ８０２の間入出力端子読み込み信号３１１
をアクテイブ“１”にし、同じｔ８０１からｔ８
０２の間リード信号４０８をアクテイブ“０”す
る。これによりポート端子読み込み信号４２１が
アクテイブ“１”になる。これに同期して、モー
ドラツチ４１１にハイレベル“１”がラツチされ
ている時は、アンドゲート４１３が選択され、入
力バツフア４１５がON状態となり、ポートラツ
チ４１０の内容がデータバス４０６上に出力さ
れ、また、モードラツチ４１１にロウレベル
“０”がラツチされている時は、アンドゲート４
１２が選択され入力バツフア４１４がON状態と
なり、ポート端子４０９上のデータがデータバス
４０６上に出力される。シングルチツプマイクロ
コンピユータ４００はｔ８０２のタイミングでリ
ード信号４０８を発生してポート端子読み込み信
号４２１を解除する。これに同期して、データバ
ス４０６上のデータはシングルチツプマイクロコ
ンピユータ４００の内部に取り込まれる。

以上説明したように入力端子２０５に、ロウレ
ベル“０”を入力する事によりCPU１００は入
出力端子２０１，２０２，２０４を使つて外付け
プログラムメモリからプログラムを読み出して実
行するとともに、入出力端子２０１，２０２，２
０４が持つポートの機能を外付けの回路で完全に
実現する事ができる。したがつて本発明により量
産用シングルチツプマイクロコンピユータをその
ままエバチツプとして使用する事が可能となり、
特別にエバチツプを作る必要がない。

本発明はシングルチツプマイクロコンピユータ
の開発において、エバチツプの開発を必要とせ
ず、開発費用、開発期間を大幅に削減できるとい
う大きな利点がある。また、ソフトウエア開発の
為に特別に開発されたエバチツプを使う必要がな
く、非常に安価なエバチツプを提供する事が可能
である。

尚、端子２０５からのコントロール信号を
CPUから発生するようにしたり、又これをエミ
レイシヨンモードにおいて、周辺装置とのデータ
転送時にのみ“１”にするように切り替えてやれ
ば、第４図に示す破線部の外部回路を省略するこ
ともできる。この発明は端子を複数の機能として
使用する時、即ち共用端子として使用する時のす
べてに適用することは明らかである。

【図面の簡単な説明】

第１図はシングルチツプマイクロコンピユータ
ソフトウエア開発用の従来のエバチツプのブロツ
ク図、第２図は本発明の一実施例によるシングル
チツプマイクロコンピユータのブロツク図、第３
図は第２図のシングルチツプマイクロコンピユー
タの入出力端子部分の詳細な回路図、第４図は第
２図のシングルチツプマイクロコンピユータを用
いたシステムの回路図、第５図は外付けプログラ
ムメモリのリードサイクルのタイミング図、第６
図は外付けポート用モードラツチのライトサイク
ルのタイミング図、第７図は外付けポート用ポー
トラツチのライトサイクルのタイミング図、第８
図は外付けポートのリードサイクルのタイミング
図である。１００……CPU、１０１……プログラムメモ
リ、１０２，１０３，１０４，１０５……ポー
ト、１０６……Ｉ／Ｏバス、１０７……アドレス
バス端子、１０８……内部アドレスバス、１０９
……リード信号端子、１１０……データバス端
子、１１１……内部データバス、２０１，２０
２，２０２−１，２０２−２，２０４，２０４−
１……入出力端子、２０５……入力端子、２０６
……ゲート、３０７，３０８，３１２，３１３…
トランスフアゲート、２０７……マルチプレク
サ、２０８……コントロール信号、３０２，３０
３，４１２，４１３，４１６，４１７，４１８…
…アンドゲート、３０４……ポートＦ／Ｆ、３０
５……モードＦ／Ｆ、３０６，４２０……出力バ
ツフア、３０９……モードＦ／Ｆ書き込み信号、
３１０……ポートＦ／Ｆ、書き込み信号、３１１
……入出力端子読み込み信号、３１４……オアゲ
ート、３１５……ポート制御信号、３１６，３１
７，４１４，４１５……入力バツフア、４００…
…シングルチツプマイクロコンピユータ、４０５
……外付けプログラムメモリ、４０６……データ
バス、４０７……アドレスバス、４０８……リー
ド信号、４１０……ポートラツチ、４１１……モ
ードラツチ、４１９……ライト信号、４２１……
ポート端子読み込み信号、４２２……ポートラツ
チ書き込み信号、４２３……モードラツチ書き込
み信号。

Claims

【特許請求の範囲】

１中央処理装置と、プログラムメモリと、第１
の端子群と、第２の端子群とを備えるシングルチ
ツプマイクロコンピユータにおいて、通常動作モ
ードかエミユレイシヨンモードかを指定する手段
と、前記通常動作モードが指定されたときは前記
プログラムメモリから読み出された命令を前記中
央処理装置に供給し、前記エミユレイシヨンモー
ドが指定されたときは前記第１の端子群を前記中
央処理装置に結合する選択手段とをさらに備え、
前記中央処理装置は、前記通常動作モードが指定
されたときは前記プログラムメモリから読み出さ
れた命令を実行すると共に、前記第１および第２
の端子群を入出力ポートとして使用し、前記エミ
ユレイシヨンモードが指定されたときは実行すべ
き命令を読み出すためのアドレス情報を前記第２
の端子群に出力すると共に前記第１の端子群を介
して入力された命令を実行し、かつその実行すべ
き命令が前記第１又は第２の端子群に対するポー
ト操作命令であることに応答して前記第２の端子
群に前記第１又は第２の端子群に関するアドレス
情報を出力するとともに前記第１の端子群に出力
すべきデータを転送するか又は前記第１の端子群
からのデータをポートデータとして取り込むこと
を特徴とするシングルチツプマイクロコンピユー
タ。