JPH01226066A - ディジタル信号処理プロセッサ - Google Patents

ディジタル信号処理プロセッサ

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JPH01226066A
JPH01226066A JP63051398A JP5139888A JPH01226066A JP H01226066 A JPH01226066 A JP H01226066A JP 63051398 A JP63051398 A JP 63051398A JP 5139888 A JP5139888 A JP 5139888A JP H01226066 A JPH01226066 A JP H01226066A
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JP
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digital signal
data
signal processing
expansion
block
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JP63051398A
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Koichi Iida
孝一 飯田
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Hitachi Ltd
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
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    • G06F9/3879—Concurrent instruction execution, e.g. pipeline, look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル信号処理プロセッサさらにはそれ
における周辺機能の拡張展開技術に関し、例えば、ＡＳ
ＩＣ（アプリケーション・スペシフィック・インテグレ
ーテッド・サーキット）方式によるＬＳＩ化もしくはコ
ア部分の汎用化に適用して有効な技術に関するものであ
る。
〔従来技術〕
ディジタル信号をディジタル的な演算や索表による変換
などの操作によって処理するディジタル信号処理は、フ
ィルタリング、等化、雑音やエコーの除去、変調、フー
リエ変換、信号の特性パラメータ抽出、予測、画像強調
などに利用され、このようなディジタル信号処理をリア
ルタイムにもしくは高速に処理するために、各種ディジ
タル信号処理プロセッサが提供されている。
断るディジタル信号処理プロセッサは、ディジタル信号
処理という限られた分野で高い処理能力を得るために、
例えば、データメモリとプログラムメモリさらにはそれ
らのためのバスを分離して、命令フェッチ、データ転送
、演算を並列的にパイプライン処理可能にすると共に、
マルチポートメモリを搭載し且つデータバスの複数化に
より複数のデータを並列的に転送可能としたり、さらに
は乗算器と加算器を個別的に備えることにより頻度の高
い積和演算を並列的に実行可能とするなどの独特のアー
キテクチャが採用されている。
したがって、このような高速処理が要求されるディジタ
ル信号処理プロセッサでは、内部データバスを直接外部
に開放する必要が無いことから、ホストインタフェース
部はレジスタなどによって構成され、これらレジスタと
内部との間では、レジスタ転送命令などの専用命令を介
してデータのやりとりを行うようになっていた。
尚、ディジタル信号処理プロセッサについて記載された
文献の例としては日経マグロウヒル社発行の「日経エレ
クトロニクスＪ　１９８６年８月号Ｐ１８３〜Ｐ１９４
がある。
〔発明が解決しようとする課題〕
本発明者はディジタル信号処理に必要な基本的な回路ブ
ロックをコアとしてディジタル信号処理プロセッサをＡ
ＳＩＣ展開する技術について検討した。これによれば、
従来のディジタル信号処理プロセッサに対してはＡＳＩ
Ｃ展開即ちコアブロックを中心に所望の拡張ブロックを
付加して全体として新たなディジタル信号処理プロセッ
サを構成するための考慮が一切なされていないことが明
らかにされた０例えば、内部データバスが直接外部に開
放されず、ホストインタフェース部を構成するレジスタ
に対するデータ転送命令を介して外部とのインタフェー
スを採る形式のディジタル信号処理プロセッサの場合に
は、タイマやパラレル入出力回路ブロックを追加しよう
とすると、それら追加ブロックと既存の内部ブロックと
の間でのデータのやりとりのためには、新たなデータ転
送命令に対処するための命令コードなどを追加しなけれ
ばなくなり、これによってソフトウェアの基本的な変更
が必要になると共に、当該変更に対する論理検証やテス
トさらにはソフトウェアデバッグがディジタル信号処理
プロセッサの全体規模で必要になり、部分的な入出力機
能の追加であっても新規にＬＳＩを開発するのと同様の
手間がかかる。しかも、このようにして新たな機能が追
加されて構成されるディジタル信号処理プロセッサのた
めのソフトウェアデバッグにはその元になるプロセッサ
ＬＳＩを流用することができないために評価チップも新
たに開発することが余儀なくされる。
本発明の目的は、機能拡張が容易なディジタル信号処理
プロセッサを提供することにある。また、本発明の別の
目的は、機能拡張、及びこれに伴うソフトウェアデバッ
グ用プロセッサの提供に際して汎用性を持つコア部分を
含むディジタル信号処理プロセッサを提供することにあ
る。
本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
すなわち、データメモリのようなデータ格納手段のアク
セスに代えてデータ、アドレス信号、及び制御信号をや
りとり可能とする拡張用インタフェース手段を追加して
ディジタル信号処理プロセッサを構成するものである。
この拡張用インタフェース手段を備えた回路ブロックを
コアブロックとし、当該拡張用インタフェース手段に、
上記データ格納手段のアドレス空間にマツピングされる
拡張用機能モジュール、例えば拡張メモリや入出力回路
を結合することにより、全体として１つの半導体基板に
形成されて成るＡＳＩＣ展開されたＬＳＩを構成するこ
とができる。
また、上記コアブロックに対応する評価チップを用意し
ておき、当該評価チップに含まれる拡張用インタフェー
ス手段に、上記データ格納手段のアドレス空間にマツピ
ングされる所望の拡張用機能モジュールを結合すること
により、全体として１つボード上に形成されて成るソフ
トウェアデバッグ用のエミュレーションプロセッサを構
成することができる。
（作　用〕 上記した手段によれば、拡張用インタフェース手段に、
所望の拡張機能モジュールが結合されたとき、当該拡張
機能モジュールに対するアクセスは内蔵データ格納手段
のアクセス制御に適用される既存の入出力命令が適用可
能とされることにより、ディジタル信号処理プロセッサ
の機能拡張をコアブロックに何等影響を与えることなく
簡単に達成するものである。これにより、ＡＳＩＣ展開
されるべきディジタル信号処理プロセッサを短期間に得
ることができると共に、これに応じて必要とされる機能
拡張されたソフトウェアデバッグ用プロセッサを即時に
提供することができるものである。
〔実施例〕
第１図は本発明の一実施例であるディジタル信号処理プ
ロセッサのブロック図である。
第１図において１はＡＳＩＣ展開される個々のディジタ
ル信号処理プロセッサに共通使用されるコアブロックで
ある。
２はＡＳＩＣ展開に際して上記コアブロック１に適宜付
加される拡張ブロックである。
上記コアブロック１は、それ自体ディジタル信号処理プ
ロセッサとしての機能を備え、高い処理能力を達成する
ために、命令制御系とデータの転送演算系とが夫々分離
され、命令フェッチ、データ転送、演算を並列的にパイ
プライン処理可能になっている。
命令制御系は、プログラムカウンタ３、プログラムカウ
ンタ３の出力によってアドレシングされるプログラムメ
モリ４、プログラムメモリ４から出力される命令をフッ
チするインストラクションレジスタ５、及びインストラ
クションレジスタ５から供給される命令をデコードして
各部に制御信号を与えるインストラクションデコーダ及
びコントローラ６などによって構成される。
データの転送演算系は基本的に、演算に際して汎用的に
利用されるＲＡＭ　（ランダム・アクセス・メモリ）及
びフィルタリングやフーリエ変換などに利用される定数
データが格納されるＲＯＭ　（リード・オンリ・メモリ
）で構成されるようなマルチポートを持つデータメモリ
７を含むと共に、複数化されたデータバスが夫々のポー
トに接続されて複数のデータが並列的に転送可能とされ
、さらに、乗算器８と算術論理演算器９を個別的に備え
ることにより頻度の高い積和演算を並列的に実行可能と
されている。例えば、データメモリ７に含まれるＲＡＭ
のライトポートはマルチプレクサ２３を介してデータバ
スＤＢＩに結合される。ＲＡＭ及びＲＯＭにおける夫々
のリードポートはデータバスＤＢ２．ＤＢ３に結合され
ていて、データバスＤＢ２から読み出されるデータはマ
ルチプレクサ２２を介して夫々並列的に乗算器８及び算
術論理演算器９に供給され、また、データバスＤＲ３か
ら読み出されるデータは夫々並列的に乗算器８及び算術
論理演算器９に供給されるようになっている。そして１
乗算器８の出力は積和演算のために算術論理演算器９の
一方の入力端子に供給可能にされると共に、当該算術論
理演算器９の他方の入力端子はデータバスＤＦ３１にも
結合されている。算術論理演算器９の出力はアキュムレ
ータ１０を介してデータバスＤＢＩに戻されるようにな
っている。
上記データメモリは、特に制限されないが、データバス
ＤＢ１を介して設定されるデータをインクリメントした
リディクリメントして出力するテアドレスポインタ１１
の出力アドレス信号、又はインストラクションレジスタ
６を介して命令のアドレスフィールドから供給されるア
ドレス信号によってアドレシングされる。本実施例にお
いて、データメモリ７のためのアクセス制御信号は、特
に制限されないが、上記インストラクションデコーダ及
びコントローラ６から出力されるデータイネーブル信号
ＤＥ及びリード・ライト信号Ｒ／Ｗとされる。
ディジタル信号処理プロセッサは所定のシステム中にお
いて図示しないホストプロセッサの制御を受けて動作す
るペリフェラルモジュールとして位置付けられる。コア
ブロック１のホストインタフェース部１６は、特に制限
されないが、システム側とパラレルにデータをやりとり
するためのパラレル出力レジスタ１２及びパラレル入力
レジスタ１３と、システム側とシリアルにデータをやり
とりするためのシリアル出力レジスタ１４及びシリアル
入力レジスタ１５とによって構成される。
これらレジスタ１２〜１５に対する内部のアクセス制御
は、特に制限されないが、レジスタ転送命令を実行する
ことによって行われる。
このようなホストインタフェース部１６は内部のデータ
バスＤＢＩ〜ＤＢ３を直接外部に開放していない。ディ
ジタル信号処理の性質上、データバスＤＢＩ〜ＤＢ３を
直接外部に開放しても、ディジタル信号処理の途中で演
算に必要なパラメータを逐次外部から取り込むような手
順を採ると演算速度が低下してしまうため実質的に利用
する意味もなく、逆に外部端子の数が増大するだけにな
る。
コアブロック１は、必要に応じて拡張ブロック２とのイ
ンタフェースを行うため、言い換えるなら、コアブロッ
ク１を中心とするＡＳＩＣ展開で所望の機能モジュール
を容易に追加可能とするために、上記データメモリ７の
アクセスに代えて外部とデータ、アドレス信号、及び制
御信号をやりとり可能とする拡張用インタフェース部１
７を備える。即ち、この拡張用インタフェース部１７は
、データメモリ７の入出力制御と同じ手段でデータを入
出力可能とする所謂メモリマツブトＩ１０を構成可能と
するものである。
拡張用インタフェース部１７は、本実施例に従えば、リ
ード・ライト信号Ｒ／Ｗを出力する出力バッファ１８、
データイネーブル信号ＤＥを出力する出力バッファ１９
、データメモリ７に供給されるアドレス信号を出力する
出力バッファ２０、及び、マルチプレクサ２３を介して
データバスＤＢ１から与えられるデータを出力する出カ
バソファ２１ｂとマルチプレクサ２２を介して上記乗算
器８及び算術論理演算器９にデータを供給可能とする入
力バッファ２１ａとから成る双方向型バッファ２１を備
える。尚、リード・ライト信号Ｒ／Ｗがリード動作を指
示するとき、これに呼応して入力バッファ２１ａが動作
可能な状態に制御され、また、リード・ライト信号Ｒ／
Ｗがライト動作を指示するときはこれに呼応して出力バ
ッファ２１ｂが動作可能な状態に制御される。
拡張用インタフェース部１７に結合された拡張ブロック
２のアクセスとデータメモリ７に含まれるＲＡＭに対す
るアクセスとの切り換えは、特に制限されないが、コン
トロールレジスタ２４に設定されるバンク選択ビットＢ
Ｓに従って制御される。バンク選択ビットＢＳは、特に
制限されないが、命令に基づいて「０」又は「１」に設
定され、その「０」によりＲＡＭの選択を指示し、「１
」によって拡張ブロック２の選択を指示する。バンク選
択ビットＢＳが「０」のときは、上記出カバソファ１８
．１９の出力動作を禁止し、且つ、マルチプレクサ２２
に対してデータメモリ７におけるＲＡＭの読み出しデー
タを出力選択させると共に、マルチプレクサ２３に対し
てデータバスＤＢ１のデータをＲＡＭのライトボートに
供給選択させる。バンク選択ビットＢＳが「１」のとき
は、上記出力バッファ１８．１９を出力動作可能な状態
に制御し、且つ、マルチプレクサ２２に対して入力バッ
ファ２１ａからの供給データを出力選択させると共に、
マルチプレクサ２３に対してデータバスＤＢＩのデータ
を出力バッファ２１ｂに供給選択させる。
拡張ブロック２は、必要に応じた適宜のペリフェラル、
例えばデータメモリ７におけるＲＡＭを拡張するための
拡張メモリ３０や、システム側とインタフェースされる
タイマ３１及びパラレル入出力回路３２を含む、これら
拡張メモリ３０、りイマ３１、及びパラレル入出力回路
３２はデータメモリ７におけるＲＡＭのアドレス空間の
全部又は一部に重複してそのアドレスが割り付けられて
いる。
拡張メモリ３０、タイマ３１、及びパラレル入出力回路
３２のデータ入出力端子は上記双方向型バッファ２１に
結合されると共に、夫々には出力バッファ１８を介して
リード・ライト信号Ｒ／Ｗが供給可能にされている。拡
張メモリ３０のアドレス入力端子は上記出力バッファ２
０に結合され、タイマ３１はアドレスデコーダ３３から
出力されるチップ選択信号Ｃ８１により、また、パラレ
ル入出力回路３２はアドレスデコーダ３４から出力され
るチップ選択信号Ｃ３２により、夫々の動作が選択可能
になっている。尚、アドレスデコーダ３３．３４は、出
力バッファ１９を介して供給されるデータイネーブル信
号ＤＥがアサートされることにより活性化され、その状
態で出力バッファ２０から供給されるアドレス信号が夫
々の割り付はアドレスに一致する場合にチップ選択信号
Ｃ８１、Ｃ８２をアサートする。
拡張用インタフェース部１７に結合される拡張ブロック
２は所謂メモリマツブトＩ１０を構成することにより、
拡張ブロック２に対するアクセス制御には、コアブロッ
ク１に含まれるデータメモリ７をアクセス制御するのに
適用される既存のメモリ入出力命令を適用することがで
きる。第２図に示されるように、例えばコアブロック１
に含まれるデータメモリ７のＲＡＭをアクセスする場合
、コントロールレジスタ２４のバンク選択ビットＢＳは
「０」に設定されており、これに呼応してデータイネー
ブル信号ＤＥは一切拡張ブロック２には供給されないこ
とにより、アドレス信号及びリード・ライト信号Ｒ／Ｗ
が出力されると共にデータイネーブル信号ＤＥがアサー
トされると、データメモリ７におけるＲＡＭのリードデ
ータがマルチプレクサ２２を介して乗算器８や算術論理
演算器９に供給可能とされ、また、ライトデータがデー
タバスＤＢＩからマルチプレクサ２３を介してＲＡＭに
書き込み可能とされる。一方上記拡張ブロック２をアク
セスする場合には、コントロールレジスタ２４のバンク
選択ビットＢＳを「１」に書き換える。これに呼応して
データイネーブル信号ＤＥが拡張ブロック２に供給可能
にされ、且つマルチプレクサ２２は入カバソファ２１ａ
からのデータを選択出力する状態に制御されると共に、
マルチプレクサ２３はデータを出力バッファ２１ｂに供
給する状態に制御される。これにより、アドレス信号及
びリード・ライト信号Ｒ／Ｗが出力されると共にデータ
イネーブル信号ＤＥがアサートされると、拡張ブロック
２からのリードデータがマルチプレクサ２２を介して乗
算器８や算術論理演算器９に供給可能とされ、また、ラ
イトデータがデータバスＤＢＩからマルチプレクサ２３
を介して拡張ブロック２に書き込み可能とされる。
尚、データメモリ７や拡張ブロック２に対するメモリサ
イクルは、リードサイクル、ライトサイクルはもとより
、リード・モディファイ・ライト・サイクルを採用する
こともできる。
上記実施例によれば以下の作用効果を得るものである。
（１）データメモリ７におけるＲＡＭのアクセスに代え
てデータ、アドレス信号、及び制御信号をやりとり可能
とする拡張用インタフェース部１７に、所望の機能モジ
ュールを含む拡張ブロック２を結合するとき、当該拡張
ブロック２の所望機能モジュールに対するアクセスはデ
ータメモリ７のアクセス制御に適用される既存のメモリ
入出力命令が適用可能とされることにより、ディジタル
信号処理プロセッサの機能拡張を、コアブロック１のソ
フトウェアやハードウェアの変更を伴うことなく簡単に
達成することができる。
即ち、コアブロック１と拡張ブロック２がハードウェア
的に分離され、且つ拡張ブロック２はコアブロック１に
対してメモリマツブトＩ１０を構成することになり、拡
張ブロック２に対するアクセス制御特に拡張ブロック２
に含まれる入出力回路の内部アクセス制御のために新た
なレジスタ転送命令やその他の命令のための命令コード
を追加したりコアブロック１の内部に新たな機能プロッ
りを追加する必要がない、拡張ブロック２を追加する場
合にはコアブロック１に関する新たな論理の検証やテス
トは一切不要になり、機能拡張した場合におけるＬＳＩ
全体の論理検証やテストに要する時間が大幅に短縮され
る。これによって、拡張ブロック２の構成に拘らずにコ
アブロック１を共通に利用して種々の機能を付加したデ
ィジタル信号処理プロセッサを簡単且つ短期間で得るこ
とができる。
（２）上記作用効果より、拡張ブロック２の機能を選択
して特定用途向けのディジタル信号処理プロセッサを得
るというＡＳＩＣ展開の容易化を達成することができる
。その場合に、コアブロック１と拡張ブロック２を１つ
の半導体基板に形成してシングルチップ化することもで
きるし、また、夫々を個別にマルチチップ化することも
できる。
（３）ディジタル信号処理プロセッサのＡＳＩＣ展開に
応じて必要とされるソフトウェアデバッグ用デバイスに
ついても、ＴＴＬ回路などでボード上に形成した所望の
拡張ブロック２をコアブロック１に対応する予め用意さ
れた評価チップに結合することで簡単に得ることができ
、これにより、ＡＳＩＣ展開されるディジタル信号処理
プロセッサを含むシステムの開発を早期に可能とするこ
とができる。
（４）拡張用インタフェース部１７は所謂メモリマツブ
トＴ１０を構成することになり、拡張ブロック２に対し
て内蔵データメモリ７と同じ手順で且つ同じ速度でアク
セス可能になるから、特に高速処理を要求されるディジ
タル信号処理プロセッサのスループットの低下を防止し
て機能拡張を簡単に達成することができる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。
例えば上記実施例では拡張ブロック２に対するアクセス
とコアブロック１のデータメモリ７に対するアクセスと
の切り換選択を、バンクビットＢＳの設定値とそれによ
って選択状態が制御されるマルチプレクサによって行う
ようにしたが、本発明はこれに限定されず、データメモ
リ７と拡張ブロック２に供給されるアクセス制御信号を
選択的にカットオフするゲートを制御ビットでコントロ
ールするようにしてもよく、その制御方式は種々変更す
ることができる。
また上記実施例では、拡張ブロック２がアクセスされて
いるときデータメモリ７にはデータイネーブル信号ＤＥ
が供給されているが、この状態がデータメモリ７にとっ
て不都合であるなら、データイネーブル信号ＤＥのよう
な制御信号に対してもバンク選択信号ＢＳで制御される
ようなマルチプレクサを設けることができる。
また、拡張ブロック２に供給されるアクセス制御信号は
リード・ライト信号及びデータイネーブル信号に限定さ
れず、コアブロックに含まれるデータメモリなどのデー
タ格納手段のためのアクセス制御信号に応じて適宜決定
される。
また、コアブロック１に含まれるホストインタフェース
部は上記実施例の各種レジスタを備える構成に限定され
ない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である汎用ディジタル信号
処理プロセッサに適用した場合について説明したが、本
発明はそれに限定されるものではなく、データモデム用
音声合成用などの専用化れたディジタル信号処理プロセ
ッサなどにも広く適用することができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、データ格納手段のアクセスに代えてデータ、
アドレス信号、及び制御信号をやりとり可能とする拡張
用インタフェース手段を追加してディジタル信号処理プ
ロセッサもしくはそれにおけるコアブロックを構成する
ことにより、ディジタル信号処理プロセッサの機能拡張
をコアブロックに実質的に何等影響を与えることなく簡
単に達成することができるという効果がある。
しかも、拡張用インタフェース手段は所謂メモリマツブ
トＩ１０のような構成を可能とすることにより、拡張機
能モジュールは、コアブロックのデータ格納手段と同じ
手順で且つ同じ速度でアクセス可能になるから、特に高
速処理を要求されるディジタル信号処理プロセッサのス
ループットの低下を防止して機能拡張を簡単に達成する
ことができるという効果を得るものである。
さらに、ディジタル信号処理プロセッサの機能拡張もし
くはＡＳＩＣ展開に応じて必要とされるソフトウェアデ
バッグ用デバイスについても、拡張用インタフェース手
段を備えたコアブロックに呼応する評価チップを予め用
意しておければ、それを汎用的に利用して、その拡張用
インタフェース手段に、ＴＴＬ回路などでボード上に形
成した所望の拡張ブロックを結合することで簡単に得る
ことができ、これにより、ＡＳＩＣ展開されるディジタ
ル信号処理プロセッサを含むシステムの開発を早期に可
能とすることができるという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例であるディジタル信号処理プ
ロセッサのブロック図、 第２図はコアブロックと拡張ブロックに対する選択アク
セス動作を説明するためのタイミングチャートである。 １・・・コアブロック、２・・・拡張ブロック、３・・
・プログラムカウンタ、４・・・プログラムメモリ、訃
・・インストラクションレジスタ、６・・・インストラ
クションデコーダ及びコントローラ、７・・・データメ
モリ、８・・・乗算器、９・・・算術論理演算器、１１
・・・アドレスポインタ、１６・・・ホストインタフェ
ース部、１７・・・拡張用インタフェース部、２２．２
３・・・マルチプレクサ、２４・・・コントロールレジ
スタ、ＢＳ・・・バンク選択ビット、Ｒ／Ｗ・・・リー
ド・ライト信号、ＤＥ・・・データイネーブル信号、Ｄ
ＢＩ〜ＤＢＳ・・・データハス、３ｏ・・・拡張メモリ
、３１・・・タイマ、３２・・・パラレル人出方回路、
３３．３４・・・アドレスデコーダ、Ｃ８Ｉ、Ｃ８２・
・・チップ選択信号。

Claims (1)

  1. 【特許請求の範囲】 １、ディジタル信号処理に必要とされる演算装置、デー
    タ格納手段、ホストインタフェース部、及び制御部を内
    蔵して成るディジタル信号処理プロセッサにおいて、上
    記データ格納手段のアクセスに代えてデータ、アドレス
    信号、及び制御信号をやりとり可能とする拡張用インタ
    フェース手段を設けて成ることを特徴とするディジタル
    信号処理プロセッサ。２、上記ディジタル信号処理プロ
    セッサをコアとし、その拡張用インタフェース手段に、
    上記データ格納手段のアドレス空間にマッピングされる
    拡張用機能モジュールを結合して、全体として１つの半
    導体基板に形成されて成るものであることを特徴とする
    特許請求の範囲第１項記載のディジタル信号処理プロセ
    ッサ。 ３、上記ディジタル信号処理プロセッサのコアに対応す
    る評価チップを用意し、この評価チップの拡張用インタ
    フェース手段に、上記データ格納手段のアドレス空間に
    マッピングされる所望の拡張用機能モジュールを結合し
    て、全体として１つボード上に形成されて成るものであ
    ることを特徴とする特許請求の範囲第１項記載のディジ
    タル信号処理プロセッサ。
JP63051398A 1988-03-04 1988-03-04 ディジタル信号処理プロセッサ Pending JPH01226066A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP63051398A JPH01226066A (ja) 1988-03-04 1988-03-04 ディジタル信号処理プロセッサ
KR1019890002672A KR890015118A (ko) 1988-03-04 1989-03-03 디지탈 신호 처리 프로세서
US07/994,179 US5418976A (en) 1988-03-04 1992-12-21 Processing system having a storage set with data designating operation state from operation states in instruction memory set with application specific block

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63051398A JPH01226066A (ja) 1988-03-04 1988-03-04 ディジタル信号処理プロセッサ

Publications (1)

Publication Number Publication Date
JPH01226066A true JPH01226066A (ja) 1989-09-08

Family

ID=12885836

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