JPS6259825B2 - - Google Patents
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- JPS6259825B2 JPS6259825B2 JP55136283A JP13628380A JPS6259825B2 JP S6259825 B2 JPS6259825 B2 JP S6259825B2 JP 55136283 A JP55136283 A JP 55136283A JP 13628380 A JP13628380 A JP 13628380A JP S6259825 B2 JPS6259825 B2 JP S6259825B2
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- processor
- data
- memory
- pointer
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- 238000006243 chemical reaction Methods 0.000 claims description 38
- 230000015654 memory Effects 0.000 claims description 34
- 230000008878 coupling Effects 0.000 claims description 15
- 238000010168 coupling process Methods 0.000 claims description 15
- 238000005859 coupling reaction Methods 0.000 claims description 15
- 239000002131 composite material Substances 0.000 claims description 3
- 230000010365 information processing Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は複合コンピユータシステムに関し、特
に複合コンピユーターシステムのアドレス変換方
式に関する。
に複合コンピユーターシステムのアドレス変換方
式に関する。
複合コンピユータシステムでは、(1)個々のプロ
セツサモジユールのプロセツサは互いに他のモジ
ユールのメモリに直接アクセスする方法を持たず
通信制御プログラムの助けを借りて互いにデータ
の受授を行うにとどまる。又は(2)結合された全プ
ロセツサモジユールのメモリに一連のアドレスを
与えて相互のアクセスを完全に許すかのいずれか
が多い。しかし、複合コンピユータシステムの信
頼性、汎用性の面から障害時の即時／自動回復を
考えると問題があつた。すなわち、前記(1)、(2)の
内前者のタイプでは外部のプロセツサからメモリ
の強制書き込みができないので、あるプロセツサ
モジユールが障害を生じてそのメモリ中の制御デ
ータを乱し動作不能となると、他のモジユールの
プロセツサから制御データを回復することができ
ない。また後者のタイプではすべてのプロセツサ
が単一メモリを用いている場合に等価である為、
一つのプロセツサモジユールの制御データを他の
それと切離して独立に扱うことが非常に困難であ
つた。
セツサモジユールのプロセツサは互いに他のモジ
ユールのメモリに直接アクセスする方法を持たず
通信制御プログラムの助けを借りて互いにデータ
の受授を行うにとどまる。又は(2)結合された全プ
ロセツサモジユールのメモリに一連のアドレスを
与えて相互のアクセスを完全に許すかのいずれか
が多い。しかし、複合コンピユータシステムの信
頼性、汎用性の面から障害時の即時／自動回復を
考えると問題があつた。すなわち、前記(1)、(2)の
内前者のタイプでは外部のプロセツサからメモリ
の強制書き込みができないので、あるプロセツサ
モジユールが障害を生じてそのメモリ中の制御デ
ータを乱し動作不能となると、他のモジユールの
プロセツサから制御データを回復することができ
ない。また後者のタイプではすべてのプロセツサ
が単一メモリを用いている場合に等価である為、
一つのプロセツサモジユールの制御データを他の
それと切離して独立に扱うことが非常に困難であ
つた。
従来、こうした問題を解決する為にプロセツサ
モジユール間をアドレス変換装置で結合すること
が広く行われてきた。たとえば、各プロセツサが
自分自身のモジユール内のメモリを参照する時に
は０〜9999までのアドレスを用い、第２のプロセ
ツサモジユールのメモリを参照する場合に10000
〜19999までのアドレスを用いる。この時アドレ
ス変換装置では10000〜19999を０〜9999に変換し
て第２のプロセツサモジユールのメモリに伝える
ように働く。この手法によつてプロセツサモジユ
ール間のデータアクセスが大巾に行い易くはなつ
たが、依然として重大な問題が残されていた。そ
れは、アドレスポインタと呼ばれる種類のデータ
の取扱いで、そのデータの値は、アクセスすべき
メモリのアドレスを示しているものである。今、
第２のプロセツサモジユール内のメモリの1000番
地に1100なるアドレスポインタがあつたとする。
第２のプロセツサモジユール上のプロセツサがこ
れを用いて1100番地をアクセスすれば正しい結果
が得られるが、第１のプロセツサモジユール上の
プロセツサが11000番地にアクセスして（これは
アドレス変換装置によつて1000番地として第２の
プロセツサモジユールのメモリに伝えられる）。
この内容1100をアドレスポインタとして得た場合
は、第１のプロセツサモジユール上のプロセツサ
がこの値を用いて1000番地をアクセスすると、
（０〜10000番地まではアドレス変換装置で変換さ
れず、第１のプロセツサモジユール上のメモリへ
伝えられるので）意図したメモリロケーシヨンと
は全く異るロケーシヨンへアクセスすることにな
る。この事実は、第１のプロセツサモジユールが
第２のプロセツサモジユール上の制御データを修
正しようとしても、これが正しく行えないことを
意味する。
モジユール間をアドレス変換装置で結合すること
が広く行われてきた。たとえば、各プロセツサが
自分自身のモジユール内のメモリを参照する時に
は０〜9999までのアドレスを用い、第２のプロセ
ツサモジユールのメモリを参照する場合に10000
〜19999までのアドレスを用いる。この時アドレ
ス変換装置では10000〜19999を０〜9999に変換し
て第２のプロセツサモジユールのメモリに伝える
ように働く。この手法によつてプロセツサモジユ
ール間のデータアクセスが大巾に行い易くはなつ
たが、依然として重大な問題が残されていた。そ
れは、アドレスポインタと呼ばれる種類のデータ
の取扱いで、そのデータの値は、アクセスすべき
メモリのアドレスを示しているものである。今、
第２のプロセツサモジユール内のメモリの1000番
地に1100なるアドレスポインタがあつたとする。
第２のプロセツサモジユール上のプロセツサがこ
れを用いて1100番地をアクセスすれば正しい結果
が得られるが、第１のプロセツサモジユール上の
プロセツサが11000番地にアクセスして（これは
アドレス変換装置によつて1000番地として第２の
プロセツサモジユールのメモリに伝えられる）。
この内容1100をアドレスポインタとして得た場合
は、第１のプロセツサモジユール上のプロセツサ
がこの値を用いて1000番地をアクセスすると、
（０〜10000番地まではアドレス変換装置で変換さ
れず、第１のプロセツサモジユール上のメモリへ
伝えられるので）意図したメモリロケーシヨンと
は全く異るロケーシヨンへアクセスすることにな
る。この事実は、第１のプロセツサモジユールが
第２のプロセツサモジユール上の制御データを修
正しようとしても、これが正しく行えないことを
意味する。
本発明の目的は異るプロセツサモジユール上の
プロセツサによつても任意のプロセツサモジユー
ル上のメモリの制御データを正しく扱うことを可
能ならしめるにある。本発明のさらに別の目的は
上記第１の目的を達成することによつて、障害発
生時の速やかな復旧処置を障害発生以外のプロセ
ツサモジユールによつて行うことを可能ならしめ
るにある。
プロセツサによつても任意のプロセツサモジユー
ル上のメモリの制御データを正しく扱うことを可
能ならしめるにある。本発明のさらに別の目的は
上記第１の目的を達成することによつて、障害発
生時の速やかな復旧処置を障害発生以外のプロセ
ツサモジユールによつて行うことを可能ならしめ
るにある。
本発明によれば、プロセツサ及びメモリを有す
るプロセツサモジユールがプロセツサモジユール
毎に設けられたアドレス変換結合装置によつて複
数台結合された複合コンピユータシステムであつ
て、上記プロセツサはメモリの内容をデータとし
てアクセスするデータアクセス命令とアドレスポ
インタとしてアクセスするアドレスポインタアク
セス命令の区別をアドレス変換結合装置に伝える
手段を有し、また上記アドレス変換結合装置はア
ドレス変換テーブル、アドレス逆変換テーブル及
び前記プロセツサのアドレスポインタアクセス命
令を受けて当該命令がリード命令である場合は当
該命令によるリードデータを前記アドレス逆変換
テーブルにより変換し、ライト命令である場合は
ライトデータを前記アドレス変換テーブルにより
変換するよう制御する手段を有する情報処理装置
が得られる。
るプロセツサモジユールがプロセツサモジユール
毎に設けられたアドレス変換結合装置によつて複
数台結合された複合コンピユータシステムであつ
て、上記プロセツサはメモリの内容をデータとし
てアクセスするデータアクセス命令とアドレスポ
インタとしてアクセスするアドレスポインタアク
セス命令の区別をアドレス変換結合装置に伝える
手段を有し、また上記アドレス変換結合装置はア
ドレス変換テーブル、アドレス逆変換テーブル及
び前記プロセツサのアドレスポインタアクセス命
令を受けて当該命令がリード命令である場合は当
該命令によるリードデータを前記アドレス逆変換
テーブルにより変換し、ライト命令である場合は
ライトデータを前記アドレス変換テーブルにより
変換するよう制御する手段を有する情報処理装置
が得られる。
次に本発明の動作原理を説明する。本発明によ
る情報処理装置に於て第１のプロセツサモジユー
ルの所有するアドレス変換結合装置のアドレス変
換テーブルは、10000〜19999番地を０〜9999番地
に変換して第２のプロセツサモジユールに伝えま
たアドレス逆変換テーブルは第２のプロセツサモ
ジユールのメモリから得られる０〜9999なるデー
タが10000〜19999となつて第１のプロセツサモジ
ユールに伝えられるようセツトされているものと
する。
る情報処理装置に於て第１のプロセツサモジユー
ルの所有するアドレス変換結合装置のアドレス変
換テーブルは、10000〜19999番地を０〜9999番地
に変換して第２のプロセツサモジユールに伝えま
たアドレス逆変換テーブルは第２のプロセツサモ
ジユールのメモリから得られる０〜9999なるデー
タが10000〜19999となつて第１のプロセツサモジ
ユールに伝えられるようセツトされているものと
する。
いま、第２のプロセツサモジユール上の1000番
地に1100番地を示すアドレスポインタがセツトさ
れていたとすると、第１のプロセツサのこのロケ
ーシヨンへのアドレスポインタリード命令は以下
のように処理される。すなわち、第１のプロセツ
サは11000番地へのアクセスを行う。アドレス
11000は前記変換テーブルによつて1000に変換さ
れ第２のプロセツサモジユールのメモリへ伝えら
れる。メモリにより読み出された値1100は今度は
前記アドレス逆変換テーブルによつて値11100と
なつて第１のプロセツサに伝わる。次に第１のプ
ロセツサが、このアドレスポインタの値を用いて
アクセスを行うと、アドレス11100はアドレス変
換テーブルによつて1100に変換され第２のプロセ
ツサモジユールのメモリに伝えられる。かくして
第１のプロセツサモジユール上のプロセツサよ
り、第２のプロセツサモジユール上のメモリの内
容を正しく読み出すことができる。また、第１の
プロセツサモジユール上のプロセツサから第２の
プロセツサモジユール上のメモリにアドレスポイ
ンタをセツトする場合は以下のようになる。
地に1100番地を示すアドレスポインタがセツトさ
れていたとすると、第１のプロセツサのこのロケ
ーシヨンへのアドレスポインタリード命令は以下
のように処理される。すなわち、第１のプロセツ
サは11000番地へのアクセスを行う。アドレス
11000は前記変換テーブルによつて1000に変換さ
れ第２のプロセツサモジユールのメモリへ伝えら
れる。メモリにより読み出された値1100は今度は
前記アドレス逆変換テーブルによつて値11100と
なつて第１のプロセツサに伝わる。次に第１のプ
ロセツサが、このアドレスポインタの値を用いて
アクセスを行うと、アドレス11100はアドレス変
換テーブルによつて1100に変換され第２のプロセ
ツサモジユールのメモリに伝えられる。かくして
第１のプロセツサモジユール上のプロセツサよ
り、第２のプロセツサモジユール上のメモリの内
容を正しく読み出すことができる。また、第１の
プロセツサモジユール上のプロセツサから第２の
プロセツサモジユール上のメモリにアドレスポイ
ンタをセツトする場合は以下のようになる。
第１のプロセツサから見て11000番地に11100な
るアドレスポインタを書き込むとき、アドレス
11000及び値11100は共にアドレス変換テーブルに
よつてそれぞれ1000、1100に変換され、第２のプ
ロセツサモジユールのメモリへ伝えられる。すな
わち、第２のプロセツサモジユールから見て1000
番地にアドレスポインタ1100がセツトされ第１、
第２のいずれかのプロセツサから見ても矛盾のな
いアドレスポインタとなる。
るアドレスポインタを書き込むとき、アドレス
11000及び値11100は共にアドレス変換テーブルに
よつてそれぞれ1000、1100に変換され、第２のプ
ロセツサモジユールのメモリへ伝えられる。すな
わち、第２のプロセツサモジユールから見て1000
番地にアドレスポインタ1100がセツトされ第１、
第２のいずれかのプロセツサから見ても矛盾のな
いアドレスポインタとなる。
以下に本発明の実施例について図面を参照して
説明する。
説明する。
第１図は、本発明の実施例の全体図である。プ
ロセツサ１１１、メモリ１２、をバス１００１で
結んだ第１のプロセツサモジユール１０１と、プ
ロセツサ１１２、メモリ１２２をバス１０２で結
んだ第２のプロセツサモジユール１０２がアドレ
ス変換結合装置１３１及び１３２によつて結合さ
れている。ここで第１のアドレス変換結合装置１
３１は第１のプロセツサ１１１からのアクセスに
関連し、第２のアドレス変換結合装置１３２は第
２のプロセツサ１１２からのアクセスに関連して
いる。
ロセツサ１１１、メモリ１２、をバス１００１で
結んだ第１のプロセツサモジユール１０１と、プ
ロセツサ１１２、メモリ１２２をバス１０２で結
んだ第２のプロセツサモジユール１０２がアドレ
ス変換結合装置１３１及び１３２によつて結合さ
れている。ここで第１のアドレス変換結合装置１
３１は第１のプロセツサ１１１からのアクセスに
関連し、第２のアドレス変換結合装置１３２は第
２のプロセツサ１１２からのアクセスに関連して
いる。
第１のプロセツサ１１１が第２のプロセツサモ
ジユール１０２上のメモリ１２２のアドレスポイ
ンタをアクセスする場合について述べる。ここで
第１、第２のプロセツサモジユールは共に32768
ワードのメモリを有し、アドレス０〜32767まで
は自プロセツサモジユール内のメモリのアドレス
をまた32768〜65535までは互いに他のプロセツサ
モジユール内のメモリのアドレスを示す為に用い
るものとする。第２図に示すアドレス変換結合装
置１３に於て、アドレス変換テーブル１３７は４
ビツト×16のレジスタフアイルを含みアドレス入
力バス１０１又はライトデータ入力バス１０２の
上位４ビツトによつて該16コのレジスタのうち１
コが選択されその内容がアドレス出力バス２０１
又はライトデータ出力バス２０２の上位４ビツト
におきかわる。アドレス入力バス１０１、アドレ
ス出力バス２０１、ライトデータ入力バス１０２
及びライトデータ出力バス２０２はいずれも16ビ
ツトの並列伝送バスであるので、結局該アドレス
変換テーブル１３８はアドレスバス１０１又はラ
イトデータバス１０２上のアドレスを4096ロード
を単位として変換することになる。前記の変換条
件は、アドレス変換テーブル１３７のレジスタフ
アイルを第３図ａのようにセツトすることで満た
される。同様にアドレス逆変換テーブル１３８も
４ビツト×16のレジスタフアイルを含みその内容
は第３図ｂのようにセツトされる。ここで、リー
ドデータ入力バス２０３及びリードデータ出力バ
ス１０３も又16ビツト並列バスである。これらの
セツトの為には、アドレス変換結合装置に通常の
入出力装置としてアクセスすれば良いが、この方
法は既に一般的であるので図では省略した。
ジユール１０２上のメモリ１２２のアドレスポイ
ンタをアクセスする場合について述べる。ここで
第１、第２のプロセツサモジユールは共に32768
ワードのメモリを有し、アドレス０〜32767まで
は自プロセツサモジユール内のメモリのアドレス
をまた32768〜65535までは互いに他のプロセツサ
モジユール内のメモリのアドレスを示す為に用い
るものとする。第２図に示すアドレス変換結合装
置１３に於て、アドレス変換テーブル１３７は４
ビツト×16のレジスタフアイルを含みアドレス入
力バス１０１又はライトデータ入力バス１０２の
上位４ビツトによつて該16コのレジスタのうち１
コが選択されその内容がアドレス出力バス２０１
又はライトデータ出力バス２０２の上位４ビツト
におきかわる。アドレス入力バス１０１、アドレ
ス出力バス２０１、ライトデータ入力バス１０２
及びライトデータ出力バス２０２はいずれも16ビ
ツトの並列伝送バスであるので、結局該アドレス
変換テーブル１３８はアドレスバス１０１又はラ
イトデータバス１０２上のアドレスを4096ロード
を単位として変換することになる。前記の変換条
件は、アドレス変換テーブル１３７のレジスタフ
アイルを第３図ａのようにセツトすることで満た
される。同様にアドレス逆変換テーブル１３８も
４ビツト×16のレジスタフアイルを含みその内容
は第３図ｂのようにセツトされる。ここで、リー
ドデータ入力バス２０３及びリードデータ出力バ
ス１０３も又16ビツト並列バスである。これらの
セツトの為には、アドレス変換結合装置に通常の
入出力装置としてアクセスすれば良いが、この方
法は既に一般的であるので図では省略した。
さて、第１のプロセツサ１１１がアドレスポイ
ンタ＋リード命令を実行すると、アドレスがアド
レス入力バス１０１上にセツトされた後ポインタ
アクセス信号線１０５、出力データレデイ信号線
１０６が共に付勢され、制御装置３００はポイン
タリード信号線３０２を付勢する。これによつて
逆変換出力セレクタ１３６は通常と反対の方向す
なわち逆変換テーブル１３８の出力側に切換わ
る。他のセレクタ、マルチプレクサはすべて通常
の方向に開いている。従つて、アドレス入力の上
位４ビツトは変換入力セレクタ１３４を経てアド
レス変換テーブル１３７に加えられ内部の16コの
レジスタ中の１つを選択せしめ該レジスタ中の値
が変換出力マルチプレクサ１３５を経てアドレス
出力ラツチ１３２にセツトされて結局上位４ビツ
トが変換された16ビツトアドレスがアドレス出力
バス２０１に乗る。さて次に第２のメモリ１２２
より読み出されたアドレスポインタはデータ入力
バス２０３に乗せられるが、該データバス２０３
の上位４ビツトはアドレス逆変換テーブル１３８
に加えられ、前記アドレス変換テーブル１３７の
場合と同様にして変換された４ビツトが逆変換セ
レクタ１３６に加えられる。しかるに該逆変換セ
レクタ１３６はポインタリード信号線３０２の付
勢によつてアドレス逆変換テーブル１３８側に開
いているので、前記４ビツトは残り下位12ビツト
と共にリードデータ入力バス１０３に乗ぜられて
第１のプロセツサ１１１に渡される。
ンタ＋リード命令を実行すると、アドレスがアド
レス入力バス１０１上にセツトされた後ポインタ
アクセス信号線１０５、出力データレデイ信号線
１０６が共に付勢され、制御装置３００はポイン
タリード信号線３０２を付勢する。これによつて
逆変換出力セレクタ１３６は通常と反対の方向す
なわち逆変換テーブル１３８の出力側に切換わ
る。他のセレクタ、マルチプレクサはすべて通常
の方向に開いている。従つて、アドレス入力の上
位４ビツトは変換入力セレクタ１３４を経てアド
レス変換テーブル１３７に加えられ内部の16コの
レジスタ中の１つを選択せしめ該レジスタ中の値
が変換出力マルチプレクサ１３５を経てアドレス
出力ラツチ１３２にセツトされて結局上位４ビツ
トが変換された16ビツトアドレスがアドレス出力
バス２０１に乗る。さて次に第２のメモリ１２２
より読み出されたアドレスポインタはデータ入力
バス２０３に乗せられるが、該データバス２０３
の上位４ビツトはアドレス逆変換テーブル１３８
に加えられ、前記アドレス変換テーブル１３７の
場合と同様にして変換された４ビツトが逆変換セ
レクタ１３６に加えられる。しかるに該逆変換セ
レクタ１３６はポインタリード信号線３０２の付
勢によつてアドレス逆変換テーブル１３８側に開
いているので、前記４ビツトは残り下位12ビツト
と共にリードデータ入力バス１０３に乗ぜられて
第１のプロセツサ１１１に渡される。
アドレスポインタライト命令の時は第１のプロ
セツサ１１１はアドレス、データをそれぞれアド
レス入力バス１０１、ライトデータ入力バス１０
２に乗せた後、ポインタアクセス信号線１０５、
出力データレデイ信号線１０６を付勢する。アド
レス入力バス１０１上の上位４ビツトは上記アド
レスポインタライト命令の場合と全く同様にアド
レス変換テープ１３７で変換され、アドレス出力
ラツチ１３２にセツトされ、アドレス入力バス１
０１上の残りの下位12ビツトと共にアドレス出力
バス２０１に乗せられる。その後制御装置３００
はポインタライト信号線３０１を付勢して、変換
入力セレクタ１３４、変換出力マルチプレクサ１
３５をそれぞれライトデータ入力バス１０２、デ
ータセレクタ１３９の方向に開かしむ。また同時
に該データセレクタ１３９を変換出力マルチプレ
クサ１３５の方向に開かしむ。よつて、ライトデ
ータ入力バス１０２上のデータの上位４ビツトは
変換入力セレクタ１３４を経てアドレス変換テー
ブル１３７に加えられ、変換された出力は変換出
力マルチプレクサ１３５、データセレクタ１３９
を経てデータ出力ラツチ１３３にセツトされ、デ
ータライト入力バス１０２上の残り下位12ビツト
と共にデータライト出力バス２０２に乗せられ
る。かくして変換されたアドレスと変換されたデ
ータが第２のメモリ１２２へ送られ、書込まれ
る。上記の動作において、アドレス変換テーブル
１３７及びアドレス逆変換テーブル１３８が第３
図ａ，ｂの如くセツトされていれば、第１のプロ
セツサから、第２のメモリ中の（第２のプロセツ
サ用の）アドレスポインタを正しく取り扱うこと
ができる。また、アドレスポインタアクセス命令
以外では、プロセツサ１１はポインタアクセス信
号線１０５を付勢せず、よつて制御装置３００は
ライトデータ入力バス１０２及びリードデータ入
力バス２０３のデータの変換は行わない。
セツサ１１１はアドレス、データをそれぞれアド
レス入力バス１０１、ライトデータ入力バス１０
２に乗せた後、ポインタアクセス信号線１０５、
出力データレデイ信号線１０６を付勢する。アド
レス入力バス１０１上の上位４ビツトは上記アド
レスポインタライト命令の場合と全く同様にアド
レス変換テープ１３７で変換され、アドレス出力
ラツチ１３２にセツトされ、アドレス入力バス１
０１上の残りの下位12ビツトと共にアドレス出力
バス２０１に乗せられる。その後制御装置３００
はポインタライト信号線３０１を付勢して、変換
入力セレクタ１３４、変換出力マルチプレクサ１
３５をそれぞれライトデータ入力バス１０２、デ
ータセレクタ１３９の方向に開かしむ。また同時
に該データセレクタ１３９を変換出力マルチプレ
クサ１３５の方向に開かしむ。よつて、ライトデ
ータ入力バス１０２上のデータの上位４ビツトは
変換入力セレクタ１３４を経てアドレス変換テー
ブル１３７に加えられ、変換された出力は変換出
力マルチプレクサ１３５、データセレクタ１３９
を経てデータ出力ラツチ１３３にセツトされ、デ
ータライト入力バス１０２上の残り下位12ビツト
と共にデータライト出力バス２０２に乗せられ
る。かくして変換されたアドレスと変換されたデ
ータが第２のメモリ１２２へ送られ、書込まれ
る。上記の動作において、アドレス変換テーブル
１３７及びアドレス逆変換テーブル１３８が第３
図ａ，ｂの如くセツトされていれば、第１のプロ
セツサから、第２のメモリ中の（第２のプロセツ
サ用の）アドレスポインタを正しく取り扱うこと
ができる。また、アドレスポインタアクセス命令
以外では、プロセツサ１１はポインタアクセス信
号線１０５を付勢せず、よつて制御装置３００は
ライトデータ入力バス１０２及びリードデータ入
力バス２０３のデータの変換は行わない。
尚、本説明及び第２図中では、アドレス変換、
逆変換テーブルに値が未セツトである場合の処置
及び第２のプロセツサモジユールのバス１００２
の制御方法については省略したが、これらの扱い
はアドレス変換フオールト処理、バス優先度制御
方式として既に一般的に知られており、また本発
明の本質にかかわるものではない。また、プロセ
ツサに、通常のデータアクセスとアドレスポイン
タアクセスの区別を行わせる手段は、いわゆる命
令セツトの拡張と、それに伴う制御信号線の追加
を行うことであり、当該分野の技術者であれば容
易に実現できるものである。
逆変換テーブルに値が未セツトである場合の処置
及び第２のプロセツサモジユールのバス１００２
の制御方法については省略したが、これらの扱い
はアドレス変換フオールト処理、バス優先度制御
方式として既に一般的に知られており、また本発
明の本質にかかわるものではない。また、プロセ
ツサに、通常のデータアクセスとアドレスポイン
タアクセスの区別を行わせる手段は、いわゆる命
令セツトの拡張と、それに伴う制御信号線の追加
を行うことであり、当該分野の技術者であれば容
易に実現できるものである。
第１図は本発明の実施例の全体を示すブロツク
図であり、第２図はアドレス変換結合装置のアド
レス変換部分の詳細を示すブロツク図、第３図は
アドレス変換テーブル及び逆変換テーブルの内容
を示す概念図である。 図において、１０はプロセツサモジユール、１
１はプロセツサ、１２はメモリ、１３はアドレス
変換結合装置、１００はバス、１０１はアドレス
入力バス、１０２はライトデータ入力バス、１０
３はリードデータ出力バス、１０４はライト信号
線、１０５はポインタアクセス信号線、１０６は
出力データレデイ信号線、１３２はアドレス出力
ラツチ、１３３はライトアドレス出力ラツチ、１
３４は変換入力セレクタ、１３５は変換出力マル
チプレクサ、１３６は逆変換出力セレクタ、１３
７はアドレス変換テーブル、１３８はアドレス逆
変換テーブル、１３９はデータセレクタ、２０１
はアドレス出力バス、２０２はライトデータ出力
バス、２０３はリードデータ入力バス３０１はポ
インタライト信号線、３０２はポインタリード信
号線をそれぞれ示す。
図であり、第２図はアドレス変換結合装置のアド
レス変換部分の詳細を示すブロツク図、第３図は
アドレス変換テーブル及び逆変換テーブルの内容
を示す概念図である。 図において、１０はプロセツサモジユール、１
１はプロセツサ、１２はメモリ、１３はアドレス
変換結合装置、１００はバス、１０１はアドレス
入力バス、１０２はライトデータ入力バス、１０
３はリードデータ出力バス、１０４はライト信号
線、１０５はポインタアクセス信号線、１０６は
出力データレデイ信号線、１３２はアドレス出力
ラツチ、１３３はライトアドレス出力ラツチ、１
３４は変換入力セレクタ、１３５は変換出力マル
チプレクサ、１３６は逆変換出力セレクタ、１３
７はアドレス変換テーブル、１３８はアドレス逆
変換テーブル、１３９はデータセレクタ、２０１
はアドレス出力バス、２０２はライトデータ出力
バス、２０３はリードデータ入力バス３０１はポ
インタライト信号線、３０２はポインタリード信
号線をそれぞれ示す。
Claims (1)
- １ プロセツサ及びメモリを有するプロセツサモ
ジユールがプロセツサモジユール毎に設けられた
アドレス変換結合装置によつて複数台結合された
複合コンピユータシステムであつて、上記プロセ
ツサはメモリの内容をデータとしてアクセスする
データアクセス命令とアドレスポインタとしてア
クセスするアドレスポインタアクセス命令の区別
をアドレス変換結合装置に伝える手段を有し、ま
た上記アドレス変換結合装置は、アドレス変換テ
ーブル、アドレス逆変換テーブル及び前記プロセ
ツサのアドレスポインタアクセス命令を受けて当
該命令がリード命令である場合は当該命令による
リードデータを前記アドレス逆変換テーブルによ
り変換し、ライト命令である場合はライトデータ
を前記アドレス変換テーブルにより変換するよう
制御する手段を有することを特徴とする情報処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55136283A JPS5760450A (en) | 1980-09-30 | 1980-09-30 | Information processing equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55136283A JPS5760450A (en) | 1980-09-30 | 1980-09-30 | Information processing equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5760450A JPS5760450A (en) | 1982-04-12 |
| JPS6259825B2 true JPS6259825B2 (ja) | 1987-12-12 |
Family
ID=15171554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55136283A Granted JPS5760450A (en) | 1980-09-30 | 1980-09-30 | Information processing equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5760450A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275924A (ja) * | 1987-05-07 | 1988-11-14 | Shiojiri Kogyo Kk | 電子体温計 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182254A (ja) * | 1984-09-10 | 1986-04-25 | Fujitsu Ltd | ペ−ジ・テ−ブル・アドレス変換処理方式 |
| JP2680302B2 (ja) * | 1986-12-26 | 1997-11-19 | 富士通株式会社 | プロセツサ増設システム |
| JPH01194055A (ja) * | 1988-01-29 | 1989-08-04 | Hitachi Ltd | 並列計算機及びそのデータ転送方法 |
| JPH04199355A (ja) * | 1990-11-29 | 1992-07-20 | Hitachi Ltd | アタッチド・プロセッサ・システム |
-
1980
- 1980-09-30 JP JP55136283A patent/JPS5760450A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275924A (ja) * | 1987-05-07 | 1988-11-14 | Shiojiri Kogyo Kk | 電子体温計 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5760450A (en) | 1982-04-12 |
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