JPH04199355A

JPH04199355A - アタッチド・プロセッサ・システム

Info

Publication number: JPH04199355A
Application number: JP33160890A
Authority: JP
Inventors: Koichi Nakai; 中井　幸一; Sadaji Karasaki; 貞二唐崎; Katsuya Sakano; 勝也坂野; Takashi Maruyama; 隆丸山
Original assignee: Hitachi Ltd; Hitachi Chubu Software Ltd
Current assignee: Hitachi Ltd; Hitachi Chubu Software Ltd
Priority date: 1990-11-29
Filing date: 1990-11-29
Publication date: 1992-07-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業−１−の利用分野］本発明は、異なる二つのプロセラづ・ジ・ステムにおい
て、入出力デバイスの共用化を図り、異なったニーつの
オペＬ、＝−ティングシステノ−８（ＯＳ）を１６１時
に動作さセることを可能とするプロセッサ・システム（
アタッチド・プロセッサ・システム）に関するものであ
る。

［従来の技術］一−−−つのブロセッ→プ・システム（二、異なる０！
３を持つプロ１！ツサを接続し、本体の処理能力を向ト
したり、新機能を追加１−るような方式か、最近、特に
パーツサルユースのコンビニータ市場で広が−）てきζ
いる。二つの異なるプロセッサを接続する場合、情報の
送受信制御を共有■犬、へＮ１を経由（−１て針う方式
や、バス切替え形、バスマスク化方式等、種々の方式が
提案されており、制御１５式も多種多様になっている。

」二連の如き−っのブ０セッザに複数の（つＳを持たせ
たマルチＯＳシステムとしては、例えば、特開平１〜１
９５５４３号公報、特開昭６３−１５８６３５号公報。

同６３−３１１４４２号公報に開示された技術がある。

一般に、異なるＯＳを持つコンピュータシステムでは、
メインプロセッサ側ＯＳの動作時は、サブプロセッサ側
０８は動作せず、逆の場合は、メイ；・プロセッサ側Ｏ
Ｓを止めてサブプロセッサ側０Ｓを使用することが多く
、−二つのＯＳを同時１１作させることは考慮されてい
なかった。また、メイングロセッザードの入出力装置を
サブプロセラ（ｊから起動し、データをサブプロセッサ
側メモリと入出力装置間で転送する場合も、−度、メイ
ンプロセッサ側メモリにデータを送出した後、サブプロ
セッサ側にデータを送る必要があった。

なお、この種の制御方式としては、例えば、特開昭６２
−２０８１３４号公報、四６２−２１ｒ３：と６号公報
、同６３−３６４４５号公報に開示された技術がある。

［発明が解決しようどする課題１、ｈ記従来技術では、既存のシステムに、別のＣＰ　ｔ
、Ｊチップを持ったボードを追加し、既存ＯＳで動作す
るメインプロセッサに対し、異なるＯＳの制御下で動作
するサブプロセッサを提供することはできるが、入出力
装置を共用し、二つのＯＳを同時に動作させるという点
については配慮さｊておらず、また、サブプロセッサ側
からの入出力装置に対するＤ　Ｍ　Ａ起動についてもデ
ータ転送効率を上げる配慮が充分にはなされていなかっ
た。

本発明は上、記事情に鑑みてなされたもので、子の目的
とするところは、従来の技術における上述の如き問題を
解消して、入出力装置の共用化を図り、メインプロセッ
サ用ＯＳとサブプロセッサ側０８を同時に使用できるよ
うにしたプロセッサ・システム（アタ・ンチ；・・プロ
セッサ・システム）を提供することにある。

〔課題を解決するだめの−Ｌ段］本発明の上述の目的は、第１のプロセッサと第２のプロ
セッサが、それぞれ異なるオペレーティングシステム（
Ｏ３）で動作し、互いに異なる人出ノＪバスを有し、ま
た、ｆｒｆ記第１．第２のプロセッサ間に主従の関係を
持たせたマルチ・プロセッサ・システムにおいて、前記
メインプロセッサ側入出力バスとサブプロセッサ側入出
力バスとを接続して、異なる二つのＯＳから非同期に起
動される入出力命令の競合処理を行い、Ｆｒｊｒ記両プ
ロセッサ間の情報の授受を行うマルチバスインタフェー
ス機構を設け、主たるプロセッサ（メインプロセッサ）
用のＯＳと従たるプロセッサ（サブプロセッサ）用のＯ
Ｓとの同時動作を行わせることを特徴とするアタッチド
・プロセッサ・システムによって達成される。

〔作用］本発明に係るアタッチド・プロセッサ・システムにおい
ては、二つの異なる入出力バスの両方に接続され、メイ
ンプロセッサからのアクセスとサブプロセッサからのア
クセスを、アドレス、データ。

ストローブ信号等により判断し、適切な動作を行わせる
ためのマルチパス制御機構（ＭＩＣ）を設けたことによ
り、入出力装置を共用させながら異なるＯＳの同時動作
を図るための複雑なバス制御。

メモリアクセス制御等を実現している。

また、サブプロセッサの動作許可、異常時の切離しにつ
いても、メインプロセッサ側ＯＳから上述のＭＩＣ内部
の制御フラグをセットする手段を設けたことにより実現
しており、誤動作する恐れはない。

［実施例］以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は、本発明の一実施例を示すアタッチド・プロセ
ッサ・システムの概略ブロック図である。

図に示される如く、メインプロセッサ１はそれ自体が１
個のコンピュータシステムを形成し、アタッチドプロセ
ッサ２もそれ自体でそれ自体で１個のコンピュータシス
テムを形成している。メインプロセッサ１は、独自の処
理装置（ＣＰＵＡ）１０を有し、独自のＯ３（ＯＳ　Ａ
）＋１の制御下で動作するマイクロプロセッサであり、
同様に、アタッチドブロセッサ２も、独自の処理装置（
ＣＰＵＢ）５０を有し、また、独自の０３（Ｏ３Ｂ）５
１の制御下で動作するマイクロプロセッサである。

メインプロセッサ１のＣＰＵＡｌ０はパワーオン後、コ
ントロールストレージ（Ｏ３）１３からマイクロプログ
ラムを逐次読出しながら処理を実行し、メモリ制御機構
（ＭＣ）１４でメモリ（ＭＭ）１５の制御を行う。また
、バス制御機構ＢｔＪＳＣＩ６を備えており、ＣＰＵＡ
バス２０の下に各種１０アダプタを持ち、これらの１０
アダプタによ番ハディスク装置（Ｄ　Ｋ）３１．フロッ
ピディスク装置（ＦＤ）３３等のユニットを制御してい
る。

一方、アタッチドブロセツサ２も、Ｉ　Ｐ　Ｌ　−ＲＯ
Ｍ５３の内容に従ってメインプロセッサ１と同様に処理
を行い、メモリ制御機構（Ｍ　Ｃ）５４でメモリ（ＭＭ
）５５の制御を行う。また、バス制御機構ＢｕｔＳＣ５
６を備えており、ＣＰＵＢバス６０の制御を行う。ＩＯ
アダプタについては後述する。

上記アタッチドプロセツサ２の特徴は、以下の二点であ
る。

（１）メインプロセッサシステムと異なり、自システム
専用の工○ユニットを有しない。

（２）メインプロセッサ側システムバスであるＣＰＵＡ
バス２０を自らのバスＣＰＵＢバス６０に接続し、メイ
ンプロセッサ１下の■○リソースを共用するために、後
述するマルチバスインタフェース制御機構（Ｍ　Ｉ　Ｃ
）１００を有する。

以下、第２図を用いて、上記ＭＩＣ１００の機能を説明
する。

第１図に示したＣＰＵＡバス２０およびＣＰＵＢバス６
０は、第２図に示す如く、大きく、アドレスバスとデー
タバスに分けることができる。

ＣＰＵＡデータバスｌｏｔは、ＭＩＣ１００内でＭＩＣ
データバス２００を経由し、ＭＩＣ１００内各種レジス
タ群１９９に接続されるとともに、ＣＰＵＢデータバス
１５＋とも接続されている。上述の如く構成されたＣＰ
ＵＡバス２０とＣＰＵＢバス６０１ＭＩＣ１００内各種
レジスタ群！９９の間でデータ授受を行うために、後述
するアドレスバス制御部２０３により、データバスのデ
ータ方向制御２３１を行っている。

一方、アドレスについては、ＣＰＵＡアドレスバス１０
２の内容が、Ａバス専用アドレスレジスタ（ＡＡＤＲＥ
Ｇ）１０３に、また、ＣＰＵＢアドレスバス１５２の内
容が、Ｂバス専用アドレスレジスタ（ＢＡＤＲＥＧ）＋
５３にラッチされ、上述のアドレスバス制御部２０３に
送られる。

アドレスバス制御部２０３は、更に、両プロセッサから
の制御信号１９８．１９７も取り込み、アクセスされた
アドレスをデコードし、動作モードや対象レジスタを特
定するとともに、各動作モードに従ってデータ転送制御
を行うＰ　Ｉ　Ｏステージ２８０や１つＭ　Ａステージ
：：８１に送る機能を有する。

以Ｔ’、Ｍ　ｉ　Ｃ１００の機能ニーついて、更（、：
詳細（二説明する、本実施例に示寸システムでは、アタッチドプロセッサ２
はメインプロセッサ１にアドオンされ、メインプロセッ
サ１で使用（、でいる■０ユニットを共用し、ながら動
作さセるため、以下に示寸如き特徴を存し、でいる。１（１，１）１０共用方式（２）ローカルメモリＤ　Ｍ　Ａ方式まず、Ｉ　Ｏ共用方式について説明する。■○共用方式
には二種類あり、メインプロセッサ１１１下の１０ユニ
ツ［・をＩＯアダプタを含めて共用する方式と、アタッ
チ上プロセッサ２内に独自アダプタを持ち、１０ユニツ
トのみメインプロセッサ１下の１０コニットを共用する
方式がある。

本実施例に示すシステムにおいては、第１図に示したＩ
Ｑｚ＝ツ（の中で、ＤＫ３１．　ＦＩｉＧ３３．キーボ
ード（Ｋ、Ｆ３）３５．時計機構（ＩごＴ）３７につい
ては１０アダプタ共用方式を採っているため、アタ・ソ
チドプロセッサ？、内（こは専用アダプタを持−）でい
ない。従って、（、”、、　Ｆ’　Ｕ　Ｂ　５０から７
．、、、ｔ１６の丁０ユニ・・・■・を使用する場合は
、メインプロセッサ１下の１）ＫＣ３０，Ｆｌ−）Ｃ，
３２，Ｋ１−３Ａ３４．ＲゴＣ３６の各アダプタを使用
し５て、ｒＰｕ’Ｂ５０の要求に対する処理を行うこと
になる、　　方、プリンタ（ＰＲ）４３゜表示装置（Ｃ
ＲＴ）４１について（４、メイ〉プロセッサ１側に持つ
ＰＲＡ４２．ＣＲＴＡ４０の共用化を行わず、専用のア
ダプタであるＰＲＡ７２．ＣＲＴＡ７０をアタッチドプ
ロセッサ２に持たせ、１０ユニツトのみの共用化を図っ
ている。

前者のＴＯアダプタ共用方式の特徴は、第３し１（ａ）
の概略ブロック図に示す如く、ＣＰｌＪＢ５０を制御す
る○５Ｂ５１からの各種ｒ○ユニット使用要求信号１９
７に対して、前記ＭＩＣ１００を介して、０３Ａ１１に
割込み要求２５１を出し、割込み要求を受けた０３ＡＩ
ＩはＯＳ　Ｂ５１に代オ）す、Ｏ３Ａ、ｌｌ自身のコマ
ンドを用いて、要求された１０ユニツト４２１　のアダ
プタ４２０に対して起動をかけることにある。詳細な手
順は後述するが、アクッチドブロセッサ２によって共用
される■０装買はＯＳ，Ａｌｌの悴理下にあｊＪ、メイ
〉プロセッサｌ用１０装買と［３て使用４゛るか、アタ
ッチドプロセッサ２用ＩＯ装置として使用するかの判断
は、優先制御を行うＯ３Ａｌｌの管理によるウ　Ｉ　Ｏ
アダプタ共用方式のメリッ）・は、７ダオンぐるアタッ
ヂドプロセッサに専用アダプタを持つ必要がないため、
アタッチドプロセッサ２の物量およびコストを下げるこ
とが可能になることである。

一方、独自アダプタを持ち、１０ユニツＩ・のみメイン
プロセラ叶側を使用する方式の特徴は、二つのプロセッ
サ間で切替えを行っていても、切替えらねたプロセッサ
側に保持していたデータを消去することができないよう
な場合に効果を発揮するものであり、ＣＲＴ４１やＰＲ
，４，３の制御時に用いられる。アタッチ上プロセッサ
２側に専用アダプタＣＲＴＡ７０を持つ効果は、独自ア
ダプタなので画面情報を保存しておく二とができるため
、画面切替え時の乱れや不自然さをなくし、両プロセッ
サのＪ１１表面面にスムーズに移行できることである。

また、ＰＩ丈△７２を専用に持つ効果は、コマ〉ドによ
り切替えられたプリントデータのうち、未出力データや
、罫線情報等、切替えられても保持すべきデータを確実
に保存しておくことが可能になることである。

１０アダプタを二台持つ方式は、第３図（ｂ）の概略ブ
ロック図に示すように、アタッチドプロセッザ２側ＣＰ
ＵＢ５０を制御する○５Ｂ５１がらのＩＯユニット使用
要求色号１９７に対し、アタッヂドプロセッサ２内Ｍ　
Ｉ　Ｃ１，００を介して、メインプロセッサ１側０３Ａ
ＩＩに割込み要求２５１を出し、割込み要求を受けた０
８Ａｌｌは、要求１０装買が使用可能ならＭＩＣ１００
内切替えフラグを切替え、アタッチ上プロセッサ２側に
これらのリソースを切替える。０３Ｂ５１からの要求以
外にも、ユーザであるオペレータのキー人力によるコマ
ンドをＯＳＡ、ｌｌに直接解析させることにより、ＣＲ
Ｔ４１の画面切替えやＩ）Ｒ４３の切替えをＭＩＣ，１
００内切替えフラグ２１９をオン／オフすることにより
　実現することが可能である。

詳細な動作については後述するが、二種類の１０共用方
式を使い分けながら、１０装置を共用させる手法を採用
することにより、最終的に二つの異なるＯＳの同時動作
を実現することを可能としたものである。更に、第４図
以降に示す図に基づいて、ＭＩＣ１００の機能の詳細を
説明する。

ＭＩＣｌ、ＯＯは、種々の動作モードを実現するために
、第２図に示したレジスタ群１９９を持っている。各レ
ジスタは、第２図でも説明した通り、ＣＰＵＡデータバ
スｌｏｔ、ＣＰＵＢデータバス１５１の両データバスか
らＭＩＣデータバス２００を経由して接続され、データ
を流す向きの方向制御は、アドレスバス制御１ｉ１２０
３において行う。

ＭＩＣデータバス２００は双方向バスであり、レジスタ
群１９９はＣＰＵＡバス２０データの書込みや読出し、
ＣＰＵＢバス６０データの書込みや読圧しが可能である
。レジスタ群１９９に対する書込みや読出しのタイミン
グは、切替え制御線２３１を通じて行われ、全レジスタ
に供給される。また、書込み、読出しレジスタの特定や
タイミングは、第４図（ａ）に示す如く、アドレス制御
部２０３．ＰｒＯステージ２８０およびシグナルコント
ロール部２４０で生成される。これらの制御部により、
ＣＰＵＡバス２０とＣＰＵＢバス６０の競合制御も行い
、読出し、書込みデータの正常性を保障している。

以下、第４図（ａ）および（ｂ）を用いて、アドレスバ
ス制御部２０３を中心にして、ＣＰＵＡバス２０からＭ
ＩＣ１００内レジスタにアクセスする場合を説明する。

メインプロセッサｌは、アタッチドプロセッサ２との間
で情報を伝達するため、アタッチドプロセッサ２内ＭＩ
Ｃ１００にレジスタを持っている。これらのレジスタは
メインプロセッサ１のＯＳである０ＳＡＩ＋により管理
され、ＩＯＲ／ＩＯＷの如き制御信号により読出し、書
込みが行われる。各レジスタには、後述する如く、アタ
ッチドブロセッサ２からの要求内容や状態、メインプロ
セッサｌからアタッチドプロセツサ２への指令、応答情
報等が格納されており、本システム動作上、重要な役割
を担っている。

まず、ＡＡＤＲＥＧ　１０３は、ＣＰＵＡアドレスバス
１０２に接続されており、シグナルコントロール部２４
ＱにおいてＩＯＲ／ＴＯＷ信号を同期化した制御信号Ｍ
ＩＣＩＯＲ／Ｗ２４０１のタイミングでアドレスを受取
る。ＡＡＤＲＥＧ　１０３は、第４図（ｂ）に示す如く
、上位をレジスタナンバー、下位をファンクション（読
出し／書込みのバタン）に割当て、ＭＩＣ１００内各種
レジスタの指定や、読出し／書込みの方法を指示する。

ＡＡＤＲＥＧ　１０３の内容はデコードされ、ＭＩＣＩ
　０Ｗ２４０２のタイミングで各レジスタにＣＰＵＡデ
ータバス１０１のデータを格納するとともに、Ｍ　Ｉ　
ＣＩ　ＯＲ２４０３のタイミングで指定されたレジスタ
をセレクトし、双方向バスドライバ２４０４の方向制御
も行う。また、ＭＩＣＩＯＲ信号２４０２．　ＭＴ　Ｃ
Ｉ　ＯＷ信号２４０３は、ＰＩＯステージ２８０内のス
テージ制御部にも管理され、読出し書込みの最適タイミ
ングが指示される。また、ＰＩＯステージ２８０は、Ｃ
ＰＵＡバス２０とＣＰＵＢバス６０の両バスからのアク
セスに対して、競合処理を行っている。

第５図（ａ）に、ＣＰＵＡバス２０からのアクセスのブ
ロック図を示す。なお、（、’、　Ｐ　Ｕ　Ｂバス６０
からのアクセスも全く同様であるので、図示を省略する
が、第２図に示したＢＡＤＲＥＧ　１５３やシグナルコ
ントロール部２４１を持ち、ＣＰ　Ｕ　Ｂバス６０から
のアドレスやＩＯＲ／Ｉ○Ｗの如き制御信号に従って、
デコードによりレジスタを特定する他、指定レジスタの
読出しも行うものである。

第５図（ｂ）は、ＰＩＯステージ２８０の動作を説明す
るものである。Ｐ工０ステージ２８０には、ＭＩ　ＣＣ
Ｌ　Ｋ２ＳＯ３が入っており５、Ａバス、Ｂバスシグナ
ルコントロール部２４０．２旧からの信号が入力されて
いる。両バスからのアクセスは互いに非同期であり、レ
ジスタへの読出し、書込み競合が発生するため、ＭＩＣ
ＣＬＫの位相差を利用して、ＭＩＣＣＬＫ２８０１の立
上がりエツジでＡバスステージ２８０８を、また、立下
がりエツジでＢバスステージ２８０９を生成している。

第５図（ｂ）のＡ部、Ｂ部により競合制御な行って、先
に受付けられたバスを優先する方式をどる。Ａ　Ｓ　Ｔ
　Ａ　Ｇ　Ｅ　１〜５はＡ部が先に受付けられたとき、
また、ＢＳＴＡＧＦ′、１〜５はＢＩ？ＩＩＩが先に受
イ；ｔけられたときに作られる６一方が受付けられると
処理が終了するまで、もう一方の処理は待たされる。第
４図に示すｌ〜ＩＩＣＩ　０Ｗ２４０２．　Ｍ　Ｉ　Ｃ
Ｔ　０Ｒ２４０３（７）Ｇ’＜％ｔ　Ｐ　Ｔ　Ｏステー
ジ２８０の中で作られ、そのタイミングは第５図に示す
ようになる。また、二つのブロセッザ間、メインプロセ
ッサ１とＭＩＣ内レジスタ、アダツチドブロセッザ２と
λ・ｉＴＣ内レジしタ間のデータ転送の制御も、このＰ
　Ｉ○ステージ２８０てタイミングが作られる。アドレ
スバス制御部２０３てのアドレスデコードバタンに従い
、双方向ドライバ２４０４のデータの向きをＤ　Ｉ　Ｒ
Ｓ　Ｅ　Ｌ信号２４０８で制御する６第６図に、Ｌｉ　Ｉ　Ｃ１，００内のレジスタを示す。

これらのレジスタは、下記の如く、ＣＰＵＡｌ０．ＣＰ
　ｔ、ｒ　Ｂ　５０から読出し、書込みが可能であるが
、それぞれのレジスタで、使われ方が異なっている２、
第（１図では、ＭＩＣデータバス２００を二つに分けて
、ＣＰＵＡバス２０からのデータをバス２０１で、また
、ＣＩ）　１．’　Ｂバス６０からのデータをバス２０
２で表わしている。

まず、ＤＣ，ＢΔ丁−）Ｒ’Ｔ’２１０（ま、ＣＰｔＪ
ＡｌＯ，ＣＰ［ＪＢ５０の両プロセッサ間の情報転送時
のメモリ先頭番地を示すものである。Ｄ　ＣＢ　Ａ　Ｄ
　ＲＴ　２１０は、図の矢印に示される如く、ＣＰ　Ｕ
　Ｆ３バス６０からは読出しと書込み、ＣＰ　（Ｊ　Ａ
ハス２０からは読出しのみが可能である。ＤＣＢＡＤＲ
Ｔ　２１０へのデータセットは、アタッチドブロセツサ
２が、例えば、メインプロセッサ１下のＩ○装置を使い
たい場合等に、ＯＳ　Ｂ５１の指示により行い、そのた
めに必要な情報を自らの持つメモリ５５に格納しておき
、その先頭アドレスのみを本レジスタに格納して、ＯＳ
Ａ、ｌｌに読出させるものである。

次に、ＤＶＲ２１１は、デバイス指定し・シスタであり
、アタッチドプロセツサ２がメインブロセツ＋ｊｌ下の
１０装置を使用する場合の、デバイス指定用に設（づだ
レジスタである。ＤＶＲ２＋１は、第７図（８）に示す
如＜１６ビツト幅のレジスタであり、各ビット単位に、
アタッ千ドブロセッサ２が指定する１０装置名が固定さ
れており、例えば、ピッｈ１．５はＵ）　Ｋを指定し、
ピッ）・Ｉ４はＦＤを指定するように予めシステム−■
二決定されている５、本［ノジスタのｔ’Ｆ位ビラビッ
トき、ピッｌ−１〜１５まで、最大１５種類のＩＯ装置
をユニークに指定可能となっている。ＤＶＲ２１１は、
第６図に示す如く、ＣＰＵＢバス６０からは書込みしか
行わず、ＣＩ）　Ｌｌ　Ａバス２０からは読出し、、ｓ
ｒ込みどもに可能である。本レジスタのいずれかのビッ
トに′）”が設定された場合には、割込み制御部２５０
により、割込みライ＞２５１な経…してＣ））ｔＪＡｌ
ｏに報告され、０３ＡＩ＋に割込みをＪ二げる。

次に、ＥＮＤＲ２１２は、デバイス終了レジスタであり
、メインプロセッサ１からアタッチドプロセッサ２への
終了報告用しジスタである。Ｅ　ＮＤＲ２＋２も、第７
図（ｂ）！、：示を如く、ＤＶＲ２１１と同様に、１６
ビツト幅のレジスタであり、ＤｖＲ２１１のピッ［・に
対応した１０装置が固定されており、最■ζ位ビットを
除いて、ピッｌ−１〜１５まで最大１５種類の■○装置
を指定できる。

Ｅ　Ｎ　Ｄ　Ｒ２＋２ｉ；ｊｌ、第６図に示す如く、Ｃ
Ｆ〕シ・Ａバス２０からは書込みのみ指定ひき、ＣＰ　
Ｕ　ｉ３バス２０からは読出し、ＩＦ込みともに可能で
ある。本レジスタのいずれかのビットに′１″が設定さ
れた場合には、割込み制御部２５２により、割込みライ
ン２３３を経由してＣＰ　１．Ｊ　Ｂ５０に報告され、
０８１３５１に割込みが入る。

次のＥ　Ｘ　Ｒト：Ｇ２１３は、拡張レジスタでおり、
メインプロセッサ１からアタッチドプロセッサ２に対す
る強制指令用のレジスタとして使われるものである。Ｅ
ＸＲＥＧ　２１３は、１６ビツ］・幅のレジスタであり
、例えば、第７図（ｃ）に示す如き使い方をする。ピッ
ｌ−１，５のＴＰＦ、は、メインプロセッサ１がアタッ
チドプロセッサ２に対して、初めて起動をかけるときに
使用し、ビット）４のＤ　Ｕ　Ｍ　Ｐは、メインプロセ
ッサｌ、アタッチドプロセッシ２のいずれかに障害等が
発生した場合のロギレグ時に使用され、ビットＯのＳＥ
Ｐは、アタツヂドプロセッサ２のみに障害が発生して、
縮退モードで処理を続行するときのアタッチドプロセッ
サ２切離しに使用する。コマンドは全部で１６通り準備
可能であり、メインプロセッサ１側の判断で使用される
ため、ＣＰＵＡバス２０からは書込み専用で、また、Ｃ
ＰｔＪＢバス６０からは読出し専用で使用される。

ＩＰＬＲＥＧ２１４は、上述のＥＸＲＥＧ２＋３に付随
して用いられるレジスタであり、ＩＰＬやＤＵＭＰ時の
対象ＩＯ装置の指定や、使用メモリのアドレス空間、ユ
ニット内トラック、セクタ等の情報をセットしておくた
めのものである。本レジスタの読出し、書込みの方向は
、ＥＸＲＥＧ　２１３と同様である。

ＭＩＣｌｏｏには、上記レジスタ以外にもレジスタを持
っており、ＲＴＤＲ２１５は、その一つである。ＲＴＤ
Ｒ２＋５は、第７図（ｄ）に示す如く、メインプロセッ
サ１下のＲＴＣ３６のデータの写しを保持しており、ア
タッチドプロセッサ２から時刻の間合せ要求があったと
き、本レジスタに格納されたＲＴ３７の写しを返送する
。本レジスタへのセットは、一定周期で、メインプロセ
ッサ１側のＯ３である○５Ａ１１から書込まれ、読出し
は、アタッチ上プロセッサ２側のＯＳである０３Ｂ５１
によリ一定周期で行われる。この書込み、読出し動作の
競合処理は、先に説明した第５図のタイミングで行われ
る。

次に、ＫＤＲ２］６．　　ＬＤＲ２＋７は、ともにキー
ボード制御に関係するレジスタであり、それぞれキーデ
ータとキーボードのランプ状態を保持するレジスタであ
る。ＫＤＲ２托は、後述するレジスタ５ＹＳＲ２１９の
内容に従い、もし、キーボードがアタッチドブロセッサ
２の制御状態になっている場合には、キーボード入力デ
ータがメインプロセッサｌ＠Ｏｓである０３ＡＩＩの介
在により本レジスタに写しとして格納される。アタッチ
上プロセッサ２側ＯＳであるＯ　Ｓ　Ｂ５１は、ＭＩＣ
内の本レジスタを読むことにより、キー人力されたデー
タを認識することができる。

アタッチド・プロセッサ・システムは、キーボードを使
用しているため、このような写しのレジスタＫＤＲ２＋
６が必要となる。一方、ＬＤＲ２１７も同様に、アタッ
チ上プロセッサ２側の○５Ｂ５１から管理下のキーボー
ドのランプ状態を制御する場合に、ＣＰＵＢ６０バスか
ら書込まれ、ＣＰ（ＪＡババス０を経由して０３ＡＩＩ
に読取られ、メインプロセッサ１下のＫＢＡ３５に報告
される。

５ＹＳＲ２＋９は、システム制御用レジスタであり、メ
インプロセッサ１下のＩＯアダプタに対して、アタッチ
ドブロセッサ２専用に持つＴｏアダプタの切替え制御を
行う。５ＹＳＲ２１９は、第７図（ｅ）に示す如く、最
大１６ビツトまでのモードが指定でき、例えば、ビット
ＯはＣＲＴ切替えビット、ビット１はＰＲ切替えビット
として、０３Ａｌｌからのみ指定可能となる。切替え概
要については第３図（ｂ）に示した通りであり、切替え
制御線９９により、各ＣＲＴＡ４０，７０あるいはＰＲ
Ａ４２゜７２を切替えることができる。このように、本
レジスタは、■○装置を共用して、互いに異なるＯＳを
同時動作させる場合に有効である。

ＰＲＡ４２および７２を各々のプロセッサで個別に持っ
た理由は、前述の切替え時のデータの保存の他に、両プ
ロセッサ間のプリンタ制御方式が全く異なっており、Ｐ
ＲＡの共用化を図る方がコスト増となることが考えられ
たためである。メインプロセッサ１ＰＲＡ４２は、高性
能化を図るため、自らマイクロコンピュータを持ち、高
価なハードウェアを組込み、制御している。一方、アタ
ッチ上プロセッサ２側ＰＲＡ７２については、ソフトウ
ェアにある程度の制御を分担させ、低速モードで動作す
るため、ＰＲＡ７２のハードウェアは非常に簡単であり
、プリンタユニットの状態監視とソフト発行コマンド解
析、データのスルー出力等を行うＭＩＣｌｏｏとして開
発した約ｉｏ、ｏｏｏゲート規模のＬＳＩ中に取込むこ
とが可能となった。

また、ＣＲＴＡ７０については、画面情報の保持のため
に、メインプロセッサ１に持つＣＲＴＡ４０と同等の機
能を有するアダプタが、アタッチドブロセッサ２側にも
必要となり、個々にアダプタを持たせるようにした。ま
た、メモリ等を持ち、ゲ−ト規模も大きいことから、Ｍ
ｉＣｌｏｏ内への取込みができなかった。

第６図において、ＣＴＲ／ＳＴＰ　２１８は、ＭｉＣｌ
ｏｏ内のハードウェアの状態を監視した茶ハ特定状態に
固定するためのレジスタであり、通常動作時は使用せず
、Ｍ、ＩＣ１００の自己診断時や障害発生時の解析等に
使用されるものである。以上、ＭＩＣ，ｌＯＯ内のレジ
スタの機能を説明したが、次に、■○アダプタ共用方式
およびアタッチドプロセッサ側に１０アダプタを持たせ
るための構成について説明する。

ＩＯアダプタ共用方式で制御するＪＯ装置は、第１図に
示した如く、Ｄ　Ｋ３１．　　Ｆ　Ｄ３３．　Ｋ　Ｂ３
５゜ＲＴ３７等が挙げられる。元来、二つのＯＳでＩ　
Ｏ装置を使用する場合、そのデバイス隘は、それ備れの
システムで異なっており、制御用のプロゲラの作り方も
全く異なっている。アタッチドブロセッサシステムは、
この異ＯＳを、ｒＯ装置をうまく制御し、できる限り、
アタッチドプロセッサ側の既存のＯＳを変更せず、異Ｏ
Ｓの同時動作を行わせることが目標である。Ｄ　Ｋ、　
３１やＦＤ３３（７４ようなファイル系については、一
部ＯＳを変更したが基本的には、デバイスＭの違いは、
新規開発したＭｉＣｌｏｏ内で吸収するようした。

ＤＫ、　ト′Ｄ等については、先にＭ　Ｉ　Ｃ：内［７
シスタで説明したＤＶＲ２旨やＥＮＤＲ２１２を利用す
るとともに、割込み制御部２　Ｏ０ｙ　２５１を設定し
、相手側のＯＳに自プロセッサからの要求を伝える機能
を設けた。また、機能の詳細は後述するが、アタッチド
プロセッサ下Ｍ　Ｍ　５５を有効に使用し、Ｉ）ＣＢ　
Ａ　Ｄ　ＲＴレジスタ２１０を設けることにより、多く
のデータを一括して相手側プロセッサに伝える手段を講
じた。

また、Ｋ、ＢＡ３４やＲＴＣ３６に関しては、アタッチ
ドプロセッサ２のＯＳを全く変更せず、アタッチドブロ
セッサのＫＢＡ、ＲＴＣのデバイス階をＭｉＣｌｏｏで
エミュレートし、第６図に示したＩく１つＲ２＋６．１
１）Ｒ２１７，ＲＴＩ）Ｒ２］５をメイ〉プロセッサ１
′ＦのＫ　Ｂ　Ａ３４．　ＲＴ　Ｃ３６の写いレジスタ
として設定する手段をとり、０３Ａ１１に定期的にＫＢ
Ａ３４．ＲＴＣ３６の内容をＭＩＣ１００内１−記レジ
スタに転送させるようなしくみを作り対応した。なお、
メインプロセッサ側のＯＳであるＯ３Ａ、ｌ］について
は、デバイスの排他制御プログラムの追加のみであり、
デバイスの制御プログラムの変更は行っていない。また
、このとき、Ｏ３Ａ、１．１からの設定とＯＳ　Ｂ５１
による参照のタイミングがぶつからないように、第４図
、第５図に示した競合処理を行っている。

また、一方、アタッチドブロセッサ２側にアダプタを持
たせて制御を行うための構成としては、先に示した通り
、５ＹＳＲレジスタ２１９を設け、ユーザであるオペレ
ータの入力したコマンドを、メインプロセッサ側０３Ａ
１．ｌで解析させ、切替え（ＣＲＴまたはＰＲ等）であ
ったら、０３Ａ１１からＭＩＣｌ、ＯＯ内５ＹＳＲ２ｉ
９に対し、ＣＰＵＡバス２０を通じて切替え指示を行わ
せるようにしたことである。また、比較的ゲート規模の
小さいｐ　Ｒ，Ａ７２については、ＭＩＣＬＳＩ内に取
込んだ。アダプタを専用に持たセることでアタッチドブ
ロセッサは■○デバイスの違いを意識する必要がないと
ともに、同時動作させるためのＯＳに対する細五や特別
なハードウェアの追加も不要となった。

以］−１ＩＯ共用力式について説明したが、これらのレ
ジスタや機能を有効に活用し、システムを動作させてい
くプロセスを、特にＤＫの制御方法を−・例として取Ｆ
げて説明する。ここでは、ＤＫ３１のデータ転送を例に
とって、前述のローカルメモリＤＭＡ方式について説明
する。

まず、ローカルメモりの概念について、第８図を用いて
説明する。一般的に、メインプロセッサは独自のメモリ
アドレス空間を持ち、そのアドレス空間の範囲内でシス
テムの規模に応じて実メモリが準備される。システムを
拡張していく場合には、未使用のメモリアドレス空間に
実メモリを増設していく。

一方、メイシプロセッ勺周辺には、各種のローカルなプ
ロセラ勺が付加され、これらのローカルプロセッサは、
それぞれ、専用のマイクロコシピコータと専用の少容量
のメモリを持ち、動作している。ローカルプロセッサは
、メインプロセッサに対して専用処理を行うが、処理後
のデータや処理に必要なデータの送受信をメインプロセ
ッサとの間で行う必要がある。そこで、このためのデー
タ格納、退避が効率良く行えるように、メインメモリの
アドレス空間の一部エリアに、自分のローカルメモリを
アサインし、同一メモリ内容をローカル、メインの両プ
ロセッサからアクセス可能とした。従って、メインプロ
セッサは、ローカルプロセッサのメモリを含めた全メモ
リ空間をアクセス可能となり、ローカルプロセッサは自
分のローカルメモリの空間のみをアクセス可能と、なる
。

第８図に、本アタッチドプロセッサシステムを実現する
場合の二つのＣＰＵであるＣＰＵＡｌ０とＣＰＵＢ５０
のメモリアドレス空間の対応を示す。

メモリマツプ３０１は、ＣＰＵＡｌ０側メモリアドレス
空間を示しており、第１図に示したＭＭ！５は本図の実
メモリ空間３０２に割当てられている。未使用空間３０
３のエリアより大きなメモリアドレス空間３０４を、ロ
ーカルプロセッサ用メモリ空間として割付け、ローカル
プロセッサの持つ専用メモリをメインプロセッサの制御
するメモリアドレス空間に割当て可能としている。

従って、ＣＰＵＢ５０側メモリアドレス空間３５１のＯ
〜αＭＢ分の実メモリ３５２（第１図のＭＭ５５）は、
ＣＰＵＢ５０からはαＭＢメモリと認識され、一方、Ｃ
ＰＵＡｌ０側からはγ〜γ＋αＭＢまでのαＭＢ分の空
間として認識される。つまり、アタッチ上プロセッサ２
専用メモリ３５２は、両プロセッサからアクセス可能と
なり、メインプロセッサ１のメモリ３０２は、ＣＰＵＢ
５０からは直接アクセスできず、ＣＰＵＡｌ０からのみ
アクセス可能なメモリということになる。

第９図は、共用するＩＯ装置の代表例としてＤＫ３１を
設定し、アタッチドプロセッサ２内ＣＰＵＢ５０が、メ
インプロセッサｌ下のＩＯ装置であるＤ　Ｋ３１中に存
在するデータを、ＭＩＣｌｏｏを介してアタッチ上プロ
セッサ２側メモリ５５、つまり、ローカルメモリにＤＭ
Ａ転送で読込み、このデータを使って、更にＣＰＵＢ５
０の命令処理を続行する一連の動作を説明するものであ
る。また、第１０図には、このローカルメモリＤＭＡ転
送に関するＣＰＵＢ５０の○５Ｂ５１とＭＩＣｌｏｏの
ハードウェアの動きおよびＣＰＵＡｌ０側の０３Ａ１１
の処理手順を示す。

第９図において、ＣＰＵＢ５０は、自プログラム実行に
あたり、そのプログラムが格納されているメインプロセ
ッサ１下のＤ　Ｋ３１からデータを読出す必要がある。

そのため、Ｄ　Ｋ３１内データの所在を示すシリンダ、
ヘッド、セクタアドレスや転送バイト数、転送メモリ番
地等の情報を、予め準備する必要がある。

以下、第１Ｏ図に示す手順に従って処理を説明する。

手順１：０３Ｂ５１はメインプロセッサにＤ　Ｋ３１の
使用要求を出す前に、デバイス制御情報（ＤＣＢ）を自
メモリ５５内に格納しておき、ＤＣＢ情報の先頭アドレ
スを前述のＭＩＣ内ＤＣＢＡＤＲＴレジスタ２１０に、
ＩＯＷにより格納する。ＯＳ　Ｂ５１からＣＰＵＡｌ０
下１０装置への起動時のデバイス分類は、ＤＶＲ２１＋
により行い、前述の如く、最大１５種類のデバイスの指
定が可能となる。

この場合、指定がＤＫであるため、第７図（ａ）のフォ
ーマットに従い、ビット１５の位置に“１”をセットし
てＤＫを起動することになる。また、上述の１５種類の
デバイス指定に伴ない、ローカルメモリ（ＭＭ）５５の
メモリマツプ（第９図参照）に示す如く、最大１５種類
のデバイス指定を可能とするため、前述のＤＶＲ２１１
のビットに対応し、＃１５〜＃１でＤＣＢ情報格納先頭
アドレスを割当て、また、（３１５）〜（＃１）でＤＣ
Ｂ情報格納エリアを割当てている。このようなメモリマ
ツプにすることにより、同時に最大１５種類までの■○
デバイスへの置動を可能となる。

本実施例においては、ＩＯデバイスがＤ　Ｋ３１であり
、　ＤＶＲ２１１のビット１５を使用するため、ＤＣＢ
情報は（＃１５）のエリアに、そして、このＤＣＢ情報
の先頭アドレスを＃１５のエリアに格納した後、ＤＶＲ
２１１のビット１５に１を立て、起動を開始することに
なる。

手順２　：　］）ＶＲ２１＋のいずれかのビットに１を
立テタ後は、ＣＰ　ｔＪ　Ｂ５０１．ｔＭ　Ｉ　Ｃ２０
０カらの終ｒｙ込みが入るまで独自のプログラムを実行
することができ、ＣＰＵＡ、ｌＯに対して独立して処理
が可能となる。

ところて、Ｄ〜ｒＲ２１１に値がセットされると、Ｍ　
Ｉ　Ｃ１００テ１．ｔ、Ｉ）　’ｖ’　Ｒ２１Ｎ７）　
’：：　１５〜Ｈ１（１７）　Ｋ　７信号が１となり、
割込み制御部２５０を経由して、割込線２５１からＯ３
Ａ、１１に割込みが、Ｊ二がる。本実施例では、ＤＶＲ
２１，１のビット１５の値１により、０３ＡＩＩに割込
みが上がることになる。

手順３：ＯＳＡＩ＋は、自プログラム処理中に割込みが
入るため、自処理の区切りのタイミング割込み詳細を分
析することになる。まず、０３Ａ１１はｉｏＲによりＤ
ＶＲ２１，１を読出し、どのＩ　Ｏデバイスへの起動か
を認識後、ＤＶＲ２＋１の対象ビット（ここでは、ＤＫ
を示すビット）２６１の１をリセットするため、ＩＯＷ
を発行する。このビットがリセットされることにより、
割込み制御部２５０内の割込み要因はリセットされる。

なお、ＩＩ）＼′ｐ　２１１に、同時に複数ビットに１
がセ・ソトさ才１ている場合１例えば、Ｄ　Ｖ　Ｒ２１
１のビット＝１５と＃１・４、一つま亀ノ、ＤＫ：３１
．　　Ｆｌ）３３が指定されている場合は、０３Ａ１１
の割込み処理優先順位に従って１ビ・・７叫・ずつ、ず
なわぢ、要求のある１０デバイス（こ夾ｊする入出力要
求を１台ずつ処理し、割込み２：５１がなくなるまで続
（ける。

手順４．要求デバイスが認識できたため、　ＯＳ　Ａｌ
１は、ＤＣｌうＡ　ｏ　ＲＴ　２１０からＩ）　ＣＢ情
報格納先頭アドレスをＩ　ＯＲで読出し、指定のデバイ
スに関する情報をＣＰ　Ｕ　Ｂ５０制御下のメモリＭ　
Ｎ４５５から読出し、ＯＳ　Ａ、　ｌ　ｌ側に取込む。

この処理をローカルメモリリード（Ｌ　ｔｖｉ　Ｒ）と
呼び、詳細については後述する。

手順５：０５ＡｌｌはＣＰＬテＡｇｏ側ＢＵＳＣ１６に
対し、手順α）で（二ＰＵ’Ｂ５０側メモリＭＭ５５か
ら読出したデータをセットし、ＤＫＣ，３０に対してＤ
　Ｍ　Ａ転送の起動をかける。Ｄ　Ｍ　Ａ起動は０３Ａ
ＩＩから行い、通常の１）λ４Ａ転送が行われるが、転
送アドレス空間が、第８図に示したメモリマツプ内３０
４の空間になっているため、ＣＰＬＩＢ５０側Ｍ　Ｍ　
５５の例えば、第９図に斜線で示した５５５の空間にデ
・−夕転送されることになる。ローカルメモリ■ＤＭＡ
時のデータの流れについても、後述する。

手順６：ＤＭ、Ａ転送が終了すると、０３Ａ１１は、Ｉ
）　Ｍ　Ａ終了情報をＤＫＣ３０から読出し、ＣＰｔＪ
Ｂ５０Ｐｔ−タフォーマ粘トに対編集して、手順■に示
したＤＣＢ情報格納エリア５５３に終了情報を書込む。

なお、この処理は、ローカルメモリライト（ＬＭＷ）と
呼び、Ｌ　Ｍ　Ｒと同様に詳細については後述する。

手順７：０３Ａｌｌは、ＤＫ３１への起動が終了した後
、Ｍ、ＩＣ１００内ＥＮＤＲ２１２のＤＫを指定するビ
ット１５に１をＩＯＷにより書込み、　Ｄ　Ｍ　Ａ転送
の終了を０８Ｂ５１に伝える。この報告の後は、本来の
ＣＰＵＡｌ０の命令処理および入出力処理に戻り、ＣＰ
ＵＢ５０に関係なく独立した動作を行う。

手順８：ＭＩＣ１００内ＥＮＤＲ２１２のいずれかのビ
ットに１がセットされると、割込み制御部２５２により
、割込み線２５３を経由してＯＳ　Ｂ５１に割込みが■
二がる。本実施例では、ビット１５＋の１によ１ノ割込
み信号がヴつ。

手順９：ＭＩＣｌｏｏからの割込みを受けたＯ　Ｓ　Ｂ
５１は、自プログラムの区切りで処理を中断し、割込み
解析処理を行う。まず、０３Ｂ５１は、割込み詳細を分
析するため、ＥＮＤＲ２１２をＩ　ＯＲで読出して、ど
の′ｌ（つデバイスからの終了割込みであるかを識別し
た後、ＥＮＤＲ２１２の対象ビット位ｆ２６２のｌをリ
セットするため、ＩＯＷを発行する。−１−述のビット
がリセットされることにより、割込み制御部２５２内の
割込み要因はリセットされる。ＥＮＤＲ２１２に同時に
複数ビットの１がセットされている場合は、ＯＳ　Ｂ５
１の割込み処理優先手順に従って１ビツト・ずつ、つま
り、１０デバイス１台ずつ終了割込み情報の処理を行っ
ていき、割込み２５３がなくなるまで上記分析処理を続
れることになる。

手順１０　：　ＯＳ　Ｂ５１ハ、ＤＣＢＡＤＲＴ　２１
０からＩ）ＣＢ情報格納先頭アドレス５５０を読出し、
指定デバイスに一対応するメモリ５５の内容を順次読出
し、Ｄ　Ｍ　Ａ転送終了に伴ない、ＣＰＵＡｌ０から格
納されたＤＭＡ終了情報５５３を読出すことになる。

手順＋１　＋　ＤＭＡ終了情報５５３をＯＳ　Ｂ５１で
解析することにより、一連のＤＭＡ処理は終了する。

第１１図に、０３ＡＩＩからアタッチドブロセッサ２下
ＭＭ５５に対するデータのリード／ライト（ＬＭＲ／Ｌ
ＭＷ）動作ブロック図を示す。

ＣＰＵＡｌ０は、通常、第１１図（ａ）に示す如く、Ｍ
ＥＭＲ，ＭＥＭＲ等の制御信号１９８およびＣＰＵＡア
ドレスを自メモリＭＭｉ５に対して発行し。

ＭＭＩ５データをＣＰＵＡｌ０にリードまたはライトす
る。これに対して、アドレス空間を第８図３０４のロー
カルプロセッサ用メモリ空間に指定して起動すると、前
述のＬＭＲ，ＬＭＷが実現できる。

ＭＩＣ１００内のアドレス制御部２０３は、常に、ＣＰ
ＵＡｌ０の出力するアドレスを監視しており、アタッチ
ドプロセッサ２下のＭＭ５５のアドレス空間が指定され
ると、アドレス制御部からＭＭ５５に対し、ＬＭＲ，Ｌ
ＭＷの制御信号１７７が出力され、同時に、ＣＰＵＢア
ドレスバス１５２には、Ｃ，Ｐ　ＵＴＡＩＯから送出さ
れたアドレスのうち、上位４ビツトのデータを除いたア
ドレスが送出される。

このようにアドレス幅の異なる二つのシステムを結合す
る場合のアドレス変換方法として、起動されたアドレス
がアタッチドプロセツサ２下のＭＭ５５のアドレス空間
の範囲か否かをアドレスバス制御部２０３においてチエ
ツクし、範囲内のときのみ、第１Ｉ図（ｂ）に示すよう
にＬＭＥＮＢ信号をオンし、ＬＭＲ，ＬＭＷの制御信号
１７７とＢＡＤＲ２４〜ＯのアドレスをＣＰＵＢ側へ出
力する。ＣＰＬｌ　Ａ、　１．　Ｏかｂのアドレスがア
タッチドプロセッサ下のＭＭ５５のアドレス空間以外で
あれば、アドレスバス制御部２０３内デコード回路２４
０９が成立しないため、ＣＰ　Ｕ　Ｂバス側には起動が
かからない。

また、データバスに注目すると、ＣＰＵＡデータバス１
０１とＣＰＵＢデータバス１５１を接続するドライバ２
４０４の方向制御も、第１１図（ｂ）に示す如く、ＣＰ
ｔＪＡＩＯからのＭＥＭＲ，ＭＥＭＷの制御信号１９８
と起動アドレスとを、アドレスバス制御部２０３でデコ
ードして生成するため、ＣＰＵＡＩＱからの起動モード
に従い、自在にＭＩＣ１００内のデータバスドライバ２
４０４を切替えることが可能となっている。

第１２図（ａ）にローカルメモリライト、また、第１２
図（ｂ）にローカルメモリリードのタイミングチャート
を示す。ここに示す如く、ＣＰＵＡｌｏからの制御信号
１９８を、シグナルコントロール部２４０で同期し、Ｄ
ＭＡステージ２８１に送出して、アドレスバス１０２か
ら送られたアドレスと条件をとることにより、アタッチ
ドプロセッサ２側へ出力するＬＭＲ，ＬＭＷの制御信号
１７７と、ＢＡＤＲ２４〜０を生成し、ＣＰＵＡｌ０と
ＭＭ５５間のローカルメモリリード／ライトが実現でき
る。

次に、第１３図に基づいて、ローカルメモリＤＭＡ時の
データの流れについて説明する。

通常のＤＭＡ転送では、ＢＵＳＣ１６に設定されたアド
レス、動作モード、転送数等に従い、ユニット（ＩＯデ
バイス）４２１のデータをＩＯコントローラ４２０を経
由して、ＣＰＵＡデータバス＋０１から、指定されたＭ
ＭＩ５に書込むか、または、ＭＭ１５からのデータをて
、■○コントローラ４２０を経由して、１０デバイス４
２１に読出す。これに対して、ＢＵＳＣＩ６に設定した
メモリアドレスがＭＭ１５のメモリ空間でなく、アタッ
チドプロセツサ２下のＭＭ５５のアドレス空間を指して
いる場合は、先に第１１図を用いて説明したＬＭＲ，Ｌ
ＭＷの制御と同様の処理をＭＩＣ１００内アドレスバス
制御部２０３他に実行させることにより、ＣＰＵＡデー
タバス１０１まで出たＩＯユニット４２］のデータをＭ
Ｍ５５に書込むことが可能となり、また、ＭＭ５５のデ
ータをＣＰＵＡデータバスｌｏｔを経由させ、ＩＯデバ
イス４２１に読出すことができる。

以上、Ｃ：ＰＵＡＩＯとアタッチドプロセッサ２下のメ
モリＭＭ５５との間のデータの送受信時、および、メイ
ンプロセッサｌ下のＩＯ装置とＭＭ５５との間のデータ
のＤＭＡ転送時の、アドレスバス。

データバスの流れについて説明したが、以下に、更に、
両バスのバス獲得動作について説明する６第１４図に、
両プロセッサのバス獲得のブロック図を示し、また、第
１５図に、そのタイミングチャ−１・を示−確、Ｉ）　ＫやＦＩ］：代表され、る１０デバイス４２＋ハ
ＴＯコントローラ４２０によって制御され、ＣＰｔＪＢ
５０からの起動が、＃　述（７）　如＜、（−：）　Ｓ
　Ａ　１１（７’）介在ニより■０コントローラ４２０
に伝えられると、ＩＯコントローラ４２０は、Ｄ　Ｍ　
Ａ　’Ｊ　）７エスト（ＤＲＱ）４００　をＢＵＳＣ１
６に対して送出する。Ｂ（ＪＳＣ１６は、バス礎先制御
部４；３０でｌ　Ｏコントローラ４２０からのリクエス
トを認識するど、Ｃ１）ＵＡＩＯに対して、まず、ＣＰ
　１．、、ｌ　Ａバス２ｏのバス使用権を獲得するた訪
、バス権獲得制御部４３１がらＣＰＵＡｌ０に対するＢ
ＲＱ４０１を送出する。ＣＰＩＪＡＩＯは、バス権をＢ
ＩＪＳＣ，１６に渡１ことが可能であれば、ＢＡＣＫ４
０２信ぢをＢＵＳＣＩ６内バス権獲得制御部４３１に返
す６　ＢＵＳＣＩ６は、ＢＡＣＫ４０２信号を認識する
と、バス優先制御部４３０がら１０コントＤ−ラ４２０
ニ対し、Ｄ　Ｍ　Ａ許可信号（ＤＡＣ；Ｋ）４０：３を
出力する２゜ＣＰＵＡバス２０のバス権を８１得するど、ＣＰ　ＵＢ
５０Ｆ（７）ＭＭ５５とＩ　Ｏデバイ７．４２＋＋７１
間テＪＩデータ転送を開始する。ＢＬ＋５Ｃ１６は、Ｕ
〕八へＡ転送制御部４３２からデ・−夕転送のストロー
ブ信号であるＮｉＥ　Ｍ　Ｒ／　Ｗイハ号４０４をＭＩ
Ｃ１００内シグナルコントロール部２４０に送出する。

このとき、Ｉ　Ｏデバイスの起動をかけたＣＰＬＪＢ５
０は、既に独自のプログラムを並行して実行しているた
め、Ｍ　Ｍ　１５にデータを書込み、または、読出すた
めには、新たにＣＰ　Ｕ　Ｒバス６０のバス使用権が必
要になる。そこで、Ｍ、１Ｃ１００は、Ｍ　Ｅ　Ｍ　Ｒ
／　’Ａ’信号・４０４の受信ト同時に、ＣＰ　Ｕ　Ｂ
５０’）’　１１７）Ｂ　Ｕ　Ｓ　Ｃ３Ｆｄ：対し、Ｄ
ＭＡステージ２８１からバスホールド要求（ＩＲＱ）４
０５　を出力し、かつ、ＣＰｔＪＡｌ、Ｏ側に対し、バ
ス権保持信号（ＮＲＤＹ）４１０を返送する。

Ｍ７Ｃ１００からのＨＲＱ　４０５は、ＢＵＳＣ５６内
バス優先副バス優先制御部４３４、同じくバス権獲得制
御部４３５からＣＰじＢ５０に対し、バス権要求信号（
ＣＲＱ）　４．０６を出力し、許可信号（Ｃ，ＡＣＫ、
）４０７で、　ＣＩ）Ｌ；ｌ３５０側のバス権を獲得す
る。ｈ、ｔ　ＩＣｔｏｏは、Ｂし丁５Ｃ５６カ１らのＨ
，Ａ　ＣＫｆｉｉ号４０８を＋１）　ｔｘ・１Ａステー
ジ２８１で受信することにより、ＤＮ４Ａステージの実
行を開始し、Ｃ゛ＹゝＬｌ　Ａ　１．　Ｏからのデータ
ストローブ倍力ＪＪ　Ｅ　ｋｄ　Ｒ／　Ｗ　４０４を同
期化したイ言号−ＭＩＣ：ＭＥへ１［くハへ、・’３９
９を、Ｍｋり５５（一対するリード／ライト用の１、Ｉ
ｖｌＲ／’Ａ・４５号４０１→とし、てＭ　Ｃ，、、Ｆ
）４に送出する、以上、バス獲得１′−順について説明したが、本アタッ
チド・プロセッサ・システム（５お１りるＤＭＡ制御の
特徴どし、では、データ管理を一括して行−っでいるＣ
、ＰＵＡｌ、Ｏ佃１０Ａである０３ＡＩＩに制御をまか
せ、データ転送を速くするために、ＣＰ（ＪＡＩ（１↑
のＢＵＳＣ１６のＤＭＡ転送制御部４３２を使ってデー
タを転送し、ＣＰＩＪＢ５０側のＢｔＪＳＣ５６のＩ〕
ＭＡ転送制御部は使用せず、ただ、ＣＰ　Ｕ　Ｂバス６
０のバス権を８［得するためのみに用いることが挙げら
れる。

なお、バスの使用効率を更に向上させる手法として、バ
ースト転送が考えられ、例えば、第１５図に、Ｉ＝’ｌ
いて、ＩシＲＱ４Ｃ１５を連続させることで、アタッチ
ドブロセッサ２側のバス使用権を保持し、【（ＡＣＫ４
０８を常にアクティブ状態にしでおくこと（こより、メ
インプロセッサ１側のバススノし−プツ（・の低下を抑
えることも可能としている。

１！＆後に、本実施例のアタッヂド・プロセッサ・シス
ラノ２、の立士、げ、ｉＰＬ、方法について、第１し］
Ｊ：３よび第６図を用いて説明する。

本システムの電源投入後、アタッチドブ「］セッサ２に
、システム立にげ制御用プログラムを格納し、たＩ　Ｐ
　Ｌ　ＲＯＭ５：３が動作し、自己於断テスト終Ｊ″後
、メインプロセッサＩからの起動を、Ｍ７Ｃ１００内の
ＥＸＲＥＧ２］’［のＸ　ＩＩ）　１．−ビットを監袴
いながら待つ。この間は、アタッチドプロヤッサ２は、
切離された状態になっており、第７図（ｅ）に示した５
ＹＳＲ２＋９レジスタ内のＤ　Ｉ　Ｅ５ビット・がオン
されている。

一方、メインプロセラ＋ｊ−１は、アタッチドブロセツ
サ２とは全く独立に動作し、第１図に示した制御記ｆＩ
ｍ装置（Ｃ３）＋３からのマイクロプログラムの読出し
、実行により、ＩＰＩ、を実行し、システムを−＜ｙ　
Ｊ：げろ。メインプロセッサＪは、システム立Ｊ−げ後
の動作についても、アタッヂドブロセッサ２の接続の有
無によらず、独立して動作する。

アタッチドプロセッサ２の起動は、キーボードからのコ
マンドで行うことができ、０３ＡＩＩは、起動コマンド
を解析すると、第７図に示した５ＹＳＲ２１９内のＤＩ
Ｅビットをオフし、アタッチドブロセッサ２を接続状態
とする。次に、アタッチドプロセッサ２のＩＰＬ処理が
行えるように、０３Ａ１１からＩＰＬＲＥＧ２＋４にＩ
ＰＬ対象デバイスの指定やユニット内のデータ格納番地
、転送メモリ空間等の情報を設定する。

ＯＳＡ、１１は、更に、ＥＸＲＥＧ　２１３のＩＰＬビ
ットをオンし、アタッチドプロセッサ２に対してＩＰＬ
起動をかける。アタッチドブロセッサ２は前述の如く、
ＩＰＬビットを監視し、アイドリングしているため、Ｉ
ＰＬビットオンによりＩＰＬ動作を開始し、Ｉ　ＰＬＲ
ＥＧ　２］、４の内容に従い、指定デバイスからローカ
ルメモリＤＭＡにより、第１図に示すアタッチ上プロセ
ッサ２用メモリＭＭ５５にデータを読込み、ＩＰＬ処理
を終了する。

このときのＤＭＡの手順については、前述のローカルメ
モリＤＭＡの手法と全く同様である。

また、例えば、ＩＰＬデバイスがＤＫであり、二つのプ
ロセッサで共用する場合、アタッチドブロセッサ２側の
○５Ｂ５１を変えないようにするため、共用ＤＫ内にア
タッチドブロセッサ２用の仮想ボリュームを設定し、こ
のボリュームからアタッチ上プロセッサ２側ｒＰＬプロ
グラムのローディングを行うことも可能である。

本実施例によれば、メインプロセッサ１下の１０装置を
、アタッチドブロセッサ２と共用することが可能となり
、ＯＳの異なる両プロセッサの同時動作が可能になると
いう効果が得られる。

なお、上記実施例は本発明の一例を示したものであり、
本発明はこれに限定されるべきものではないことは言う
までもない。

［発明の効果〕以上、詳細に説明した如く、本発明によれば、異なる二
つのＯＳから非同期に起動される入出力命令の競合処理
を行い、両プロセッサ間の情報の授受を行う〜ＩＩｃを
設けたことにより、入出力装置の共用化を図り、メイン
プロセッサ用ＯＳとサブプロセッサ用ＯＳとを同時に使
用できるようにしたアタッチド・プロセッサ・システム
を実現できるという顕著な効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示すアタッチビ・プロセッ
サ・システムの概略ブロック構成図、第２図その要部で
あるＭＩＣのブロック構成図、第３図はＩＯ共用方式の
説明図、第４図はＭＩＣＩＣドアドレス制御部ロック構
成図、第５図はＰＩＯ競合のタイミングチャート、第６
図はＭＩＧの詳細ブロック構成図、第７図はＭＩＣ内の
レジスタの説明図、第８図はローカルメモリの説明図、
第９図はローカルメモリＤＭＡの説明図、第１０図はそ
の手順説明図、第１１図はローカルメモリリードｌライ
トの説明図、第１２図はそのタイミング図、第１３図は
ローカルメモリＤＭＡ時のデータの流れの説明図、第１
４図はバス獲得のブロック図、第１５図はそのタイミン
グチャートである。１：メインプロセッサ、２：アタッチドブロセツサ（サ
ブプロセッサ）、１０：　ＣＰＵＡ、Ｉｔ　：　ＯＳＡ
、５０：ＣＰＵＢ、５１：ＯＳＢ、１００：ＭＩＣ１■
５　　メインメモリ、５５：ローカルメモリ。第　　３　　図（その１）（ａ）第　　７　　図（その１）（ａ）第　　７　　図（その２）（ｄ）（ｅ）ＹＳＲ第　　　８　　　図第　　　１２　　　図（ａ）ローカルメモリライト（ｂ）ローカルメモリリードぐゝ　　　　の第　　　１３　　　図

Claims

【特許請求の範囲】１、第１のプロセッサと第２のプロセッサが、それぞれ
異なるオペレーティングシステム（ＯＳ）で動作し、互
いに異なる入出力バスを有し、また、前記第１、第２の
プロセッサ間に主従の関係を持たせたマルチ・プロセッ
サ・システムにおいて、前記メインプロセッサ側入出力
バスとサブプロセッサ側入出力バスとを接続して、異な
る二つのＯＳから非同期に起動される入出力命令の競合
処理を行い、前記両プロセッサ間の情報の授受を行うマ
ルチバスインタフェース機構を設け、主たるプロセッサ
（メインプロセッサ）用のＯＳと従たるプロセッサ（サ
ブプロセッサ）用のＯＳとの同時動作を行わせることを
特徴とするアタッチド・プロセッサ・システム。２、前記マルチバスインタフェース機構内に、前記サブ
プロセッサから前記メインプロセッサ側入出力バスに接
続された入出力装置の起動時、前記サブプロセッサから
出力される起動命令をエミュレートする手段を設け、前
記サブプロセッサ用のＯＳのデバイス制御プログラムを
変更することなしに、前記メインプロセッサ側入出力装
置の起動を行うことを特徴とする請求項１記載のアタッ
チド・プロセッサ・システム。３、前記サブプロセッサ側に、前記メインプロセッサと
サブプロセッサの両方からアクセス可能なローカルメモ
リと、前記メインプロセッサからのメモリアクセスアド
レス情報の判定手段、前記メインプロセッサのメモリア
ドレス情報を前記ローカルメモリアドレスに変換する手
段、前記メインプロセッサからのストローブ信号により
前記サブプロセッサ側の入出力バス使用権を獲得する手
段、前記ローカルメモリアクセス用ストローブ信号生成
手段を設けたことを特徴とする請求項１記載のアタッチ
ド・プロセッサ・システム。４、前記マルチバスインタフェース機構内に、前記メイ
ンプロセッサ側に設けられたダイレクト・メモリ・アク
セス（ＤＭＡ）コントローラを用いて、前記サブプロセ
ッサ側ローカルメモリとメインプロセッサ側入出力バス
に接続された入出力装置間で、ローカルメモリＤＭＡ転
送を行う手段を設けたことを特徴とする請求項１記載の
アタッチド・プロセッサ・システム。５、前記メインプロセッサとサブプロセッサの各各にそ
れぞれ専用のＩＰＬ（イニシャル・プログラム・ロード
）用メモリを設けて、前記メインプロセッサ側から前記
サブプロセッサの立上げおよび切離し制御を行うことを
特徴とする請求項１記載のアタッチド・プロセッサ・シ
ステム。