JPS61221864A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS61221864A JPS61221864A JP4407985A JP4407985A JPS61221864A JP S61221864 A JPS61221864 A JP S61221864A JP 4407985 A JP4407985 A JP 4407985A JP 4407985 A JP4407985 A JP 4407985A JP S61221864 A JPS61221864 A JP S61221864A
- Authority
- JP
- Japan
- Prior art keywords
- area
- program
- processor
- data
- storage section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は第１と第２のプロセッサのそれぞれに対応した
第１と第２の記憶部を有し、該第２の記憶部の実行プロ
グラムが該第１の記憶部に格納。
第１と第２の記憶部を有し、該第２の記憶部の実行プロ
グラムが該第１の記憶部に格納。
展開される情報処理装置に係り、特に、実行プログラム
による処理終了後の該第１の記憶部より該第２の記憶部
に移送される処理データのアドレス情報が移送に際して
、記憶領域が切り替えられるように形成された情報処理
装置に関する。
による処理終了後の該第１の記憶部より該第２の記憶部
に移送される処理データのアドレス情報が移送に際して
、記憶領域が切り替えられるように形成された情報処理
装置に関する。
メインプロセッサとサブプロセッサとの複数のプロセッ
サより成り、それぞれのプロセッサに対応した記憶部を
備えた情報装置は、メインプロセッサに対応したメイン
記憶部はメイン、サブ共通の記憶部として所定のデータ
のリード、ライトが行われるように形成されいる。
サより成り、それぞれのプロセッサに対応した記憶部を
備えた情報装置は、メインプロセッサに対応したメイン
記憶部はメイン、サブ共通の記憶部として所定のデータ
のリード、ライトが行われるように形成されいる。
このような形成ではサブプロセッサの指令により所定の
実行プログラムがメイン記憶部に展開され、メインプロ
セッサの指令によってローディングされたローダプログ
ラムの実行が行われ、実行の終了後はそのデータがメイ
ン記憶部からサブ記憶部に移送されることが行われる。
実行プログラムがメイン記憶部に展開され、メインプロ
セッサの指令によってローディングされたローダプログ
ラムの実行が行われ、実行の終了後はそのデータがメイ
ン記憶部からサブ記憶部に移送されることが行われる。
したがって、サブプロセッサ側にはメイン記憶部に展開
される実行プログラムを格納する記憶部が必要があり、
このような実行プログラムの記憶部は極力安価で、かつ
、簡便に設けられることが望まれている。
される実行プログラムを格納する記憶部が必要があり、
このような実行プログラムの記憶部は極力安価で、かつ
、簡便に設けられることが望まれている。
従来は第３図の回路構成図に示すように構成されていた
。
。
第１のプロセッサであるメインプロセッサ１と第２のプ
ロセッサであるサブプロセッサ２とのそれぞれには第１
と第２の記憶部である記憶部３゜４と実行プログラムが
格納されたＲＯＭ５．６とが設けられ、互いのデータバ
ス９と１０とはインクフェイスユニット８によって接続
されて構成されている。
ロセッサであるサブプロセッサ２とのそれぞれには第１
と第２の記憶部である記憶部３゜４と実行プログラムが
格納されたＲＯＭ５．６とが設けられ、互いのデータバ
ス９と１０とはインクフェイスユニット８によって接続
されて構成されている。
そこで、所定のジョブを行う場合はそれぞれのプロセッ
サ１．２を同時にリセットし、それぞれのＲＯＭ５．６
よりローダプログラムをそれぞれの記憶部３，４に展開
してローダプログラムによる実行によって行われる。
サ１．２を同時にリセットし、それぞれのＲＯＭ５．６
よりローダプログラムをそれぞれの記憶部３，４に展開
してローダプログラムによる実行によって行われる。
この記憶部４に展開されたローダプログラムはサブプロ
セッサ２の指令によってインターフェースユニット８を
介してメインプロセッサ１にローデングの要求を指示し
、一方、メインプロセッサ１はファイル７より必要なプ
ログラムをメイン記憶部３に展開することにより、サブ
プロセッサ２のローデング要求に対してＯＫが通知され
る。
セッサ２の指令によってインターフェースユニット８を
介してメインプロセッサ１にローデングの要求を指示し
、一方、メインプロセッサ１はファイル７より必要なプ
ログラムをメイン記憶部３に展開することにより、サブ
プロセッサ２のローデング要求に対してＯＫが通知され
る。
このローデング要求のＯＫにより記憶部４のローダプロ
グラムは記憶部３に移送、展開され、ローダプログラム
によるデータ処理が行われるように形成され、更に、デ
ータ処理終了後のデータは記憶部３から記憶部４に移送
されるように形成されている。
グラムは記憶部３に移送、展開され、ローダプログラム
によるデータ処理が行われるように形成され、更に、デ
ータ処理終了後のデータは記憶部３から記憶部４に移送
されるように形成されている。
このような構成では、記憶部４にローディングされるプ
ログラムは一旦、記憶部４に展開されれば良く、展開後
はＲＯＭ６に対する要求は皆無である。
ログラムは一旦、記憶部４に展開されれば良く、展開後
はＲＯＭ６に対する要求は皆無である。
したがって、単にローダプログラムを格納するために、
ＲＯＭ６を設けることは価格アンプとなる問題を有して
いた。
ＲＯＭ６を設けることは価格アンプとなる問題を有して
いた。
前述の問題点は、所定の制御プログラムが格納された第
１と第２のプロセッサと、該第１と第２のプロセッサに
対応した第１と第２の記憶部とを備え、該第２のプロセ
ッサによって該第２の記憶部の所定の領域に格納された
実行プログラムが該第１の記憶部にインターフェースユ
ニットを介して格納、展開されると共に、該実行プログ
ラムによる処理終了後の処理データを該第２の記憶部に
取り込こむ際は該実行プログラムが予め格納されていた
記憶領域以外の領域となるよう該処理データのアドレス
情報が切り替えられる切替手段が具備された本発明によ
る情報処理装置によって解決される。
１と第２のプロセッサと、該第１と第２のプロセッサに
対応した第１と第２の記憶部とを備え、該第２のプロセ
ッサによって該第２の記憶部の所定の領域に格納された
実行プログラムが該第１の記憶部にインターフェースユ
ニットを介して格納、展開されると共に、該実行プログ
ラムによる処理終了後の処理データを該第２の記憶部に
取り込こむ際は該実行プログラムが予め格納されていた
記憶領域以外の領域となるよう該処理データのアドレス
情報が切り替えられる切替手段が具備された本発明によ
る情報処理装置によって解決される。
即ち、ローディングされる実行プログラムを予め第２の
記憶部の所定の領域に格納させ、第１の記憶部に実行プ
ログラムを展開させる場合は該所定の領域より行い、第
１の記憶部から第２の記憶部に移送される処理データは
該所定の領域以外の領域となるように処理データのアド
レス情報が変換されるように形成したものである。
記憶部の所定の領域に格納させ、第１の記憶部に実行プ
ログラムを展開させる場合は該所定の領域より行い、第
１の記憶部から第２の記憶部に移送される処理データは
該所定の領域以外の領域となるように処理データのアド
レス情報が変換されるように形成したものである。
これにより、従来のようにＲＯＭからローディングする
必要がなくなり、ＲＯＭは不要となり構成の簡素化およ
びコストダウンが図れる。
必要がなくなり、ＲＯＭは不要となり構成の簡素化およ
びコストダウンが図れる。
以下本発明を第１図および第２図の一実施例によって詳
細に説明する。第１図は回路構成図、第２図は回路図で
ある。尚、全図を通じ、同一符号は同一対象物を示す。
細に説明する。第１図は回路構成図、第２図は回路図で
ある。尚、全図を通じ、同一符号は同一対象物を示す。
第１図に示すようにサブプロセッサ２によって制御され
る切替回路１１を設け、前述のＲＯＭ６に格納されてい
たローダプログラムＰを記憶部４に格納することにより
、ＲＯＭ６を除去するようにしたもので、その他は前述
と同じ構成である。
る切替回路１１を設け、前述のＲＯＭ６に格納されてい
たローダプログラムＰを記憶部４に格納することにより
、ＲＯＭ６を除去するようにしたもので、その他は前述
と同じ構成である。
したがって、ローダプログラムＰを記憶部３に展開する
場合は格納された記憶部４から直接行われるように形成
され、記憶部３に形成されたデータを記憶部４に移送す
る場合は切替回路１１によってアドレス情報が変換され
所定の記録領域になるように形成されている。
場合は格納された記憶部４から直接行われるように形成
され、記憶部３に形成されたデータを記憶部４に移送す
る場合は切替回路１１によってアドレス情報が変換され
所定の記録領域になるように形成されている。
この切替回路１１は、例えば第２図の回路図に示すよう
に形成することでアドレス情報の変換を行うことができ
る。
に形成することでアドレス情報の変換を行うことができ
る。
サブプロセッサ２の指令によりフリップフロップに“０
”または“１”を入力することによって出力された信号
と所定のアドレスビットＡ１５゜Ａ１４．１２とのアン
ドをとったアンドゲート回路２１の出力およびアドレス
ビットＡ１３をインバータ２３によって反転させた信号
をそれぞれマルチプレクサ２２を介して反転制御したア
ドレスピントＡ１３ が形成される。
”または“１”を入力することによって出力された信号
と所定のアドレスビットＡ１５゜Ａ１４．１２とのアン
ドをとったアンドゲート回路２１の出力およびアドレス
ビットＡ１３をインバータ２３によって反転させた信号
をそれぞれマルチプレクサ２２を介して反転制御したア
ドレスピントＡ１３ が形成される。
このように構成することによりそれぞれの記憶部３，４
のメモリマツプは第４図の説明図に示すように形成する
ことができる。
のメモリマツプは第４図の説明図に示すように形成する
ことができる。
サブプロセッサ２かリセットされると第４図の＜ａ＞に
示すように、記憶部４の領域ＡのローダプログラムＰが
メインの記憶部３の領域Ｂに展開され、展開されたロー
ダプログラムＰを実行しメインプロセッサ１に対してフ
ァイル７から記憶部３にプログラムＣのローディングを
指示する。そこで、記憶部３の領域りにプログラムＣの
ローディングが終了すると、更に、領域りの記録データ
が記憶部４の領域Ｅにインターフェースユニット８を介
して移送される。
示すように、記憶部４の領域ＡのローダプログラムＰが
メインの記憶部３の領域Ｂに展開され、展開されたロー
ダプログラムＰを実行しメインプロセッサ１に対してフ
ァイル７から記憶部３にプログラムＣのローディングを
指示する。そこで、記憶部３の領域りにプログラムＣの
ローディングが終了すると、更に、領域りの記録データ
が記憶部４の領域Ｅにインターフェースユニット８を介
して移送される。
しかし、この場合記憶部３の領域Ｂに展開されたデータ
を前述の領域りの記録データの移送と同時に移送する時
は切替回路１１によってアドレス情報が変換され、（ｂ
）に示すようにプログラムＰが格納されている領域より
矢印のように移動された領域Ｆに自動的に移送が行われ
る。
を前述の領域りの記録データの移送と同時に移送する時
は切替回路１１によってアドレス情報が変換され、（ｂ
）に示すようにプログラムＰが格納されている領域より
矢印のように移動された領域Ｆに自動的に移送が行われ
る。
したがって、プログラムＰが格納されている領域を占有
することなく、しかも、共通のパラメータによってデー
タの受は渡しが行える領域を形成することができる。
することなく、しかも、共通のパラメータによってデー
タの受は渡しが行える領域を形成することができる。
以上説明したように、本発明はサブプロセッサの記憶部
に予めローダプログラムを格納することにより、メイン
プロセッサの記憶部より記憶データがサブプロセッサの
記憶部に移送される領域はローダプログラムが格納され
た領域より外れた領域となるように切替回路によって移
送されるデータのアドレス情報が変換されるように形成
したものである。
に予めローダプログラムを格納することにより、メイン
プロセッサの記憶部より記憶データがサブプロセッサの
記憶部に移送される領域はローダプログラムが格納され
た領域より外れた領域となるように切替回路によって移
送されるデータのアドレス情報が変換されるように形成
したものである。
これにより、従来、サブプロセッサに設けられていたＲ
ＯＭは不要となり、構成の簡素化およびコストダウンが
図れ、実用的効果は大である。
ＯＭは不要となり、構成の簡素化およびコストダウンが
図れ、実用的効果は大である。
第１図および第２図は本発明の一実施例を示し、第１図
は回路構成図、第２図は回路図。 第３図は従来の回路構成図。 第４図の（ａ）（ｂ）は説明図を示す。 図において、 １はメインプロセッサ、 ２はサブプロセッサ。 ３．４は記憶部、 ５．６はＲＯＭ。 ７はファイル、 ９．１０はデータバス。 １１は切替回路、 ２３はインバータ。 ２０はフリップフロップ ２２はマルチプレクサ。
は回路構成図、第２図は回路図。 第３図は従来の回路構成図。 第４図の（ａ）（ｂ）は説明図を示す。 図において、 １はメインプロセッサ、 ２はサブプロセッサ。 ３．４は記憶部、 ５．６はＲＯＭ。 ７はファイル、 ９．１０はデータバス。 １１は切替回路、 ２３はインバータ。 ２０はフリップフロップ ２２はマルチプレクサ。
Claims (1)
- 所定の制御プログラムが格納された第１と第２のプロセ
ッサと、該第１と第２のプロセッサに対応した第１と第
２の記憶部とを備え、該第２のプロセッサによって該第
２の記憶部の所定の領域に格納された実行プログラムが
該第１の記憶部にインターフェースユニットを介して格
納、展開されると共に、該実行プログラムによる処理終
了後の処理データを該第２の記憶部に取り込こむ際は該
実行プログラムが予め格納されていた記憶領域以外の領
域となるよう該処理データのアドレス情報が切り替えら
れる切替手段が具備されたことを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4407985A JPS61221864A (ja) | 1985-03-06 | 1985-03-06 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4407985A JPS61221864A (ja) | 1985-03-06 | 1985-03-06 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61221864A true JPS61221864A (ja) | 1986-10-02 |
| JPH0350303B2 JPH0350303B2 (ja) | 1991-08-01 |
Family
ID=12681613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4407985A Granted JPS61221864A (ja) | 1985-03-06 | 1985-03-06 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61221864A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04199355A (ja) * | 1990-11-29 | 1992-07-20 | Hitachi Ltd | アタッチド・プロセッサ・システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56124930A (en) * | 1980-03-06 | 1981-09-30 | Nec Corp | Initial program loader system |
| JPS56145411A (en) * | 1980-04-11 | 1981-11-12 | Panafacom Ltd | Program load system |
-
1985
- 1985-03-06 JP JP4407985A patent/JPS61221864A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56124930A (en) * | 1980-03-06 | 1981-09-30 | Nec Corp | Initial program loader system |
| JPS56145411A (en) * | 1980-04-11 | 1981-11-12 | Panafacom Ltd | Program load system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04199355A (ja) * | 1990-11-29 | 1992-07-20 | Hitachi Ltd | アタッチド・プロセッサ・システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0350303B2 (ja) | 1991-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0223892B2 (ja) | ||
| JPS61221864A (ja) | 情報処理装置 | |
| JPH0554009A (ja) | プログラムロード方式 | |
| JPS6331806B2 (ja) | ||
| JPS6146552A (ja) | 情報処理装置 | |
| JPS622346B2 (ja) | ||
| JPS5836380B2 (ja) | マルチプロセツサ・システムにおけるダイレクト・メモリ・アクセス方式 | |
| JPS61271555A (ja) | ダイレクトメモリアクセス転送方式 | |
| JPH11327681A (ja) | 仮想システム時刻管理方式、管理方法および管理プログラムを記録した記録媒体 | |
| JPH02199556A (ja) | ファイル装置のダンプ方式 | |
| JPS63231669A (ja) | デ−タの伝送方式 | |
| JP2821176B2 (ja) | 情報処理装置 | |
| JPH02257249A (ja) | 情報処理システム | |
| JPH08223208A (ja) | ファクシミリ蓄積交換装置 | |
| JPS63245712A (ja) | 外部記憶装置間のデ−タ転送制御方式 | |
| JPH03194641A (ja) | アプリケーションプログラム共用方式 | |
| JPH04352042A (ja) | メモリダンプ収集方式 | |
| JPH0827761B2 (ja) | 二重化メモリの両系同時書込方法 | |
| JPS62196729A (ja) | マイクロプログラムロ−ド方式 | |
| JPH05158859A (ja) | 情報処理装置 | |
| JPS6132710B2 (ja) | ||
| JPH0520253A (ja) | データ処理装置 | |
| JPS6214869B2 (ja) | ||
| JPS63231545A (ja) | フアイル転送システム | |
| JPH02207360A (ja) | 情報履歴記憶装置 |