JPH0827761B2 - 二重化メモリの両系同時書込方法 - Google Patents
二重化メモリの両系同時書込方法Info
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- JPH0827761B2 JPH0827761B2 JP61010035A JP1003586A JPH0827761B2 JP H0827761 B2 JPH0827761 B2 JP H0827761B2 JP 61010035 A JP61010035 A JP 61010035A JP 1003586 A JP1003586 A JP 1003586A JP H0827761 B2 JPH0827761 B2 JP H0827761B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、現用系処理装置に徒にソフトウエア上の処
理負担を掛けることなく、現用系メモリ装置、予備系メ
モリ装置各々における同一アドレス領域には、同時に同
一データが書込され得る二重化メモリの両系同時書込方
法に関するものである。
理負担を掛けることなく、現用系メモリ装置、予備系メ
モリ装置各々における同一アドレス領域には、同時に同
一データが書込され得る二重化メモリの両系同時書込方
法に関するものである。
これまでにあっても、二重化処理装置間では、現用系
処理装置での障害発生に伴う系切替えに際し、処理の中
断が極力回避されるべく、現用系処理装置での処理結果
は予備系処理装置に逐次転送記憶せしめられ、両系（現
用系、予備系）間での記憶内容の同一性が常時図られる
ことによって、系切替えに伴い予備系処理装置が新たに
現用系処理装置として起動される場合には、直ちに処理
の続行が可能となっている。例えば特開昭56−64588号
公報にはこの種の技術が開示されているが、一概に現用
系から予備系への情報転送といっても、その情報転送に
は各種の方法が知られたものとなっている。例えば特開
昭56−64588号公報に例を採れば、両系におけるCPU、メ
モリ装置間には交絡が設けられた上、現用系CPUによる
プログラム制御下に、その交絡経路の開閉状態が制御さ
れることで、両系メモリ装置が同時書込み可能な状態に
おかれた後に、現用系メモリ装置から読み出されたメモ
リデータは両系メモリ装置上の同一アドレス上に書込み
されるものとなっている。しかしながら、このような方
法による場合は、交絡のためのハードウエア量が徒に多
く要されるばかりか、現用系から予備系へのデータ転送
の度に、交絡経路の開閉状態がプログラムによって制御
された上で、データがプログラム転送されていることか
ら、転送データ量が大なる程に、現用系処理装置での処
理能力がいきおい低下せしめられることは否めないもの
となっている。
処理装置での障害発生に伴う系切替えに際し、処理の中
断が極力回避されるべく、現用系処理装置での処理結果
は予備系処理装置に逐次転送記憶せしめられ、両系（現
用系、予備系）間での記憶内容の同一性が常時図られる
ことによって、系切替えに伴い予備系処理装置が新たに
現用系処理装置として起動される場合には、直ちに処理
の続行が可能となっている。例えば特開昭56−64588号
公報にはこの種の技術が開示されているが、一概に現用
系から予備系への情報転送といっても、その情報転送に
は各種の方法が知られたものとなっている。例えば特開
昭56−64588号公報に例を採れば、両系におけるCPU、メ
モリ装置間には交絡が設けられた上、現用系CPUによる
プログラム制御下に、その交絡経路の開閉状態が制御さ
れることで、両系メモリ装置が同時書込み可能な状態に
おかれた後に、現用系メモリ装置から読み出されたメモ
リデータは両系メモリ装置上の同一アドレス上に書込み
されるものとなっている。しかしながら、このような方
法による場合は、交絡のためのハードウエア量が徒に多
く要されるばかりか、現用系から予備系へのデータ転送
の度に、交絡経路の開閉状態がプログラムによって制御
された上で、データがプログラム転送されていることか
ら、転送データ量が大なる程に、現用系処理装置での処
理能力がいきおい低下せしめられることは否めないもの
となっている。
本発明の目的は、現用系から予備系へのデータ転送に
徒に多くのハードウエア量が要されなく、しかも現用系
処理装置に徒にソフトウエア上の処理負担を掛けること
なく、現用系メモリ装置、予備系メモリ装置各々におけ
る同一アドレス領域には、同時に同一データが書込され
得る二重化メモリの両系同時書込方法を供するにある。
徒に多くのハードウエア量が要されなく、しかも現用系
処理装置に徒にソフトウエア上の処理負担を掛けること
なく、現用系メモリ装置、予備系メモリ装置各々におけ
る同一アドレス領域には、同時に同一データが書込され
得る二重化メモリの両系同時書込方法を供するにある。
上記目的は、CPU、メモリ装置および入出力制御装置
がCPUバスに共通接続されたものとして構成された現用
系処理装置と、CPU、メモリ装置および入出力制御装置
がCPUバスに共通接続されたものとして構成された予備
系処理装置とが、現用系、予備系それぞれのCPUバスに
収容されたバス接続装置、バス接続装置間交絡バスを介
し相互に接続可として構成されている場合に、現用系CP
Uから自系メモリ装置にデータ書込が行われる際に、自
系バス接続装置により自系CPUバス上での書込アドレス
が所定アドレス領域内のものであると判定される度に、
自系バス接続装置による自律制御下に、自系バス接続装
置から予備系バス接続装置へのメモリアクセス要求によ
って、予備系CPUバスの使用権が獲得され、かつバス接
続装置間交絡バス上でのデータ／制御信号の転送方向が
制御された状態で、該バス接続装置間交絡バスを介し書
込データ、書込アドレスおよび書込制御信号が現用系CP
Uバスから予備系CPUバス上に転送されることによって、
現用系メモリ装置と同時に予備系メモリ装置上の同一ア
ドレスには、同一内容のデータ書込が行われることで達
成される。
がCPUバスに共通接続されたものとして構成された現用
系処理装置と、CPU、メモリ装置および入出力制御装置
がCPUバスに共通接続されたものとして構成された予備
系処理装置とが、現用系、予備系それぞれのCPUバスに
収容されたバス接続装置、バス接続装置間交絡バスを介
し相互に接続可として構成されている場合に、現用系CP
Uから自系メモリ装置にデータ書込が行われる際に、自
系バス接続装置により自系CPUバス上での書込アドレス
が所定アドレス領域内のものであると判定される度に、
自系バス接続装置による自律制御下に、自系バス接続装
置から予備系バス接続装置へのメモリアクセス要求によ
って、予備系CPUバスの使用権が獲得され、かつバス接
続装置間交絡バス上でのデータ／制御信号の転送方向が
制御された状態で、該バス接続装置間交絡バスを介し書
込データ、書込アドレスおよび書込制御信号が現用系CP
Uバスから予備系CPUバス上に転送されることによって、
現用系メモリ装置と同時に予備系メモリ装置上の同一ア
ドレスには、同一内容のデータ書込が行われることで達
成される。
以下、本発明を第１図から第３図により説明する。
先ず本発明に係る２重化処理装置について説明すれ
ば、第１図はその一例での全体概要構成を示したもので
ある。これによる場合、現用系処理装置7a,予備系処理
装置7b各々は構成が同一とされた上、バス接続装置4a,4
b、バス接続装置間交絡バス６を介し相互に接続可とし
て構成されたものとなっている。現用系処理装置7a,予
備系処理装置7b各々はCPU1a,1b、メモリ装置2a,2bおよ
び入出力制御装置3a,3bがCPUバス5a,5bに収容されたも
のとして構成された上、それらCPUバス5a,5b各々はバス
接続装置4a,4b、バス接続装置間交絡バス６を介し相互
に接続可とされているものである。
ば、第１図はその一例での全体概要構成を示したもので
ある。これによる場合、現用系処理装置7a,予備系処理
装置7b各々は構成が同一とされた上、バス接続装置4a,4
b、バス接続装置間交絡バス６を介し相互に接続可とし
て構成されたものとなっている。現用系処理装置7a,予
備系処理装置7b各々はCPU1a,1b、メモリ装置2a,2bおよ
び入出力制御装置3a,3bがCPUバス5a,5bに収容されたも
のとして構成された上、それらCPUバス5a,5b各々はバス
接続装置4a,4b、バス接続装置間交絡バス６を介し相互
に接続可とされているものである。
さて、現用系処理装置7a,予備系処理装置7b各々で
は、メモリ装置2a,2bに予め格納されている各種処理プ
ログラムがCPU1a,1bによって実行されることで、各種処
理が可能とされているが、第３図はそれらメモリ装置2
a,2b上のメモリマップを示したものである。これからも
判るように、メモリ装置2a,2bは同一アドレス空間（ア
ドレス0000〜FFFF（アドレス表示は16進表示））とされ
た上、そのアドレス空間のうち、アドレス領域A000〜AF
FFは両系間に亘るデータ更新可な領域、即ち、現用系か
らのデータが書込み可な領域22a,22bとして割当てられ
ており、アドレス領域A000〜AFFF以外の領域23a,23bは
また、各種プログラム格納／ワーク用エリアとして割当
てられたものとなっている。二重化処理装置が、例えば
電子交換機における制御処理装置であるとすれば、アド
レス領域A000〜AFFFには、呼制御処理を続行／再開する
上での引継ぎ情報（呼制御処理情報等）が、また、アド
レス領域A000〜AFFF以外には、各種呼制御処理プログラ
ムやワークデータが格納されているものである。
は、メモリ装置2a,2bに予め格納されている各種処理プ
ログラムがCPU1a,1bによって実行されることで、各種処
理が可能とされているが、第３図はそれらメモリ装置2
a,2b上のメモリマップを示したものである。これからも
判るように、メモリ装置2a,2bは同一アドレス空間（ア
ドレス0000〜FFFF（アドレス表示は16進表示））とされ
た上、そのアドレス空間のうち、アドレス領域A000〜AF
FFは両系間に亘るデータ更新可な領域、即ち、現用系か
らのデータが書込み可な領域22a,22bとして割当てられ
ており、アドレス領域A000〜AFFF以外の領域23a,23bは
また、各種プログラム格納／ワーク用エリアとして割当
てられたものとなっている。二重化処理装置が、例えば
電子交換機における制御処理装置であるとすれば、アド
レス領域A000〜AFFFには、呼制御処理を続行／再開する
上での引継ぎ情報（呼制御処理情報等）が、また、アド
レス領域A000〜AFFF以外には、各種呼制御処理プログラ
ムやワークデータが格納されているものである。
したがって、通常時にあっては、現用系処理装置7aで
の処理結果データはメモリ装置2aにおけるアドレス領域
A000〜AFFFに逐次書込みされると同時に、バス接続装置
4a,4b、バス接続装置間交絡バス６を介し予備系メモリ
装置2bにおけるアドレス領域A000〜AFFF上の同一アドレ
スにも書込みされることによって、メモリ装置2a,2bに
おけるアドレス領域A000〜AFFFでの内容は常時その同一
性が図られているものである。よって、このような状態
で、現用系処理装置7aでの障害発生に伴い予備系処理装
置7bが新たなる現用系として起動される場合には、予備
系処理装置7bでは、処理の連続性が維持された状態で、
直ちに処理が再開され得るものである。
の処理結果データはメモリ装置2aにおけるアドレス領域
A000〜AFFFに逐次書込みされると同時に、バス接続装置
4a,4b、バス接続装置間交絡バス６を介し予備系メモリ
装置2bにおけるアドレス領域A000〜AFFF上の同一アドレ
スにも書込みされることによって、メモリ装置2a,2bに
おけるアドレス領域A000〜AFFFでの内容は常時その同一
性が図られているものである。よって、このような状態
で、現用系処理装置7aでの障害発生に伴い予備系処理装
置7bが新たなる現用系として起動される場合には、予備
系処理装置7bでは、処理の連続性が維持された状態で、
直ちに処理が再開され得るものである。
さて、第２図にはバス接続装置4a,4bの一例での内部
構成が示されているが、これにより現用系処理装置7aか
ら予備系メモリ装置2bへのデータ書込みが、如何に行わ
れるかについて説明すれば以下のようである。
構成が示されているが、これにより現用系処理装置7aか
ら予備系メモリ装置2bへのデータ書込みが、如何に行わ
れるかについて説明すれば以下のようである。
即ち、CPU1aによってメモリ装置2aにデータ書込みが
行われるに際しては、CPUバス5a上には、そのための書
込データ、書込アドレスおよび書込制御信号が存在して
いるが、バス接続装置4aでは、CPUバス5a上での書込ア
ドレスが所定アドレス領域A000〜AFFF内のものであるか
否かがアドレスデコーダ11aにより判定されるものとな
っている。もしも、所定アドレス領域A000〜AFFF内のも
のであると判定された場合には、バス接続装置4aによる
自律制御下に、バス接続装置4bにはメモリアクセス要求
が送出されるが、バス接続装置4b内では、そのメモリア
クセス要求によってバス要求回路12bが起動された上、C
PUバス5b上にはバス解放要求が送出されているものであ
る。このバス解放要求により、CPU1bや入出力制御装置3
b等によるCPUバス5bの使用は直ちに一切禁止された後、
メモリアクセス要求に対する応答としてのバス使用許可
信号によりバス使用許可受付回路13b、バス使用許可受
付回路13aを介しバス制御信号方向切替ゲート15a、アド
レスバス方向切替ゲート14a各々が制御されることで、
書込アドレスおよびバス制御信号の転送方向が現用系か
ら予備系に向うべく制御されているものである。予備系
からのバス使用許可信号はまた、バスサイクル終了信号
方向切替ゲート18aに作用することで、メモリ装置2bへ
のデータ書込み終了に伴う予備系からのバスサイクル終
了信号は予備系から現用系に向うべく制御され、更に、
予備系からのバス使用許可信号とCPUバス5aからの読出
／書込制御信号からはデータバス方向決定回路16aでデ
ータバス方向が決定された上、データバス方向切替ゲー
ト17aが制御されることで、CPUバス5aからの書込データ
は現用系から予備系に向うべく制御されているものであ
る。一方、予備系では、バス使用許可受付回路13bによ
り方向切替ゲート14b,15b,17b,18b各々が、対応する現
用系における方向切替ゲート14a,15a,17a,18a各々と同
一方向となるべく、その方向が制御されているものであ
る。
行われるに際しては、CPUバス5a上には、そのための書
込データ、書込アドレスおよび書込制御信号が存在して
いるが、バス接続装置4aでは、CPUバス5a上での書込ア
ドレスが所定アドレス領域A000〜AFFF内のものであるか
否かがアドレスデコーダ11aにより判定されるものとな
っている。もしも、所定アドレス領域A000〜AFFF内のも
のであると判定された場合には、バス接続装置4aによる
自律制御下に、バス接続装置4bにはメモリアクセス要求
が送出されるが、バス接続装置4b内では、そのメモリア
クセス要求によってバス要求回路12bが起動された上、C
PUバス5b上にはバス解放要求が送出されているものであ
る。このバス解放要求により、CPU1bや入出力制御装置3
b等によるCPUバス5bの使用は直ちに一切禁止された後、
メモリアクセス要求に対する応答としてのバス使用許可
信号によりバス使用許可受付回路13b、バス使用許可受
付回路13aを介しバス制御信号方向切替ゲート15a、アド
レスバス方向切替ゲート14a各々が制御されることで、
書込アドレスおよびバス制御信号の転送方向が現用系か
ら予備系に向うべく制御されているものである。予備系
からのバス使用許可信号はまた、バスサイクル終了信号
方向切替ゲート18aに作用することで、メモリ装置2bへ
のデータ書込み終了に伴う予備系からのバスサイクル終
了信号は予備系から現用系に向うべく制御され、更に、
予備系からのバス使用許可信号とCPUバス5aからの読出
／書込制御信号からはデータバス方向決定回路16aでデ
ータバス方向が決定された上、データバス方向切替ゲー
ト17aが制御されることで、CPUバス5aからの書込データ
は現用系から予備系に向うべく制御されているものであ
る。一方、予備系では、バス使用許可受付回路13bによ
り方向切替ゲート14b,15b,17b,18b各々が、対応する現
用系における方向切替ゲート14a,15a,17a,18a各々と同
一方向となるべく、その方向が制御されているものであ
る。
以上のようにして、方向切替ゲート14a,15a,17a,18
a、14b,15b,17b、18b各々での方向が制御された状態で
は、CPUバス5a,5bは現用系から予備系メモリ装置2bへの
メモリアクセスが可能となるべく接続された上、現用系
による制御下に、メモリ装置2aと同時に、メモリ装置2b
上の同一アドレスには同一書込データが書込みされ得る
ものである。メモリ装置2bへのデータ書込み終了に伴い
予備系から現用系にバスサイクル終了信号があった場合
には、メモリ装置2bへのメモリアクセスが終了されてい
るものである。
a、14b,15b,17b、18b各々での方向が制御された状態で
は、CPUバス5a,5bは現用系から予備系メモリ装置2bへの
メモリアクセスが可能となるべく接続された上、現用系
による制御下に、メモリ装置2aと同時に、メモリ装置2b
上の同一アドレスには同一書込データが書込みされ得る
ものである。メモリ装置2bへのデータ書込み終了に伴い
予備系から現用系にバスサイクル終了信号があった場合
には、メモリ装置2bへのメモリアクセスが終了されてい
るものである。
以上、説明したように、本発明による場合には、現用
系から予備系へのデータ転送に徒に多くのハードウエア
量が要されなく、しかも現用系処理装置に徒にソフトウ
エア上の処理負担を掛けることなく、現用系メモリ装
置、予備系メモリ装置各々における同一アドレス領域に
は、同時に同一データが書込され得るものとなってい
る。
系から予備系へのデータ転送に徒に多くのハードウエア
量が要されなく、しかも現用系処理装置に徒にソフトウ
エア上の処理負担を掛けることなく、現用系メモリ装
置、予備系メモリ装置各々における同一アドレス領域に
は、同時に同一データが書込され得るものとなってい
る。
第１図は、本発明に係る一例での２重化処理装置の全体
概要構成を示す図、第２図は、その構成要素としてのバ
ス接続装置の一例での内部構成を示す図、第３図は、同
じくその構成要素としての両系メモリ装置上のメモリマ
ップを説明するための図である。 1a,1b…CPU、2a,2b…メモリ装置、3a,3b…入出力制御装
置、4a,4b…バス接続装置、5a,5b…CPUバス、６…バス
接続装置間交絡バス、7a…現用系処理装置、7b…予備系
処理装置
概要構成を示す図、第２図は、その構成要素としてのバ
ス接続装置の一例での内部構成を示す図、第３図は、同
じくその構成要素としての両系メモリ装置上のメモリマ
ップを説明するための図である。 1a,1b…CPU、2a,2b…メモリ装置、3a,3b…入出力制御装
置、4a,4b…バス接続装置、5a,5b…CPUバス、６…バス
接続装置間交絡バス、7a…現用系処理装置、7b…予備系
処理装置
Claims (1)
- 【請求項１】CPU、メモリ装置および入出力制御装置がC
PUバスに共通接続されたものとして構成された現用系処
理装置と、CPU、メモリ装置および入出力制御装置がCPU
バスに共通接続されたものとして構成された予備系処理
装置とが、現用系、予備系それぞれのCPUバスに収容さ
れたバス接続装置、該バス接続装置間交絡バスを介し相
互に接続可として構成された上、現用系処理装置に障害
が発生した際に、現用系処理装置、予備系処理装置はそ
れぞれ予備系、現用系に系切替えされてなる二重化処理
装置における二重化メモリの両系同時書込方法であっ
て、現用系CPUから自系メモリ装置にデータ書込が行わ
れる際に、自系バス接続装置により自系CPUバス上での
書込アドレスが所定アドレス領域内のものであると判定
される度に、自系バス接続装置による自律制御下に、自
系バス接続装置から予備系バス接続装置へのメモリアク
セス要求によって、予備系CPUバスの使用権が獲得さ
れ、かつバス接続装置間交絡バス上でのデータ／制御信
号の転送方向が制御された状態で、該バス接続装置間交
絡バスを介し書込データ、書込アドレスおよび書込制御
信号が現用系CPUバスから予備系CPUバス上に転送される
ことによって、現用系メモリ装置と同時に予備系メモリ
装置上の同一アドレスには、同一内容のデータ書込が行
われるようにした二重化メモリの両系同時書込方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010035A JPH0827761B2 (ja) | 1986-01-22 | 1986-01-22 | 二重化メモリの両系同時書込方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010035A JPH0827761B2 (ja) | 1986-01-22 | 1986-01-22 | 二重化メモリの両系同時書込方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62169244A JPS62169244A (ja) | 1987-07-25 |
| JPH0827761B2 true JPH0827761B2 (ja) | 1996-03-21 |
Family
ID=11739134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61010035A Expired - Fee Related JPH0827761B2 (ja) | 1986-01-22 | 1986-01-22 | 二重化メモリの両系同時書込方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827761B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006268596A (ja) * | 2005-03-25 | 2006-10-05 | Fujitsu Ltd | サービスシステムの冗長化方式 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795311B2 (ja) * | 1988-06-30 | 1995-10-11 | 日本電気株式会社 | 二重化処理装置 |
| JPH06250931A (ja) * | 1993-02-26 | 1994-09-09 | Mitsubishi Electric Corp | 情報処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53104138A (en) * | 1977-02-23 | 1978-09-11 | Toshiba Corp | Minicomputer composite system |
| JPS58201166A (ja) * | 1982-05-19 | 1983-11-22 | Okuma Mach Works Ltd | マルチプロセツサ方式 |
-
1986
- 1986-01-22 JP JP61010035A patent/JPH0827761B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006268596A (ja) * | 2005-03-25 | 2006-10-05 | Fujitsu Ltd | サービスシステムの冗長化方式 |
| JP4494263B2 (ja) * | 2005-03-25 | 2010-06-30 | 富士通株式会社 | サービスシステムの冗長化方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62169244A (ja) | 1987-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |