JPH09282243A - バス縮退に対処できるメモリ接続制御装置 - Google Patents
バス縮退に対処できるメモリ接続制御装置Info
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- JPH09282243A JPH09282243A JP8088303A JP8830396A JPH09282243A JP H09282243 A JPH09282243 A JP H09282243A JP 8088303 A JP8088303 A JP 8088303A JP 8830396 A JP8830396 A JP 8830396A JP H09282243 A JPH09282243 A JP H09282243A
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Abstract
(57)【要約】
【課題】 デュアルバス縮退時に、故障したほうのバス
につながっているメモリを使用可能にする。 【解決手段】 二つのバス１，２に一対一で対応した二
つのメモリ４，５の接続を制御する。どちらか一本のバ
スが故障した時には、二つのデータ制御ＬＳＩ７，９の
うち、故障したバスにつながっているデータ制御ＬＳＩ
ともう一本のバスにつながっているデータ制御ＬＳＩと
の間でＬＳＩ間データバス１２を通してデータのやりと
りを行なって、ライト・リードを実行する。データ制御
ＬＳＩ間でのデータのやりとりは二つのアドレス・コマ
ンド制御ＬＳＩ６，８及びこれらを結ぶＬＳＩ間アドレ
スコマンドバス１１を使用して制御する。
につながっているメモリを使用可能にする。 【解決手段】 二つのバス１，２に一対一で対応した二
つのメモリ４，５の接続を制御する。どちらか一本のバ
スが故障した時には、二つのデータ制御ＬＳＩ７，９の
うち、故障したバスにつながっているデータ制御ＬＳＩ
ともう一本のバスにつながっているデータ制御ＬＳＩと
の間でＬＳＩ間データバス１２を通してデータのやりと
りを行なって、ライト・リードを実行する。データ制御
ＬＳＩ間でのデータのやりとりは二つのアドレス・コマ
ンド制御ＬＳＩ６，８及びこれらを結ぶＬＳＩ間アドレ
スコマンドバス１１を使用して制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、デュアルバスに一
対一で対応した二つのメモリの接続を制御するメモリ接
続制御装置に関する。
対一で対応した二つのメモリの接続を制御するメモリ接
続制御装置に関する。
【０００２】
【従来の技術】従来、デュアルバスを使用してコンピュ
ータの記憶装置に対するアクセスを行うことがある。そ
の場合は、各バスにアドレス・コマンド制御ＬＳＩ、デ
ータ制御ＬＳＩ、及びメモリが独立してつながっている
ものが多い。
ータの記憶装置に対するアクセスを行うことがある。そ
の場合は、各バスにアドレス・コマンド制御ＬＳＩ、デ
ータ制御ＬＳＩ、及びメモリが独立してつながっている
ものが多い。
【０００３】デュアルバスの一方が故障した場合を想定
し、特開昭６２−８８３２号公報ではその対策として、
バス上にバスモード制御ビットを設け、データ制御ＬＳ
Ｉ、アドレス・コマンド制御ＬＳＩのＩ／Ｏバッファ制
御信号との排他的論理和信号でバスの入出力を制御しよ
うとしている。
し、特開昭６２−８８３２号公報ではその対策として、
バス上にバスモード制御ビットを設け、データ制御ＬＳ
Ｉ、アドレス・コマンド制御ＬＳＩのＩ／Ｏバッファ制
御信号との排他的論理和信号でバスの入出力を制御しよ
うとしている。
【０００４】
【発明が解決しようとする課題】しかしながら、各バス
に独立してメモリを接続した場合には、デュアルバスの
うちの一方のバスが故障すると、故障した方のバスに対
応したメモリが使用出来ないという欠点がある。
に独立してメモリを接続した場合には、デュアルバスの
うちの一方のバスが故障すると、故障した方のバスに対
応したメモリが使用出来ないという欠点がある。
【０００５】それ故に本発明の課題は、デュアルバスの
うちの一本のバスが故障してもそのバスに対応したメモ
リを正常なもう一本のバスを通して制御することによ
り、故障したバスに対応したメモリも使用できるように
するメモリ接続制御装置を提供することにある。
うちの一本のバスが故障してもそのバスに対応したメモ
リを正常なもう一本のバスを通して制御することによ
り、故障したバスに対応したメモリも使用できるように
するメモリ接続制御装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、デュア
ルバスを使用するコンピュータの主記憶装置のためのメ
モリ接続制御装置において、それぞれのバスに独立して
つながっているメモリと、前記メモリにそれぞれつなが
っており、メモリに対してアドレス・コマンド制御を行
うアドレス・コマンド制御ＬＳＩと、前記メモリにそれ
ぞれつながっており、メモリに対して上記アドレス・コ
マンド制御ＬＳＩからの命令によりデータ制御を行うデ
ータ制御ＬＳＩと、前記デュアルバスのどちらかが故障
した場合に、前記メモリにつながっている前記アドレス
・コマンド制御ＬＳＩ間でアドレス・コマンドの受渡し
を行う為に、つながっているＬＳＩ間アドレス・コマン
ドバスと、前記デュアルバスのどちらかが故障した場合
に、前記メモリにつながっている前記データ制御ＬＳＩ
間でデータの受渡しを行う為に、つながっているＬＳＩ
間データバスとを有することを特徴としたメモリ接続制
御装置が得られる。
ルバスを使用するコンピュータの主記憶装置のためのメ
モリ接続制御装置において、それぞれのバスに独立して
つながっているメモリと、前記メモリにそれぞれつなが
っており、メモリに対してアドレス・コマンド制御を行
うアドレス・コマンド制御ＬＳＩと、前記メモリにそれ
ぞれつながっており、メモリに対して上記アドレス・コ
マンド制御ＬＳＩからの命令によりデータ制御を行うデ
ータ制御ＬＳＩと、前記デュアルバスのどちらかが故障
した場合に、前記メモリにつながっている前記アドレス
・コマンド制御ＬＳＩ間でアドレス・コマンドの受渡し
を行う為に、つながっているＬＳＩ間アドレス・コマン
ドバスと、前記デュアルバスのどちらかが故障した場合
に、前記メモリにつながっている前記データ制御ＬＳＩ
間でデータの受渡しを行う為に、つながっているＬＳＩ
間データバスとを有することを特徴としたメモリ接続制
御装置が得られる。
【０００７】また本発明によれば、第１及び第２のバス
に一対一で対応した第１及び第２のメモリの接続を制御
するメモリ接続制御装置において、前記第１のバスと前
記第１のメモリとの間に接続され、前記第１のメモリに
対するアドレス・コマンドの制御を行う第１のアドレス
・コマンド制御ＬＳＩと、前記第１のバスと前記第１の
メモリとの間に接続されかつ前記第１のアドレス・コマ
ンド制御ＬＳＩに接続され、前記第１のアドレス・コマ
ンド制御ＬＳＩからの命令により前記第１のメモリに対
するデータの制御を行う第１のデータ制御ＬＳＩと、前
記第２のバスと前記第２のメモリとの間に接続され、前
記第２のメモリに対するアドレス・コマンドの制御を行
う第２のアドレス・コマンド制御ＬＳＩと、前記第２の
バスと前記第２のメモリとの間に接続されかつ前記第２
のアドレス・コマンド制御ＬＳＩに接続され、前記第２
のアドレス・コマンド制御ＬＳＩからの命令により前記
第２のメモリに対するデータの制御を行う第２のデータ
制御ＬＳＩと、前記第１及び前記第２のアドレス・コマ
ンド制御ＬＳＩ間を接続したＬＳＩ間アドレスコマンド
バスと、前記第１及び前記第２のデータ制御ＬＳＩ間を
接続したＬＳＩ間データバスとを含み、前記第１及び前
記第２のバスのうちのいずれか一方が故障した時には、
前記ＬＳＩ間アドレスコマンドバスを通して前記第１及
び前記第２のアドレス・コマンド制御ＬＳＩ間でアドレ
ス・コマンドの受け渡しを行うとともに、前記ＬＳＩ間
データバスを通して前記第１及び前記第２のデータ制御
ＬＳＩ間でデータの受け渡しを行うようにしたことを特
徴とするメモリ接続制御装置が得られる。
に一対一で対応した第１及び第２のメモリの接続を制御
するメモリ接続制御装置において、前記第１のバスと前
記第１のメモリとの間に接続され、前記第１のメモリに
対するアドレス・コマンドの制御を行う第１のアドレス
・コマンド制御ＬＳＩと、前記第１のバスと前記第１の
メモリとの間に接続されかつ前記第１のアドレス・コマ
ンド制御ＬＳＩに接続され、前記第１のアドレス・コマ
ンド制御ＬＳＩからの命令により前記第１のメモリに対
するデータの制御を行う第１のデータ制御ＬＳＩと、前
記第２のバスと前記第２のメモリとの間に接続され、前
記第２のメモリに対するアドレス・コマンドの制御を行
う第２のアドレス・コマンド制御ＬＳＩと、前記第２の
バスと前記第２のメモリとの間に接続されかつ前記第２
のアドレス・コマンド制御ＬＳＩに接続され、前記第２
のアドレス・コマンド制御ＬＳＩからの命令により前記
第２のメモリに対するデータの制御を行う第２のデータ
制御ＬＳＩと、前記第１及び前記第２のアドレス・コマ
ンド制御ＬＳＩ間を接続したＬＳＩ間アドレスコマンド
バスと、前記第１及び前記第２のデータ制御ＬＳＩ間を
接続したＬＳＩ間データバスとを含み、前記第１及び前
記第２のバスのうちのいずれか一方が故障した時には、
前記ＬＳＩ間アドレスコマンドバスを通して前記第１及
び前記第２のアドレス・コマンド制御ＬＳＩ間でアドレ
ス・コマンドの受け渡しを行うとともに、前記ＬＳＩ間
データバスを通して前記第１及び前記第２のデータ制御
ＬＳＩ間でデータの受け渡しを行うようにしたことを特
徴とするメモリ接続制御装置が得られる。
【０００８】また本発明によれば、第１及び第２のバス
に一対一で対応した第１及び第２のメモリの接続を制御
するメモリ接続制御装置において、前記第１のバスと前
記第１のメモリとの間に接続され、前記第１のメモリに
対するアドレス・コマンドの制御を行う第１のアドレス
・コマンド制御手段と、前記第１のバスと前記第１のメ
モリとの間に接続されかつ前記第１のアドレス・コマン
ド制御手段に接続され、前記第１のアドレス・コマンド
制御手段からの命令により前記第１のメモリに対するデ
ータの制御を行う第１のデータ制御手段と、前記第２の
バスと前記第２のメモリとの間に接続され、前記第２の
メモリに対するアドレス・コマンドの制御を行う第２の
アドレス・コマンド制御手段と、前記第２のバスと前記
第２のメモリとの間に接続されかつ前記第２のアドレス
・コマンド制御手段に接続され、前記第２のアドレス・
コマンド制御手段からの命令により前記第２のメモリに
対するデータの制御を行う第２のデータ制御手段と、前
記第１及び前記第２のアドレス・コマンド制御手段に接
続され、前記第１及び前記第２のバスのうちのいずれか
一方が故障した時に前記第１及び前記第２のアドレス・
コマンド制御手段間でアドレス・コマンドの受け渡しを
行うアドレス・コマンド受け渡し手段と、前記第１及び
前記第２のデータ制御ＬＳＩに接続され、前記第１及び
前記第２のバスのうちのいずれか一方が故障した時に前
記第１及び前記第２のデータ制御手段間でデータの受け
渡しを行うデータ受け渡し手段とを含むことを特徴とす
るメモリ接続制御装置が得られる。
に一対一で対応した第１及び第２のメモリの接続を制御
するメモリ接続制御装置において、前記第１のバスと前
記第１のメモリとの間に接続され、前記第１のメモリに
対するアドレス・コマンドの制御を行う第１のアドレス
・コマンド制御手段と、前記第１のバスと前記第１のメ
モリとの間に接続されかつ前記第１のアドレス・コマン
ド制御手段に接続され、前記第１のアドレス・コマンド
制御手段からの命令により前記第１のメモリに対するデ
ータの制御を行う第１のデータ制御手段と、前記第２の
バスと前記第２のメモリとの間に接続され、前記第２の
メモリに対するアドレス・コマンドの制御を行う第２の
アドレス・コマンド制御手段と、前記第２のバスと前記
第２のメモリとの間に接続されかつ前記第２のアドレス
・コマンド制御手段に接続され、前記第２のアドレス・
コマンド制御手段からの命令により前記第２のメモリに
対するデータの制御を行う第２のデータ制御手段と、前
記第１及び前記第２のアドレス・コマンド制御手段に接
続され、前記第１及び前記第２のバスのうちのいずれか
一方が故障した時に前記第１及び前記第２のアドレス・
コマンド制御手段間でアドレス・コマンドの受け渡しを
行うアドレス・コマンド受け渡し手段と、前記第１及び
前記第２のデータ制御ＬＳＩに接続され、前記第１及び
前記第２のバスのうちのいずれか一方が故障した時に前
記第１及び前記第２のデータ制御手段間でデータの受け
渡しを行うデータ受け渡し手段とを含むことを特徴とす
るメモリ接続制御装置が得られる。
【０００９】
【発明の実施の形態】図１を参照して、本発明の実施の
一形態によるメモリ接続制御装置につき説明する。図１
において、デュアルバス、即ち、第１及び第２のバス
１，２には主記憶装置３が接続されている。主記憶装置
３は第１及び第２のバス１，２に一対一で対応した第１
及び第２のメモリ４，５を含んでいる。
一形態によるメモリ接続制御装置につき説明する。図１
において、デュアルバス、即ち、第１及び第２のバス
１，２には主記憶装置３が接続されている。主記憶装置
３は第１及び第２のバス１，２に一対一で対応した第１
及び第２のメモリ４，５を含んでいる。
【００１０】主記憶装置３は、さらに、第１のアドレス
・コマンド制御ＬＳＩ６、第１のデータ制御ＬＳＩ７、
第２のアドレス・コマンド制御ＬＳＩ８、及び第２のデ
ータ制御ＬＳＩ９を含んでいる。第１のアドレス・コマ
ンド制御ＬＳＩ６は、第１のバス１と第１のメモリ４と
の間に接続され、第１のメモリ４に対するアドレス・コ
マンドの制御を行うためのものである。第１のデータ制
御ＬＳＩ７は第１のアドレス・コマンド制御ＬＳＩ６か
らの命令により第１のメモリ４に対するデータの制御を
行うためのものである。第２のアドレス・コマンド制御
ＬＳＩ８は、第２のバス２と第２のメモリ５との間に接
続され、第２のメモリ５に対するアドレス・コマンドの
制御を行うためのものである。第２のデータ制御ＬＳＩ
９は第２のアドレス・コマンド制御ＬＳＩ８からの命令
により第２のメモリ５に対するデータの制御を行うため
のものである。
・コマンド制御ＬＳＩ６、第１のデータ制御ＬＳＩ７、
第２のアドレス・コマンド制御ＬＳＩ８、及び第２のデ
ータ制御ＬＳＩ９を含んでいる。第１のアドレス・コマ
ンド制御ＬＳＩ６は、第１のバス１と第１のメモリ４と
の間に接続され、第１のメモリ４に対するアドレス・コ
マンドの制御を行うためのものである。第１のデータ制
御ＬＳＩ７は第１のアドレス・コマンド制御ＬＳＩ６か
らの命令により第１のメモリ４に対するデータの制御を
行うためのものである。第２のアドレス・コマンド制御
ＬＳＩ８は、第２のバス２と第２のメモリ５との間に接
続され、第２のメモリ５に対するアドレス・コマンドの
制御を行うためのものである。第２のデータ制御ＬＳＩ
９は第２のアドレス・コマンド制御ＬＳＩ８からの命令
により第２のメモリ５に対するデータの制御を行うため
のものである。
【００１１】さらに、第１及び第２のアドレス・コマン
ド制御ＬＳＩ６，８はＬＳＩ間アドレスコマンドバス１
１により互いに接続されている。また第１及び第２のデ
ータ制御ＬＳＩ７，９はＬＳＩ間データバス１２により
互いに接続されている。
ド制御ＬＳＩ６，８はＬＳＩ間アドレスコマンドバス１
１により互いに接続されている。また第１及び第２のデ
ータ制御ＬＳＩ７，９はＬＳＩ間データバス１２により
互いに接続されている。
【００１２】まず第１及び第２のバス１，２がいずれも
正常な状態にあるときの動作を説明する。第１のメモリ
４にデータを書き込む時には、第１のバス１を通してラ
イト命令及びアドレスとライトデータを送る。ライト命
令及びアドレスとライトデータは、第１のアドレス・コ
マンド制御ＬＳＩ６と第１のデータ制御ＬＳＩ７に受け
取られる。そして第１のアドレス・コマンド制御ＬＳＩ
６と第１のデータ制御ＬＳＩ７はそれぞれアドレスとラ
イトデータを第１のメモリ４に送出する。これに応じ、
第１のメモリ４はライトデータの書き込み動作を行な
う。
正常な状態にあるときの動作を説明する。第１のメモリ
４にデータを書き込む時には、第１のバス１を通してラ
イト命令及びアドレスとライトデータを送る。ライト命
令及びアドレスとライトデータは、第１のアドレス・コ
マンド制御ＬＳＩ６と第１のデータ制御ＬＳＩ７に受け
取られる。そして第１のアドレス・コマンド制御ＬＳＩ
６と第１のデータ制御ＬＳＩ７はそれぞれアドレスとラ
イトデータを第１のメモリ４に送出する。これに応じ、
第１のメモリ４はライトデータの書き込み動作を行な
う。
【００１３】第１のメモリ４からデータを読み取る時に
は、第１のバス１を通してリード命令とアドレスを送
る。リード命令及びアドレスは、第１のアドレス・コマ
ンド制御ＬＳＩ６に受け取られる。そして第１のアドレ
ス・コマンド制御ＬＳＩ６はアドレスを第１のメモリ４
に送出する。これに応じ、第１のメモリ４は読み取り動
作を行なってリードデータを第１のデータ制御ＬＳＩ７
に送出する。第１のデータ制御ＬＳＩ７はリードデータ
を第１のバス１に出力する。
は、第１のバス１を通してリード命令とアドレスを送
る。リード命令及びアドレスは、第１のアドレス・コマ
ンド制御ＬＳＩ６に受け取られる。そして第１のアドレ
ス・コマンド制御ＬＳＩ６はアドレスを第１のメモリ４
に送出する。これに応じ、第１のメモリ４は読み取り動
作を行なってリードデータを第１のデータ制御ＬＳＩ７
に送出する。第１のデータ制御ＬＳＩ７はリードデータ
を第１のバス１に出力する。
【００１４】第２のメモリ５に対しデータの書き込みや
読み取りをするときも、第２のバス２、第２の第２のア
ドレス・コマンド制御ＬＳＩ８、及び第２のデータ制御
ＬＳＩ９を使用して、前述の第１のメモリ５の場合と同
様な動作が行われる。
読み取りをするときも、第２のバス２、第２の第２のア
ドレス・コマンド制御ＬＳＩ８、及び第２のデータ制御
ＬＳＩ９を使用して、前述の第１のメモリ５の場合と同
様な動作が行われる。
【００１５】次に、第２のバス２が故障している場合を
例にとって説明する。なお、この場合、第１のメモリ４
に対しデータの書き込みや読み取りをする動作は、前述
と同じであるので、第２のメモリ５に対する場合につい
てのみ説明する。
例にとって説明する。なお、この場合、第１のメモリ４
に対しデータの書き込みや読み取りをする動作は、前述
と同じであるので、第２のメモリ５に対する場合につい
てのみ説明する。
【００１６】第２のメモリ５にデータを書き込む時に
も、第１のバス１を通して第２のメモリ５に対するライ
ト命令及びアドレスとライトデータを送る。ライト命令
及びアドレスとライトデータはそれぞれ、第１のアドレ
ス・コマンド制御ＬＳＩ６と第１のデータ制御ＬＳＩ７
に受け取られる。
も、第１のバス１を通して第２のメモリ５に対するライ
ト命令及びアドレスとライトデータを送る。ライト命令
及びアドレスとライトデータはそれぞれ、第１のアドレ
ス・コマンド制御ＬＳＩ６と第１のデータ制御ＬＳＩ７
に受け取られる。
【００１７】第２のメモリ５に対するライト命令及びア
ドレスを受けると、第１のアドレス・コマンド制御ＬＳ
Ｉ６は、ＬＳＩ間アドレスコマンドバス１１を通じて第
２のアドレス・コマンド制御ＬＳＩ８にライト命令及び
アドレスを送る。それと同時に、第１のアドレス・コマ
ンド制御ＬＳＩ６は第１のデータ制御ＬＳＩ７に対し、
ＬＳＩ間データバス１２にライトデータを出力する命令
を送る。
ドレスを受けると、第１のアドレス・コマンド制御ＬＳ
Ｉ６は、ＬＳＩ間アドレスコマンドバス１１を通じて第
２のアドレス・コマンド制御ＬＳＩ８にライト命令及び
アドレスを送る。それと同時に、第１のアドレス・コマ
ンド制御ＬＳＩ６は第１のデータ制御ＬＳＩ７に対し、
ＬＳＩ間データバス１２にライトデータを出力する命令
を送る。
【００１８】ライト命令及びアドレスに応じ、第２のア
ドレス・コマンド制御ＬＳＩ８は第２のデータ制御ＬＳ
Ｉ９に、第１のデータ制御ＬＳＩ６から送られるライト
データを受け取る命令を出す。ライトデータを出力する
命令に応じ、第１のデータ制御ＬＳＩ７はＬＳＩ間デー
タバス１２を通じて第２のデータ制御ＬＳＩ９にライト
データを送る。
ドレス・コマンド制御ＬＳＩ８は第２のデータ制御ＬＳ
Ｉ９に、第１のデータ制御ＬＳＩ６から送られるライト
データを受け取る命令を出す。ライトデータを出力する
命令に応じ、第１のデータ制御ＬＳＩ７はＬＳＩ間デー
タバス１２を通じて第２のデータ制御ＬＳＩ９にライト
データを送る。
【００１９】この結果、第２のアドレス・コマンド制御
ＬＳＩ８と第２のデータ制御ＬＳＩ９はそれぞれアドレ
ス・ライトデータを第２のメモリ５に送出する。これに
応じて、第２のメモリ５はライト動作を行なう。
ＬＳＩ８と第２のデータ制御ＬＳＩ９はそれぞれアドレ
ス・ライトデータを第２のメモリ５に送出する。これに
応じて、第２のメモリ５はライト動作を行なう。
【００２０】第２のメモリ５からデータを読み取る時に
も、第１のバス１を通して第２のメモリ５に対するリー
ド命令・アドレスを送る。リード命令・アドレスは第１
のアドレス・コマンド制御ＬＳＩ６に受け取られる。
も、第１のバス１を通して第２のメモリ５に対するリー
ド命令・アドレスを送る。リード命令・アドレスは第１
のアドレス・コマンド制御ＬＳＩ６に受け取られる。
【００２１】第２のメモリ５に対するリード命令・アド
レスを受けると、第１のアドレス・コマンド制御ＬＳＩ
６はＬＳＩ間アドレスコマンドバス１１を通じて第２の
アドレス・コマンド制御ＬＳＩ８にリード命令・アドレ
スを送る。第２のアドレス・コマンド制御ＬＳＩ８はア
ドレスを第２のメモリ５に送出する。これに応じ、第２
のメモリ５はリード動作を行なう。第２のメモリ５から
読み取られたリードデータは第２のデータ制御ＬＳＩ９
に送られる。
レスを受けると、第１のアドレス・コマンド制御ＬＳＩ
６はＬＳＩ間アドレスコマンドバス１１を通じて第２の
アドレス・コマンド制御ＬＳＩ８にリード命令・アドレ
スを送る。第２のアドレス・コマンド制御ＬＳＩ８はア
ドレスを第２のメモリ５に送出する。これに応じ、第２
のメモリ５はリード動作を行なう。第２のメモリ５から
読み取られたリードデータは第２のデータ制御ＬＳＩ９
に送られる。
【００２２】次に、第２のアドレスコマンド制御ＬＳＩ
８が第２のデータ制御ＬＳＩ９に対し、ＬＳＩ間データ
バス１２にリードデータを出力する命令を出す。それと
同時に、第２のアドレス・コマンド制御ＬＳＩ８はＬＳ
Ｉ間アドレスコマンドバス１１を通じて第１のアドレス
・コマンド制御ＬＳＩ６に所定のコマンドを送る。この
所定のコマンドに応じ、第１のアドレス・コマンド制御
ＬＳＩ６は第１のデータ制御ＬＳＩ７に対し、第２のデ
ータ制御ＬＳＩ９から送られてくるリードデータを受け
取る命令を出す。
８が第２のデータ制御ＬＳＩ９に対し、ＬＳＩ間データ
バス１２にリードデータを出力する命令を出す。それと
同時に、第２のアドレス・コマンド制御ＬＳＩ８はＬＳ
Ｉ間アドレスコマンドバス１１を通じて第１のアドレス
・コマンド制御ＬＳＩ６に所定のコマンドを送る。この
所定のコマンドに応じ、第１のアドレス・コマンド制御
ＬＳＩ６は第１のデータ制御ＬＳＩ７に対し、第２のデ
ータ制御ＬＳＩ９から送られてくるリードデータを受け
取る命令を出す。
【００２３】第２のデータ制御ＬＳＩ９はＬＳＩ間デー
タバス１２を通じて第１のデータ制御ＬＳＩ７にリード
データを送る。第１のデータ制御ＬＳＩ７は、リードデ
ータを受け取り、さらにこれを第１のバス１に出力す
る。
タバス１２を通じて第１のデータ制御ＬＳＩ７にリード
データを送る。第１のデータ制御ＬＳＩ７は、リードデ
ータを受け取り、さらにこれを第１のバス１に出力す
る。
【００２４】第１及び第２のアドレスコマンド制御ＬＳ
Ｉ６，８間でアドレス・コマンドを受け渡しするとき、
第１及び第２のアドレスコマンド制御ＬＳＩ６，８とＬ
ＳＩ間アドレスコマンドバス１１は合わせてアドレス・
コマンド受け渡し手段として働く。また第１及び第２の
データ制御ＬＳＩ７，９間でライトデータ又はリードデ
ータを受け渡しするとき、第１及び第２のデータ制御Ｌ
ＳＩ７，９とＬＳＩ間データバス１２は合わせてデータ
受け渡し手段として働く。
Ｉ６，８間でアドレス・コマンドを受け渡しするとき、
第１及び第２のアドレスコマンド制御ＬＳＩ６，８とＬ
ＳＩ間アドレスコマンドバス１１は合わせてアドレス・
コマンド受け渡し手段として働く。また第１及び第２の
データ制御ＬＳＩ７，９間でライトデータ又はリードデ
ータを受け渡しするとき、第１及び第２のデータ制御Ｌ
ＳＩ７，９とＬＳＩ間データバス１２は合わせてデータ
受け渡し手段として働く。
【００２５】なお、第１のバス１が故障した場合にも、
前述と同様に第１のメモリ４に対してライト・リードの
各動作を行なうことができる。
前述と同様に第１のメモリ４に対してライト・リードの
各動作を行なうことができる。
【００２６】
【発明の効果】以上に説明したように本発明によれば、
デュアルバスのどちらか一本のバスが故障した時でも、
メモリ容量を減らすこと無くメモリ動作を行なうことが
出来る。
デュアルバスのどちらか一本のバスが故障した時でも、
メモリ容量を減らすこと無くメモリ動作を行なうことが
出来る。
【図１】本発明の実施の一形態によるメモリ接続制御装
置を第１及び第２のバスとの関係で示したブロック図で
ある。
置を第１及び第２のバスとの関係で示したブロック図で
ある。
１ 第１のバス ２ 第２のバス ３ 主記憶装置 ４ 第１のメモリ ５ 第２のメモリ ６ 第１のアドレス・コマンド制御ＬＳＩ ７ 第１のデータ制御ＬＳＩ ８ 第２のアドレス・コマンド制御ＬＳＩ ９ 第２のデータ制御ＬＳＩ １１ ＬＳＩ間アドレスコマンドバス １２ ＬＳＩ間データバス
Claims (3)
- 【請求項１】 デュアルバスを使用するコンピュータの
主記憶装置のためのメモリ接続制御装置において、それ
ぞれのバスに独立してつながっているメモリと、前記メ
モリにそれぞれつながっており、メモリに対してアドレ
ス・コマンド制御を行うアドレス・コマンド制御ＬＳＩ
と、前記メモリにそれぞれつながっており、メモリに対
して上記アドレス・コマンド制御ＬＳＩからの命令によ
りデータ制御を行うデータ制御ＬＳＩと、前記デュアル
バスのどちらかが故障した場合に、前記メモリにつなが
っている前記アドレス・コマンド制御ＬＳＩ間でアドレ
ス・コマンドの受渡しを行う為に、つながっているＬＳ
Ｉ間アドレス・コマンドバスと、前記デュアルバスのど
ちらかが故障した場合に、前記メモリにつながっている
前記データ制御ＬＳＩ間でデータの受渡しを行う為に、
つながっているＬＳＩ間データバスとを有することを特
徴としたメモリ接続制御装置。 - 【請求項２】 第１及び第２のバスに一対一で対応した
第１及び第２のメモリの接続を制御するメモリ接続制御
装置において、前記第１のバスと前記第１のメモリとの
間に接続され、前記第１のメモリに対するアドレス・コ
マンドの制御を行う第１のアドレス・コマンド制御ＬＳ
Ｉと、前記第１のバスと前記第１のメモリとの間に接続
されかつ前記第１のアドレス・コマンド制御ＬＳＩに接
続され、前記第１のアドレス・コマンド制御ＬＳＩから
の命令により前記第１のメモリに対するデータの制御を
行う第１のデータ制御ＬＳＩと、前記第２のバスと前記
第２のメモリとの間に接続され、前記第２のメモリに対
するアドレス・コマンドの制御を行う第２のアドレス・
コマンド制御ＬＳＩと、前記第２のバスと前記第２のメ
モリとの間に接続されかつ前記第２のアドレス・コマン
ド制御ＬＳＩに接続され、前記第２のアドレス・コマン
ド制御ＬＳＩからの命令により前記第２のメモリに対す
るデータの制御を行う第２のデータ制御ＬＳＩと、前記
第１及び前記第２のアドレス・コマンド制御ＬＳＩ間を
接続したＬＳＩ間アドレスコマンドバスと、前記第１及
び前記第２のデータ制御ＬＳＩ間を接続したＬＳＩ間デ
ータバスとを含み、前記第１及び前記第２のバスのうち
のいずれか一方が故障した時には、前記ＬＳＩ間アドレ
スコマンドバスを通して前記第１及び前記第２のアドレ
ス・コマンド制御ＬＳＩ間でアドレス・コマンドの受け
渡しを行うとともに、前記ＬＳＩ間データバスを通して
前記第１及び前記第２のデータ制御ＬＳＩ間でデータの
受け渡しを行うようにしたことを特徴とするメモリ接続
制御装置。 - 【請求項３】 第１及び第２のバスに一対一で対応した
第１及び第２のメモリの接続を制御するメモリ接続制御
装置において、前記第１のバスと前記第１のメモリとの
間に接続され、前記第１のメモリに対するアドレス・コ
マンドの制御を行う第１のアドレス・コマンド制御手段
と、前記第１のバスと前記第１のメモリとの間に接続さ
れかつ前記第１のアドレス・コマンド制御手段に接続さ
れ、前記第１のアドレス・コマンド制御手段からの命令
により前記第１のメモリに対するデータの制御を行う第
１のデータ制御手段と、前記第２のバスと前記第２のメ
モリとの間に接続され、前記第２のメモリに対するアド
レス・コマンドの制御を行う第２のアドレス・コマンド
制御手段と、前記第２のバスと前記第２のメモリとの間
に接続されかつ前記第２のアドレス・コマンド制御手段
に接続され、前記第２のアドレス・コマンド制御手段か
らの命令により前記第２のメモリに対するデータの制御
を行う第２のデータ制御手段と、前記第１及び前記第２
のアドレス・コマンド制御手段に接続され、前記第１及
び前記第２のバスのうちのいずれか一方が故障した時に
前記第１及び前記第２のアドレス・コマンド制御手段間
でアドレス・コマンドの受け渡しを行うアドレス・コマ
ンド受け渡し手段と、前記第１及び前記第２のデータ制
御ＬＳＩに接続され、前記第１及び前記第２のバスのう
ちのいずれか一方が故障した時に前記第１及び前記第２
のデータ制御手段間でデータの受け渡しを行うデータ受
け渡し手段とを含むことを特徴とするメモリ接続制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8088303A JP2904266B2 (ja) | 1996-04-10 | 1996-04-10 | バス縮退に対処できるメモリ接続制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8088303A JP2904266B2 (ja) | 1996-04-10 | 1996-04-10 | バス縮退に対処できるメモリ接続制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09282243A true JPH09282243A (ja) | 1997-10-31 |
| JP2904266B2 JP2904266B2 (ja) | 1999-06-14 |
Family
ID=13939170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8088303A Expired - Fee Related JP2904266B2 (ja) | 1996-04-10 | 1996-04-10 | バス縮退に対処できるメモリ接続制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904266B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006285602A (ja) * | 2005-03-31 | 2006-10-19 | Nec Corp | メモリシステム、情報処理機器、データ転送方法、プログラム、記録媒体 |
-
1996
- 1996-04-10 JP JP8088303A patent/JP2904266B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006285602A (ja) * | 2005-03-31 | 2006-10-19 | Nec Corp | メモリシステム、情報処理機器、データ転送方法、プログラム、記録媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2904266B2 (ja) | 1999-06-14 |
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