JPS61173365A - デ−タ処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置が二重に構築されたデータ処理
方式に関する。

〔従来の技術〕

二重化されたデータ処理装置を有する従来例データ処理
方式では、異なる系にそれぞれ属する装置間のアクセス
が両系装置間のアクセス組合わせに対応するそれぞれに
固有の専用バスを介して行われていた。

〔発明が解決しようとする問題点〕

このような従来例装置では、両系に含まれる装置台数が
増加すればする程装置固有の専用バスの数が増大する欠
点がある。

また、近年の高集積カスタムＬＳＩや高集積マスタスラ
イスＬＳＩの利用が広まるに伴い、装置間インタフェー
ス信号線数の減少化と装置間インタフェース仕様の簡略
化および規格化、さらに装置本体の高集積化による汎用
性への要求あるいは処理装置の拡張性への要求がますま
す厳しくなってきているので、両系装置間インタフェー
ス信号線数の増大と、装置間インタフェース仕様の複雑
化、さらに装置本体の専用化に伴い装置の拡張性が欠如
する欠点がある。

この欠点を解決するためにバスの共通化とデータ処理装
置間インタフェース仕様の統一化を図ると、バスの共通
化、インタフェース仕様の簡略化の程度に応じてデータ
処理装置全体としての処理能力が低下する欠点が生ずる
。

本発明は、このような欠点を解決するもので、データ処
理装置の処理能力低下を招くことなく、ハード量の減少
、インタフェース仕様の簡略が二重化により図れるデー
タ処理方式を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、中央制御装置と、データチャネル装置と、記
憶装置と、上記各装置を接続する一つのバスとを含む系
が２組備えられ、この２組の系のバス相互間の通信を実
行する第一の通信手段を備えたデータ処理方式で、前述
の問題点を解決するための手段として、上記バスの一方
に接続された記憶装置と上記バスの他方との間に高速の
直接通信路を形成する第二の通信手段と、上記バスの他
方に接続された記憶装置と上記バスの一方との間に高速
の直接通信路を形成する第三の通信手段とを備えたこと
を特徴とする。

サラに、これに付は加えて、上記一つのバスの一方のバ
スに接続された中央制御装置と上記一つのバスの他方の
バスに接続されたデータチャネル装置とを選択する選択
手段と、この′選択手段で選択された中央制御装置とこ
の選択手段で選択されたデータチャネル装置との間の通
信を上記第一の通信手段を介して有効にする第一の制御
手段と、上記選択された中央制御装置が接続されたバス
に接続された記憶装置と上記選択されたデータチャネル
装置との間の通信を上記第二の通信手段および上記第三
の通信手段のうちこの記憶装置とこのデータチャネルが
接続されたバスとの通信を実行する通信手段を介して有
効にする第二の制御手段とを備えたことを特徴とする。

〔作　用〕

一方のバスに接続された中央制御装置と他方のバスに接
続されたデータチャネルが選択手段で選択されると、こ
の装置間は比較的低速動作が許容される第一の通信手段
を介して通信が実行される。

また、他方のバスに接続されたデータチャネルと中央制
御装置が接続されているバスと同じバスである一方のバ
スに接続されている記憶装置との間では高速動作が許容
される第二または第三通信手段を介して実行される。

〔実施例〕

以下、図面を参照して本発明実施例方式を説明する。

第１図は本発明実施例方式の構成を示すプロッり構成図
である。第２図は第１図の各装置間の通信制御に用いら
れるアドレスバスフォーマットおよびデータバスフォー
マットを示すフォーマット構成図である。図の（ａ）で
示されるアドレスバスフォーマット１には、主記憶装置
のデータリードライト以外に用いられるアドレスバス上
の制御情報配列が表され、受信装置の系番号および装置
番号を示すＲＥＮ部と、送信装置の系番号および装置番
号を示すＳＥＮ部と、さらに受信装置の動作内容を規定
するｆ部とで構成される。図の（ｂ）で示されるアドレ
スバスフォーマット２には、主記憶装置のデータリード
ライトに用いられるアドレス情報が表され、図の（Ｃ）
で示されるデータバスフォーマットには各装置間で送受
されデータ情報が表される。

第３図は１系個別バスに接続されるｌ系データチャネル
内の０系中央制御装置および１系中央制御装置との接続
規定手段を示す回路接続図である。

第４図は両系のデータチャネルと両系の主記憶装置との
間の通信制御手段の構成を示す回路接続図である。

まず、この実施例方式の構成を第１図、第３図および第
４図に基づいて説明する。第１図に示すように、０系個
別バス１５にはＯ系中央接続装置１１１０系データチャ
ネル１２、θ系主記憶装置１３．１系主記憶装置２３お
よび０系バス結合回路１４のそれぞれが接続され、ｌ系
個別バス２５には１系中央制御装置２１．１系データチ
ヤネル２２．１系主記憶装置２３、Ｏ系主記憶装置１３
および１系バス結合回路２４のそれぞれが接続される。

さらに０系バス結合回路１４と１系バス結合回路２４と
はバス３１によって一対一に結合される。

また、第３図に示すように、チャネルルート０フリツプ
フロツプ２ａの出力とチャネルルート１フリツプフロツ
プ２ｂの出力とのそれぞれがアンド回路２１の入力と、
アンド回路２ｊの入力のそれぞれに接続され、ｌ系個別
バス２５のうちアドレスバスフォーマット１のＳＥＮ部
およびＲＥ　Ｎ　部により選択された０系中央制御装置
からの起動信号２ｇと１系中央制御装置からの起動を示
す信号２ｈとのそれぞれがアンド回路２１の入力とアン
ド回路２ｊの入力とのそれぞれに接続される。アンド回
路２１とアンド回路２ｊの出力のそれぞれがＯ系中央制
御装置起動信号２にと１系中央ｉ制御装置起動信号２１
とのそれぞれである。

また第４図に示すように、Ｏ系指定信号１７および１系
指定信号２７のそれぞれが０系データチヤネル１２およ
び１系データチヤネル２２のうちアンド回路２ｃの正極
性入力およびアンド回路２ｄの負極性入力のそれぞれと
して接続され、また、チャネルルート０フリツプフロツ
プ回路２ａの出力がアンド回路２ｃの入力に接続され、
チャネルルートｌフリップフロップ回路２ｈの出力がア
ンド回路２ｄの入力に接続される。アンド回路２Ｃの出
力およびアンド回路２ｄの出力がオア回路２ｅの入力に
接続され、オア回路２ｅの出力がドライバ回路２ｆの入
力に接続される０両系データチャネル１２および２２か
ら両系主記憶装置１３および２３のいずれか一方あるい
は両方にアクセスするとき生成されるメモリアクセス信
号２ｇがドライバ回路２ｆのイネーブル入力に接続され
る。ドライバ回路２ｆの出力が０系データチヤネル１２
の他系メモリアクセス０信号１６として両系の主記憶装
置１３および２３の入力に接続される。また、１系デー
タチャネル２２内ドライバ回路２ｆの出力が他系メモリ
アクセス１信号２６として両系の主記憶装置１３および
２３の入力に接続される。主記憶ルートフリップフロン
プ回路３ａの出力が排他的オア回路３ｂおよび３Ｃの入
力に接続され、他系メモリアクセス０信号１６と他系メ
モリアクセス１信号２６のそれぞれが排他的オア回路３
ｂと３０の入力に接続される。排他的オア回路３ｂの負
極性がアンド回路３ｄの入力に接続され、排他的オア回
路３ｃの正極性がアンド回路３ｅの入力に接続され、Ｏ
系個別バス１５と１系個別バス２５のそれぞれがアンド
回路３ｄおよび３ｅのそれぞれの入力に接続される。ア
ンド回路３ｄの出力３ｆが主記憶内０系バスに接続され
、アンド回路３ｅの出力３ｇが主記憶内１系バスに接続
される。

次に、この実施例方式を第１図ないし第４図に基づいて
説明する。

まず、第１図でＯ系中央制御装置１１をアクト状態に、
１系中央制御装置２１をスタンバイ状態に、０系データ
チヤネル１２を未接続状態に、１系データチヤネル２２
を０系中央制御装置１１と接続状態に、さらにＯ系主記
憶装？＆１３を０系個別バス１５と接続状態に、１系主
記憶装置２３を１系個別バス２５と接続状態に構成され
た状態での動作を説明する。

この場合に、Ｏ系データチャネル１２のチャネルルート
０７９７１７０７１回路２ａおよびチャネルルート１フ
リツプフロフプ回路２ｂはともに「０」、「０」になり
、１系データチヤネル２２のチャネルルート０フリツプ
フロツプ回路２ａは「１」になり、チャネルルート１フ
リツプフロフプ回路２ｂは「０」になる、また０系主記
憶装置１３の主記憶ルートフリップフロップ回路３ａは
「０」になり、１系主記憶装置２３の主記憶ルートフリ
ップフロップ回路３ａは「１」になる。

ここで用いるチャネルルート０７９７１７０７１回路２
ａの定義により、このチャネルルート。

フリップフロップ回路２ａを有するＯ系あるいは１系の
データチャネル１２および２２が０系中央制御装置１１
と論理的に接続か否かが規定される。すなわち、チャネ
ルルートＯフリフプフロップ回路２ａが「０」であれば
未接続を、また「１」であれば接続を意味する。同様に
、チャネルルート１フリツプフロツプ回路２ｂが「０」
であれば、このチャネルルート１フリツプフロツプ回路
２ｂを有する０系あるいは１系のデータチャネル１２お
よび１３が１系中央制御装置と論理的に未接続を意味し
、このチャネルルート１フリツプフロツプ回路２ｂが「
１」であれば接続を意味する。さらに、主記憶ルートフ
リップフロップ回路３ａはこの主記憶ルートフリップフ
ロップ回路３ａを有する０系あるいはｌ系の主記憶装置
１３および２３がＯ系個別バス１５か１系個別バス２５
のいずれかに接続されるかを規定する。すなわち、主記
憶ルートフリップフロップ回路３ａが「０」であれば０
系個別バス１５に接続されたことを意味し、また「１」
であれば１系個別バスに接続されることを意味する。

第１図で、アクト状態であるＯ系中央制御装置１１では
０系個別バス１５に接続されている０系主記憶装置１３
が用いられて命令が実行される。このと、きにアドレス
バスフォーマット２が使用される。

０系中央制？ｌｌ装置１１がチャネルルート０フリツプ
フロツプ回路２ａによって論理的に接続されている１系
データチヤネル２３を起動する場合に、Ｏ系バス結合回
路１４、バス３１および１系バス結合回路２４を経由し
起動が行われる。このときにアドレスバスフォーマット
１が使用され、受信装置を示すＲＥＮ部の系番号部に１
系番号が挿入され、また装置番号部にデータチャネル番
号が挿入される。

０系バス結合回路１４からＲＥＮ部の系番号が１系指定
であるときに、０系個別バス１５の内容がバス３１に出
力され、１系バス結合回路２４からＲＢＮ部系番号が１
系指定であるときに、バス３１の内容が１系個別バス２
５に入力される。

第３図に示すように、１系データチヤネル２２は、チャ
ネルルート０７９７１７０７１回路２ａの内容と１系個
別バス２５上のＲＥＮ部とＳＥＮ部とにより選択されて
作成された０系中央制御装置１１からの起動を示す信号
２ｇとアンド条件の成立により起動される。ｌ系データ
チャネル２２はチャネルルート０フリツプフロツプ回路
２ａが「１」であることにより、０系中央制御装置１１
に論理的接続されている。したがって主記憶ルートフリ
ップフロップ３ａが「０」であるときにＯ系個別バス１
５が接続されている０系主記憶装置１３に対してデータ
のリードライトが行われる。

第４図で、１系データチャネル２２内チヤネルルート０
フリツプフロツプ回路２ａが「１」であり、またチャネ
ルルート１フリツプフロツプ回路２ｂがｒＯＪであり、
また１系指定信号２７が「１」である、したがって、ア
ンド回路２Ｃのアンド条件が成立する。１系データチヤ
ネル２２が主記憶装置に対しデータのリードライトを行
うときに、メモリアクセス信号２ｇによりドライバ回路
２ｆがイネーブルとなり、他系メモリアクセスｌ信号２
６が両系の主記憶装置１３および２３に対し送出される
。

ここでθ系主記憶装置１３内主記憶ルートフリップフロ
ップ回路３ａが「０」であり、１系主記憶装置２３内主
記憶ルートフリツプフロツプ回路３ａが「１」である。

また０系データチヤネル１２から送出される他系メモリ
アクセス０信号１６がｒＯＪであるので、０系主記憶装
置１３内排他的オア回路３ｂが「０」になり、排他的オ
ア回路３ｃが「１」になり、１系主記憶装置２３内排他
的オア回路３ｂが「１」になり、さらに排他的オア回路
３ｃがｒＯＪになる。したがって、θ基土記憶装置１３
内アンド回路３ｄおよび３ｅのゲートが開状態になり、
０系個別バス１５と１系個別バス２５の内容のそれぞれ
が主記憶内０系バス３ｆと主記憶１系バス３ｇに取り込
まれる。１系主記憶装置２３内アンド回路３ｄおよび３
ｅについてはゲートが閉状態になり、０系および１系個
別バス１５および２５の内容のそれぞれが主記憶内Ｏ系
バス３ｆと主記憶１系バス３ｇとに取り込まれない。す
なわち、１系データチヤネル２２のメモリアクセスの間
は、０系主記憶装置が両系の個別バスエ５および２５に
接続され、１系主記憶装置は両系の個別バス１５および
２５から切り離される。すなわち、第４図の回路構成に
より、１系データチヤネル２２はＯ系主記憶装置１３に
対し主記憶ルートフリップフロップ３ａが０であるにも
かかわらずアクセス可能になる。

１系データチヤネル２２が０系中央制御装置１１に対し
コンディションコード返送あるいは終了報告を行う場合
に起動時に用いられたアドレスバスフォーマット１のＲ
ＥＮ部とＳＥＮ部とが入れ替えられ１系個別バス２５上
に送出される。起動時と同様の動作により、１系バス結
合回路２４、バス３１および０系バス結合回路１４を経
由して０系中央制御装置に対しアクセスが実行される。

この実施例方式では、第４図に示すように、０系データ
チヤネル１２と１系データチヤネル２２のそれぞれの回
路構成および０系主記憶装置１３と１系主記憶装置２３
のそれぞれの回路構成は同一であるが、構成が異なるデ
ータ処理方式でも本発明を実施することができる。

〔発明の効果〕

本発明は、以上説明したように、それぞれ独立に存在す
る個別バスに接続された一個の中央制御装置および一個
または複数個のデータチャネルと、また両系の個別バス
に接続される主記憶装置と両系の個別バスを結合するた
めのバス結合回路を有する回路構成であるので、従来例
方式で各装置間独自に具備された専用バスを不要にし、
さらにアドレスバスに受信装置と送信装置を示す統一さ
れたフォーマットが用いられるので、各装置間インタフ
ェース仕様の簡略化が可能になり、したがって個別バス
に接続される各装置の汎用性を高めることができ、それ
ぞれの装置に装置番号を付与するだけで個別バスに装置
を接続できる効果がある。

また、比較的低速通信が許容されるメイド間における中
央制御装置とデータチャネルなどのメモリ系以外のアク
セスについては、すべてバス結合回路を経由して行われ
るので通信制御の統一化が図られ、一方高速通信が要求
されるメモリ系アクセスは主記憶装置が両系の個別バス
に接続されておりメイト装置からも直接アクセスを実行
することができるので、データ処理系の処理能力の低下
を防止する効果がある。・ すなわち、本発明は、二重化されたデータ処理システム
の処理能力の低下を招くことなく、ハード量の削減およ
びインタフェース仕様の簡略化が図られ、かつシステム
に汎用性を与え、またシステム拡張が容易に実現できる
効果がある。

【図面の簡単な説明】

第１図は本発明実施例方式の構成を示すブロック構成図
。 第２図は本発明実施例方式に用いられるフォーマントの
構成を示すフォーマント構成図。 第３図はデータチャネルのデータ受信条件回路図。 第４図はデータチャネル主記憶装置のメイト間通信制御
回路図。 １１・・・Ｏ系中央制御装置、１２・・・０系データチ
ヤネル、１３・・・θ系主記憶装置、１４・・・０系バ
ス結合回路、Ｉ５・・・０系個別バス、２１・・・１系
中央制御装置、２２・・・１系データチヤネル、２３・
・・１系主記憶装置、２４・・・１系バス結合回路、２
５・・弓系個別バス、３１・・・バス、２ａ・・・チャ
ネルルート０７９７１７０７１回路、２ｂ・・・チャネ
ルルート１フリツプフロツプ回路、２ｃ、２ｄ・・・ア
ンド回路、２ｅ・・・オア回路、２ｆ・・・ドライバ回
路、２ｇ・・・メモリアクセス信号、３ａ・・・主記憶
ルートフリップフロップ回路、３ｂ、３ｃ・・・排他的
オア回路、３ｄ、３ｅ・・・アンド回路。 特許出願人代理人　　　　　　１，４１、。

Claims (2)

【特許請求の範囲】
1. （１）中央制御装置と、データチャネル装置と、記憶装
   置と、上記各装置を接続する一つのバスとを含む系が２
   組備えられ、 この２組の系のバス相互間の通信を実行する第一の通信
   手段を備えたデータ処理方式において、上記バスの一方
   に接続された記憶装置と上記バスの他方との間に高速の
   直接通信路を形成する第二の通信手段と、 上記バスの他方に接続された記憶装置と上記バスの一方
   との間に高速の直接通信路を形成する第三の通信手段と を備えたことを特徴とするデータ処理方式。
2. （２）中央制御装置と、データチャネル装置と、記憶装
   置と、上記各装置を接続する一つのバスとを含む系が２
   組備えられ、 この２組の系のバス相互間の通信を実行する第一の通信
   手段を備えたデータ処理方式において、上記バスの一方
   に接続された記憶装置と上記バスの他方との間に高速の
   直接通信路を形成する第二の通信手段と、 上記バスの他方に接続された記憶装置と上記バスの一方
   との間に高速の直接通信路を形成する第三の通信手段と 上記二つのバスの一方のバスに接続された中央制御装置
   と上記二つのバスの他方のバスに接続されたデータチャ
   ネル装置とを選択する選択手段と、この選択手段で選択
   された中央制御装置とこの選択手段で選択されたデータ
   チャネル装置との間の通信を上記第一の通信手段を介し
   て有効にする第一の制御手段と、 上記選択された中央制御装置が接続されたバスに接続さ
   れた記憶装置と上記選択されたデータチャネル装置との
   間の通信を上記第二の通信手段および上記第三の通信手
   段のうちこの記憶装置とこのデータチャネルが接続され
   たバスとの通信を実行する通信手段を介して有効にする
   第二の制御手段と を備えたことを特徴とするデータ処理方式。