JPS62154056A - デ−タ通信用インタ−フエイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ通信技術、さらには互いに異なる同
期系で動作する複数の情報処理装置の間にてデータ通信
を行わせるインターフェイスに適用して有効な技術に関
するもので、たとえは、マルチ・プロセッサ・システム
わるいはローカル通信ネットワークなどに利用して有効
な技術に関するものでおる。

〔従来の技術〕

たとえば、複数のマイクロ・プロセッサ全装備したマル
チ・プロセッサ方式のコンピュータあるいは複数のコン
ビエータを通信ラインで接続した情報処理システムなど
では、その複数のマイクロ・プロセッサろるいはコンピ
ュータの間にてデータの授受を行わせるためにデータ通
信用インターフェイスが必要となる。

このデータ通信用インターフェイスとしては、たとえば
、日経マグロウヒル社発行［日経エレクトロニクスプッ
クス　マイクロプロセッサ周辺ＬＳＩＪ２５９〜２７０
頁に記載されているような通信用ＬＳＩ（大規模集８１
ｔ回路装＃、）が提供されている。

この通信用ＬＳＩを使うと、たとえば第７図に示すよう
に、それぞれに独立した同期系で動作する２つの情報処
理装置ＩＡとＩＢの間にてデータの授受全行わせること
ができる。ここで、第７図に示Ｔ　情報処理システムは
公知とされた技術ではないが、本発明者によって検討さ
れた技術であり、その概要は次のとおりである。

すなわち、第７図に示す情報処理システムでは、それぞ
れに独立した同期信号φＡ、φＢで動作する２つの情報
処理装［ＩＡ、ＩＢが通信ラインＬによりて互いに連結
されている。

各情報処理装ｆｌｌＡ、ＩＢｔ″１１．それぞれ、半導
体集積回路装置化された中央処理装置（マイクロ・コン
ビエータあるいはマイクロ・プロセッサ）１を有する。

これとともに、その周辺回路装置として、ＲＯＭ（読出
専用記憶装置）２．ＲＡＭ（ランダム・アクセス・メモ
リ）３．システム入出力ボート（Ｉｌｏ　’）　４．お
よびＬＳＩ化された通信インターフェイス５などを有す
る。そして、これら’ｔアドレスバスＡ、データバスＢ
、および制御バスＣで互いに接続することによって、た
とえばパーソナル・コンビエータあるいは機器内蔵のコ
ンピュータが構成されている。

上述した２つの情報処理装置ＩＡ、ＩＢの間でのデータ
の授受は通信インターフェイス５を介して行われる。通
信インターフェイス５は、たとえば並列伝送方式の場合
には、所定の同期信号に同期して、各同期周期ごとに１
バイト（８ピツｉるいは１６ビツト）ずつのデータを並
列通信ラインＬｔ−介して送信あるいは受信する。

〔発明が解決しようとする問題点〕

しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。

すなわち、たとえば上述した通信インターフェイス５で
は、データを１バイト（するいは１ワード）ずつの単位
に細分化し、この細分化されたデータを１同期周期ごと
に１単位ずつ並列伝送している。換言すれば、１同期周
期に１バイト分のデータしか伝送できない。このため、
比較的少量のデータを伝送する場合にはそれほど問題と
ならないが、大量のデータを伝送する場合には、その伝
送に要する時間が大きな問題となってくる。この伝送所
要時間は、九とえば、複数の情報処理装置を互いに連携
させることＫよって、より高速かつ大容量の処理能力を
もつ情報処理システムを実現させようとした場合などに
、大きな問題となる。

そこで、従来においては、データの伝送所要時間を短縮
するために、伝送を行うときの同期周期をできるだけ短
くする努力が行われている。しかし、その同期周期金短
くするためには、通信インターフェイス５の高速化だけ
ではだめで、中央処理装置１やＲＯＭ２およびＲＡＭ３
などの他のすべての機能要素も一斉に高速化しなければ
ならないため、全体のコストが非常に高くなってしまう
、という問題を生じる。

また、互いに同期速度の異なる２つの情報処理装置ＩＡ
、ＩＢｔ−上記通信インター７エイス５で接続した場合
には、その２つの情報処理装置ＩＡ。

ＩＢの間でのデータ伝送速度は、いずれか遅い方の同期
速度に支配されてしまう。

本発明の目的は、比較的簡単かつ低コストな構成でもり
て、それぞれに独立した同期系で動作する複数の情報処
理装置間にて、多量のデータを高速で授受させることを
可能にする、という技術を提供するものでおる。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりでるる。

すなわち、互いに異なる同期系で動作する複数の情報処
理装置のいずれもがアクセス可能なように通信ラインを
介して接続された共通ＲＡＭとともに、この共通ＲＡＭ
ｔ−の情報処理装置だけに接続するゲート回路を有する
ものでろる。

〔作用〕

上記した手段によれば、ゲート回路の操作によりて、共
通ＲＡＭｋデータ伝送元の情報処理装置から切り離して
データ伝送先の情報処理装置に接続することにより、そ
の共通ＲＡ　Ｍに格納されていた大量のデータが共通Ｒ
ＡＭとともに伝送元から伝送先に一挙に転送されるよう
になる。これにより、比較的簡単かつ低コストな構成で
もって・それぞれに独立した同期系で動作する複数の情
報処理装置間にて、多量のデータを高速で授受させるこ
とを可能にする、という目的が達成される。

〔実施例〕

以下、本発明の好適な実施例を図面に基づいて説明する
。

なお、各図中、同一符号は同一あるいは相当部分を示す
。

第１図はこの発明による通信用インターフェイスが適用
された情報処理システムの一実施例を示す６ 同図に示す情報処理システムは２つの情報処理装置ＩＡ
、ＩＢＫ−通信ラインＬで互いに連結させたものである
。各処理装置ＩＡ、ＩＢはたとえばパーソナル・コンピ
ュータなどでろりて、それぞれに中央処理装置１を有し
、かつそれ−ｔ″１しに独立した同期系で動作するよう
に構成されている。

ここで、２つの情報処理装置ＩＡ、ＩＢの間には共通Ｒ
ＡＭ６が介在させられている。この共通ＲＡＭ６は、ゲ
ート回路７および通信ラインＬ’（Ｈ介して、いずれの
情報処理装置ＩＡ６るいはＩＢからもアクセスされるよ
うに接続されている。

また、各情報処理装［ＩＡ、ＩＢＫはそれぞれ、上記共
通ＲＡＭ６が自己に接続されたことを他の情報処理装置
へ宣言するフラグ信号ＢＵＳＳＹを送出する手段が設け
られている。つまり、共通ＲＡＭ６が一方の情報処理装
置ＩＡ接続されてアクセスされる状態にあるときには、
その一方の情報処理装置ＩＡから信号ラインｌＡ金介し
て他方の情報処理装置ＩＢへフラグ信号ＢＵＳＳＹが送
出される。反対に、共通ＲＡＭ６が他方の情報処理装置
ＩＢ接続されてアクセスされる状態にあるときには、そ
の他方の情報処理装置ＩＢから信号ラインｌＢｋ介して
一方の情報処理装置ＩＡへフラグ信号ＢＵＳＳＹが送出
される。各情報処理装置ＩＡ、ＩＢＫｆｌそれぞれ、他
の情報処理装置から発せられるフラグ信号ＢＵＳＳＹｔ
受信して判別し、この判別に基づいて共通ＲＡＭ６との
間に介在するゲート回路７ｔ−制御するような機能が付
加されている。

次Ｋ、動作について説明する。

たとえば、装置ＩＡから装置２Ａにデータを伝送する場
合には、第２図（＆）に示すように、共通ＲＡＭ６’ｉ
あらかじめ装置ＩＡに接続しておく。装置ＩＡは、通信
ラインＬおよびゲート回路７を介して、その共通ＲＡＭ
６ｔ−６たかも装置ＩＡの内ｆｆｉＲＡＭと同じように
アクセスする。これより、装置ＩＡは共通ＲＡ　Ｍ　６
　ｆ使りた処理動作を独立して行う。この処理動作にお
いて、他の装置ＩＢ側へ伝送すべきデータは共通ＲＡＭ
６に格納される。この間、装置ＩＡから装置ＩＢへ７ラ
グ信号ＢＵＳＳＹが送信され続ける。これにより装置Ｉ
Ｂ９１１１は、装ＲＩＡが共通ＲＡＭ５を占有している
ことを判別することができる。

ここで、装ｆｊｔｌＡから装ｆＪＩｔｌＢへのデータ伝
送の必要が生じたならば、第２図伽）に示すように、共
通ＲＡＭ６’！ｉ−装置ＩＡから切り離す。これと同時
に、装置ＩＡからのＢＵＳＳＹ信号の送出全停止させる
。これとともに、共通ＲＡＭ６を装置ＩＢに接続する。

同時に、フラグ信号ＢＵＳＳＹｉ装置ＩＢからＩＡへ送
出させるようにする。これにより、今度は、装置ＩＢが
、通信ラインＬおよびゲート回路７を介して、その共通
ＲＡＭ６’にあたかも装置ＩＢの内蔵ＲＡＭと同じよう
にアクセスするようになる。このとき、その新たに接続
された共通ＲＡＭ６には、伝送元の装置ＩＡにて格納さ
れたデータがそのまま格納されている。しかも、その格
納されたデータは、共通ＲＡＭ６ｉアクセスすることに
よって、他の記憶領域への１バイトずつの転送処理を行
うことなく、そのままの形でただちに利用することがで
きる。従って、共通ＲＡＭ６が装置ＩＡからＩＢに接続
切換された時点で、その共通ＲＡＭ６に格納された大量
のデータが、装置ＩＡから装［ＩＢへ一挙に伝送された
ことになる。

以上のようにして、大量のデータが、１バイトずつ（め
るいは１ワードずつ）の細分化して何度にも分けて繰り
返し伝送するという時間のかかる処理手順を経ることな
く、わずか１回の切換操作時間だけでもって、そのデー
タが格納された共通ＲＡＭ６とともに瞬時に伝送される
。これによシ、比較的簡単かつ低コストな構成でもって
、それぞれに独立し九同期系で動作する複数の情報処理
装置ＩＡ、ＩＢの間にて、多量のデータを高速で授受さ
せることが可能になる。

第３図は第１図に示した情報処理システムのさらに詳細
な実施例を示す。

また、第４図はその一部を取り出して示す。

同図に示す情報処理システムでは、それぞれに独立した
同期信号φＡ、φＢで動作する２つの情報処理装置ＩＡ
、ＩＢが通信ラインＬおよび共通ＲＡＭ６によって互い
に連結されている。

各情報処理装置ＩＡ、ＩＢはそれぞれ、半導体集積回路
装置化された中央処理装置（−ｆイクロ・コンビエータ
あるいはマイクロ・プロセッサ）１を有する。これとと
もに、その周辺回路装置として、ＲＯＭ（読出専用記憶
装置１ｔ）２．ＲＡＭ（ランダム・アクセス・メモリ）
３．システム入出カポ−）（Ｉｌｏ）４などを有する。

そして、これらをアドレスバスＡ、データバスＢ、およ
び制御バスＣで互いに接続することによって、たとえば
パーソナル・コンビエータあるいは機器内蔵のコンピュ
ータが構成されている。

さらに、各情報処理装置ＩＡ、ＩＢには、上述した構成
に加えて、ゲート回路７．デコーダラッチ回路８．入力
ボート９がそれぞれに設けられている。

ゲート回路７は、各情報処理装置ＩＡ、ＩＢと通信ライ
ンＬの間に介在することにより、各情報処理装置ＩＡ、
ＩＢの内部バスＣＤＡと共通ＲＡＭ６の間の接続状態金
それぞれに制御する。このゲート回路７は後述するフラ
グ信号ＢＵＳＳＹによりて制御される。すなわち、ゲー
ト回路７は、フラグ信号ＢＵＳＳＹが入力されることに
より装置（ＩＡあるいはＩＢｔ共通ＲＡＭ６から切り離
丁ように構成されている。

デコーダラッチ回路８は、第４図に示すように、デコー
ダ８１とラッチ回路８２からなる。デコーダ８１は、特
定のアドレスを指定して書き込まれたデータ内容に基づ
いて、装置ＩＡ６るいはＩＢが共通ＲＡＭ６ｔ−使用し
ていることを示すフラグ信号ＢＵＳＳＹを発する。この
フラグ信号ＢＵＳＳＹはラッチ回路８２に保持されて出
力される。

装置ＩＡあるいはＩＢが共通ＲＡＭ６１使用する際には
、特定アドレスに所定のデータを書き込む処理を行う。

これにより、ラッチ回路８２がセットされてフラグ信号
ＢＵＳＳＹが信号ラインｌｋあるい／ｌ−１１Ｂへ送出
され続けられるようになる。

また、装置ＩＡあるいはＩＢが共通ＲＡＭ６０使用全解
除する際には、特定アドレスに別の所定データを書き込
む処理を行う。これにより、ラッチ８２がリセットされ
てフラグ信号ＢＵＳＳＹの送出が停止されるようＫなっ
ている。

入力ボート９は、他の装！ＩＢ６るいはＩＡから送信さ
れてくるフラグ信号ＢＵＳＳＹｔ受信する。この入力ボ
ート９は、その受信の結果すなわち他の装置ＩＢおるい
はＩＡが共通ＲＡＭ６を使用しているか否かの情報を、
特定アドレスのＲＡＭ領域に書き込む。従って、装置Ｉ
ＡあるいはＩＢ内にて、特定のアドレスにおけるデータ
金読取ることによシ、他の装置ＩＢあるいＦｉｌＡが共
通ＲＡＭ６を使用しているか否か全判別することができ
る。

第５図は、第３図および第４図に示した情報処理システ
ムにおいて、各情報処理装置ＩＡ、ＩＢのアドレス領域
の配分状態いわゆるアドレスマツプの一例を示す。同図
に示す例では、両装置ＩＡ。

ＩＢ共に、ＢＯＯＯ（１６進）番地からＥＦＦＣ番地ま
でのＲＡＭ領域を共通ＲＡＭ６に割り当てている。従り
て、この例では、共通ＲＡＭ６の切換操作を行う１回期
周期の間でもりて、Ｂ０００〜ＥＦＦＣまでの約１６に
バイト（あるいは１６にワード）ものデータを共通ＲＡ
Ｍ６とともに一挙に伝送することができる。

第６図はこの発明の別の実施例を示す。

前述した実施例ではゲート回路７全各装置ＩＡ。

ＩＢ内に設けていたが、この実施例のように、ゲート回
路７と共通ＲＡＭ６ｆｆｉ−緒にした中継ユニット１０
を構成するようにしてもよい。この場合、各装置ＩＡ、
ＩＢ側ではそれぞれ、内部バスＣＤＡと通信ラインＬの
間にバスバッファ７１が設けられる。なお、中継ユニッ
ト１０内のゲート回路７を増設すれば、３以上の情報処
理装置間でのデータ通信にも対応させることができる。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない、たとえば、共通ＲＡ
Ｍ６による共通ＲＡＭ領域μ、装置ごとに異なる番地に
配分するようにしてもよい。また、フラグ信号ＢＵＳＳ
Ｙを送受信するデコーダラッチ回路８と入力ボート９の
代わりに、各情報処理装置ＩＡ、ＩＢにそれぞれ備え付
けのシステム入出カポ−）（Ｉｌｏ）１利用することが
できる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるデータ通信に適用し
た場合について説明したが、それに限定されるものでは
なく、たとえば、単一の情報処理装置内にて構成される
マルチ・プロセッサ・システムなどにも適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、比較的簡単かつ低コストな構成でもって、そ
れぞれに独立した同期系で動作する複数の情報処理装置
間にて、多量のデータを高速で授受させることを可能に
する。

【図面の簡単な説明】

第１図は本発明による通信用インターフェイスが適用さ
れた情報処理システムの一実施例を示すブロック図、 第２図（ａ）〜）は第１図に示した情報処理システムに
おけるデータ伝送の動作全示す図、 第３図は第１図に示した情報処理システムの構成の詳細
な実施例を示す回路図、 第４図は第３図に示したシステムの一部をさらに詳細に
示す回路図、 第５図は第３図および第４図に示した情報処理システム
を構成する各情報処理装置におけるアドレスマツプの一
例を示す図、 第６図は本発明の別の実施例を示す回路図、第７図は本
発明に先立って検討された情報処理システムの構成を示
す回路図である。 ＩＡ、ＩＢ・・・情報処理装置、１・・・中央処理装置
（ＣＰＵ）、６・・・共通ＲＡＭ、７・・・ゲート回路
、８・・・フラグ信号送出手段としてのデコーダラッチ
回路、９・・・フラグ信号受信手段金なす入力ポート、
φＡ、φＢ・・・同期信号、Ｌ・・・通信ライン、Ｃ・
・・制御バス、Ｄ・・・データバス、Ａ・・・アドレス
バス、ＢＵＳＳＹ・・・フラグ信号つ 代理人　弁理士　　小　川　勝　男 第　　１　　図 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、それぞれに独立した同期系で動作する複数の情報処
   理装置の間にてデータ通信を行わせるインターフェイス
   であって、通信ラインを介していずれの情報処理装置か
   らもアクセス可能に接続された共通ＲＡＭ（ランダム・
   アクセス・メモリ）と、任意に選択された一の情報処理
   装置だけに上記共通ＲＡＭを接続するゲート回路とを備
   えたことを特徴とするデータ通信用インターフェイス。 ２、各情報処理装置にそれぞれ、上記共通ＲＡＭが接続
   されたことを他の情報処理装置へ宣言するフラグ信号を
   送出する手段を設けたことを特徴とする特許請求の範囲
   第１項記載のデータ通信用インターフェイス。