JPS58109960A - デ−タ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 （１）発明の分野 本発明は、データ処理システムに関し、特に、複数の分
散プロセッサ（ｄｉｓｔｒｉｂｕｔ＠ｄ　ｐｒｏｃｅｓ
ｓｏｒｓ）を有するデータ処理システムに関する。

（２）従来技術の説明 単一のプロセッサ（しばしば中央処理装置またはＯＰＵ
と呼ばれる）を有するデータ処理システムは処理装置自
体の大きさおよび速度による制限を受ける。システムの
データ処理能力を増大させるための１方法は、単一〇Ｆ
υの大きさまたは速度を増大させるのではなく、１つま
たはそれ以上のプロセッサをシステムに追加することで
あった。１つより多くのプロセッサを有するシステムは
、しばしば分散処理システム（ｄｉｓｔｒｉｂｕｔ＠ｄ
ｐｒｏａｅｓｍｉｎｇ　５ｙｓｔ＠ｍ　）と呼ばれる０
分散システムのアーキテクチャはさまざまな形式をとり
つる。

１つの方法は、追加されるそれぞれのＯＰＵを、主ＯＰ
Ｕ、メモリ、および入出力装置（工１０装置）を相互接
続するシステムパスに結合させることである。この方法
の固有の欠点は、それぞれのＯＰＵがシステムパス上の
システムメモリまたは任意の工１０装置へデータを転送
するか、またはそれらからデータを受けるためにシステ
ムパスへのアクセスを行なう際に、他のＯＰＵと競合せ
ざるをえないことである。この方法のもう１つの欠点は
、一般にシステムのソフトウェアが複雑化することであ
る。これらの欠点は双方とも０Ｐ１７の動作速度を低下
せしめうる。これらの欠点は、しばしば工１０装置間に
お°いて大量のデータを処理し転送する通信制御装置な
どのリアルタイム方式の応用においてはシステムパスの
コンテンションから発生スる重大なＯＰＵの遅延は許容
できないので、特にやっかいな問題となることである。

上述のアーキテクチャに対する１つの改変として、それ
ぞれの追加のＯＰＵをＩ１０装置と組合わせて単一モジ
ュールとすることが行なわれた。それぞれのモジュール
には直接メモリアクセスを行なう転送論理装置を含める
ことができ、ある場合には（１２０に対するエクセキュ
ーションメモリを含めることもできる。この方法を用い
ると、モジュールのＸ／　Ｏ装置とＯＩ’Ｕとの開のデ
ータ転送がシステムパス以外で行なわれうることになる
ので、パスのコンテンションをある程度減少せしめるこ
とが可能になる。しかし、この方法を用いても、システ
ムパスにおけるコンテンションによってがなりの遅延が
起こるので、ＯＰＵのプルグラ主ングはこれを許容する
ように行なわれなくてはならない。

また、システムパスにそれぞれの０ＰＵ−工１０　モジ
ュールを！加すると、システムのソフトウェアは複雑化
する。

システムパスにおけるフンテンシミンを減少させるため
の、いくつかの異なったプロセッサ相互接続方法が提案
されている。例えば、Ｌ＠ｈｍａｎ　外の米国特許第５
．５５１．８９４号には、それぞれのプロセッサが、そ
のプロセッサをデータの転送を受けるべき各装置に接続
する、自身の直列データバスを有するシステムが提案さ
れている。他の提案としては、Ｗｅｂｓｔ＠ｒの米国特
許第！ｔ、８１５．０９５号に開示されているシステム
が有りそこではそれぞれのプロセッサが？Ｍ数のデータ
バスから選択的にデータを受けるマルチプレクサを有し
、それぞれのデータバスがあるプロセッサの出力に接続
されている。これらの両システムにおいては、それぞれ
のプロセッサがそれぞれのデータの宛先に接続された自
身の出力データパスを有しているので、データバスのコ
ンチンシロン間２題が減少せしめられる。しかし、ゾル
セッサ相互間の物理的接続は、データバスの数が多くな
るために比較的に複雑になる。さらに、この方法におい
ては、それぞれのプロセッサのデータバスが、そのプロ
セッサと通信するそれぞれの装置に接続されなくてはな
らないために、追加のプロセッサの付加が容易には行な
えない。

分散プロセッサ間のデータ転送を改善するためのざらに
もう１つの方法は、それぞれのプロセッサに、システム
内の他のプロセッサへ転送される全てのデータが通過す
る共用（またはデュアルポート）メモリを備える方法で
ある。このアーキテクチャの利点は、プロセッサがデー
タの一部の処理を終ると、その処理ずみ一一タが共用メ
モリに収められた後に他のプロセッサに転送される点に
ある。その場合、送信側プロセッサは自由になって他の
タスクを行なうことができるようになるので、データ転
送のためのバスが得られるのを待つことによる遅延を生
じない。このような共用メモリを用いた１つのアーキテ
クチャは、Ｆｉｒｍの米国特許第４．１４９，２４２号
に開示されている。

Ｆｉｒ　ｚ　のシステムはまた、それぞれのプロセッサ
モジュールを、それが通信を行なう相手のプロセッサモ
ジュールに接続する別個のデータバスをもっている。

晶プロセッサを相互接続するデータバスが多くなるａｍ
性を避けるためには、プロセッサモジュールの共用メモ
リを単一システムバスによって相互接続すればよい。共
用メモリ間のデータ転送は、そのシステムパスに結合せ
しめられた親コンピユータまたは中央データ転送装置に
よって行なわれ４）。このようなアーキテクチャは、Ｋ
ｏｂ＠ｒの米国特許第４１８１９３６号に開示されてお
り、また、Ｅｌ＠ｏｔｒｏｎｉｏｓ、ムｕｇｕｓｔ　１
７．１９７８　　に所載のｒ　ＤｕａｌＰｏｒｔ　ＲＡ
Ｍ　Ｈ１ｋ＠ｓ　Ｔｈｒｏｕｇｈｐｕｔ工！Ｌ　Ｉｎｐ
ｕｔ　／　０ｕｔｐｕｔＯｏｎｔｒｏｌｌ＊ｒ　Ｂｏ＆
ｒ６　Ｊと題する論文に説明されている０ １１ｅｏｔｒｏｎｉａｓの論文に説明されているシステ
ムにおいては、それぞれの分散プロセッサは入出力部と
共用メモリとを有し、これらがプリセッサモジュールを
形成している。プロセッサとシステムとの間の全てのデ
ータ転送はこのモジュールの共”用メモリを通過する。

それぞれの共用メモリは、システムパスに結合した親コ
ンピユータまたは他の中央データ転送装置によってアド
レスされつる全ての記憶位置によって固定されるシステ
ムのアドレススペースの独自部分を割当てられている。

１つのプロセッサの共用メモリから他のプロセッサの共
用メモリへデータを転送するためには、親コンピユータ
は送信側共有メモリをアドレスしてデータを読取る。次
に宛先共用メモリをアドレスしてそのデータを書込む。

それぞれのプリセッサモジュールはシステムに対して別
のメモリゾルツクをなすので、追加のモジュールを付加
してもシステムパスおよびシステムソフトウェアに与え
る影響は最小になる。しかし、この方式には、それぞれ
の共用メモリがシステムのアドレススペースの異なった
部分を占有するという欠点がある。すなわち、そのため
にシステムパスに追加しうるモジュールの数が親０）υ
の全アドレススペースによって制限されることになるの
である。例えば、もし親ＯＰＵが６４１のアドレススペ
ース（すなわち、６５．５３６個のメモリアドレス位置
）を有し、それぞれの共用メモリブロックがこのスペー
スの８　Ｋ　（８，１９２個の位置）を占有するものと
すれば、システムはそのようなモジュールを８つしか収
容できず、その場合は親ＯＰυには、親メモリなどの他
装置をアドレスするための残りのアドレススペースがな
くなってしまう。ざらに、それぞれの共用メモリが独自
のアドレススペースをもっているので、親ＯＰυは一時
に１共用メモリしかアドレスできない。しかし、多くの
応用においては、いくつかのプロセッサにデータを同時
に書込む能力が所望されるのである。

発明の要約 以上のようなわけで、本発明は、多数の分散プロセッサ
を収容しうる改良された分散処理システムを提供するこ
とを目的とする。

本発明のもう１つの目的は、データが同時に１つまたは
それ以上の共用メモリに書込まれつる、改良された共用
メモリアーキテクチャを提供することである。

本発明のさらにもう１つの目的は、追加のプロセッサモ
ジュールの付加を容易ならしめる分散処理アーキテクチ
ャを有する通信制御装置を提供することである。

これらの、およびその他の、諸目的および諸利点は、１
システムパスに結合せしめられた複数のプロセッサモジ
ュールを有する分散処理システムによって達成される。

それぞれのプロセッサモジュールは共用メモリとプロセ
ッサとを有し、共用メモリを通して他のプロセツテモジ
ュー、αと通信する。それぞれのプロセッサモジュール
の共用メモリはシステムバスに結合しており、そのモジ
ュールのプロセッサ、またはやはりシステムバスに結合
されている主制御装置によってアクセスされる。主制御
装置は、１ゾ四セツサモジユール、の共用メモリから他
のプロセッサモジュールの共用メモリへのデータ転送を
、システムバスを経て実現させる。主制御装置は、デー
タ送信側プロセッサモジュールの共用メモリ（すなわち
、送信側共用メモリ）をアドレスしそデータを読取り、
次に宛先共用メモリをアドレスして、宛先共用メモリに
データを書込む。

システムバス上のそれぞれの共用メモリは、主制御装置
に対し同じアドレスをもっている。すなわち、それぞれ
の共用メモリは、システムバス上の主制御装置アドレス
スペースの同一部分を割当てられている。従って、＃１
．＃ａ用メモリは、システムバス上の共用メモリ数に関
係なく、主制御装置アドレススペースの同一量を占有す
ることになる。

特定の共用メモリをアドレスしてその共用メモリからデ
ータを読取るか、またはそれにデータを書き込む際には
、主制御装置はその特定の共用メモリをイネーブルして
主制御装置からのアドレス信号を受入れて認識しうるよ
うにするが、その際システムバス上の他の共用メモリは
アドレス信号を認識しないようにディスエイデル状態に
保たれる。書込み動作の前に、主制御装置は任意数の共
用メモリをイネ−デルしてアドレス信号を受入れうるよ
うにし、システムバス上のその任意数の共用メモリに同
時にデータを書込むことができる。

第１図に示されている通信制御装置１０は１システムバ
ス１４に結合せしめられた複数のプ田セツサモジュ−１
２を含む分散処理アーキテクチャを有する。それぞれの
プロセッサモジュールは複数の入出力（工１０）ポート
１６を有し、これらは０ＩＩＴ端子２２およびラインプ
リンタ２４などのさまざまな周辺装置に接続されている
。さらに、。

１つまたはそれ以上の親コンピユータ２６がｘ１０ボー
ト１６に接続されている。

それぞれのプロセッサモジュールは、データリンク制御
装置（ＤＬＯＵ　）　２０および、モジュール１２のＩ
１０ポート１６とＤＩ＋ＯＵとの間をインタフフェース
する１つまたはそれ以上のラインインタフェース・モジ
ュール（Ｌ工Ｍ）１Ｂを備えている。

データリンク制御装置２０は、関連するラインインタフ
ェース・モジュール１８のＸ／　Ｏポー白６から送られ
たデータを入力として受入れ、必要な処理を行ない、宛
先装置（例えばプリンタ２４）が接続されたプルセッサ
モジら−ルにそのデータを送る。宛先のＤＬＯＵは、必
要な追加のデータ処理を行ない、そのデータを適当なＬ
工Ｍ１８およびＩ１０ボート１６を経て宛先装置へ送る
。

それぞれのラインインタ７エースーモジユール１Ｂは、
工１０ポート１６に接続された特定の装置または装置群
に必要な、分離回路、保護回路、および電圧変換回路を
含んでいる。さらに、それぞれのｒ、ｘｕ　１８は、そ
のＬＩＭに接続された装置によって使用される「プロト
コル」によって定められる「リンクレベル」ファンクシ
ョンを取扱う回路をも含んでいる。プロトコルとは、送
信または受信装置から見たデータ伝送に関する規則また
はプロシージャの組のことをいう。従って、通信制御装
置１０は、制御装置１０の工１０ポート１６に接続され
た送信装置および受信装置が要求するデータ伝送プロシ
ージャを知る必要がある。

リンクレベルファンクションは、これらの規則の組の一
部をなし、リンクの形成および開放と、データフォーマ
ツティングとを含んでいる。これらのリンクレベルファ
ンクションは、ＤＬＯＵの制御のもとに、ＬＩＭによっ
て行なわれる。特定の応用によって興なるプロトコルの
高レベルの部分は、ＤＬＯＵによって行なわれる。もし
、入力されたデータの宛先装置が、送信側装置が用いて
いるプロ。

トコルと異なるプロトコルを用いている場合には、ＤＬ
ＯＵ　’をゾログラムして、ＤＬＯＵが送信側装置のプ
ロトコルを宛先装置のプロトコルに変換するようにしう
る。

それぞれのＤＩ、ＯＵ　２Ｑは共用メモリを有し−この
共用メモリはローカルＤＬＯＵプロセッサによってアク
セスされうるはか、各ＯＬＯＵ間におけるデータデリッ
ク転送を行なわせる主制御装置２９によってもアクセス
されつる。データゾロツクを転送するためには、送信側
ＤＬＯＵはシステムバス１４を経て主制御装置に、転送
されるべき一一タが共用メモリ内に記憶されている旨を
知らせる。

後述の詳細な説明において明らかにされるように、主制
御装置２Ｂは、データを含んでいる送信−ＤＬＯＵの共
用メモリのゾロツクを、主制御装装置のアドレススペー
スの一部分にマッシする。主制御装置のアドレススペー
スのこの部分は以下において、主制御装置のアドレスス
ペースの「共有メモリウィンドー」と呼ばれる。宛先の
ＤＩ＋Ｏυが確認決定されると、主制御装置はまた、宛
先ＤＩ＋ＯＵの共用メモリのデリックを主制御装置の共
用メモリウィンドー内にマツプし、次に送信側共用メモ
リ′からデータを読取って、そのデータを宛先共用メモ
リ内に書込む。データのそれぞれのワードは、システム
パス１４を経て転送される。

それぞれＱプロセッサモジュール１２はまたＤＩ＋　Ｏ
ＴＪ　／　ＬＩＭバス３０を含んでおり、ゾルセッサモ
ジュールのＤＬＯＵと、このＤＬＯＵに関連するＬＩＭ
との間で伝送される入出力データおよび制御信号は、こ
のパスを通る。第２図に示されている代表的なりＬＯＵ
は、マイクＥｌ　７’　＊セシング・ユニット（ＭＰＵ
　）　３２を有し、このＭｌ’ｔＦは内部パス３４を経
てＬ工Ｍ１８およびＤＬＯＵの他の諸要素と通信する。

Ｌ工Ｍインタフェース回路３５は、ＤＬＯＵ／Ｌ工Ｍバ
ス３０への内部パス３４をバッファする。

ＭＰＵ３２は高速度マイクロプロセッサを含んでいるが
、それは例えばＺｌｌｏｇ　ｚ８０Ａマイクロプロセッ
サであればよく、このマイクロゾルセッサは「ｚ８０ム
　ＯＰＵ　Ｔｅｏｈｎｉｏａｌ　Ｍａｎｕａｌ　Ｊに説
明されている。ＭＰＵ　３２はまた、内部パス３４のデ
ー°夕、アドレス、および制御の諸ラインをバッファす
るための論理装置を含んでいる。

ＭＩ’Ｕ　３２は、読取専用メモリ（ＲＯＭ　）　３６
および四−カル・ランダムアクセスメモリ３８に記憶さ
れているゾログラムの制御のもとに、Ｌ工Ｍ１Ｂからの
入力データを読取る。このデータは次に四−カルメモリ
３８に記憶せしめられてさらに処理を受けるか、または
直接共用メモリ２８へ転送された後適宜の宛先］）ｘＩ
ｏυへ転送される。

図示の実施例においては、共用メモリ２８は８　Ｋ　（
８，１９２）バイトのランダムアクセスメモリのデリッ
クを含んでいる。この８にバイトの共用メモリは、それ
ぞれが４にバイトの入力部分と出力部分との２部分に分
割されている。共用メモリ２８は、ＭＰＵ３２および主
制御装置２９の双方によってアクセスされつるように、
２重ポートをもっている。他のＤＬＯＵへ転送されるべ
きデータは、共用メモリ２８の入力部分へ収められる。

このデータは次に主制御装置によって読取られ、宛先Ｄ
ＬＯυの出力部分に記憶せしめられる。それぞれの共用
メモリ２８は論理装置を有し、それによって主制御装置
２／９および四−カルＭＰＵが同時にＤＬＯＵの共有メ
モリ２Ｂにアクセスしようとして起こるコンテンシロン
を解決する。

主制御装置２９とＩ）ＬＯυとの間で送受される制御信
号は、それぞれのＤＬＯｔＴ２・０の並列入出力ボート
４０を通過する。例えば、ＭＰＵ３２は並列人出力ボー
ト４０およびシステムパス１４を経テ主制御装置へ割込
み信号を送信することができるし、またこの逆も可能で
ある。さらに、共用メモリ２８の入力部分または出力部
分を主制御装置のアドレススペースにマツプするために
、主制御装置は並列入出力ボート４０にイ゛ネーブル信
号を記憶させている。このマツピング動作は、後に詳述
される。

ＤＬ（ｌはまた、ゾルセッサモジュール１２にタイミン
グ信号を供給するためのカウンタ／タイマ回路４２を有
している。図示の実施例においては、カウンタ／タイマ
回路４２は、Ｚｉｌｏｇ　ｚ８０人マイクｏ　ｆｏセッ
サに適合しうるＺｌｌｏｇ　Ｚ８０Ａ　−ＯＴＯによ−
ｏＴＪＩｆＩＩ成される。ｚ８０＊　−ＯＴＯは４つの
独立チャネルを有し、その２つはクロックにより駆動さ
れる割込み、、信号をＭＰｔｒ　３２へ供給するのに使
用される。他の２チヤネルは、リアルタイム・クロック
信号を供給する。

第６ｖ！Ｊに示されているように、主制御装置はそれぞ
れのＤＩ＋ＯＵ　２　ＧのＭＰＵ　３２と同様のもので
よいマイク四ゾｐセツシング・ユニット４４を含んでい
る。主制御装置はまた、システムバス１４を経てＭＰＵ
　４４に接続された自身の四−カルメモリ４６をもって
いる。７四ツピーデイスク制御装置４７は、７１２ツピ
ーデイスク（図示されていなレリを制御して、主制御装
置メモリ４６およびそれぞれのＤＷｔｒのｐ−カルメモ
リ３８〔第２図〕にプルグラムをロードするのに用いら
れる。

図示の実施例においては、主制御装置ＭＰＵ４４は６４
にバイトのメモリアドレススペースをもっている。すな
わち、それは、読取りおよび書込み動作のために、６５
．５３６個の個々のメモリ位置をアドレスすることがで
きる。主制御装置ＭＰＩＪの６４にアドレススペースは
、第４図に長方形領域４８として図示されている。領域
４８の頂部はアドレス０を表わし、また、同領域の底部
はアドレススペースの最後のアドレスである６　５，５
３６（ｒ６４ＫＪとして示されている）を表わす。

主制御装置のアドレススペースの一部は、ＤＬＯＵ　２
０の共用メモリ２８をアドレスするために使用される共
用メモリウィンドー５０として取っておかれる。ここで
は、それぞれのＤＬＯＵメモリが８にのメモリ位置をも
っているので、主制御装置のアドレススペースの８ｘ分
が共用メモリウィンドー５０として取っておかれる。共
用メモリウィンドー５０はさらに、それぞれが４ｘのア
ドレスブロックである入力部分５２と出力部分５４とに
分割されている。

それぞれのＤＩ＋ＯＵのＭＰＵ　３２も６４にバイトの
アドレススペースをもっている。第１４図では、２つの
’ＤＬＯＴＪ　２Ｑ　ａおよび２０ｂのそのような６４
にのメモリ位置ブロックがそれぞれ長方形領；ｓ９およ
び５Ｂによって表わされている。それぞれのＤＬＯＵの
メモリスペース内には共用メモリが存在しており、これ
らの共用メモリは、ＤＩ＋Ｏυ２０＆および２０ｂのメ
モリスペースのそれぞれにおいて２Ｂ＆および２８ｂで
示されている。前述のように、それぞれの共用メモリは
、それぞれが４にバイトの入力部分と出力部分とに全開
されている。

第４図においては、共用メモリ２Ｂ＆および２８ｂの入
力部分はそれぞれ６０＆および６０１）で示され、出力
部分はそれぞれ６２＆および６２ｂで示されている。

主制御装置２９が送信側ＤＬＯＵ　、例えばＤＬＯＵ２
０＆から、宛先ＤＬＯ１ｒ、例えばＤＩ＋ＯＵ　２　Ｑ
　ｂへデータの転送を行なう場合には、主制御装置２９
はＤＬＯＵ２０＆の共用メモリの入力部分６０＆を、主
制御装置のアドレススペースの入力部分５２内ヘマツプ
する。次に、主制御装置２９は、ＤＬＯＵ２０ｂのメモ
リスペースの出力部分６２１１を、主制御装置のアドレ
ススペースの出力部分５４内へｉツブする。次に、主１
１１１ＩｌｌＪ装置は、入力部分６０ａのメモリ位置が
あたかも主制御装置のローカルメモリの一部であるかの
ようにして、入力部分６０＆内に記憶されているデータ
をアドレスし、そのデータを読取る。同様にして、主制
御装置は、ＤＬＯＵ２０ｂの出力部分６２ｂ内のメモリ
位置をアドレスして、’　ＤＩｉＯυ２０＆から読取っ
たデータをＤＩ、ＯＵ２０ｂの出力部分６２ｂ内に書込
む。主制御装置２９がＤＬＯＵの共用メモリの入力部分
または出力部分を主制御装置のアドレススペース内ヘマ
ップする特定の方法については後に詳述する。

共用メモリウィンドーとして取っておかれるアドレスプ
ルツクは、第４図においては主制御装置のアドレススペ
ースの最後の８ｘアドレスブロツク内に位置するものと
して図示されているが、共用メモリウィンドー５０は、
主制御装置のアドレススペース内のどこに配置してもよ
い。同様にして、共用メモリ位置のブロックも、ＤＩＩ
ＯＴＪのメモリスペース内のどこに配置されてもよい。

さらに、上述の共用メモリおよび主制御装置のアドレス
スペースの大きさは、例示のためのものに過ぎず、本発
明の範囲を限定する意味をもつものではない。

１ＤＬＯＵ　から他のＤＬＯ１７へのマツピングファン
クションおよびデータ転送を開始する際には、転送され
るべきデータを有する送信側ＤＬＯＵは、そのＤＬＯ１
７の並列入出力ポート４０（第２図）を経て主制御装置
２９へ「割込み要求」信号を送る。

第５図に示されているように、並列人出力ポート４０は
並列入出力回路（ＰＩＯ）６４を含んでいる。

図示の実施例においては、Ｐ工０６４は２ポートのプ四
グラム可能装置であって、これは主制御装置２９とＤＬ
ＯυのＭＰＵ　３２との間の？ＴＬ　（）ランシスター
トランジスタ論理装置）適合インタフェースをなす。Ｐ
工０６４は、例えばＺｉｌｏｇ　Ｚ８ＱＡ　ｖイク四ゾ
四セッサに適合するＺｉｌｏｇの並列工１０　ＩＩＩ御
装置集積回路チップによって構成される。

ＰＩＯ６４は、割込み信号およびイネ−デル信号などの
制御信号を記憶するための複数の制御レジスタを有する
。ある］）ＬＯＵが主制御装置に割込みを行なう際には
、そノＤＬＯＵ　（７）　ＭＰＵ　３２がＰＩＯ６４の
制御レジスタ内にあるビットをセットし、それによって
ライン６６正に割込み要求信号を発生させ、それを割込
み論理装置７０を経、システムパス１４を経て、主制御
装置のＭＰｔＪ　４４に送信する。

主制御装置のＭＰＵ　４４が割込み要求を受けると、Ｍ
ＰＵ　４４はシステムパス１４上に「割込み肯定応答」
信号を送信する。すると、割込み要求信号を発生した特
定の］）′ＬＯＵのｙｐｘｏ　６４はそれに応答して、
制御レジスタの内容を、Ｐ工０６４をシステムパス１４
に接続している１組のトランシーバ６８を経て、システ
ムパス１４上へｒ−）する。

割込み肯定応答信号に応答してシステムパス１４上へゲ
ート伝送されたデータは「割込みベクトル」と呼ばれ、
主制御装置のＭＩ’ＴＪ　４４へ入力される。割込みベ
クトルは、主制御装置に対し、入力された割込み要求を
発生した特定のＰｘｏ回路６４（およびＤＩＩＯＵ　２
０　）がどれであるかと、その割込み要求を扱う特定の
サブルーチンとを知らせる。割込みベクトル制御レジス
タの内容は、システム電力が印加された時点において、
通常主制御装置のＭＰＵ　４４によってセットされる。

Ｐ工Ｇ回路６４は、同時に割込み要求を行なっているい
くつかのＰ工０チップの最優先ボートを決定するための
内蔵論理装置をもっている。内部割込み論理装置を利用
すれば、ＤＬＯＵのＰ工０チップを相互に「ディジーチ
ェーン」様式に接続することにより、外部論理装置なし
に自動割込み優先順位制御を行なうことができる。しか
し、システムパス１４に多数のＤＬＯＵ、従って多数の
１１０回路が接続される場合は、多数のＰ工Ｏチップを
収容するために「ルックアヘッド」論理装置を追加する
ことが新値される。そのような「ルックアヘッド」論理
装置の例は、「ＰＩＯＴ＠ｏｈｎｉｏａｌ　Ｍａｎｕａ
ｌ　Ｊに説明されており、これはそれぞれのＤＬＯＵに
対する第５図の割込み論理装置７０および主制御装置２
９の割込み制御論理装置７２（第３図）によつて構成さ
れる。

再び第５図において、それぞれのＤＬＯＵの共用メモリ
２８は２重ホード・ランダムアクセスメモリ（ＲＡＭ）
　７４を含んでおり、このメモリはＲ−カルＭＰＵ　３
２および主制御装置２９の双方によってアクセスされる
ようになっている。ＲＡＭ　ｂ７４の１ボートは１組の
トランシーバ７６によりＤＬ（ＩＵの内部バス３４に接
続され、他ボートは１組のトランシーバ７８によりシス
テムバス１４に接続されている。トランシーバ６８，７
６．７８は１例えばり、ａ２４４および］：ｌ５２４５
形の集積ｒ−）回路チップによって構成されうる。

共用メモリ２８のＲＡＭ　７４に対するアクセスを行な
う際には、繋−力＃　ＭＰＵ　３２はアドレス信号（こ
れはＲＡＭ　７４の記憶位置に対応している）をＤＬＯ
Ｕの内部バス３４上に発生してＲＡＭ７４をアドレスす
る。メモリ選択論理装置８０はこのアドレス信号の高位
ビットをデコードして、ＲＡＭ７４に関連するコンテン
ション論理装Ｗｔ８４へのライン８２上に「選択」信号
を発生する。もしＲＡＭ　７４が主制御装置２９による
アドレスをも受けていなければ、コンテンション論理装
置８４はトランシーバ７６へのライン８６上にイネ−デ
ル」信号を発生し、それによってトランシーバ７６をし
て、ＤＬＯｌｌｒの”内部バス３４から共用メモリのＲ
ＡＭ　７４への、アドレス信号およびデータ信号をｒ−
）せしめる。このようにして、ローカルＭＰＵ３２は、
共有メモリ２８のＲＡＭ　７４をアドレスし、データを
ＲＡＭ　７４の入力部分に書込み、これを他のＤＬＯｌ
ｒに転送することができる。データが入力部に書込まれ
た後、ローカルＭＰＵ　３２は制御ビットをＰ工Ｏ回路
６４内にセットし、前述のように割込み要求信号を発生
させる。この時、もし所定時間内にシステム割込みが主
制御装置２９により肯定応答されなければ、ＭＰＵ　３
２はまたカウンタ／タイマ回路４２をセットして四−カ
ルＭＰＵ　３２への線路８Ｂ上に四−カル割込み要求信
号を発生せしめる。

システム割込み要求信号に肯定応答し、どのＤＬＯｌｒ
が割込み要求しているかを決定すると、主制御装置ｔ２
９はそのＤＬＯｔｒの共用メモリ２８の入力部分を、主
制御装置のアドレススペースの共用メモリウィンドー５
０の入力部分にマツプする。

これを行なうためには、主制御装置２９は要求している
ＤＬＯＵのＰ工０回路６４をアドレスして、並列人出力
ポート４０のＰ工Ｏ回路６４内のマツピング制御レジス
タの入力部分制御ビットをセットする。

ポート４０は工１０アドレスデコーダ９０を有し、この
デコーダは主制御装置からのアドレス信号をデコードし
て、もしそのアドレス信号がＰ工０回路６４のマツピン
グ制御レジスタのアドレスに対応していれば、、ＰＩＯ
回路６４へのライン９２上に「Ｐ工０イネーブル」信号
を発生する。Ｐ工０イネーブル信号はＰ工０回路６４の
マツピング制御レジスタをイネ−デルして、システムバ
ス１４上の主制御装置からのデータをトランシーバ６８
を経て受入れさせる。

マツピング制御レジスタの入力部分制御ビットはセット
されると、メモリ選択論理装置９６へのライン９４上に
入力部分「マツピング制御」信号を発生する。この入力
部分「マツピング制御」信号は、そのＤＬＯＵの共用メ
モリ２８の入力部分をイネーブルして、システムバス１
４上の主制御装置からのアドレス信号を第４図に示され
ているように受入れさせる。マツピング制御レジスタは
第２ビツトを有し、これが主制御装置２９によってセッ
トされると、カウンタ／タイマ回路４２へのライン９３
上に「入力肯定応答」信号を発生する。

この入力肯定応答信号が到着すると、カウンタ／タイマ
回路４２は、ジーカルＭＰＵへのライン８８上にｐ−カ
ル割込み要求信号を発生する。

主制御装置のアドレススペース内へのマツピングが行な
われると、主制御装置はシステムバス１４上ヘアドレス
信号を供給することによって入力部分をアドレスするこ
とができるようになる。

そのアドレス信号はそれぞれのＤＬＯＵの共用メモリ２
８へ送られるが、主制御装置のアトーレススペース内５
マツプされた入力部分のみが主制御装置からのアドレス
信号に応答する。アドレス信号の品位ビットは共用メモ
リ２Ｂのメモリ選択論理袋＠９６によってデコードされ
、同論理装置は、ライン９４上の入力部分マツピング制
御信号の作用によって、コンテンション論理装置８４へ
のライン９８上に「選択」信号を発生する。もし四−カ
ルＭＰＵがすでに共用メモリ２８にアクセスしつつある
のでなければ、コンテンション論理装置８４はトランシ
ーバ７８へのライン１００上に「有効化」信号を発生し
て、低位アドレスビットをトランシーバ７８のセットに
よって共有メモリのＲＡＭ７４ヘデートする。

送信側ＤＬＯＵの入力部分にアクセスすることにより、
主制御装置はそこに記憶されているデータの最初の部分
を読取り、宛先ＤＬＯＵをＷＡ詔することができる。こ
れらのデータ信号は、主制御装置によってイネーブルさ
れたトランシーバ７８によりシステムパス１４へｒ−）
される。

次に、宛先ＤＬＯＴＪの共用メモリの出力部分が、入力
部分の場合と同様の方法で、主制御装置のアドレススペ
ースの共用メモリウィンドーの出力部分５４内ヘマツゾ
される。こうして、主制御装置は宛先ＤＬＧＵのＰ工０
回路６４のマツピング制御レジスタをアドレスして、マ
ツピング制御レジスタの出力部分制御ビットをセットす
ることにより、出力部分マツピング制御信号をそのＤＷ
Ｕのライン９５上に発生せしめる。このマツピング制御
信号は、宛先ＤＬＯＵの共用メモリ２８の出力部分をイ
ネ−ゾルして、主制御装置からのアドレス信号およびデ
ータ信号をトランシーバγＢを経て受入れさせる。

さらに、１つより多くの出力部分が主制御装置の共用メ
七すウインドー内ヘマツプされうる。従って、主制御装
置は、ＤＬＯＵの共用メモリの出力部分をアドレスする
前に、１つより多くのＤＬＯＵの出力部分マツピング制
御ビットをセットすることができる。このようにして、
主制御装置は送信側ＤＬＯＵの人力部分からデータを読
取って、１つまたはそれ以上の宛先ＤＬＯＵにそのデー
タを書込むことができる。

主制御装置２９が、送信側３）ＬＯＵの入力部分から宛
先ＤＬＯＵの出力部分へのデータ転送を終ると、主制御
装置は宛先ＤＬＯυのＰ工０回路６４のマツビ、　　ン
グ制御しジスタ内の第４ビツトをセットすることによっ
て、Ｐ工０回路６４からカウンタ／タイマ回路４２への
ライン１０４上に「出力要求」信号を発生せしめる。カ
ウンタ／タイマ回路４２は、この出力要求信号に応答し
て、ＭＰＵ３２．へのライン８８上に割込み要求信号を
発生し、同信号はＭＰＵ　３２にデータがその共用メモ
リ２８の出力部分に転送されたことを知らせる。ＭＰＵ
　３２はその割込み信号に応答して、その共用メモリの
出力部分からデータを読取り、そのデータを処理し、そ
のデータをプロセッサモジュールの適宜の１１Ｍ１８お
よび工１０ポート１６を経て、外部の宛先装置へ送信す
る。

第６図には、共用メモリ２８のメモリ選択論理袋′Ｎ９
６が詳細に示されている。メモリ選択論理装置９６は、
８−１デコーＸ　（１ｏｆ　８ａｅａｏｄｅｒ　）１１
０を含んでいるが、このデコーダは例えばｌｌ５１３８
形集積回路チップであればよい。デコーダ１１０は、シ
ステムバス１４の３つの高位のシステムアドレスビット
５Ａ１２−８Ａ１４のそれぞれに接続された３つの選択
入力人、Ｂ、０と、最高位アドレスビット８Ａ１５に接
続されたイネ−ゾル入力とを有する。これら４つの高位
のシステムアドレスビットは、主制御装置によりアドレ
ス可能な特定の４区記憶位置ゾｐツクを選択するのに使
用される。

メモリ選択論理装置９６はさらにアンドデート１１２を
含んでおり、その１反転入力はＰＩＯＩＩｌｌｉ回路６
４（第５図）からの入力部分マツピング制御ライン９４
に接続され、もう１つの反転入力はストラップ１１４に
よってデコーダ１１０の８つの出力の１つに接続されて
いる。図示されている実施例においては、ストラップ１
１４はデコーダ１１０の出力１１６に接続されているよ
うに示されている。出力ライン１１６は、アドレスビッ
トＳムラ２−Ｓム１５Ω状態の特定の組合せに応答して
、有効状態、すなわち論理的低レベル状態になる。この
状態の組合せは、それぞれのＤＬＯＵの共用メモリの入
力部分のアドレスにあたる。主制御装置に対する入力部
分のアドレスは、単にストラップ１１４をデコーダ１１
０の他の出力に接続することにより、容易に偏移させる
ことができる。

アンドＰ−）１１２の出力は、ノアｅ’−）１１８の入
力に接続され、ノアｒ−）１１８の出力１２０は、第２
アンドｒ−）１２２の反転入力に接続されているＣアン
ドｒ−）１２２の出力は主制御装置のアクセスのための
メモリ選択ライン９Ｂであり、このラインはコンチンシ
ロン論理装置８４（第５図〕に接続されている。もし、
ライン９４上の入力部分マツピング制御信号が有効状態
（論理的低レベル状態〕になり、共用メモリの入力部分
のアドレスがデコーダ１１０の入力に供給されれば、ラ
イン９８上のメモリ選択信号は、主制御装置がメモリに
アクセスしつつある（すなわちｒ　５ｕＲｘｃａ　Ｊが
有効状態にある）場合には、有効状Ｍ（論理的低レベル
状態〕になる。もし、ローカルＭＰυ３２がすでに共用
メモリにアクセスしつつあるのでなければ、コンチンシ
ロン論理装置８４（第５図）はトランシーバ７Ｂをイネ
−デルして、主制御装置からのアドレス信号（およびデ
ータ信号ンを共用メモリのＲＡＭ　７４へ伝送せしめる
。このようにして、入力部分マツピング制御信号は、共
用メモリの入力部分をして主制御装置からのアドレス信
号を受入れさせる。

メモリ選択論理装置９６はざらに、もう１つのアンドデ
ート１２４を含んでおり、その反転入力の一方は出力部
分マツピング制御ライン９５に接続され、他方はストラ
ップ１２６によってデコーダ１１０の８つの出力の１つ
に接続されている。

出力部分のアドレスがデコーダ１１０に供給された時に
、主制御装置によるメモリ要求によってフィン９５上の
出力部分マツピング制御信号が有効状態にあれば、論理
装置は同様の動作によってライン９８上にメモリ選択信
号を発生する。この場合も、共用メモリ２８の出力部分
は、それぞれのＤＬＯｌｒのデコーダ１１０に選択的に
ストラップ１２６を接続することによって、主制御装置
のアドレススペース内の４にのアドレスブロックを割当
てられる。

第７図に示されているように、共用メモリ２８のコンテ
ンション論理装置８４は、１対のＤ形フリッゾ７０ツゾ
１３０および１３２を含んでいる。

７リツゾア四ツゾ１３０は、主制御装置がＤＬＯＵの共
用メモリにアクセスする時にセットされる。

同様に、フリップ７■ツゾ１３２は、］）］ＬＯＵＤｐ
−カルＭＩ’が共用メモリ２８にアクセスする時セット
される。従って、７リツゾ７四ツゾ１３０のＤ入力は、
主制御装置のメモリ制御論理装置９６か１．らの主制御
装置メモリ選択ライン９Ｂに接続されている。この選択
ライン９８はまたナンド？　−ト１３４の入力にも接続
されており、ナンドデート１３４のもう１つの入力は第
２７リツゾフロツゾ１３２のｑ出力に接続されている。

従って、もしローカルＭＰＵがすでに共用メモリ２８に
アクセスしつつある場合に（アリツゾア冒ツゾ１３２は
セットされている）、主制御装置が共用メモリ２８にア
クセスしようとすれば（主制御装置メモリ選択信号は゛
有効状態になる）、システムパス１４〔第５図〕へのラ
イン１３６上に待機信号が発生し、この信号は主制御装
置のＭＰＵへ伝送される。この信号は、ＤＬＯＵのロー
カルＭＰυが共用メモリにアクセスしつつある間は、主
制御装置が共用メモリに同時にアクセスするのを禁止す
る。同様にして、もし主制御装置がすでに共用メモ゛り
にアクセスしつつある場合に（フリップ７１：１ツゾ１
３０はセットされている）、ＤＬＯＵが共用メモリにア
クセスしようとすれば（ＤＬＯＵメモリ選択信号は有効
状態になる）、ナントゲート１３８はｐ−カルＭＰＵ　
３２へのライン１４０上に待機信号を発生する。

７リツゾフｐツブ１３０および１３２は、アリツゾ７０
ツゾ１３０および１３２のりｐツク入力へ供給されるり
ｐツク信号（ＯＰＵ　ＩＩ　）が存在する場合にのみ、
状態を変化しうる。しかし、りｐツク信号（０２Ｕ　ｌ
　）ラインを第２７リツプ７０ツゾ１３２のクリック入
力へ接続するのに時間遅延装置１４２が用いられ、り四
ツク信号は７リツゾフ四ツゾ１３０に到着した後に第２
７リップフロンプ１３２に到着するようになっている。

従って、主制御装置と四−カルＭＰＵ　３２とがもし同
時に共用メモリにアクセスしようとすれば、クロック信
号はまずアリツブ７０ツゾ１３０に到着するので、７リ
ツゾ７シツゾ１３０のζ出力がまず状態を変える。すな
わち、７リツゾフ四ツゾ１３０のζ出力が有効状態（論
理的低レベル状態）になって、ローカルＭＰＵへのライ
ン１４０上に待機信ｔを送り出す。

７リツプ７四ツゾ１３０のζ出力が有効状態になると、
可出力も有効状Ｍ（論理的低レベル状態）になって、シ
ステムパス１４を共用メモリ２８のＲＡＭ　７４に接続
しているトランシーバ７８（第５図）へのライン１００
上にイネーブル信号を発生する０フリツプ７四ツブ１３
０のｉ出力はまた、第２７リツゾフロツゾ１３２の「ク
リア」入力にも接続されている。従って、フリップフロ
ップ１３０の互出力が有効状態になると、フリップフロ
ップ１３２のζ出力は無効状ｍｌ（論理的高レベル状Ｍ
）になって、１）Ｉ＋Ｏ１ｒの内部パス３４を共用メモ
リ２ＢのＲＡＭ　７４に接続しているトランシーバ７６
（第５図）をディスエイデルする。このようにして、フ
リップフロップ１３０がセットされると、システムパス
１４のアドレスおよびデータバスはＲＡＭ　７４に結合
せしめられ、ＤＩ＋ＯＵの内部パス３４のアドレスおよ
びデータバスはＲＡＭ　７４から結合解除される。フリ
ップフロップ１３２のζ出力は同様にしてフリップフロ
ップ１３０のクリア入力に接続されおり、フリップフロ
ップ１３２の互出力が有効状態になると７リツゾフロツ
ゾ１３０をリセットしトランシーバ７Ｂをディスエイデ
ルする。これによって、トランシーバＴ６がイネ−デル
されて四−力／＆／ＭＰｔｒ　３２からのアドレスおよ
びデータ信号を共用メモリ２８へ伝送することになり、
一方、システムパス１４のアドレスおよびデータバスは
ＲＡＭ７４から結合解除されることになる。

前述のように、それぞれのＤＬＯＵ　２　Ｑは、周辺装
置へのデータ、および周辺装置からのデータが転送され
る際に湧過するラインインタフェースモジュール１８を
４つまで制御することができる。

第８図には、代表的なラインインタフェースモジュール
が詳細に示されている。それぞれのラインインタフェー
スモジ−−＃１Ｂの主たる機能ハ、直列／並列データ変
換を行なうことである。例えば、ＬＩＭｌＢは、ｌ１０
ｆ−）１６から受けた　２進直列データ流から５ないし
８ビツトのキャラクタを組立てることができる。組立て
られたキャラクタは次にＤＬＯＵによって入力される。

同様にして、ＬＩＭｌＢはＤＸｓＯＴＪからの並列デー
タを、ｘ７゜ボート１６を経て周辺装置う伝送される２
進パルス列に直列化する。

図示の実施例においては、それぞれのＬ工Ｍは４つの入
出力チャネルを有し、それぞれの入出力チャネルは破１
１１５２で示されたカードによって表わされている。そ
れぞれの入出力チャネル１５２は直列通信制５１回路１
５４を含んでおり、この回路は前述のような直列データ
通信のためのデータのフォーマツティングを行なう。こ
の直列通信制御回路は、例えば、前述のＺ　ｉｌｏｇの
Ｚ８０Ｐ工０　制御装置集積回路チップおよびＺｉｌｏ
Ｈの直列Ｉ１０制御装置（Ｂ工０）集積回路チップによ
って構成される。

Ｓｘ０回路は、ゾ四グラム可能な、２重チャネル装置で
あり、よりＭのＢ１＊ｙｎｏ　（２進式同期通−信）、
ＨＤＬＯ（高レベルデータリンク制御）、８ＤＬＯ（同
期式データリンク制御）、およびその他の直列弐プｐト
＝ル、などの非同期式、同期式、および同期ビット適合
式（５ｙｎｏｈｒｏｎｏｕａ　ｂｉｔ　ｏｒｉｅｎｔ＠
ｄ　）プｐトコル、を扱うことができる。直列式通信制
御回路１５４のｓｚｏおＪびＰＩＯ回路は、ＤＩ、ＯＵ
の制御のもとに、ＯＲＯ（巡回冗長検査）の発生および
検査、フラッグまたは同期キャラクタの自動挿入、およ
び自動的なぜ四の挿入および抹消、などのデータリンク
ハンドリング機能を行なうことができる。

それぞれの工乃チャネ／Ｉ／１５２は、ＰＩＯ回路から
の聞カビットによって制御されるループバックデート１
５６を備えている。ループバックｒ−）１５６は、８１
０回路が利用者システムから切離され、チャネルのＳ工
Ｏ送信部出力がＳＸＯ受信部入力に接続される内部的検
査モードにおいて用いられる。これによってそれぞれの
ＤＬＯＵは、データが正しく送信されているかどうかを
検査することができる。

ＯＲ？端子、コンピュータ、またはその他の外部装置は
、コネクタ１５８によって通信制御装置１０に接続され
る。第８図に示されているＬ工Ｍ１８のそれぞれの工１
０チャネル１５２は、Ｒ８−２３２−０インタフエース
標準規格に適合するように設計されている。従って、コ
ネクタ１５８は２５ピン・コネクタである。１組のジャ
ンパ１６０は、データおよび制御信号の諸ラインをコネ
クタ１５８に、さまざまに割当てるために用いられる。

同様にして、１組のジャンパ１６２は＼直列通信制御装
置１５４のＳ工０および２１０回路の出力および入力ビ
ンのさまざまな割当てを可能ならしめる。

例えば、Ｒ８２３２−０ラインインタ７エースモジユー
ルは、ジャンパの作用によって、データ端子装置（ＤＴ
Ｉ　）としても、データ通信装置（Ｄ　ＯＫ）１組のト
ランジェント抑制器１６４は、コネクタ１５８によって
通信制御装置１０に接続された外部装置から発生する、
データまたは制御信号ライン上の電圧および電流トラン
ジェントから、通信制御装置１００回路要素を保膜する
。１組の１８−２５２駆動回路１６６およびＲＢ−２５
２受信回路１６Ｂは、Ｒ８−２３２仕様の電圧を、ＬＩ
Ｍ　１ｆ３および通信制御装置１０の回路に適合する電
圧レベルに変換する。さらに、１組の光学的カップラ１
１０によって分離が行なわれる。第８図に示されている
ＬＩＭ　１８はＲ８−２３２の物理的インタフェース仕
様に適合するように設計されたものであるが、通信制御
装置１０には、他のインタフェース標準規格を必要とす
る外部装置をインタフェースするため、他のう・インイ
ンタフェースモジュールを備えることもできる。

ビット速度検出回路１１２は、ＤＬＣＵ　２０によって
読取られたデータの伝送速度を測定するために備えられ
ている。それによってＤＬＣＵはピット速度発生ｎ１７
４をプログラムして、検出されたデータ伝送速度に適し
た速度でり四ツク信号を発生させることができる。この
ビット速度検出回路１７２は、例えばＺ　ｌｌｏ　ｇの
ｚ８０カウンタ／タイマ回路によって４１Ｉ成され、ビ
ット速度発生器１７４は例えばＯＯＭ　５０１６集積回
路チップによって構成されうる。

ＤＬＯＵは、アドレスデコードおよびパリティチェック
論理装置１７６によってデコードされる適宜のアドレス
信号を供給することによって、直列ｊｊ信制御装置１５
４、ビット速度検出回路１７２、またはビット速度発生
器１７４の集積回路チップをアドレスすることができる
。アドレスデコード論理装置１７６は、ＤＬＯＵにより
アドレスされた集積回路チップにイネ−ゾル信号を供給
する。

ＬＬＯＵ／ｈ工Ｍパス３０は、１組のデータバス・トラ
ンシーバ１７Ｂにより、工１０チャネル１５２の集積回
路チップに接続されている。

ＤＬ　ＯＵに対する割込みは、直列通信制御装置１５４
のＳ、工０および２１０回路によって発生器しめられる
。これらの回路は、内蔵された「ディジーチェーン」割
込み優先順位構造を利用することができる。多数のこれ
らチップが相互接、続される場合は、前述のように「ル
ックアヘッド」論理装置が利用されうる。この回路は、
バスおよび割込み制御論理装置１８０と、ＤＬＯＴＪの
割込み論理装置１８２（第２図）とによって構成される
。

以上の説明において、本発明の通信制御装置は、多数の
プロセッサモジュールを収容することが可能で、データ
を１プロセツサモジユールから他のプロセッサモジュー
ルへ転送する主制御装置のアドレススペースによってそ
の数が制限されないことが明らかにされた。ざらに上述
のアーキテクチャによれば、データを１つより多くのプ
ロセッサモジュールに同時に転送することができる。

もちろん、本技術分野に精通した者にとっては、本発明
の諸改変、およびその諸特徴は、あるものは研究を行な
った後にのみ明らかになり、またあるものは単に通常の
電子的設計のものであろうが、いずれにしても明らかで
あるはずである。また、特定の応用に対する特殊な設計
をもった、他の実施例も可能である。従って、本発明の
範囲は以上において説明された特定の実施例によって制
限されるものではなく、特許請求の範囲によってのみ定
められるものである。

【図面の簡単な説明】

第１図は、本発明の通信制御装置の概略的ゾロツク図で
あり、 第２図は、第１図の通信制御装置のデータリンク制御装
置の概略的ブロック図であり、第６図は、第１図の通信
制御装置の主制御装置の概略的ブロック図であり、 第４図は、２つのデータリンク制御装置共用メモリの部
分の主制御装置共用メモリウィンドウ内へのマツピング
の概略的表示であり、 第５図は、第２図のデータリンク制御装置の並列入出力
ポートと共用メモリとの詳細なブロック図であり、 第６図１１、第５図のメモリ選択論理装置の概略図であ
り、 第７図は、第５図のフンテンション論理装置の概略図で
あり、 第８図は、第１図の通信制御装置のラインインタフェー
ス・モジュールの概略的ブロック図である０ １０−・通信制御装置、１２・・・ゾロセッサモジュー
ル、１４・・・システムバス、２０・・・データリンク
制御装置（ＤＸａＯＵ）、２８−・・共用メモリ、２９
・−主制御装置、４０・・・並列入出力ボート。 代理人　浅　村　　　皓 外４名

Claims (3)

【特許請求の範囲】
1. （１）データ処理用の複数のプロセッサにして、各各の
   プロセッサは他のプロセッサの共用メモリへ転送される
   べきデータと他のプロセッサの共用メモリから受信した
   データとを記憶しておくための共用メモリを備えており
   、各々の前記共用メ缶９は１つの共通のアドレスデルツ
   クを含んでいる。 前記複数のプロセッサと。 ある１つの共用メモリから他の共用メモリへデータを転
   送するためのデータ転送装置にして前記データ転送装置
   が、前記共用メモリからデータを読取りまたは前記共用
   メモリにデータを書込むためにそれぞれの前記共用メモ
   リをアドレスする装置と、特定の前記共用メモリをイネ
   ーブルして前記データ転送装置からのアドレスを受入れ
   させるイネ−プリング装置とを備えていて、イネーブル
   されない全ての前記共用メモリは前記データ転送装置か
   らのアドレスを受入れないようになっている前記データ
   転送装置と、 を有するデータ処理システム。
2. （２）　　システムバスと、 複数のプロセッサモジュールにして、それぞれの前記プ
   ロセッサモジュールがプロセッサおよび前記プロセッサ
   に関連し且つ前記システムバスに動作的に接続された共
   用メモリを備えており、それぞれの前記共用メモリが前
   記システムバスに対し他の共用メモリと共通のアドレス
   デルツクを含んでおり、それぞれの前記プロセッサは関
   連、の共用メモリに他のプロセッサモジュールの共用メ
   モリへ転送されるべきデータを書込むための書込み装置
   と関連の共用メモリから他のプロセッサモジュールの共
   有メモリより転送されたデータを読取るための読取り装
   置とを含んでいる、前記複数のプシ七ツサモジュールと
   、 前記システムバスに動作的に接読された主制御装置にし
   て、選択された１つの共用メモリからデータを読取りそ
   して少なくとも１つの選択された共用メモリにデータを
   書込むためにそれぞれの共用メモリへ共通アドレス信号
   を供給するようになっており、かつ特定の前記プロセッ
   サモジュールにイネーブル信号を供給してそのプロセッ
   サモジュールの共用メモリを選択するための供給装置を
   備えている前記主制御装置と、 を有しており、それぞれの前記プ四セッサモジュールが
   ざらに前記イネ−デル信号に応答して前記プ四セッサモ
   ジュールに関連した共用メモリをイネーブルし前記主制
   御装置からの共通アドレス信号を受入れさせるためのイ
   ネ−プリング装置を備えている、データ処理システム。
3. （３）共用メモリブロックを含むメモリをそれぞれ伽え
   た複数個のデータ処理装置にして、それらの共用メモリ
   は他のデータ処理装置の共用メモリと共通なアドレスス
   ペースをもっているような前記複数個のデータ処理装置
   と、 １つの共用メモリゾ四ツクから他の共用メモリブロック
   へデータを転送するためのデータ転送装置にして前記複
   数の処理装置の各共用メモリゾ田ツクの共通アドレスス
   ペースによって画定される共用メ七り□ウィンドーを含
   むアドレススペースをもっている前記データ転送装置と
   、 １つまたはそれ以上の前記処理装置の共用メモリブロッ
   クを前記データ転送装置の前記共用メモリウィンドー内
   にマツプするためのマツピング装置にしてマツプされた
   共用メモリは前記共通アドレスデ四ツク内のアドレスを
   受入れ、マッシされなかった共用メモリは前記アドレス
   を受入れ−ないようにしたマツピング装置と、 を有するデータ処理システム。