JPS5995662A - メモリアクセス選択回路 - Google Patents
メモリアクセス選択回路Info
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- JPS5995662A JPS5995662A JP58202926A JP20292683A JPS5995662A JP S5995662 A JPS5995662 A JP S5995662A JP 58202926 A JP58202926 A JP 58202926A JP 20292683 A JP20292683 A JP 20292683A JP S5995662 A JPS5995662 A JP S5995662A
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- memory
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明はメモリ回路に関し、詳しくいうと単一のメモリ
への複数のプロセッサのアクセスを制御するためのメモ
リアクセス選択回路に関する。
への複数のプロセッサのアクセスを制御するためのメモ
リアクセス選択回路に関する。
発明の背景
端末、プリンタあるいはモデム（変復調装置）のような
種々の入出力（Ｉｌｏ ）装置に対するデータを記憶し
、またこれら入出力装置からのデータを記憶するための
バッファとしてメモリ回路がしばしば使用されている。
種々の入出力（Ｉｌｏ ）装置に対するデータを記憶し
、またこれら入出力装置からのデータを記憶するための
バッファとしてメモリ回路がしばしば使用されている。
これらメモリは複数のプロセッサによってしばしばアク
セスされる。しかしながら、間違ったアドレス、データ
あるいは制御信号を防止するために、メモリへのアクセ
スは任意の特定の時間に１つのプロセッサだけがメモリ
にアクセスするように制御されねばならない。
セスされる。しかしながら、間違ったアドレス、データ
あるいは制御信号を防止するために、メモリへのアクセ
スは任意の特定の時間に１つのプロセッサだけがメモリ
にアクセスするように制御されねばならない。
そのようなメモリアクセス制御は代表的には複雑なタイ
ミングおよび論理回路を必要とする。
ミングおよび論理回路を必要とする。
発明の目的
従って、本発明の目的は複雑なタイミングおよび論理回
路を使用しない新規なメモリアクセス選択回路を提供す
ることである。
路を使用しない新規なメモリアクセス選択回路を提供す
ることである。
発明の概要
本発明によれば、外部読出しおよび書込み信号を提供す
るように動作し、さらに該外部読出しおよび書込み信号
に関連してそれぞれデータを受信および送信するように
動作する外部プロセッサを含むコンピュータシステムに
おいて使用するためのメモリアクセス選択回路が提供さ
れる。この本発明のメモリアクセス選択回路は内部読出
しおよび書込み信号を提供するように動作し、さらに該
内部読出しおよび書込み信号に関連してそれぞれデータ
を受信および送信するように動作する内部プロセッサを
含む。このプロセッサは許容、抑止、第１および第２の
選択信号を提供する。
るように動作し、さらに該外部読出しおよび書込み信号
に関連してそれぞれデータを受信および送信するように
動作する外部プロセッサを含むコンピュータシステムに
おいて使用するためのメモリアクセス選択回路が提供さ
れる。この本発明のメモリアクセス選択回路は内部読出
しおよび書込み信号を提供するように動作し、さらに該
内部読出しおよび書込み信号に関連してそれぞれデータ
を受信および送信するように動作する内部プロセッサを
含む。このプロセッサは許容、抑止、第１および第２の
選択信号を提供する。
メモリがまた、含まれており、許容信号ならびに内部ま
たは外部読出し信号に応答してデータを送信するように
動作する。このメモリはさらに、許容信号ならひに内部
または外部書込み信号に応答してデータを受信するよう
に動作する。
たは外部読出し信号に応答してデータを送信するように
動作する。このメモリはさらに、許容信号ならひに内部
または外部書込み信号に応答してデータを受信するよう
に動作する。
多重化手段が内部および外部プロセッサならびにメモリ
に接続されている。この多重化手段は第１の選択信号に
応答して内部プロセッサをメモリに接続するように動作
し、それによって内部プロセッサが内部薔込みおよび読
出し信号に関連してそれぞれメモリへデータを送信し、
およびメモリからデータを受信することを可能にする。
に接続されている。この多重化手段は第１の選択信号に
応答して内部プロセッサをメモリに接続するように動作
し、それによって内部プロセッサが内部薔込みおよび読
出し信号に関連してそれぞれメモリへデータを送信し、
およびメモリからデータを受信することを可能にする。
多重化手段は、さらに、第２の選択信号に応答して外部
プロセッサをメモリに接続するように動作し、それによ
って外部プロセッサが外部書込みおよび読出し信号に関
連してそれぞれメモリへデータを送信し、およびメモリ
からデータを受信することを可能にする。
プロセッサをメモリに接続するように動作し、それによ
って外部プロセッサが外部書込みおよび読出し信号に関
連してそれぞれメモリへデータを送信し、およびメモリ
からデータを受信することを可能にする。
好ましい実施例の説明
添付図面を参照すると、本発明のメモリアクセス選択回
路が図示されている。マイクロプロセッサ１０（内部プ
ロセッサ）はデコーダデータリードＤＤ１およびＤＤ２
ならびにデコーダ書込みリードＤＷＲを介してデコーダ
２０に接続されている。マイクロプロセッサ１０はまた
、内部データリードＩＤ１〜ＩＤ８を介して双方向デー
タマルチプレクサ３０に接続されており、ざらに内部ア
ドレスリードＩＡＤ１〜ＩＡＤｎｓならびに内部読出し
および書込みリードＩＲＤおよびＩＷＲをそわぞれ介し
てアドレスおよび制御マルチプレクサ４０に接続されて
いる。また、マイクロプロセッサ１０は出力データリー
ドＯＤＩ〜ＯＤ８を介して入出力装置に接続できる。
路が図示されている。マイクロプロセッサ１０（内部プ
ロセッサ）はデコーダデータリードＤＤ１およびＤＤ２
ならびにデコーダ書込みリードＤＷＲを介してデコーダ
２０に接続されている。マイクロプロセッサ１０はまた
、内部データリードＩＤ１〜ＩＤ８を介して双方向デー
タマルチプレクサ３０に接続されており、ざらに内部ア
ドレスリードＩＡＤ１〜ＩＡＤｎｓならびに内部読出し
および書込みリードＩＲＤおよびＩＷＲをそわぞれ介し
てアドレスおよび制御マルチプレクサ４０に接続されて
いる。また、マイクロプロセッサ１０は出力データリー
ドＯＤＩ〜ＯＤ８を介して入出力装置に接続できる。
外部プロセッサ５０は外部データリードＥＤＩ〜ＥＤ８
を介してデータマルチプレクサ３０に接続されている。
を介してデータマルチプレクサ３０に接続されている。
また、外部プロセッサ５０は外部アドレスリードＥＡＤ
１〜Ｅ Ａ Ｄ １１ ’ｚならびに外部読出しおよ
び書込みリードＥＲＤおよびＥＷＲを介してアドレスお
よび制御マルチプレクサ４０に接続されている。外部プ
ロセッサ５０は、さらに、解放リードＲＬＳおよびリク
エスト（要求）リードＲＥＱをそれぞれ介し”Ｃインバ
ータ６１および７１に接続されている。これらインバー
タはランチ６０および７０（記憶回路）のセット（Ｓ）
入力にそれぞれ接続されている。
１〜Ｅ Ａ Ｄ １１ ’ｚならびに外部読出しおよ
び書込みリードＥＲＤおよびＥＷＲを介してアドレスお
よび制御マルチプレクサ４０に接続されている。外部プ
ロセッサ５０は、さらに、解放リードＲＬＳおよびリク
エスト（要求）リードＲＥＱをそれぞれ介し”Ｃインバ
ータ６１および７１に接続されている。これらインバー
タはランチ６０および７０（記憶回路）のセット（Ｓ）
入力にそれぞれ接続されている。
デコーダ２０は許容ラッチ８０のセラ） （Ｓ）および
リセット（Ｒ）入力にならびに選択ラッチ９０のセット
（Ｓ）およびリセツ） （Ｒ）入力に接続されている。
リセット（Ｒ）入力にならびに選択ラッチ９０のセット
（Ｓ）およびリセツ） （Ｒ）入力に接続されている。
これらラッチは記憶回路として動作する。
ラッチ８０のＱ出力はＡＮＤゲー）１１０およびランダ
ムアクセスメモリ（ＲＡＭ）１ｏｏに接続されており、
またＲＡＭ１００はデータリードＤ１〜Ｄ８を介してデ
ータマルチプレクサ３０に、およびアドレスリードＡＤ
Ｉ〜ＡＤｎ％読出しおよび書込みリードＲＤおよびＷＲ
を介してアドレスおよび制御マルチプレクサ４０に、そ
れぞれ接続されている。
ムアクセスメモリ（ＲＡＭ）１ｏｏに接続されており、
またＲＡＭ１００はデータリードＤ１〜Ｄ８を介してデ
ータマルチプレクサ３０に、およびアドレスリードＡＤ
Ｉ〜ＡＤｎ％読出しおよび書込みリードＲＤおよびＷＲ
を介してアドレスおよび制御マルチプレクサ４０に、そ
れぞれ接続されている。
選択ランチ９０のＱ出力はマイクロプロセッサ１０、デ
ータマルチプレクサ６０、アドレスおよび制御マルチプ
レクサ４０、インバータ１２０、ラッチ６０のリセット
（Ｒ）入力、およびＡＮＤゲ−）１１０に接続されてい
る。インバータ１２０はランチ７０のリセット（Ｒ）入
力に接続されている。ラッチ６０および７０のリセット
出力（回）はψ−Ｉ− ＯＲゲート１３０に接続されており、ランチ６０のリセ
ット（豆）出力はＡＮＤゲート１１０にも接続されてい
る。ＡＮＤゲート１１０はＡＣＫ（肯定応答）信号回路
として動作し、またラッチ６０および７０、ならびにＯ
Ｒゲート１６０は割込み信号回路として動作する。ＡＮ
Ｄゲート１１０の出力はＡＣＫリードを介して外部プロ
セッサ５０に接続され、ＯＲゲート１６０の出力はＩＮ
Ｔり−ドを介してマイクロプロセッサ１０に接続されて
いる。
ータマルチプレクサ６０、アドレスおよび制御マルチプ
レクサ４０、インバータ１２０、ラッチ６０のリセット
（Ｒ）入力、およびＡＮＤゲ−）１１０に接続されてい
る。インバータ１２０はランチ７０のリセット（Ｒ）入
力に接続されている。ラッチ６０および７０のリセット
出力（回）はψ−Ｉ− ＯＲゲート１３０に接続されており、ランチ６０のリセ
ット（豆）出力はＡＮＤゲート１１０にも接続されてい
る。ＡＮＤゲート１１０はＡＣＫ（肯定応答）信号回路
として動作し、またラッチ６０および７０、ならびにＯ
Ｒゲート１６０は割込み信号回路として動作する。ＡＮ
Ｄゲート１１０の出力はＡＣＫリードを介して外部プロ
セッサ５０に接続され、ＯＲゲート１６０の出力はＩＮ
Ｔり−ドを介してマイクロプロセッサ１０に接続されて
いる。
正常な動作モードは外部プロセッサ５０がアドレスおよ
び制御マルチプレクサ４０ならびにデータマルチプレク
サ３０を介してＲＡＭ１００（７）制御を行なうことで
ある。それにより外部プロセッサ５０は初めにデータマ
ルチプレクサ６０を介して外部データをＲＡＭ１００に
送信することによってデータを種々の入出力装置に送信
することができる。そのようなデータ転送の完了時に、
外部プロセッサ５０はこれらマルチプレクサを介しての
ＲＡＭ１００の制御を解除し、それによってマイクロプ
ロセッサ１０がＲＡＭ１００の制御権を得、メモリデー
タをＲＡＭから取り出し、そのデータを所望の入出力装
置に伝送することを可能にする。マイクロプロセッサ１
０が所望の入出力装置へのデータの伝送を終了したとき
に、マイクロプロセッサ１０はマルチプレクサおよびＲ
ＡＭ１００の制御を解除し、そして外部プロセッサ５０
が再びそれらの制御を行なうことができる。
び制御マルチプレクサ４０ならびにデータマルチプレク
サ３０を介してＲＡＭ１００（７）制御を行なうことで
ある。それにより外部プロセッサ５０は初めにデータマ
ルチプレクサ６０を介して外部データをＲＡＭ１００に
送信することによってデータを種々の入出力装置に送信
することができる。そのようなデータ転送の完了時に、
外部プロセッサ５０はこれらマルチプレクサを介しての
ＲＡＭ１００の制御を解除し、それによってマイクロプ
ロセッサ１０がＲＡＭ１００の制御権を得、メモリデー
タをＲＡＭから取り出し、そのデータを所望の入出力装
置に伝送することを可能にする。マイクロプロセッサ１
０が所望の入出力装置へのデータの伝送を終了したとき
に、マイクロプロセッサ１０はマルチプレクサおよびＲ
ＡＭ１００の制御を解除し、そして外部プロセッサ５０
が再びそれらの制御を行なうことができる。
同様にして、１つの入出力装置からデータを受信する場
合には、マイクロプロセッサ１０がマルチプレクサを介
してＲＡＭ１００の制御権を獲得し、内部データをＲＡ
Ｍ１００に送信し、その後ＲＡＭ１ＯＯおよびマルチプ
レクサの制御を解除する。次に、外部プロセッサ５０が
マルチプレクサを介してＲＡＭ１００の制御権を獲得し
、ＲＡＭ１００からメモリデータを取り出す。
合には、マイクロプロセッサ１０がマルチプレクサを介
してＲＡＭ１００の制御権を獲得し、内部データをＲＡ
Ｍ１００に送信し、その後ＲＡＭ１ＯＯおよびマルチプ
レクサの制御を解除する。次に、外部プロセッサ５０が
マルチプレクサを介してＲＡＭ１００の制御権を獲得し
、ＲＡＭ１００からメモリデータを取り出す。
外部プロセッサ５０がデータを入出力装置に送信するた
めには、初めにＲＡＭ１００の制御権を得なければなら
ない。これを行なうために、外部プロセッサ５０は論理
レベル１リク工スト信号をそのリクエスト（ＲＥＱ）リ
ードに提供する。この信号はインバータ７１によって論
理レベル０信号に反転され、ランチ７０のセラ） （Ｓ
）入力に供給され、それによってラッチ７０をセットし
、論理レベル０の第１のサービス要求信号をそのｑ出力
に提供させる。この論理レベルＯ信号はＯＲゲ−）１３
０の第２の入力に与えられ、ＯＲゲート１３０は論理レ
ベル１割込み信号をそのＩＮＴ！ｊ−ドに提供する。こ
の論理レベル１割込み信号はマイクロプロセッサ１０に
よって検出され、マイクロプロセッサ１０は論理レベル
０信号をデコーダデータリードＤＤ１およびＤＤ２に、
および正のパルスをデコーダ書込みリード（ＤＷＲ）に
、それぞれ供給する。デコーダ２０はこれら信号に応答
して論理レベル０の第１の制御信号を許容ランチ８０の
リセット（Ｒ）入力に供給する。このランチ８０は論理
レベル０の抑止信号をそのＱ出力に提供する。この論理
レベル０信号ｋｉ ＲＡ Ｍ ｉ ００を抑止し、ＡＮ
Ｄゲート１１０から論理レベル０信号をＡＣＫリードに
供給きせる。外部プロセソサ５０はＲＡＭ１００にアク
セスしようとすることを抑止される。何故ならば、その
内部プロトコールがそのようなアクセスを試みる前にＡ
ＣＫリードに調理レベル１のＡ ＣＫ信号を必要とする
からである。
めには、初めにＲＡＭ１００の制御権を得なければなら
ない。これを行なうために、外部プロセッサ５０は論理
レベル１リク工スト信号をそのリクエスト（ＲＥＱ）リ
ードに提供する。この信号はインバータ７１によって論
理レベル０信号に反転され、ランチ７０のセラ） （Ｓ
）入力に供給され、それによってラッチ７０をセットし
、論理レベル０の第１のサービス要求信号をそのｑ出力
に提供させる。この論理レベルＯ信号はＯＲゲ−）１３
０の第２の入力に与えられ、ＯＲゲート１３０は論理レ
ベル１割込み信号をそのＩＮＴ！ｊ−ドに提供する。こ
の論理レベル１割込み信号はマイクロプロセッサ１０に
よって検出され、マイクロプロセッサ１０は論理レベル
０信号をデコーダデータリードＤＤ１およびＤＤ２に、
および正のパルスをデコーダ書込みリード（ＤＷＲ）に
、それぞれ供給する。デコーダ２０はこれら信号に応答
して論理レベル０の第１の制御信号を許容ランチ８０の
リセット（Ｒ）入力に供給する。このランチ８０は論理
レベル０の抑止信号をそのＱ出力に提供する。この論理
レベル０信号ｋｉ ＲＡ Ｍ ｉ ００を抑止し、ＡＮ
Ｄゲート１１０から論理レベル０信号をＡＣＫリードに
供給きせる。外部プロセソサ５０はＲＡＭ１００にアク
セスしようとすることを抑止される。何故ならば、その
内部プロトコールがそのようなアクセスを試みる前にＡ
ＣＫリードに調理レベル１のＡ ＣＫ信号を必要とする
からである。
次ニ、マイクロプロセッサ１０は論理レベル０および１
信号をＤＤＩおよびＤＤ２リードにそれぞれ供給し、ま
た関連する正のパルスをＤＷＲ！Ｊ−ドに供給する。デ
コーダ２０はこれら信号に応答し、論理レベル０の第２
の制御信号を選択ラッチ９０のセット（ｓ）入力に供給
する。このランチは論理レベル１の第１の選択信号をそ
のＱ出力に提供する。アドレスおよび制御マルチプレク
サ４０はこの論理レベル１の第１の選択信号に応答し、
外部アドレス（ＥＡＤ１〜ＥＡＤｎ ）、読出しくＥＲ
Ｄ）および書込み（ＥＷＲ）リードをＲＡＭ１００に接
続する。同様に、データマルチプレクサ３０はこの論理
レベル１の第１の選択信号に応答し、外部データ（ＥＤ
１〜ＥＤ８）リードをＲＡＭ１００に接続する。
信号をＤＤＩおよびＤＤ２リードにそれぞれ供給し、ま
た関連する正のパルスをＤＷＲ！Ｊ−ドに供給する。デ
コーダ２０はこれら信号に応答し、論理レベル０の第２
の制御信号を選択ラッチ９０のセット（ｓ）入力に供給
する。このランチは論理レベル１の第１の選択信号をそ
のＱ出力に提供する。アドレスおよび制御マルチプレク
サ４０はこの論理レベル１の第１の選択信号に応答し、
外部アドレス（ＥＡＤ１〜ＥＡＤｎ ）、読出しくＥＲ
Ｄ）および書込み（ＥＷＲ）リードをＲＡＭ１００に接
続する。同様に、データマルチプレクサ３０はこの論理
レベル１の第１の選択信号に応答し、外部データ（ＥＤ
１〜ＥＤ８）リードをＲＡＭ１００に接続する。
マイクにプロセッサ１０は次に、論理レベル１および０
佃号をＤＤｌおよびＤ Ｄ ２１Ｊ−ドにそれぞれ供給
し、また正のパルスをＤＷＲリードに供給する。デコー
ダ２０はこれら信号に応答し、論理レベル０の第６の制
御信号を許容ランチ８０のセラ） （Ｓ）入力に供給す
る。このラッチは論理レベル１の許容信号をそのＱ出力
に提供する。ＲＡＭ１００を許容するこの信号はＡＮＤ
ゲート１１０の第６の入力にも現われる。
佃号をＤＤｌおよびＤ Ｄ ２１Ｊ−ドにそれぞれ供給
し、また正のパルスをＤＷＲリードに供給する。デコー
ダ２０はこれら信号に応答し、論理レベル０の第６の制
御信号を許容ランチ８０のセラ） （Ｓ）入力に供給す
る。このラッチは論理レベル１の許容信号をそのＱ出力
に提供する。ＲＡＭ１００を許容するこの信号はＡＮＤ
ゲート１１０の第６の入力にも現われる。
ＳＲフランチ０のＱ出力からの論理レベル１の第１の選
択信号はインバータ１２０によって論理レベル０信号に
反転され、リクエストラッチ７０のリセット（Ｒ）入力
に供給される。このラッチはリセットされ、論理レベル
１信号をＯＲゲート１６０の第２の入力に供給し、ＩＮ
Ｔリードの論理レベル１割込み信号を除去させる。これ
ら条件のもとで、解放ラッチ６０はリセットされ、論理
レベル１信号がゲート１１０の第１の人力に現われる。
択信号はインバータ１２０によって論理レベル０信号に
反転され、リクエストラッチ７０のリセット（Ｒ）入力
に供給される。このラッチはリセットされ、論理レベル
１信号をＯＲゲート１６０の第２の入力に供給し、ＩＮ
Ｔリードの論理レベル１割込み信号を除去させる。これ
ら条件のもとで、解放ラッチ６０はリセットされ、論理
レベル１信号がゲート１１０の第１の人力に現われる。
論理レベル１の第１の選択および許容信号もまた、ゲー
ト１１０の第２および第３の入力にそれぞれ現われるか
ら、このゲートは論理レベル１のＡＣＫ信号をＡＣＫリ
ードに供給する。この信号は外部プロセッサ５０に、Ｒ
ＡＭ１（１０に今、アクセスできるということを報知す
る。
ト１１０の第２および第３の入力にそれぞれ現われるか
ら、このゲートは論理レベル１のＡＣＫ信号をＡＣＫリ
ードに供給する。この信号は外部プロセッサ５０に、Ｒ
ＡＭ１（１０に今、アクセスできるということを報知す
る。
外部プロセッサ５０とＲＡＭ１００間のデータの伝送が
完了すると、外部プロセッサ５０は論理レベル１の解放
信号を解放（ＲＬＳ）リートニ供給する。この論理レベ
ル１信号はインバータ６１によって論理レベル０信号に
反転され、解放ラッチ６０のセット（Ｓ）入力に供給さ
れる。このラッチ６０がセットされ、論理レベル０の第
２のサービス要求信号をその回出力に提供する。この論
理レベル０信号はＯＲゲート１５０がらＩＮＴリードに
論理レベル１の割込み信号を提供ぎせ、がっまた、ＡＣ
Ｋリードに論理レベ／Ｉ１０信号を供給することによっ
てＡＮＤゲート１１０からＡＣＫ信号を除去きせる。こ
のＡＣＫ信号の除去により外部プロセッサ５０は再びＲ
ＡＭ１００にアクセスすることができなくなる。
完了すると、外部プロセッサ５０は論理レベル１の解放
信号を解放（ＲＬＳ）リートニ供給する。この論理レベ
ル１信号はインバータ６１によって論理レベル０信号に
反転され、解放ラッチ６０のセット（Ｓ）入力に供給さ
れる。このラッチ６０がセットされ、論理レベル０の第
２のサービス要求信号をその回出力に提供する。この論
理レベル０信号はＯＲゲート１５０がらＩＮＴリードに
論理レベル１の割込み信号を提供ぎせ、がっまた、ＡＣ
Ｋリードに論理レベ／Ｉ１０信号を供給することによっ
てＡＮＤゲート１１０からＡＣＫ信号を除去きせる。こ
のＡＣＫ信号の除去により外部プロセッサ５０は再びＲ
ＡＭ１００にアクセスすることができなくなる。
マイクロプロセッサ１０は割込み信号に応答して論理レ
ベル０信号をＤＤｌおよびＤＤ２リードに供給し、かつ
正のパルスをＤＷＲ’）−ドに供給する。デコーダ２０
はこれら信号に応答し、論理レベル０信号を許容ランチ
８０のリセット（Ｒ）入力に供給し、それによってラッ
チをリセットし、許容信号を除去して論理レベル０信号
をそのＱ出力に提供する。この信号はＲＡＭ１００を抑
止する。
ベル０信号をＤＤｌおよびＤＤ２リードに供給し、かつ
正のパルスをＤＷＲ’）−ドに供給する。デコーダ２０
はこれら信号に応答し、論理レベル０信号を許容ランチ
８０のリセット（Ｒ）入力に供給し、それによってラッ
チをリセットし、許容信号を除去して論理レベル０信号
をそのＱ出力に提供する。この信号はＲＡＭ１００を抑
止する。
次に、マイクロプロセッサ１０は論理レベル１信号′ｆ
ｔＤＤ１およびＤＤ２リードに供給し、かつ正のパルス
をＤＷＲリードに供給する。デコーダ２０はこれら信号
に応答し、論理レベル０の第４の制御信号を選択ラッチ
９０のリセット（Ｒ）入力に供給し、このラッチ９０を
リセットしてそのＱ出力に論理レベル０の第２の選択信
号を提供させる。アドレスおよび制御マルチプレクサ４
０はこのｈ理しベル０信号に応答して内部アドレス（Ｉ
ＡＤ１〜工ＡＤｎ ）、読出しくＩＲＤ）および書込み
（ＩＷＲ）リードをＲＡＭ１００に接続する。同様に、
データマルチプレクサ３０はこの論理レベル０信号に応
答し、内部データ（ＩＤ１〜より８）リードＢＲＡＭ１
００に接続する。選択ランチ９０のＱ出力のこの論理レ
ベルＯ信号は解放ラッチ６０のリセッ） （Ｒ）入力に
も現われ、このラッチ６０をリセットし、それによって
その回出力に論理レベル１信号を提供する。ＯＲゲート
１３０はこの論理レベル１信号を検出し、割込み信号を
除去し、ＩＮＴ！Ｊ−ドに＠理しベル０信号を供給する
。選択ラッチ９０のＱ出力の論理レベル０信号はＡＮＤ
ゲート１１ｏの第２の入力にも現われ、八〇に信号をリ
セッ）２れたま＼にし、ＡＣＫ！Ｊ−ドに論理レベル０
信号を保持する。
ｔＤＤ１およびＤＤ２リードに供給し、かつ正のパルス
をＤＷＲリードに供給する。デコーダ２０はこれら信号
に応答し、論理レベル０の第４の制御信号を選択ラッチ
９０のリセット（Ｒ）入力に供給し、このラッチ９０を
リセットしてそのＱ出力に論理レベル０の第２の選択信
号を提供させる。アドレスおよび制御マルチプレクサ４
０はこのｈ理しベル０信号に応答して内部アドレス（Ｉ
ＡＤ１〜工ＡＤｎ ）、読出しくＩＲＤ）および書込み
（ＩＷＲ）リードをＲＡＭ１００に接続する。同様に、
データマルチプレクサ３０はこの論理レベル０信号に応
答し、内部データ（ＩＤ１〜より８）リードＢＲＡＭ１
００に接続する。選択ランチ９０のＱ出力のこの論理レ
ベルＯ信号は解放ラッチ６０のリセッ） （Ｒ）入力に
も現われ、このラッチ６０をリセットし、それによって
その回出力に論理レベル１信号を提供する。ＯＲゲート
１３０はこの論理レベル１信号を検出し、割込み信号を
除去し、ＩＮＴ！Ｊ−ドに＠理しベル０信号を供給する
。選択ラッチ９０のＱ出力の論理レベル０信号はＡＮＤ
ゲート１１ｏの第２の入力にも現われ、八〇に信号をリ
セッ）２れたま＼にし、ＡＣＫ！Ｊ−ドに論理レベル０
信号を保持する。
次に、マイクロプロセッサ１ｏは論理レベル゛１および
０信号をＤＤｌおよびＤＤ２リードにそれぞれ供給し、
かつまた、正のパルスをＤＷＲリードに供給する。デコ
ーダ２０はこれら信号に応答して論理レベル０信号を許
容ラッチ８ｏのセット（Ｓ）入力に供給し、このラッチ
８０をセットして論理レベル１の許容信号をそのＱ出力
に提供する。
０信号をＤＤｌおよびＤＤ２リードにそれぞれ供給し、
かつまた、正のパルスをＤＷＲリードに供給する。デコ
ーダ２０はこれら信号に応答して論理レベル０信号を許
容ラッチ８ｏのセット（Ｓ）入力に供給し、このラッチ
８０をセットして論理レベル１の許容信号をそのＱ出力
に提供する。
この橢信号はＲＡＭ１００を許容し、従ってマイクロプ
ロセッサ１０はＲＡＭ１００と選択された入出力装置間
にデータを送信することができる。
ロセッサ１０はＲＡＭ１００と選択された入出力装置間
にデータを送信することができる。
そのようなデータの送信が完了したときに、マイクロプ
ロセッサ１０はＲＡＭ１００の制御を外部プロセッサ５
０に戻す。これはＲＡＭ１０’０を抑止し、外部プロセ
ッサ５０を選択し、ＲＡＭ１００を許容することによっ
て行なわれる。これを行なうのに必要な信号送出はリフ
ニス）（ＲＥＱ）信号に応答して前記した信号送出と同
一である。
ロセッサ１０はＲＡＭ１００の制御を外部プロセッサ５
０に戻す。これはＲＡＭ１０’０を抑止し、外部プロセ
ッサ５０を選択し、ＲＡＭ１００を許容することによっ
て行なわれる。これを行なうのに必要な信号送出はリフ
ニス）（ＲＥＱ）信号に応答して前記した信号送出と同
一である。
かくして、本発明のメモリアクセス回路によれば、ラン
ダムアクセスメモリの制御が複数のプロセッサ間で転移
できることが分る。たとえプロセッサの信号の状態がそ
のような制御の転移中保証できないとしても、本発明の
メモリアクセス制御回路はＲＡＭが許容されている間有
効データ、アドレスおよび制御信号のみがＲＡＭに現わ
れることを確実にする。
ダムアクセスメモリの制御が複数のプロセッサ間で転移
できることが分る。たとえプロセッサの信号の状態がそ
のような制御の転移中保証できないとしても、本発明の
メモリアクセス制御回路はＲＡＭが許容されている間有
効データ、アドレスおよび制御信号のみがＲＡＭに現わ
れることを確実にする。
本発明の多くの変形、変更が特許請求の範囲によっての
み限定される本発明の精神から逸脱することなしになし
得ることはこの分野の技術者には明らかであろう。
み限定される本発明の精神から逸脱することなしになし
得ることはこの分野の技術者には明らかであろう。
添付図面は本発明によるメモリアクセス選〃〈回路の一
実施例を示す回路構成図である０１Ｄ：マイクロプロセ
ッサ（内部プロセッサ）２０：デコーダ ３０：双方向データマルチプレクサ ４０ニアドレスおよび制御マルチプレクサ５０：外部プ
ロセッサ ６０．７０：ランチ ８０：許容ラッチ ９０：選択ラッチ １００：ランダムアクセスメモリ（ＲＡＭ）３２
実施例を示す回路構成図である０１Ｄ：マイクロプロセ
ッサ（内部プロセッサ）２０：デコーダ ３０：双方向データマルチプレクサ ４０ニアドレスおよび制御マルチプレクサ５０：外部プ
ロセッサ ６０．７０：ランチ ８０：許容ラッチ ９０：選択ラッチ １００：ランダムアクセスメモリ（ＲＡＭ）３２
Claims (1)
- （１） 外部読出しおよび書込み信号を提供するよう
に動作し、また該外部書込み信号に関連して外部データ
を送信するように動作する外部プロセラサラ含ムコンピ
ユータシステムにおいて使用するためのメモリアクセス
選択回路において、内部読出しおよび書込み信号を提供
するように動作し、また該内部書込み信号と関連して内
部データを送信するように動作し、さらに許容、抑止な
らびに第１および第２の選択信号を提供するように動作
する内部プロセッサと、 前記許容信号および前記内部または外部読出し信号に応
答してメモリデータを送信するように動作し、また前記
内部または外部書込み信号、ならびに前記許容信号に応
答して前記内部または外部データを受信するように動作
するメモリと、前記内部および外部プロセッサに、なら
びに前記メモリに接続されており、前記第１の選択信号
に応答して前記外部プロセッサを前記メモリに接続する
ように動作し、前記外部プロセッサが前記外部書込みお
よび読出し信号に関連して前記メモリにデータを送信し
、かつ前記メモリからデータを受信することを可能にす
る多重化手段とを具備し、 前記内部および外部プロセッサがそれぞれ前記内部また
は外部読出し信号に応答して前記メモリデータを受信す
るようにさらに動作し、前記多重化手段が前記第２の選
択信号に応答して前記内部プロセッサを前記メモリに接
続するようにさらに動作し、前記内部書込みおよび読出
し信号に関連して前記メモリにデータを送信し、かつ前
記メモリからデータを受信することを可能にする ことを特徴とするメモリアクセス選択回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US438083 | 1982-11-01 | ||
| US06/438,083 US4539656A (en) | 1982-11-01 | 1982-11-01 | Memory access selection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5995662A true JPS5995662A (ja) | 1984-06-01 |
Family
ID=23739139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202926A Pending JPS5995662A (ja) | 1982-11-01 | 1983-10-31 | メモリアクセス選択回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4539656A (ja) |
| JP (1) | JPS5995662A (ja) |
| BE (1) | BE898109A (ja) |
| CA (1) | CA1205203A (ja) |
| IT (1) | IT1169911B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4611297A (en) * | 1983-08-18 | 1986-09-09 | Pitney Bowes Inc. | Bus grant circuit |
| US4862350A (en) * | 1984-08-03 | 1989-08-29 | International Business Machines Corp. | Architecture for a distributive microprocessing system |
| JP3092116B2 (ja) * | 1991-08-26 | 2000-09-25 | 日本電気株式会社 | プログラム変更方式 |
| US5822776A (en) * | 1996-03-11 | 1998-10-13 | Mitel Corporation | Multiplexed random access memory with time division multiplexing through a single read/write port |
| US5907862A (en) * | 1996-07-16 | 1999-05-25 | Standard Microsystems Corp. | Method and apparatus for the sharing of a memory device by multiple processors |
| US5845322A (en) * | 1996-09-17 | 1998-12-01 | Vlsi Technology, Inc. | Modular scalable multi-processor architecture |
| CN101131857B (zh) * | 2006-08-25 | 2010-10-06 | 安国国际科技股份有限公司 | 硅储存装置及其控制器与运作方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3921145A (en) * | 1973-10-12 | 1975-11-18 | Burroughs Corp | Multirequest grouping computer interface |
| JPS5837585B2 (ja) * | 1975-09-30 | 1983-08-17 | 株式会社東芝 | ケイサンキソウチ |
| US4400771A (en) * | 1975-12-04 | 1983-08-23 | Tokyo Shibaura Electric Co., Ltd. | Multi-processor system with programmable memory-access priority control |
| US4164787A (en) * | 1977-11-09 | 1979-08-14 | Bell Telephone Laboratories, Incorporated | Multiple microprocessor intercommunication arrangement |
| US4325116A (en) * | 1979-08-21 | 1982-04-13 | International Business Machines Corporation | Parallel storage access by multiprocessors |
| US4313161A (en) * | 1979-11-13 | 1982-01-26 | International Business Machines Corporation | Shared storage for multiple processor systems |
| US4374413A (en) * | 1980-06-26 | 1983-02-15 | Gte Automatic Electric Labs Inc. | Arbitration controller providing for access of a common resource by a plurality of central processing units |
| US4402040A (en) * | 1980-09-24 | 1983-08-30 | Raytheon Company | Distributed bus arbitration method and apparatus |
| US4415972A (en) * | 1980-12-29 | 1983-11-15 | Sperry Corporation | Dual port memory interlock |
-
1982
- 1982-11-01 US US06/438,083 patent/US4539656A/en not_active Expired - Fee Related
-
1983
- 1983-10-28 BE BE2/60241A patent/BE898109A/fr not_active IP Right Cessation
- 1983-10-28 CA CA000439989A patent/CA1205203A/en not_active Expired
- 1983-10-31 JP JP58202926A patent/JPS5995662A/ja active Pending
- 1983-10-31 IT IT23543/83A patent/IT1169911B/it active
Also Published As
| Publication number | Publication date |
|---|---|
| IT8323543A0 (it) | 1983-10-31 |
| US4539656A (en) | 1985-09-03 |
| IT1169911B (it) | 1987-06-03 |
| BE898109A (fr) | 1984-02-15 |
| CA1205203A (en) | 1986-05-27 |
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