JPS6015763A - インタ−フエ−ス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はデータ処理システム、とりわけ、独立した非同
期システムを共有メモリのような共有資源に接続するた
めのインターフェース制御装置に関する。

［従来技術］ 共有資源のアクセス権を要求する多重処理システムが長
年にわたって存在してきた。例えば、ディスクファイル
または２ポー１−メモリのような共有資源を用いである
マイクロプロセッサシステムから他のマイクロプロセッ
サシステムに情報を送る場合に、多重マイタロプロセッ
サシステムが使用されてきた。複数の主バスシステム間
で共イ１された資源のアクセスの優先度を調停すること
が必要であるにれまで、競合回避のための様々な手法が
考え出されている。

［発明が解決しようとする問題点コ 共有資源アクセス権の競合回避手段を備え元共有資源多
重プロセッサシステ１１の従来技術として。

例えば、米国特許第４２１２０５７号がある。しかしな
がら、当該米国特許は、非同期回路に起こり得る不安定
性に対処するものでもなく、あらゆる場合の競合を回避
するものでもない。

従って本発明側よ、この問題を解決することを目的とし
ている。

［問題点を解決するための手段］ 本発明は、２以上の独立した非同期主バスシステムと従
バスシステムとを接続するためのインターフェース制御
装置を提供するものである。本発明のインターフェース
制御装置は、バス要求を同期化してバス許可信号の開始
以前に起こり得る不安定状態を除去し、さらに、２以上
の主バスシステムから同時ｌこ受け取った信号のあらゆ
る競合を回避する。

［実施例］ 第１図は本発明のインターフェース制御装置を利用し得
る通常の基本的なシステムを表わすブロック図である。

このシステムでは、データプロセッサ１２が主バスＡを
介して局所メモリ１３及びインターフェース制御装置１
０に接続され、第２のデータプロセッサ１４が主バスＢ
を介して局所メモリ１５及びインターフェース制御装置
１０むこ接続されている。本発明のインターフェース制
御装置１０の調停によって、データプロセンサ１２．１
４は、各々、従バス２０を介して共有メモリＦ３に接続
される。

第２図は本発明のインターフェース制御装置を利用し得
る第２の構成を示すブロック図である。

第２図では複数の独立した非同期バスが共有資源のアク
セス権を獲得できるように、２以上のインターフェース
制御装置が直列に接続されている。

インターフェース制御装置１０Ａは主バスＣシステム及
び主バスＣシステム間の従バスＥの支配を調停する。同
様に、インターフェース制御装置１０Ｂは主バスＣシス
テム及び主バスＣシステム間の従バスＦの支配を調停す
る。インターフェース制御装置１０Ｇは従バスＥ及び従
バスＦを主バスシステムとして認識し、共有資源１１に
接続されている従バスＺＯのアクセスを調停する。この
ようにして、主バスシステム（Ａ、Ｂ、Ｃ１及びＤ）の
うちいずれか１つが共有資源１１をアクセスする。もち
ろん、従バス２０には、メモリ、プリンタ、ディスクフ
ァイル、テープファイル等のような複数の共有資源を接
続してもよい。

第２図に示すように、主バスシステムを２以上のバスマ
スタによって駆動してもよい。第２図では、主バスＡに
は２つのバスマスタが接続されている。これらのバスマ
スタは、独立した同期または非同期の処理システムであ
ってもよい。バスマスタのうちの１つが、随時に、主バ
スＡを制御できるように、何らかの競合回避手段が用意
されることは明白である。

第２Ａ図は３以上の主バスを従バスに接続できることを
示している。

第３図は本発明のインターフェース制御装置を利用し得
るさらに別の構成を示すブロック図である。第３図では
、インターフェース制御装置１０Ｄが主バスＡシステム
及び主バスＢシステムから受け取る信号を調停して、従
バス２ＯＡを介して共有資源１１へのアクセス権を与え
る。同様に、インターフェース制御％＠ｌＯＥが主バス
Ｂシステム及び主バスＣシステムを調停して、従バス２
０Ｂを介して共有資源１１Ａへのアクセスを許可する。

第３図のシステムでは、主バスＢシステムが、他の２つ
の主バスシステムにとってアクセス可能な情報を、制御
する。主バスＢシステムは、主バスＣシステムによって
共有資源１１Ａに記憶された情報を、獲得してそれを共
有資源１１へ転送することができ、そ」ｔによって主バ
スＡシステムはこの情報のアクセスが可能であるので、
主バスＡシステム及び主バスＣシステムは主バスＢシス
テムを介して通信することができる。

これらのインターフェース制御装置の詳細な動作は、第
４図ないし第６図を参照して以下に示す。

簡単のために、第１図の基本システムにおけるインター
フェース制御装置の動作を説明するが、他のシステム（
第２図、第２Ａ図及び第３図）における動作も容易に理
解できると思われる。

第４図は第１図のインターフェース制御装置１０でのデ
ータバス、アドレスバス、及び制御バスの相互接続の様
子を示しでいる。主バス穴システムのデータバス３０が
駆動回路６０及び６１を介して従データバス５０に接続
される。駆動回路６０を用いてデータバス３０に在るデ
ータを従データバス５０に接続された共有メモリ８に書
き込み。

また、駆動回路６１を用いて従データバス５０に接続さ
れた共有メモリ８から読み取られたデータをデータバス
３０に送る。同様に、主バスＢシステムのデータバス４
０が駆動回路６２を介して従バス５０に接続され、従バ
ス５０に接続された共有メモリ８に情報を書き込み、ま
た、駆動回路６３が従バス５０とデータバス４０を接続
して共有メモリ８から読み取られたデータを主バスＢシ
ステムに送る。

主バス穴システムのアドレス制御バス７０は駆動回路６
４を介して従アドレス制御バス９０に接続される。主バ
スＢシステムのアドレス制御バス８０は駆動回路６５を
介して従アドレス制御バス９０に接続される。第４図に
は示していないが、従バスシステムの応答信号を、従ア
ドレス制御ノベス９０からアドレス制御バス７０．８０
へ伝えるための反対方向の駆動回路も、同様に、相互接
続されている。

第４図に示す構成において、適切な駆動回路を選択する
ことにより、主バスシステムは指示されたアドレスでデ
ータを従バスに送ることができ、従バスシステムは主バ
スシステムに応答することができる。駆動回路６４だけ
てなく駆動回路６０及び６１も、″バスＡ付勢”信号が
制御線９５に印加されると動作する。同様に、駆動回路
６２．６３、及び６５は、″バスＢ付勢″′信号が制御
線９６に印加されると動作する。こうしだ付勢信号は第
６図に示す競合回避回路によって生成される。

競合回避回路は、同時に要求を受け取った場合１．二駆
動回路の競合を解決する。

第６図を説明する前に、第５図を参照して、第６図の回
路に用いる通信プロＩ−コルを説明する。

第５図では、第１のサイクルで例えば１つの／＜スマス
クによってアドレス信号１００が主バスＡに置かれてい
て、それと同時に、書込信号］−０１及びデータ信号１
０２，１０３が供給されている。

ハーフワード制御信号１０４が供給されているならば、
それは、バイトＯのデータ信号１０２及びバイト１のデ
ータ信号１０３がいずれも有効な情報を有することを示
している。ハーフワード制御信号１０４が供給されてい
なければ、下位のアドレスピッ１へで決定されるデータ
信号１０２またはデータ信号１０３のいずれか一方のデ
ータ信号のみが有効である。こうした信号が供給されて
、アドレス制御バス及びデータバスにそれぞれ置かれた
後で、メモリ選択信号１０５が制御バスに供給さ九る。

メモリ選択信号１０５はそれぞれのバスのアドレス及び
データが有効であることを示す。

アドレス信号１００でアドレス指定された受信装置がそ
のデータの処理を終えると、受信装置は肯定応答信号１
０６を、送信バスマスタに返す。

肯定応答信号１０６を受け取れば、メモリ選択信号１０
５、アドレス信号１００、データ信号１０２、データ信
号１０３、書°込み信号１０１、及びハーフワード制御
信号１０４は非活動化される。

メモリ選択信号１０５の非活動化に応答して、アドレス
指定された装置は肯定応答信号」０６を非活動化する。

こうして通信プロトコルは終了しバスサイクルが終る。

第５図の第２のサイクルでは、読取りオペレーションが
実行されている。すなわち、この場合は、アドレス信号
１００及びハーフワード制御（ｒｌｆ号１０４が活動状
態で、書込み信号が非活動状態である。次に、バスマス
クがメモリ選択信号を活動化して、それぞれのバスのア
ドレス及びデータが有効であることを示す。読取り要求
を処理すると、アドレス指定された装置がデータ信号１
０２．１０３をデータバスに置き肯定応答信号１０６を
活動化してデータバスのデータが有効で）ｂることを示
す。こうした信号を受け取ると、バスマスタはメモリ選
択信号、アドレス信号、及びハーフワード制御信号を非
活動化する。メモリ選択信号が非活動化されると、その
装置は庁定応答信号１０６及びデータ信号１０２，１０
３を非活動化する。

こうして、第２のバスサイクル、すなわち読取りサイク
リが終了する。

第５図にはバスロック信号１０７も示す。バスロック信
号１０７は、バスマスタによって活動化され、連続する
多数のバスサイクルの間、バスの支配を維持する。

第５図に示すプロトコルに従って動作する回路を第６図
に示す。第６図は本発明を利用するインターフェース回
路の実施例である。第６図では、バス優先度制御のため
にラッチ２００及び２０１が交差接続されている。第６
図の回路は、さらに２つのラッチ２０２及び２０３を付
加することによって、不安定状態がラッチ２００及び２
０１に伝わらないようになっている。ＡＮＤゲート及び
ＯＲゲー１−を有するゲートＧ１、Ｇ２を用いて、異な
るバスマスタからの同時要求の解決を保証する。

タロツク信号の状態が遷移すると同時に、受信された駆
動信号の状態が遷移した場合に、非同期回路の不安定状
態が発生する。不安定状態は同期回路には起こらない。

というのは、その定義かられかるように、同期回路にお
いては駆動信号とタロツク信号とが同時に発生すること
はないようになっているからである。本発明は２つの非
同期回路の接続に係っている。すなわち、″主″及び従
”が互いに非同期的であり、例えばランチ２０２は、明
らかに不安定状態に陥る可能性かある。

バスＡ要求信号１０５Ａの受り取りと同時にタロツク信
号２１０の遷移があった場合は、ランチ２０２は不安定
状態に入る。こうした事態が発生すると、ラッチ２０２
の出力信号２１１を予測することはできない。何故なら
、バスＡ要求４３号１０５Ａから受け取ったエネルギー
が不十分である場合もあり、その場合は、ランチ２０２
がその信号によって示される状態をとることができない
からである。その結果、ラッチ２０２はハイ状態とロー
状態の間で発振する場合もあるし、伝送応答特性の中間
の状態に留まる場合もある。

こうした不安定状態の期間が過ぎると、ラッチ２０２は
、指示された出力のいずれか一方の状態、すなわちハイ
またはローの状態をとる。ランチ２０２の出力信号２１
１はハイまたはローのいずれか一方であるので、ラッチ
２０２が、その入力にバスＡ要求信号１０５Ａが供給さ
れていることを示しているか否かは不確定である。いず
れにしても、ラッチ２０２の出力は不安定状態の期間を
過ぎれば安定した信号となる。第６図に示す回路は、ラ
ッチ２０２の不安定状態の期間よりも長い期間にわたっ
て活動状態にあるクロック信号２１０を供給することに
よってこの不安定状態の問題を解決する。従って、ラッ
チ２００及びラッチ２０２を組合せることによって、ク
ロック信号２１０が遷移する際に、ラッチ２００の入力
に常に安定した信号２１９を供給することができる。従
って。

ランチ２００の出力側にある回路において、信号の予測
可能性が保証される。第４図の駆動回路６０．６１、及
び６４を作動させるバスＡ付勢信号９５はラッチ２００
の出力側で生成されるので、バスＡ付勢信号９５は確実
に予測できる。ラッチ２０１及びラッチ２０３も、ラッ
チ２００及びラッチ２０２と同様に働いて、独立した非
同期の主バスＢを従バスに接続する。

バスＡ要求信号１０５Ａは、第５図に示す主バスＡのア
ドレス信号１００及びメモリ選択信号１０５から引き出
される。バスＡ要求信号１０５Ａは、主バスＡのメモリ
選択信号１０５゛が従バスに割り振られたアドレスの範
囲で生成されていることを示す。バスＡ要求信号１０５
Ａは、適切なアドレスビットの簡単な復号とメモリ選択
信号１０５とによって生成される。

第６図の回路の動作を説明する。バスＡ要求信号１０５
Ａは、主バスＡによってランチ２０２に送られ、主バス
Ａと従バスとの接続を要求する。

ラッチ２０２がバスＡ要求信号を受け取ってかつクロッ
ク信号２１０の次のパルスが生じたならは、ラッチ２０
２は状態を変化してバスＡ要求信号１０５Ａが入力され
たことを示す。ラッチ２０２の出力信号２１１は、ＡＮ
Ｄゲー１−２１５において信号２２３Ａと共に組合され
る。信号２２３Δは、主バスＢが既に従バスをアクセス
しているかどうかを示すものである。従バスが空いてい
れば、ＡＮＤゲー１〜２１５の入力要件は満たされて、
ＯＲゲー１−２１４によってバスＡ要求信号が送られて
、ラッチ２００への入力信号２１９を供給する。バスＡ
要求信号を意味する入力信号２１９をラッチ２００が受
け取って、かつ、クロック信号２１０の次のパルスが生
じたならば、バスＡ許可信号２１６が発生する。バスＡ
許可信号２１６の補数である信号２１６ＡはＡＮＤゲー
１へ２１７の入力に戻される。これは、主バスＢが呈す
るバスＢ要求信号１０５ＢがＡＮＤゲー１〜２１７を通
過してしまうことのないようにするためである。

バスＡ要求信号１０５が活動状態にある限りは、バスＡ
許可信号２１６は活動状態を維持する。しかしながら、
バスＡ要求信号１０５Ａが非活動化された後でも、バス
Ａ許可信号２１６が活動状態を維持する場合もある。こ
れは、ＯＲゲート２１８を介してＡＮＤゲート２１３へ
入力される肯定応答信号１０６が活動状態にある場合で
ある。へＮＤゲート２１３は、肯定応答信号１０６とバ
スＡ許可信号２１６とを組合せるので、肯定応答信号１
０６が非活動化するまでは、このフィードバックループ
がバスＡ許可信号２１６を活動状態に維持する。ＯＲゲ
ート２１８の他の入力はバス八ロック信号１０７Ａであ
る。バス八ロック信号１０７Ａを活動化して、１以上の
バスサイクルをある特定のバスマスタに与えることがで
きる。その場合は、メモリ選択信号１０５及び肯定応答
信号１０６が非活動化してもバスＡ許可信号２１６は非
活動化することはなく、従って、バス八ロック指令を発
したバスマスタが、続く第２のバスサイクルを開始する
ことができる。

第４図で、主バスＡシステムのデータバス３０を従デー
タバス５０に接続する駆動回路６０及び６１は、バスＡ
付勢信号９５が活動化されている場合に駆動する。バス
Ａ付勢信号９５は、第６図のＡＮＤゲート２２１によっ
て供給される。ＡＮＤゲート２２１は、バスＡ要求信号
の補数である信号２１１Ａを反転した信号（従って活動
状態のバスＡ要求信号を示す）とバスＡ許可信号２１６
とを組合せる。以上のようにラッチ２００及びラッチ２
０２が作動して、バスＡ付勢信号９５を活動化する。し
かしながら、メモリ選択信号１０５が非活動状態にあり
（従ってバスＡ要求信号１０５Ａが非活動化されて信号
２１１Ａの状態が遷移する）かつ背定応答信号１０６が
非活動状態にある場合には、バス八ロック信号１０７Ａ
が活動状態にあることによってバスＡ許可信号２１６が
たとえ活動状態を維持しているとしても、バスＡ付勢信
号９５は非活動化される。こうして、第２のバスサイク
ルが続いて与えら九るならば、選択された駆動回路がそ
の方向を変化する、すなわち書込み接続から読取り接続
へ、または、その逆に、方向を変化する。

バスＢ要求信号１０５Ｂが活動化されるよりも前に、バ
スＡ要求信号１０５Ａが活動化されわば、主バスＡのた
めの接続が行われて前述のようにバスＡ許可信号２１６
が活動化される。信号２１６ＡはＡＮＤゲート２１７に
戻されるので、ＡＮＤゲート２１７がバスＢ要求信号２
１１Ｂを通過させることはない。バスＡ許可信号２１６
が活動化されるよりも前に、バスＢ要求信号２１１Ｂが
活動化されても信号２１１Ａが非活動状態にあれば、Ａ
ＮＤゲート２１７は依然としてバスＢ要求信号２１１Ｂ
を通過させることはない。こうして、２つのバス要求信
号１０５Ａ及び１０５Ｂが同時にラッチ２０２及び２０
３へ供給された場合バスＢ要求信号２１１Ｂの活動化及
び信号２１１Ａの非活動化も同時に生じるので、Ａ　Ｎ
　Ｉ）ゲート２１７でのこうした信号の組合せに基づい
て、バスＢ要求信号２１１ＢがＡＮＤゲート２１７を通
過することはない。結果として、主バス八と従バスとの
接続が許可されて、そのオペレーションが最後まで続け
られる。その後、バスＢ要求信号２１１１（の存在によ
り、従バスの制御権が主バス１３に移る。

以上のようにして、ＡＮＤゲー１−２４．７が、２つの
独立した非同期主バスシステムの各々がら同時に要求を
受信した際の競合回避手段を提供する。

第６図の残りの論理は、主バスＢに係るもので。

主バスＡの場合と同様に動作する。例えば、バスＡ要求
信号１０５Ａが非活動状態にあるときにバスＢ要求信号
１０５Ｂが活動化されると仮定する。

バスＢ要求信号１０５ＢはＡＮＤゲート２１７を介して
ラッチ２０１の入力に送られて、クロック信号２１０の
次のパルスが生じた時に、バスＢ許可信号２２３が活動
化される。バスＢ許可信号２２３はＡＮＤゲート２２２
．２２４に戻される。

この結果、バスＢ要求信号１０５Ｂが活動状態にある間
、及び肯定応答信号１０６またはバスＢロック信号１０
７Ｂが非活動化するまでは、バスＢ゛許可信号２２３が
ラッチされている。バスＢ付勢信号９６は、バスＢ許可
信号２２３が活動化されると活動化され、肯定応答信号
１０６が非活動化されると非活動化される。これは、主
バスＡに関して説明した動作と同様である。− ３以上の独立した非同期バスを従バスに接続する場合は
、第２図の構成を使用できる。その場合、第６図に示す
回路が各々のインターフェース制御装置に設けられる。

３以上の独立した非同期バスを従バスに接続する別の方
法として、第２Ａ図に示すような構成においてインター
フェース制御装置９を装備してもよい。インターフェー
ス制御装置９は第６図のインターフェース制御装置を拡
張したものである。

そのためにインターフェース制御装置９に付加ずべき装
備は、第３のラッチ及びゲーｌ〜論理のセットである。

第３のラッチ及びグー１〜輪理のセラ１〜は、ラッチ２
０３、ラッチ２０１、ＯＲゲー１−２１８Ａ、ＡＮＤゲ
ート２１７、ＡＮＤゲー１−２２２、ＡＮＤゲー１〜２
２４、ＯＲゲーｈ　２２５ハ、及びＡＮＤゲー１−２２
１　Ａに対応するものである。

第７図に示すように、ＡＮＤゲー１〜２１３には１つの
入力、すなわちバスＣｉ’ｌ’　ｉ’ｉＪ信号の否定ｔ
Ｆｊ号を付加する。これは、主バスＣが、一旦、許可さ
れた場合は主バスＡを許可することのないようにするた
めである。同様に、ＡＮＤゲーｌ〜２１７にも、これと
同じ入力を付加し、主バスＣが、一旦、Ａ′１可されれ
ばバスＢを許可することのないようになっている。主バ
スＣのために付加される論理はＡＮＤゲート２１７Ａを
有する。、ＡＮＤゲート２１７Ａは、主バスＢの論理の
ＡＮＤゲート２１７に対応するもので、以下に示すよう
に変更されている。ＡＮＤゲート２１７Ａは、主バスＡ
及び主バスＢの回路からの入力線を含む。これは、要求
が同時に起こった場合には主バスＡまたは主バスＢのい
ずわか一方が主バスＣよりも優先して従バスのアクセス
権を獲得できるようにするためである。

第７図に示す条件は、（イ）主バスＡのアクセスが許可
されていない、信号２１６Ａ、（ロ）主バスＢのアクセ
スが許可されていない、信号２２３Ａ、（ハ）主バスＡ
がアクセス要求をしていない、信号２１１Ａ、（ニ）主
バスＢがアクセス要求をしていない、信号２１１ＢＡ、
である。（イ）ないしく二）の条件を全て満足すれば、
主バスＣが従バスのアクセス権を獲得する。４以上のバ
スに対しても同様にして拡張できる。

第６図のインターフェース制御装置によって。

データ、アドレス、及び制御信号が主バスから従バスに
（またはその逆に）転送されるが、バスマスタの設定し
たタイミング（第５図）は失われている。従って、デー
タ及びアドレスを従／＜スに置く時間と、メモリ選択信
号を活動化する時間との間のタイミング差を再び確立す
るための回路が必要である。同様に、バス装置からの応
答も、第５図に示すように、肯定応答信号に関してタイ
ミング差を有する。

メモリ選択信号及び肯定応答信号のような制御信号のタ
イミングを変えるための回路は容易に構成でき、そうし
た回路は本発明とは関係がないので、説明は省略する。

しかしながら、非同期回路を期互接続する場合は、プロ
１ヘコルのタイミングを再設定する必要がある。

［発明の効果］ 以上に説明したように、本発明のインターフェース制御
装置は、非同期信号受取時の不安定状態の伝搬を防ぎ、
２以上の同時要求の競合を回避することができる。こう
して不確定な論理状態を（７在させることなく確実に、
２つの独立したバスシステムと非同期従バスとを接続す
ることができる。

【図面の簡単な説明】

第１図は本発明のインターフェース制御装置を利用する
基本的なシステム構成を表わすブロック図、第２図、第
２Ａ図、及び第３図は本発明のインターフェース制御装
置を利用する他のシステム構成を表わすブロック図、第
４図は第１図のシステムにおけるデータ・バス、アドレ
ス・バス、及び制御バス、ならびに駆動回路の接続の様
子を示すブロック図、第５図はデータ伝送の際のプロト
コルを表わす波形図、第６図は本発明のインターフェー
ス制御装置の回路植成を表わすブロック図、第７図は第
２Ａ図におけるインターフェース制御装置のために変更
さ九た論理回路である。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　頓　宮　孝　− （外１名） ｉＩＳ　ｌし 第：うｌ′１

Claims (1)

1. 【特許請求の範囲】 ２以上の主バスシステムを選択的に従バスシステムに接
   続することによって、前記各々の主バスシステムに接続
   されている１以上のバスマスタを、前記従バスシステム
   に接続されている１以上の共有資源に、接続するための
   インターフェース制御装置であって、 前記従バスシステムへの接続の要求を表わす要求信号を
   主バスシステムから受け取って、常に安定した出力信号
   を生成する第１の手段と、該第１の手段に接続され異な
   る主バスシステムから同時に受け取った要求信号の競合
   を回避して、より優先度の高い主バスシステムに、前記
   共有資源へのアクセス権を許可する第２の手段と、を具
   備することを特徴とするインターフェース制御装置。