JPS5921048B2 - 多重取出しバス・サイクル操作を与えるシステム - Google Patents

Description

【発明の詳細な説明】 本発明の装置は、データ処理システムに関し、特に共通
の入出力バスの至る所で行われるデータ処理操作に関す
る。

共通バスの至る所に結合された複数個の装置を有するシ
ステムに卦いて、情報の双方向の転送がこのような装置
間に与えることができる整然としたシステムが設けられ
ねばならない。

この問題はこのような装置が例えば１個以上のデータ・
プロセサ、１個以上の記憶装置、訃よび磁気テープ記憶
装置、デイスク記憶装置、カード読取り装置等の各種の
タイブの周辺装置を含む時、更に複雑になる。このよう
なシステムを相互に連絡するため種々の方法卦よび装置
が従来技術に卦いて公知である。

このような従来技術のシステムは、共通のデータ・バス
経路を有するものから種々の装置間に専用の経路を有す
るもの迄種類がある。このようなシステムは又、バス・
タイプと組合せて同期操作又は非同期操作のいずれかの
ための機能を有する。このようなシステムのあるものは
、このような装置が接続されあるいは作用する方法とは
無関係に、例えば転送が中央プロセサ以外の装置間の場
合でさえバメ・上のこのようなデータ転送に対し中央プ
ロセサの制御？必要とする。更に、このようなシステム
は、通常各種のパリテイ検査装置、優先順位機構、訃よ
び割込み構造を含むものである。このような構造形式は
米国特許第３８６６１８１号に示されている。別のもの
は米国特許第３６７６８６０号に示される。共通バスを
使用するデータ処理システムは、米国特許第３８１５０
９９号に示される。このようなシステムに卦けるアドレ
ス指定操作が行われる方法と共に、例えば諸装置のいず
れか１つがデータ転送を制御し得る方法は、システムの
構成、即ち共通バスがあるか、その操作が同期型か非同
期型か、等に依存している。システムの応答能力卦よび
処理能力は、非常にこれ等の種種の構成に依存するので
ある。ある特定の構造型式が米国特許第３９９３９８１
号、同第３９９５２５８号、同第３９９７８９６号、第
４０００４８５号、同第４００１７９０号、同第４０３
００７５号に示されているが、これ等は非同期的に作用
する共通バスを記載している。

本発明は、これ等の改良であつて、システムの処理能力
は、共通データ・バス上のある装置をして、共通データ
・バス上の別の装置が要求側の装置に情報の多数ワード
を与えること、を要求させることにより改善される。本
発明は、単一のバス・サイクルに卦いて多数ワード要求
が行なわれるようにし、かつ一連の応答バス・サイクル
に卦いて要求した情報が提供されるようにする。この方
法は、さもなければ必要となる多数のバス要求サイクル
を減少することによつてシステム処理能力を増強するも
のである。他のデータ処理システムは、多重ワードの要
求を可能にするものであるが、データ・バスは１つの応
答サイクルに卦いて戻されるべきワード数と同じ巾を持
つべきことを必要とする。本発明に卦いては、共通のデ
ータ・バスは唯１つのワードの巾を必要とするに過ぎず
、多数応答サイクルは各応答サイクルの間要求された情
報の１ワードを送出するため提供される。従つて、本発
明の主な目的は、１つのバス・サイクルの間ある装置が
、一連の応答バス・サイクルの間別の装置により情報の
多数ワードが送出されることを要求する、ことケ許容す
る方法で１つの共通バスに接続される中央プロセサを含
む複数個の装置を有する改良されたデータ処理システム
の提供にある。

本発明の前述の目的卦よび他の目的は、非同期的に生成
された情報転送サイクル間にどれか２つの装置間で共通
バスを介して情報を転送するよう結合された複数個の装
置からなるシステムの提供によつて達成される。

これ等の装置の第１のものは、第１の転送サイクルの間
第１情報を前記複数個の装置の第２のものへ転送するの
を可能にするための手段を含む。このような第１の情報
は、複数の別の転送サイクルの間第１の装置へ情報を転
送する旨の第２の装置に対する要求を表示する。第１の
転送サイクルに続く時点で非同期的に生成される一連の
後の転送サイクルの間、要求された情報を第１の装置へ
転送するのを第１の情報に応答して可能にする手段が第
２の装置内に含まれる。第１の転送サイクル卦よび最後
の転送サイクルが生成される時点間に生成される任意の
転送サイクルの間第１と第２の装置を除く任意の２つの
装置間の情報の転送を可能にするための別の手段が各装
置に設けられる。好ましい実施例の詳細説明 本発明の共通バスは、システム内の２つの装置間の通信
経路を提供する。

このバスは非同期構造であつて、バスに接続された種々
の速度の諸装置が同一のシステム内で効率的に作用でき
るようにする。本発明に使用されるバスの構成は、記憶
転送、割込み、データ・状態卦よび指令の転送を含む通
信を許容する。典型的なシステムの全体的構成は第１図
に示される。バス要求卦よび応答サイクル バスは、共通の（共有された）信号経路を介してある時
点でどの２つの装置でも相互に連絡できるようにする。

連絡を所望する装置はどれも１つのバス・サイクルを要
求する。このバス・サイクルが与えられると、前記装置
はマスターとなつてシステム内の他のどんな装置でもス
レーブ装置としてアドレス指定できる。殆んどの転送は
マスターからスレーブの方向に生じる。あるタイブのバ
ス父換は１つの応答サイクル（例えば、単一取出しのメ
モリー読出し）を必要とする。１つの応答サイクルが要
求される場合、要求側はマスターの役割をとり、応答を
要求することを表示し、自身の識別をスレーブに対し示
す。

要求した情報が使用可能となると（スレーブ応答時間に
依存）、スレーブはマスターの役目をとり、要求側装置
に対する転送を開始する。これにより、この事例で２つ
のバス・サイクルを要した１つの取出し父換を完了する
。これ等２つのサイクル間（要求サイクルと応答サイク
ル）のバスの介在時間は、これ等２個の装置を含まない
他のシステム・トラフイツクに使用できる。あるタイブ
のバス交換は、２つの応答サイクル（例えば、２重取出
しのメモリー読出し）を必要とする。

２つの応答サイクルが要求される場合、要求側の装置は
マスターの役割をとり、２つの応答（転送される各ワー
ドに対して１つの応答）が要求されることを２重取出し
標識をセットすることにより表示し、そしてそれ自体の
識別をスレーブに対して示す。

第１の応答サイクルを開始する前に、スレーブ装置は情
報の第１卦よび第２の両ワードが応答装置（スレーブ）
内に存在することを検査する。要求した情報の第１のワ
ードが使用可能となる時（スレープ応答時間に依存）、
スレーブ装置はマスターの役割をとり、要求側の装置に
対する転送を開始する。もし両方のワードが第１の応答
サイクルの間応答装置にあれば、応答装置は、要求側の
装置に対して、再び２重取出し標識をセツトすることに
より、これが２つの応答サイクルの第１の応答サイクル
であり、かつ第２の応答サイクルがこれに続くことを表
示する。要求した情報の第２のワードが使用可能となる
時、スレーブは再びマスターの役割をとつて要求側の装
置に対する転送を開始する。第２の応答サイクルの間、
応答装置は２重取出し標識をセツトせず、これによつて
要求側の装置に対しこれが最後の応答サイクルであるこ
とを表示する。これにより、この場合は３つのバス・サ
イクルを要する２重取出し交換操作を完了する。これ等
の３つのサイクルの内どの２つの間のバスの介在時間も
これ等２つの装置を含まない他のトラフイツクのために
使用できる。応答側の装置に第１のワードのみが存在す
る２重取出し要求の場合、情報が使用可能となると、応
答側の装置は１つの応答サイクルで返答し、この場合２
重取出し標識がセツトされず、要求側の装置に対して第
１の応答サイクルが最後の応答サイクルとなることを表
示する。

このため、この場合に２つのバス・サイクル（１つの要
求サイクルと１つの応答サイクル）ケ要した交換操作を
完了する。もしこの２重取出し要求を発生した装置が依
然として情報の第２ワードを所望するならば、その要求
側の装置は、要求サイクルを開始しなければならず、そ
してメモリー読出しの場合には所望の第２ワードのアド
レスを与えなければならない。単一取出し要求又は２重
取出し要求のいずれでもよいこの第２の要求に対しては
、第２の要求に卦いて要求された情報の第１ワードを含
むスレーブ装置が応答する。バス信号卦よびタイミング １つのマスターは、バス上の他のどの装置でもスレーブ
としてアドレス指定することができる。

このマスターは、アドレス・リード上にスレーブ・アド
レス′ｌ！：：卦くことによつてこの操作を行う。例え
ば２４のアドレス・リードがあつて、これはメモリー参
照信号（ＢＳＭＲＥＦ？呼ばれる付随する制御リードの
状態に従つて２つの解釈の内いずれかをとり得る。メモ
リー参照信号が２進数零であれば、第２図のフォーマッ
トは、２４番目のアドレス・リードが最下位ビツトであ
るようなアドレス・リードに適用する。本文に卦いて用
いる如〈、２進数零卦よび２進数１なる語はそれぞれ電
気信号のロー卦よびハイの状態を表示する。もしメモリ
ー参照信号が２進数１ならば、第３図に示す如き２４ピ
ツトに対するフオーマツトが適合する。一般に、メモリ
ーがアドレス指定される時、バスは２２４迄のバイトを
メモリーに卦いて直接アドレス指定できるようにする。
もし複数の装置が制御情報、データ又は割込みを送つて
いる時、これ等装置はチヤオル番号により相互をアドレ
ス指定する。このチヤオル信号は、バスにより２１０迄
のチヤオルのアドレス指定を可能にする。チヤオル番号
と共に、この転送が２６迄の可能な機能のどれ乞意味す
る刀・を指定する６ピットの機能コードが送られる。マ
スターがスレーブからの応答サイクルを要求する時、マ
スターは、ＢＳＷＲＩＴＥ−で示される制御リードの１
つの状態（読出し指令）によりこのことをスレーブに表
示する（他の状態は応答を必要としない、即ち書込み指
令）。

この場合、マスターはそれ自体の識別をあるチヤオル番
号によりスレーブに与える。データ・リードは、バス・
アドレス・リードとは反対に、第４図のフォーマットに
従つて符号化されて、スレーブカ・ら応答が要求される
時マスターＯ識別を表示する。応答サイクルは、非メモ
リー参照転送により要求側に指向される。第２の半バス
・サイクル（ＢＳＳＨＢＣ−）として示される制御リー
ドは使用可能の状態にされてこれが待機されたサイクル
であることを表示する（別の装置からの要求されない転
送に比較して）。マスターがあるスレーブから２重取出
しを要求する時、マスターはこのことをＢＳＤＢＰＬ一
で示される制御リードの１つの状態によつてスレーブに
対し表示する（その他の状態は２重取出しを要求しない
、即ち単一取出し）。スレーブがマスターの要求に応答
する時、この同じ制御リード（ＢＳＤＢＰＬ−）の１つ
の状態を用いて、この応答サイクルが２つの応答サイク
ルの第１の応答サイクルであることを要求側の装置に対
して表示する（その他の状態はこれが２重取出し操作の
最後の応答サイクルであることを表示する）。分配され
たタイ遮断回路網は、バス・サイクルを与えかつバスの
使用のための同時の要求を解消する機能を与える。

優先順位はバスの物理的位置に基いて与えられ、最上位
の優先順位は、バスの最初の装置に与えられる。タイ遮
断機能を行うロジツク回路がバスに接続された全ての装
置に分布され、これについては米国特許第４０３００７
５号に記載されて卦り、又その改良については米国特許
出願第７５４４８ω米国特許第４０９６５６９号）に記
載されて卦り、これ等の米国特許卦よび米国特許出願は
本文に参考のために引用されている。ある典型的なシス
テムに卦いては、メモリーは最も上位の優先順位が与え
られ、中央プロセサは最下位の顯位が与えられ、他の装
置はその性能の要件に基いて位置付けされる。中央プロ
セサに対するタイ逓朗機能を行うロジツク回路は第８図
に、叉メモリーに対するそれは第９図に示される。この
ように、第１図に卦いては、本発明の典型的なシステム
はメモリー１−２０２乃至Ｎ−２０４（最上位の優先順
位を有する）と結合され、又最下位の順位？有する中央
プロセサ２０６と結合された多重回線バス２００を含ん
でいる。又、バスに接続されるものは、例えば科学計算
装置２０８および種々のコントローラ２１０，２１２，
２１４が含まれる。コントローラ２１０は、例えば４個
のユニツト・レコード周辺装置２１６を制御するよう結
合される。コントローラ２１２はモデム（ＭＯＤＥＭ）
装置を介して通信制御を行うために用いられるが、コン
トローラ２１４はテープ周辺装置２１８又はディスク周
辺装置２２０の如き大容量記憶装置の制御に使用するこ
とができる。前述の如く、バス２００と結合された諸装
置のいずれもバスに接続された１つのメモリー又は他の
どんな装置でもアドレス指定することができる。このよ
うに、テーブ周辺装置１２８はコントローラ２１４を介
してメモリー２０２をアドレス指定することができる。
以下に更に論述するように、バスと直接接続されたこの
ような装置は各々、米国特許第４０３００７５号に示さ
れ論述され、その改良については米国特許出願第７５４
４８０号に記載されたタイ遮断ロジツク回路を含み、こ
のような装置は各々、典型的な２重取出しメモリー・ア
ドレス・ロジック回路に対しては第９図卦よび第９Ａ図
に関し、又典型的な２重取出し中央プロセサ・アドレス
・ロジツク回路に対しては第１１図卦よび第１１Ａ図に
関して論述されるようなアドレス・ロジック回路を含ん
でいる。

典型的な基本装置コントローラに対するアドレス・ロジ
ツク回路は又米国特許第４０３００７５号において論述
される。装置２１６，２１８卦よび２２０の如きバスに
接続される直接接続されない装置も又タイ遮断用ロジツ
ク回路を有する。チヤオル番号は、メモリー・アドレス
により識別されるメモリー・タイブの処理素子を除いて
、特定のシステムにふ村る各終点に対し存在する。

チヤオル番号はこのような各装置に対して割当てられる
。完全な２重装置は、半２重装置と共に、２つのチヤオ
ル番号を用いる。出力専用装置又は入力専用装置はそれ
ぞれ１つのチヤネル番号のみを使用する。チヤオル番号
は容易に変更でき、従つて１つ以上の１６進ロータリ・
スイツチ（つまみ型スイツチ）をそれぞれバスに接続さ
れた装置のアドレスを表示又はセットするために使用す
ることができる。このように、あるシステムを構成する
時、特定のシステムに適当となるようにバスに接続され
た特定の装置に対してチヤオル番号が表示される。多重
入出力（１／Ｏ）ポートを有する装置は一般に１ブロッ
クの連続チヤオル番号を必要とする。例えば、４ポート
の装置は、ロータリ・スイツチを用いてチヤオル番号の
上位の７ピントを割当て、その下位の３ピットを用いて
ポート番号を規定しかつ出力ポートから人力ポートを識
別する。スレーブ装置のチヤオル番号は、第３図に示す
如く全ての非メモリー転送に対するアドレス・バス上に
生じる。各装置は、この番号をそれ自体の内部で記憶さ
れた番号（ロータリ・スイッチにより内部に記憶される
）と比較する。比較操作を実行する装置は、定義により
スレーブであり、このサイクルに応答しなければならな
い。一般に、１つのシステムに卦けるどの２つの点も同
じチヤオル番号に割当てられない。第３図に示す如く、
特定のバス即ちＩ／Ｏ機能が非メモリー転送のためバス
・アドレス・リードのビツト１８乃至２３により表示さ
れる如く実施することができる。機能コードは出力又は
入力操作を表示できる。全ての奇数機能コードは出力転
送（書込み）を表示し、偶数の機能コードは入力転送要
求（読出し）を表示する。例えば、機能コード００（ベ
ース１６）は単一取出しのメモリー読出しを表示するの
に使用され、機能コード２０（ベース１６）は２重取出
しの読出し操作を表示するため使用される。中央プロセ
サは、人出力指令に関し６ビツトの機能コード・フイー
ルドの最下位のピット２３を検査し、そして方向を指示
するためバス・リードを使用する。種々の出力卦よび入
力機能が存在する。

出力機能の１つは、あるデータ量例えば１６ピットをバ
スからチヤオルにロードする一指令である。個々のデー
タ・ビツトの意味は具体的な構成要素であるが、データ
量は具体的な構成要素の機能性に従つて記憶され、送出
され、転送されるデータを意味するように選択される。
別のこのような出力機能は、例えば２４ビツトの量を１
つのチヤオル・アドレス・レジスタ（図示せず）にロー
ドする一指令である。このアドレスはメモリー・バイト
・アドレスであつて、チヤオルがデータの入力又は出力
を開始するメモリーに卦ける開始ロケーシヨンを示す。
種々の他の出力機能は、特定の転送用のチヤオルに割当
てられるメモリー・バッファのサイズを規定する出力範
囲指令と、その個々のビツトにより特定の応答を惹起す
る出力制御指令と、印刷指令の如き出力タスク機能と、
ターミナル速度、カード読出しモード等の如き諸機能を
示す指令である出力構成と、例えば１６ピット・ワード
を第５図に示す如きフオーマツトでチヤオルにロードす
る指令である出力割込み制御を含む。初めの１０ビツト
は中央プロセサのチヤオル番号を表示し、１０乃至１５
ピットは割込みレベルを表示する。割込みと同時に、中
央プロセサのチヤオル番号はアドレス・バスに戻され、
割込みレベノ喉データ・バス上に戻される。人力機能は
、入力データが装置からバスに対して転送される場合を
除いて出力機能と同様な機能を有する。

このように、人力機能は、タスク構成卦よび人力指令と
共に、入力データ、人力アドレス卦よび入力範囲指令を
含んでいる。更に、装置識別指令が含まれ、これにより
チヤ悼ルはその装置の識別番号をバスに入れる。又、２
入力指令が含まれ、これによつて状態ワード１又は状態
ワード２が今述べたようにチヤオルからバス上に卦かれ
る。状態ワード１からの表示は、例えば、特定の装置が
作用状態にある刀・どう力・、バスから情報を受人れる
用意があるかどうか、エラー状態があるかどう力・、ア
テンシヨンが必要力・どうか等を含む。

状態ワード２は、例えば、パリテイの表示、訂正不可能
なメモリーがあるか訂正されたメモリー・エラーがある
刀・、適法の指令がある力・、あるいは例えば非存在装
置又は資源があるかどうかを含む。前述の如く、固有の
装置識別番号がバスに接続された異なるタイブの個々の
装置に割当てられる。この番号は、人力機能指令に応答
してバスに与えられ、人力装置識別と称する。この番号
は第６図に示されたフオーマツトに卦いてデータ・バス
に人れられる。便宜のため、番号は必要に応じて装置を
識別する１３ピツト（ビツト０乃至１２）および装置の
ある機能性を識別する３ビツト（ビツト１３乃至１５）
に分けられる。中央プロセサに割込みを欲する装置は１
つのバス・サイクルを要求する。

このバス・サイクルが与えられる時、この装置はバス上
にその割込みベクトルをおき、この割込みベクトルとは
中央プロセサのチヤオル番号と割込みレベル番号を含ん
でいる。このように装置はその割込みベクトルとしてマ
スターのチヤオル番号卦よびその割込みレベル番号を与
える。もしこれが中央プロセサのチヤオル番号であれば
、中央プロセサは与えられたそのレベルが数値的に現時
点の内部の中央プロセサレベルより小さく、かつ中央プ
ロセサが丁度別の割込みを受人れていない場合、この割
込みを受人れる。受人れはバスＡＣＫ信号（ＢＳＡＣＫ
Ｒ−）によつて表示される。もし中央プロセサがこの割
込みを受人れることができなければ、ＮＡＫ信号が戻さ
れる（ＢＳＮＡＫＲ−）。ＮＡＫ（時にはＮＡＣＫとも
表示される）信号を受取る装置は、通常の動込み再開を
示す信号が中央プロセサカ・ら受取られる（ＢＳＲＩＮ
Ｔ−）時再試行する。中央プロセサは、あるレベル変更
？完丁した時この信号を発し、従つて再び割込みを受入
れられる場合がある。

マスターのチヤオル番号は、２チヤオル以上が同じ割込
みレベルにあり得るため使用されるベクトルを与えられ
る。割込レベル０は、装置が割込みを行わないことを意
味するよう規制されるため、別な意味を有する。第７図
はバスのタイミング図を示し、これについては更に詳細
に以下に説明する。しかし、一般にタイミングは下記の
如くである。タイミング信号は、マスターからバスに接
続された１つのスレーブに対する全ての転送に適用する
。転送が生じ得る速度は、システムの構成に依存する。
即ち、バスに接続される装置の数が多い程、又バスが長
い程、伝播の遅れのために、バス上の通信により長い時
間がかかる。他方、バス上の装置数が少い程、応答時間
は短くなる。従つて、バスのタイミングは本質的には全
く非同期的である。バス・サイクルを欲するマスターは
１つのバス要求を行う。信号ＢＳＲＥＱＴ一はバス上の
全ての装置に対して共通であり、もし２進数零であれば
、少くとも１個の装置がバス・サイクルを要求中である
ことを表示する。このバス・サイクルが与えられると、
信号ＢＳＤＣＮＮ−が２進数零になつて、第８図卦よび
第９図に関して更に詳細に論述するようにタイ遮断機能
が完了すること、卦よびこの時１つの特定のマスターが
このバスの制薗を司ることを表示する。信号ＢＳＤＣＮ
Ｎ−が２進数零になる時、マスターはバスに送られるべ
き情報を与える。バス上の各装置は信号ＢＳＤＣＮＮ−
から内部ストローブを生じる。このストローブは、例え
ばＢＣＤＣＮＮ一信号の２進数零の状態の受取りから約
６０ナノ秒だけ遅れる。この遅れがスレーブにおいて完
了するとき、バス伝播時間の変化は計算に入れられ、各
スレーブ装置はそのアドレス（メモリー・アドレス又は
チヤネル番号）を認識することができるノようになる。

このアドレス指定されたスレーブは、この時ＡＣＫ，Ｎ
ＡＫ又はＷＡＩＴ信号、即ち更に詳細に言えば、ＢＳＡ
ＣＫＲ−，ＢＳＮＡＫＲ一又はＢＳＷＡＩＴ信号の３つ
の応答の内の１つを行うことができる。この応答はバス
上に送出され、スレーブが要求された動作を認識した旨
のマスターに対する信号として作用する。次いで制御回
線は第７図に示す如きシーケンスで２進数１の状態に戻
る。このように、バスの初期接続手順は完全に非同期で
あり、各推移は先行の推移が受取られた時にのみ生じる
。個々の装置は、従つてストローブとＡＣＫ間等の異な
る時間の長さをとり、推移はその個々の内部的機能性に
依存する。バスのタイム・アウト機能は生じ得る停止を
防止するために存在する。バス上を転送される情報は例
えば５０信号即ち５０ビツトを含み、これは上記の如く
２４のアドレス・ビツトと、１６データ・ビツトと５制
御ビツトと５つの保全ビツトに分解できる。

これ等の各種の信号については以下に論述する。更に詳
細には第８図卦よび第９図に関して説明されるタイ遮断
機能は、サービスを求める異なる装置からの同時の要求
を解決し、位置の優先順位システムに基いてバス・サイ
クルを与える機能である。

前に述べたように、メモリーは最上位の優先順位を有し
、中央プロセサは最下位の優先順位を有し、これ等は物
理的にバス２００の両端部に存在する。他の装置は中間
の位置を占有し、バスのメモリー末端に対するその近さ
に関して増進する優先順位を有する。優先順位ロジツク
は、タイ逓朗機能を確保するためバスに直接接続された
装置の各々に含まれる。このような装置の各優先回路網
は付与フリップフロップを有する。Ｘ．切・なる時点に
卦いても、ただ１つの付与フロツプがセツトされ、規定
によりこの装置がそのバス・サイクルに対するマスター
となる。どの装置もいつでもユーザ要求を行うことがで
き、こうしてそのユーザ・フロツプをセントす５る。従
つて、いかなる時も多〈のユーザ・フロツブがセツトで
き、その各各は将米のバス・サイクルを表示する。更に
、バスに卦ける各装置が要求フロツプを含む。全ての装
置を一緒に考える時、要求フロツブは要求レジスタとし
て考えることができる。どんなに多くの要求が継続中で
あつても唯１つの付与フロツプをセツトするよう作用す
るタイ遮断回路網を提供するのはこのレジスタの出力で
ある。特に、もし継続中の要求がなければ、要求フロツ
プはセツトされない。最初にセツトするユーザフロツブ
はその要求フロツブをセツトさせる。これは更に、前述
の如く僅かな遅れの後他の装置がその要求フロツブをセ
ツトすることを禁止する。このように、この時生じるの
は全てのユーザ要求のスナップショットがある期間（遅
延期間）生じることである。その結果その到着に応じて
この遅延期間中多〈の要求フロツプがセツトされる。要
求フロツプがその出力を安定状態にさせるためには、各
装置はこのような安定状態が生じたことを保証するため
この遅れを含んでいる。装置がその要求フロツプをセツ
トして卦り、遅延時間が経過し、かつ高い順位の装置が
このバス・サイクルを要求していな（・場合、その装置
と関連した特定の付与フロツプがセツトされる。この時
別の遅延期間の後ストローブ信号が生じ、マスターがス
レーブ装置からＡＣＫ，ＮＡＫ叉はＷＡＩＴ信号を受取
る時最後に付与フロップがクリア（リセット）される。
前に述べたように、３つの可能なスレーブ応答ＡＣＫ，
ＮＡＫ又はＷＡＩＴ信号がある。更に，応答が全くない
第４の状態がある。バスに卦けるどの装置もこれにアド
レス指定された転送を識別しない場合、応答は生じない
。この時タイム・アウト機能が生じ、ＮＡＫ信号が受取
られることによりバスをクリアする。もしスレーブがマ
スターからバス転送を受取ることができてこれを行うこ
とを欲するならば、ＡＣＫ信号が生じる。もしスレーブ
が一時的に使用中の状態でこａ時転送を受入れることが
できないならば、ＷＡｌＴ応答がスレーブにより生成さ
れる。ＷＡＩＴ信号の受取りと同時に、マスターはこれ
に与えられる次伊執・サイクルに卦いてこのサイクルを
再試行して成功する迄これを継続する。中央プロセサが
マスターである時スレーブからのＷＡＩＴ応答の原因の
内あるものは、例えばメモリーがスレーブでありこのメ
モリーが別の装置からの要求に対して応答する時力・、
あるいは例えばもしコントローラがメモリーからの応答
ｔ待機しているかあるいはコントローラが前の入出力指
令をまだ処理していない場合の如きコントローラがスレ
ーブである時である。スレーブにより表示されるＮＡＫ
信号は、これがこの時点の転送を受人れることができな
いことを意味する。ＮＡＫ信号の受取りと同時に、マス
ター装置は即時再試行を行わないがマスターのタィブに
従つて特定の動作を行う。これ迄一般的に示したように
、バス士には基本タイミング信号があり、これがその初
期接続手順機能を行う。

これ等の５つの信号は、前述の如く、２進数零のときバ
ス上の１個以上の装置がバス・サイクルを要求している
ことを表示するＢＵＳＲＥＱＵＥＳＴ信号（ＢＳＲＥＱ
Ｔ−）と、２進数零のとき特定のマスターがバス転送を
行つて卦りかつある特定のスレーブによる使用のためバ
スに情報を入れていることを表示するＤＡＴＡＣＹＣＬ
ＥＮＯＷ信号と、スレーブが２進数零にすることにより
この転送を受入れ中である旨を示すためスレーブにより
マスターに対して生成されたＡＣＫ信号（ＢＳＡＣＫＲ
−）と、２進数零のときこの転送を拒否することをマス
ターに対し表示するスレーブによりマスターに対し生成
されたＮＡＫ信号（ＢＳＮＡＫＲ−）と、２進数零の時
スレーブが転送に対する決定を延期していることを表示
するためスレーブによりマスターに対して生成された信
号であるＷＡＩＴ信号（ＢＳＷＡＩＴ−）である。

更に前述の如く、各バス・サイクルの情報内容として転
送される５０もの情報信号があり得る。

これ等信号は、ストローブ信号の前縁部に卦いてスレー
ブによる使用に有効である。以下の全での論議は例示の
ためであり、ビツト数は異なる機能に対して変更が可能
であることを理解すべきである。このように、データに
対して与えられた１６リード即ちビツト、更に詳細には
信号ＢＳＤＴＯＯ，一乃至ＢＳＤＴｌ５−がある。アド
レスに対しては２４のリード、更に詳細には信号ＢＳＡ
ＤＯＯ一乃至ＢＳＡ］）２３−が与えられる。メモリー
参照信号に対しては１ビツトが与えられ、これは２進数
零の時アドレス・リードが１つのメモリー゜アドレスを
有することを表示する。メモリー照合信号が２進数１で
ある時、アドレス・リードは第３図に示す如く１つのチ
ャオル・アドレスと１つの機能コードを含むことを表示
する。更に、バイト信号（ＢＳＢＹＴＥ−）も与えられ
この信号は、２進数零の時、その時の転送が１ワードが
一般に２バイトからなるワード転送ではなくバイト転送
であることを表示する。又、書込み信号（ＢＳＷＲＩＴ
−ノも与えられ、この信号は、２進数１の時スレーブが
情報をマスターに与えるよう要求されていること？表示
する。

別個のバス転送がこの情報を与える。更に、前に要求さ
れた情報であることをスレーブに対して表示するためマ
スターにより使用される第２の半バスサイクル信号（Ｂ
ＳＳＨＢＣ−）が与えられる。バス上の１対の装置が読
出し操作（信号ＢＳＷＲＩＴ−により表示）を開始した
時から第２のサイクルが生じて転送（ＢＳＳＨＢＣ−に
より表示）を完了する迄、両方の装置はバス上の他の全
ての装置にとつて使用中となり得る。又バス上の５０の
情報信号には２重取出し信号も含まれる。この２重取出
し信号（ＢＳＤＢＰＬ−）は２重取出し操作を生じさせ
るのに使用される。これは多重サイクル・バス転送で、
これにより１つの要求サイクルに卦いてマスター装置が
１つのスレーブ装置から２ワードの情報を要求する。ス
レーブ装置は、要求されたデータの各ワードに１つの応
答サイクルの割で、２つの応答サイクルを提供すること
により２重取出し要求に応答する。これは、もし２つの
単一取出し操作が実施される場合に必要とされる４つの
バス・サイクル（第１要求サイクル、第１応答サイクル
、第２要求サイクル、卦よび第２応答サイクル）とは対
照的に、３つのバス・サイクル（要求サイクル、第１応
答サイクル、卦よび第２応答サイクル）に卦いて２ワー
ドの情報なマスターに与えることによりバス上のトラフ
ィックを絨少する。この２重取出し操作の一例はメモリ
ーから２ワードを要求する中央プロセサであつて、その
３つのバス・サイクルは下記の如くである。第１のバス
・サイクル即ち要求サイクルの間、信号ＢＳＭＲＥＦ−
は２進数零であつてアドレス・バスが第１ワードのメモ
リー・アドレスを含みかつデータ・バスが中央プロセサ
のチヤオル番号を含むことを表示し、信号ＢＳＷＲＩＴ
−は２進数１であつて応答（メモリー読出し）が要求さ
れることを表示し、信号ＢＳＤＢＰＬ−は２進数零であ
つて２重取出し操作であることを表示し、更に信号ＢＳ
ＳＨＢＣ−は２進数１であつて第２の半バス・サイクル
でないことを表示する。２重取出し操作の第２のバス・
サイクルの間、アドレス・バスは中央プロセサのチヤオ
ル番号娶含み、データ・）バスはメモリー・データの第
１ワードを含み、信号ＢＳＳＨＢＣ−は２進数零であつ
て第２の半バス・サイクル（読出し応答）を表示し、信
号ＢＳＤＢＰＬ−は２進数零であつて第１の応答サイク
ルでありかつ第２の応答サイクルが続〈ことを表示し、
信号ＢＳＭＲＥＦ−は２進数１であり、信号ＢＳＷＲＩ
Ｔ−はメモリーによつてセツトされず従つて２進数１で
ある。

第３のバス・サイクル、即ち第２の応答サイクルの間、
アドレス・バスは中央プロセサのチヤオル番号を含み、
データ・バスはメモリー・データの第２ワードを含み、
信号ＢＳＳＨＢＣ−は２進数零であり読出し応答を表示
し、信号ＢＳＤＢＰＬ−は２進数１でありこれは最後の
応答サイクルであることを表示し、信号ＢＳＭＲＥＦ−
は２進数１であり、信号ＢＳＷＲＩＴは２進数１である
。

他の全ての操作に卦ける如く、２重取出し操作の３つの
バス・サイクルのいずれか２つの間のバス上の介在時間
は、この転送に関係しない他の装置によつて使用できる
。種々のエラー卦よびパリテイ信号の外に、バス上の５
０の情報信号にはロツク信号も含まれる。

このロック信号（ＢＳＬＯＣＫ−）はロツク操作を生じ
させるのに用いられる。これは多重サイクル・バス転送
であり、これによりある装置はメモリーのワード域叉は
多重ワード域を読出しあるいは書込みし、その際他の装
置が別のロツク指令でその操作に割込むことをできな〈
する。このためシステムの多重処理システムへの接続が
容易になる。ロツク操作の作用は、あるタイプの操作に
対するメモリー・サイクルの接続期間を越えて使用中の
条件を拡張することである。最後のサイクルが完了する
前にロツク信号を開始しようとする他の装置はＮＡＫ応
答な受取る。しかしメモリーは依然として他のメモリー
要求に応答する。ロツク操作の事例は読出し変更書込み
サイクルで、その３つのバス・サイクルは下記の如くで
ある。第１のバス・サイクルの間、アドレス●バスはメ
モリー・アドレスな含み、データ・バスは要求装置のチ
ヤオル番号を含み、信号ＢＳＷＲＩＴ−は２進数１であ
つて応答が要求されていることを表示し、信号ＢＳＬＯ
ＣＫ−は２進数零であり力・つ信号ＢＳＳＨＢＣ−は２
進数１であつてこれはロツク操作であることを表示し、
更に信号ＢＳＭＲＥＦ−は２進数零である。読出し変更
書込み操作の第２のバス・サイクルの間アドレス・バス
はその要求装置のチヤオル番号を含み、データ・バスは
メモリー・データを含み、信号ＢＳＳＨＢＣ−は２進数
零であつて読出し応答を表示し、信号ＢＳＭＲＥＦ−は
２進数１である。

第３のバス・サイクルの間、アドレス・バスはメモリー
・アドレス？含み、データ・バスはメモリー・データを
含み、信号ＢＳＬＯＣＫ−は２進数零でありかつ信号Ｂ
ＳＳＨＢＣ−は２進数零であつて読出し変更書込み（ロ
ツク）操作の完了を示し、信号ＢＳＭＲＥＦ−は２進数
零である。更に、信号ＢＳＷＲＩＴ−は２進数零であり
応答が要求されないことを表示する。他の全ての操作に
卦ける如く、読出し変更書込み操作の３つのバス・サイ
クルの内のどの２つの間のバス上の介在時間も、この転
送に関与しない他の装置によつて使用ができる。他の制
御信号に加えてバス上に与えられるのはバス・クリア信
号（ＢＳＭＣＬＲ−）であり、これは通常２進数１であ
り、そして中央プロセサの保守パオル上に配置されるマ
スター・クリアボタンが作動される時２進数零になる。

このバス・クリア信号は又、例えばパワー・アツプ・シ
ーケンスの間２進数零になる。割込み再開信号ＢＳＲＩ
ＮＴ−は、中央プロセサがレベル変更を完了した時常に
このプロセサにより発せられる短期間のパルスである。

この信号が受取られると、前に害Ｕ込みを行いこれを拒
否された各スレーブ装置は再び割込みを発する。次に第
７図のタイミング図について、メモリのアドレス・ロジ
ック回路卦よび中央処理装置に関して更に詳細に論述し
よう。

第７図のタイミング図に関して、いずれのバスサイクル
においても３つの識別可能な部分、即ち最上位の優先順
位を要求する装置がバスを確保する期間（７一Ａ乃至７
一Ｃ）、マスター装置がスレーブ装置を呼出す期間（７
一Ｃ乃至７一Ｅ）、卦よびスレーブ装置が応答する期間
（７一Ｅ乃至７一Ｇ）がある。

バスが遊休状態の時、バス要求信号ＢＳＲＥＱＴ−は２
進数１である。時点７一ＡＶＣ卦けるバス要求信号の負
になる縁部は優先順位回路サイクルを開始する。優先順
位回路が決定を行い（時点７一Ｂ）そしてバスのマスタ
ー・ユーザを選択するため本システム内に許容される非
同期遅延がある。バス上の次の信号は、ＢＳＤＣＮＮ−
即ちＤＡＴＡＣＹＣＬＥＮＯＷ信号である。このＢＳＤ
ＣＮＮ一信号の時点７一Ｃに卦ける２進数零への推移は
、バスの使用がマスター装置へ与えられたことを意味す
る。その後、バス操作の第２相は、マスターが選択され
て卦りかつバス２００のデータ、アドレス卦よび制御リ
ード上に情報？マスターが表示するあるスレーブ装置に
対して自由に転送できることを意味する。スレーブ装置
は、ストローブ即ち信号ＢＳＤＣＮＤ一の負になる縁部
で始まるバス操作の第３相を開始する準備をする。

ストローブ信号は第８図の遅延回線２５により信号ＢＳ
ＤＣＮＮ−の負になる縁部刀・ら例えば６０ナノ秒だけ
遅延される。時点７一Ｄに卦ける信号ＢＳＤＣＮＮ−の
負になる縁部の発生と同時に、スレーブ装置はこの時自
分のアドレスであるかどうか、叉自分がどの応答を生成
すべきかについての判断プロセスを開始するため呼出さ
れている力・どう力・について調べるためテストするこ
とができる。一般にこのためスレーブ装置によつて肯定
応答信号ＢＳＡＣＫＲ−が発生されるか、あるいは特殊
な場合に本文で説明するように信号ＢＳＮＡＫＲ一叉は
ＢＳＷＡＩＴ−が発生されるか、あるいは全く応答が生
じない（非存在スレーブの場合）。マスター装置により
受取られる時点７一ＥＶＣ卦ける肯定応答信号の負にな
る縁部はマスターの信号ＢＳＤＣＮＮ−を時点７ーＦに
゛卦いて２進数１に形成する。ストローブ信号は時点７
一ＧＶＣ卦いて２進数１の状態に戻るが、これは時点７
一Ｆからの遅延回線２５によつて生じる遅延である。こ
のように、バス操作の第３相に卦いては、バス上のデー
タ卦よびアドレスはスレーブ装置により記憶され、バス
・サイクルはＯＦＦの状態を開始する。サイクルの終り
即ち信号ＢＳＤＣＮＮ−が２進数１になる時、別の優先
順位の回路の解を動的に可能にする。この時バス要求信
号が生成され、もし受取られなければ、バスが遊体状態
に戻ることを意味し、このため信号ＢＳＲＥＱＴ−が２
進数１の状態になることを意味する。もしバス要求信号
がこの時存在するならぱ、即ち図示の如く２進数零なら
ば、非同期の優先順位の回路選択プロセスを開始してこ
れに続いて信号ＢＳＤＣＮＮ−の別の負になる縁部が時
点７一１卦よび７一Ｊの如〈点線で示されるように付勢
状態にさせられる。この優先順位回路の解は待機する必
要がないかあるいは時点７一Ｈ！Ｔｃ．卦いて肯定応答
信号の正になる縁部によりトリカーされる必要がないが
、実際には従つてある装置がその後１つのバス・サイク
ルを要求するなら、バスの遊休状態への推移の直後に時
点７一Ｆに卦いてトリカーされることが判るであろう。
優先順位回路解を信号ＢＳＤＣＮＮ−の正になる縁部に
よつて時点７一Ｆでトリカーできるが、信号ＢＳＤＣＮ
Ｎ−の第２の負になる縁部は第８図の付与フロツプ２２
のセントに応答して、時点７一Ｈの肯定応答信号の正に
なる縁部を待機しなければならず、即ち第８図のＮＯＲ
ゲート２１からの２進数零は付与フロツブ２２のりセツ
ト入力から除去されなければならない。

時点７一１の信号ＢＳＤＣＮＮ−の負になる縁部は、時
点７一Ｆに卦いて優先回路解がトリカーされカリこの解
が時点７一Ｈ前に生じる場合を示す。時点７一Ｊに卦け
る信号ＢＳＤＣＮＮ−の負になる縁部は、優先回路サイ
クルの解の前に肯定応答信号がクリアになる場合を示す
。時点７一ＬＶＣ卦ける信号ＢＳＤＣＮＮ−の負になる
縁部は、時点７一Ｆに卦いてバス要求がなく、かつ優先
回路解が時点７一Ｋに訃いて後のバス要求信号ＢＳＲＥ
ＱＴ−によつてトリカーされる場合を示す。このプロセ
スは非同期的状態で繰返す。２重取出し操作 ２重取出しメモリー操作については事例により詳細に説
明する。

事例に卦いては、中央プロセサはメモリーの２重取出し
要求を行い、要求と応答に関する３つのバス・サイクル
が試験される。第１のバス・サイクルの間中央プロセサ
はマスターメモリーはスレーブである。この第１のサイ
クルの間、中央プロセサは第８図の優先順位回路網のロ
ジツクを用いてバスに対する送信権要求を行い、メモリ
ー・コントローラは第１０図のバス・インターフエース
・ロジツクを用いて応答する。メモリー・コントローラ
がマスターであり中央プロセサがスレーブとなる第２と
第３のバス・サイクルの間、メモリーは第９図の優先順
位回路網ロジックを用いてバスに対する送信権要求を行
い、中央プロセサは第１１図卦よび第１１Ａ図のバス・
インターフエース・ロジツクを用いて応答する。２重取
出し操作要求サイクル 第１のバス・サイクル即ち２重取出し要求サイクルにつ
いては第８図卦よび第１０図に関して説明する。

〔中央プロセサ優先順位回路網ロジツク〕第８図の優先
順位回路網ロジツクに卦いては、優先順位回路サイクル
は最初遊休状態にあり回線１０のバス要求信号ＢＳＲＥ
ＱＴ−は２進数１である。

このバス要求信号が２進数１である時、レシーバ１１（
反転増巾器）の出力は２進数零である。レシーバ−１１
の出力はＡＮＤゲート１２の１入力に結合される。ゲー
ト１２に対する他の入力はマスター・クリア信号ＭＹＭ
ＣＬＲ−で、これは通常は２進数１であり、ＮＯＲグー
ト２６の出力も通常２進数１である。バスの遊休状態の
間はゲート１２の出力はこうして２進数零であり、遅延
回線１３の出力は２進数零である。２進数零である遅延
回線１３の入出力は、ＮＯＲゲート１４の出力ＢＳＢＳ
Ｙ−を２進数１にさせる。

バスに接続された諸装置の１つが１つのバス・サイクル
を要求する時、この装置はそのＱ出力（ＭＹＡＳＫＫ＋
）が２進数１となるようにそのユーザ・フロツブ１５を
非同期的にセツトする。

このように、バスが遊休状態にあれば、このバスが使用
中の状態になる時に生じる第１の事象はユーザがそのユ
ーザ・フロツプ１５をセツトすることである。中央プロ
セサの場合には、ユーザ・フロツプ１５は、２進数零か
ら２進数１に推移する中央プロセサのクロツキング信号
ＭＣＬＯＣＫ＋にようその出力ヘノロソクされるところ
の第１１Ａ図からの回線１８１上の２進数１の信号ＭＹ
ＡＳＫＤ＋により、あるいはそのセツト入力に卦ける第
１１Ａ図刀・らの回線１８０上の２進数零である信号Ｍ
ＹＡＳＫＳ−により、セットできる。

信号ＭＹＡＳＫＤ＋卦よびＭＹＡＳＫＳ−については第
１１Ａ図に関して以下に論述される。ＮＡＮＤゲート１
６に対する両入力が２進数１の状態である時、その出力
は２進数零である。これは、要求フロツブ１７をセツト
してそのＱ出力ＭＹＲＥＱＴ＋が２進数１となる。この
ように、非同期様式に卦いては、要求フロツプ１７のＱ
出力は２進数１となる。この操作は、バスに接続された
他の装置の同様なロジツクに同時に生じ得る。信号ＭＹ
ＲＥＱＴ＋の２進数１の状態は、ドライバ１８を介して
バスの回線１０上に２進数零として卦かれる。このよう
に第７図のタイミング・ダイヤグラムについて述べたが
、信号ＢＳＲＥＱＴ−は負になり即ち２進数零の状態に
なる。バスに接続された種々の装置の要求フロップ１７
の内の１つからシステムに対するどんな要求も、このよ
うに回線１０を２進数零の状態に保持する。遅延回線１
３は、要素１４，１６，１７が受ける伝播の遅延を補償
するため十分な遅れを含んでいる。このように、ある装
置がその要求フロツプ１７をセットする場合ですら、こ
のことは、これも又１つのバス・サイクルを要求する更
に高い優先順位の装置が次のバス・サイクルをとらない
であろうということを意味しない。例えば、もし低い優
先順位の装置がその要求フロップ１７をセットするなら
ば、回線１０上の２進数零の信号は更に高い優先順位の
装置を含む全ての装置に戻され、この高い優先順位の装
置は更にそのゲート１２の出力側に２進数１の状態を生
成してＮＯＲゲート１４の出力側に２進数零の状態を生
じ、これによりもし実際にこのような高い順位の装置の
ユーザ・フロツプ１５が既にセツトされていなかつたな
らば、このような他の高い順位の装置の要求フロツプ１
ｒのセツト動作を不町能にする。例えば２０ナノ秒の遅
延時間が一たん終つてこのような高い順位の装置の遅延
回線１３の出力がこの時２進数１の状態であれば、ゲー
ト１４の出力は２進数零の状態となつてその結果この高
い順位の装置のユーザ・フロツプ１５がセツトされてい
るかどうかについては無関係に、ゲート１６の出力は２
進数１となりこれにより要求フロツプ１７のセツト動作
を不可能とする。このように、この時間忰内では、全て
の装置は、もしそれ等がそのユーザ・フロツブ１５のセ
ツトにより表示される如くサービスを要求中であるなら
ば、その要求フロツブ１７ンセソトさせる。最初にバス
・サイクルを要求する装置の要素１３により生じる遅延
時間の後、その要求フロツプ１７をセツトさせなかつた
装置はこの優先順位のサイクルが完了する迄はこれを行
うことができない。このように、低い順位の装置がその
フロツプをセツトした数ナノ秒後高い優先順位の装置が
そのユーザ・フロツプをセツトする場合でも高い優先順
位の装置がバスを獲得する。このように、あるバス・サ
イクルを求めている諸装置に対する全ての要求フロツブ
１７は、遅延回線１３の遅延回線構成により示される如
き時間間隔中セントされることになる。

バスと結合されたこれ等装置の多くがこの時間間隔の間
にその要求フロップをセットさせ得ても、このような装
置の唯１つのみがその付与フロップ２２をセントさせる
ことができる。その付与フロツプ２２をセツトさせる装
置は、バス・サイクルを求める最も高い順位の装置とな
る。バス・サイクルを求めるこの最優先順位の装置がこ
のバス・サイクルの間その操作を完了した時、その要求
フロップをセツトさせた他の装置は再び次のこのような
バス・サイクルを求め以後これを繰返す。このように、
要求フロツブ１７のＱ出力は、ドライバ１８に結合され
る以外に素子２８を介してＮＡＮＤゲート１９の１入力
にも結合される。素子２８は、各装置の優先順位ロジツ
ク用の直接接続にすぎない。ただし、この素子２８は、
バス２００の最優先端末に結合される装置（通常メモリ
ー２０２）に卦いてのみ、以下に述べる遅延素子である
。フロップ１７のＱ出力（ＭＹＲＥＱＴ−）はＡＮＤゲ
ート２０の１人力に結合される。ゲート１９に対する他
の人力は、高い優先順位の装置、更に詳しく述べれば例
えば９っの先行する高い優先順位の装置から受取られる
。高い順位の装置から受取られたこれ等信号は、第８図
の左方から信号ＢＳＡＵＯＫ＋乃至ＢＳＩＵＯＫ＋とし
て受取られることを示す。もしこの９つの信号のいずれ
か１つが２進数零であるならば、このことは高い順位の
装置が１つのバス・サイクルを要求していること、従つ
てこれは今問題にしている装置がその付与フロップをセ
ットさせることを禁止し、これによりこの装置が次のバ
ス・サイクルをとることを不可能にすることを意味する
。ゲート１９により受取られる他の入力はＮＯＲゲート
２６からのもの即ち信号ＢＳＤＣＮＢ−とＮＯＲゲート
２１の出力とである。

更に、ユーザ準備完了信号即ち中央プロセサの場合の信
号ＭＣＤＣＮＰ＋はこの特定の装置の他のロジツクから
受取ることができ、このロジツクにより１つのバス・サ
イクルを要求中であつてもこの特定の装置は前記ユーザ
準備完了信号を２進数零の状態に変更することによりこ
れを遅延させ得る。即ち、バス・サイクルに対し準備完
了していない場合でさえこの装置はバス・サイクルを要
求でき、このバス・サイクルが与えられる時迄にこれが
準備完了となるであろうことを予期してこれを要求して
ユーザ準備完了信号２進数零にセツトする。ＮＯＲゲー
ト２６の出力は通常２進数１であり、もしゲート１９の
他の全ての入力が２進数１であれば、付与フロツブ２２
がセツトされる。ゲート２１からの他の入力は、このバ
スが遊体状態にある時２進数１となる。ＮＯＲゲート２
１に対する人力は、信号ＢＳＡＣＫＲ＋，ＢＳＷＡＩＴ
＋，ＢＳＮＡＫＲ＋卦よびＢＳＭＣＬＲ＋である。もし
これ等の信号のどれかが２進数１であれば、その時バス
は使用中の状態になり付与フロツプ２２はセツトできな
いもし付与フロップ２２がセツトされて卦れば、Ｑ出力
の信号ＭＹＤＣＮＮ＋は２進数１であり、インバータ２
３により２進数零に反転され、次いで信号回路ＢＳＤＣ
ＮＮ一回線に卦力・れる。

このことは第７図のタイミング図に示され、この場合信
号ＢＳＤＣＮＮ−は２進数１から２進数零の状態になる
。このようにして、バス・サイクルの優先順位サイクル
は完了する。更に、もし本装置がサービスを要求しかつ
最高優先順位の装置であれば、遅延回線１３からの出力
および優先回線ＢＳＡＵＯＫ＋は２進数１となるが、フ
ロツプ１７のＱ出力は２進数零となり、このため回線Ｂ
ＳＭＹＯＫ＋上にＡＮＤゲート２０を介して２進数零を
卦き、これにより次に低い順位の装置およびそれ以降の
順位の装置に対して次のバス・サイクルを用いる高い順
位の要求装置があることを表示し、これにより全ての低
い順位の装置が次のバス・サイクルを用いてこの動作を
行うことを禁止する。

高い優先順位の装置から受取つた９つの優先回線がスキ
ユ一態様で信号ＤＳＢＵＯＫ＋乃至ＢＳＭＹＯＫ＋とし
て１位置だけ移されることが判るであろう。

このように、図示のこの装置により受取られた信号ＢＳ
ＡＵＯＫ＋は次に高い優先順位の装置に受取られる信号
ＢＳＢＵＯＫ＋と対応する。ある優先順位サイクルを完
了して２進数零の状態を回線ＢＳＤＣＮＮ−に卦くと、
この信号は第８図に示す如き全てのロジツクによりレシ
ーバ２４を介して受取られる。

このため、レシーバ２４の出力側に２進数１の状態を生
ぜしめ、ＮＯＲゲつート２６の出力側に２進数零を発生
させ、これによりＡＮＤゲート１２が２進数１の状態を
生じることを不可能にする。

更に、レシーバ２４の出力側の２進数１の状態は、例え
ば持続期間が６０ナノ秒である遅延回線２５により受取
られる。遅延回線２５の出力は又ＮＯＲゲート２６の他
の入力側で受取られて、ストローブが生成される時ゲー
ト１２を禁止し続ける。このように、遅延回線２５によ
り確立された遅延回線の持続期間の終りにストローブ信
号ＢＳＤＣＮＤ＋が生成され、その反転即ち信号ＢＳＤ
ＣＮＤ−は第７図のタイミング図に示される。ストロー
ブ信号の使用については以下に説明する。このように、
遅延回線２５により生じた６０ナノ秒の期間は獲得する
装置、即ち最高優先順位の要求装置に妨害な〈して次の
バス・サイクルを使用させる。遅延回線２５の出力側に
生じるストローブは、非同期信号として潜在的なスレー
ブによリ使用される。もしストローブ信号が送出されて
いると、スレーブとして表示される装置の１つは、ゲー
ト２１の入力の１つで受取られる信号ＡＣＫ，ＷＡＩＴ
、又はＮＡＫのいずれか１つでもつて応答する。

一般例に卦いて例えばＡＣＫが受取られるかあるいはこ
のような応答信号のいずれ力・が受取られると、ゲート
２１を介して付与フロツブ２２をりセツトする。この応
答は第７図のタイミング図に示され、この場合信号ＢＳ
ＡＣＫＲ−はスレーブから受取られることが示され、こ
れにより信号ＢＳＤＣＮＮ−を付与フロツブ２２のりセ
ツトにより２進数１の状態に変化させる。もし付与フロ
ツブ２２がセントされているならぱ、あるいはバス・ク
リア信号ＢＳＭＣＬＲ＋がバスにおいて受取られるなら
ぱ、フロツプ１５はＮＯＲゲート２９を介してりセツト
される。もしマスター・クリア信号ＭＹＭＣＬＲ−が受
取られるとフロツプ１７はりセツトされる。付与フロツ
ブ２２がセツトされるとそのＱ出力ＭＹＤＣＮＮ−は２
進数零の状態になり、これに続いて付与フロップ２２が
リセットされる時Ｑ出力は２進数零から２進数１の状態
になり、これにより丁度説明するように効果的に要求フ
ロップ１７をりセツトする。前記米国特許から判るよう
に、要求フロツブ１７はＡＣＫ，ＮＡＫ、又はマスター
・クリア信号のいずれかによつてりセツトされることが
示される。ＡＣＫ又１ｆｊ．ＮＡＫ信号に関しては、こ
れは、りセツトされるべき要求フロツプ１７を有する装
置がフロツブの如き局部記憶装置においてこれがＡＣＫ
，．ＮＡＫ又はＷＡＩＴ信号のいずれかを予期している
という事実を保持したものとする。更に、このような装
置が実際に信号ＡＣＫ又はＮＡＫがスレーブ装置からこ
の特定の装置に対する応答であることを認識できるロジ
ックを要求していた。さもなければ、ＮＡＫ又はＡＣＫ
信号は全てのフロツプ１７をりセツトするよう結合し、
これによりこのような要求フロツプ１７の各々が再びセ
ツトされることを要求する。従つて、本システムにおい
ては特定の装置をりセツトすることによりロジックを最
小限度にする。これは、付与フロツプ２２のＱ出力を要
求フロツプ１７のクロツク入力に有効に結合することに
より達成される。信号ＡＣＫ又はＮＡＫは信堺ＡＩＴと
共に付与フロツプ２２をりセツトするのに使用されるが
、この際実際に唯一個の付与フロツプ２２がセツトされ
得るため別のロジツクを必要としないことが判るであろ
う。このように、全ての付与フロツプのりセツト動作は
システムの操作に何等の相異をもたらさない。フロツプ
１７のクロツク入力を付勢するため、このクロツク入力
側で受取られる信号は２進数零から２進数１の状態への
推移でなければならない。

クロツクがそのようにして付勢されると、そのＤ入力側
の信号即ちＢＳＷＡＩＴ＋はその状態をフロツプ１７の
Ｑ出力に移す。従つて、フロツプ１７を有効にりセツト
するためには、信号ＢＳＷＡＩＴ＋は、フロツプ１７の
クロツク入力が付勢される時そのＱ出力が２進数零にな
るように、２進数零でなければならない。信号ＢＳＷＡ
ＩＴ＋が通常２進数零であるため、クロツク入力の要求
フロツプ１１の早期の付勢状態は誤つてこのフロツプを
りセツトさせ得る。これは、スレーブ装置からの応答が
予期できないためにそうなるが、スレーブ装置は択一的
にＡＣＫ．ＮＡＫ又はＷＡＩＴ信号を提供でき、ＷＡＩ
Ｔ信号の場合には要求フロツプ１７をりセツトすること
を欲しないことが判る。このように、クロツク入力は応
答がスレーブ装置から受取られている時にのみ付勢され
なければならない。さもなければ、信号ＷＡＩＴは２進
数零の状態にあり、これにより要求フロツプ１７を早ま
つてりセツトしてしまう。従つて、通常の状態において
はフロツプ２２のＱ出力からフロツプ１７のクロツク入
力迄の直接接続がこのクロツク入力側で２進数１を維持
すること、従つて付与フロツブ２２がセツトされ次いで
りセツトされる時状態の変化はフロツプ１７のこのよう
なりロツク入力を付勢することが判る。

この状態即ちフロツプ１７のクロツク入力側が通常２進
数１である状態は、このフロツプのセツト作用の伝播を
遅延させることが判つており、この場合そのＱ出力は実
際にセツト条件即ち２進数１の状態を実現する。更に、
例えば、フロツプ（多くのメーカ例えばテキサス・イン
ストルメンツ社およびジグネティツクス社により製造さ
れるフロツプ部品番ＳＮ７４Ｓ７４）を用れば、クロッ
ク入力が２進数１のときこのクロツク入力が２進数零の
状態にある場合と比べそのセツト作用の効果を実現する
のに２倍の時間を要する。従つて、フロツプ２２のクロ
ツク入力を接地させることにより判るように、これはこ
のような付与フロツプ２２に対して比較的迅速なセツト
作用を保証し、従つて要求フロツプ１７に対しては論理
作用速度をこのように増大することができることは望ま
しいことである。この理由、並びに要求フロツプ１７が
スレーブからの応答がある迄有効にりセツトされるべき
でないという事のため、論理回路においては素子３５，
３７は次に説明するように結合される。しかし、この説
明に入る前に、付与フロツプ２２のＱ出力と要求フロツ
プ１７のクロツク入力との間に直接にインバータを設け
ても、このため要求フロツプ１７のクロツク入力側に通
常２進数零の状態を与えたとしても十分でないことを知
るべきである。

？この条件は、このフロツプ２２がセツトされる時、フ
ロツプのＱ出力からの２進数１から２進数零への推移が
２進数零から２進数１への推移となり、これがフロツプ
１７のクロツク入力を時期向早に即ちスレーブ装置から
の応答が何であるかを知る前に付勢するという理由のた
めに、満足すべきものではない。従つて、インバータ３
５はフロツプ３７と共に設けられる。

要求フロツプ１７の如く、フロツプ３７のクロツク入力
は２進数零から２進数１の状態への推移がある迄、換言
すれば正になる推移がある迄フロツプ３７のクロツク入
力は付勢されない。この状態は、前述の如く、付与フロ
ツプ２２がＮＯＲゲート２１によりりセツトされる時然
るべく受取られる。フロツプ３７は、クロツク入力の他
に、セツト（Ｓ）、ゼータ（Ｄ）、およびりセツト（Ｒ
）の各入力を有する。

このセツト入力は、ブラス電圧に対するプルアツプ抵抗
を介して受取られた信号以外の何ものでもない信号ＭＹ
ＰＬＵＰによつて、その入力を２進数１の状態にセツト
することにより有効に消勢される。フロツプ３７のＤ入
力は又信号ＭＹＰＬＵＰ＋に対しても結合される。通常
ＮＯＲゲート２６の出力は２進数１であり、従つてイン
バータ３５の出力（ＢＳＤＣＮＢ＋）は２進数零である
。これ等の条件は、信号ＢＳＤＣＮＮ−が時点７一Ｃの
直接即ち時点７一Ｃプラス素子２４と２７とに関連する
遅延期間の後信号ＢＳＤＣＮＮ−が２進数零の状態にな
る時に変更される。このように時間７一Ｃの直接に、Ｎ
ＯＲゲート２６の出力は２進数零の状態に変り、これに
よつてフロップ３７のＲ入力側に２進数１の状態を生じ
る。２進数１の状態から２進数零の状態への変化はフロ
ツプ３７をりセツトし、これによりフロツプ３７のＱ出
力（ＭＹＲＥＱＴ＋）に２進数零の状態を生じる。

インバータ３５の出力における２進数１の状態は、信号
ＢＳＤＣＮＮ−が２進数零である間及びその後遅延回路
２５の遅延期間と合致する６０ナノ秒の間存続する。付
与フロツプ２２がりセツトされた直後でかつ信号ＢＳＤ
ＣＮＮ−がＮＯＲゲート２６の出力側に作用を有する前
に、フロック３７のクロツク入力は付勢されてその結果
そのＤ入力における２進数１の状態はフロツプ３ｒｆ）
Ｑ出力を２進数零から２進数１の状態に変化させ、これ
によりフロツプ１７をクロツクする。ストローブ信号即
ち信号ＢＳＤＣＮＤ＋がもはや存在しない時、第７図の
タイミング図に示される如く信号ＢＳＤＣＮＤ−に関し
特に時点７一Ｇにおいて明らかなように、ＮＯＲゲート
２６の出力は２進数１の状態に逆戻り、これによりイン
バータ３５の出力を２進数１の状態から２進数零の状態
に変化させることによつてフロツプ３７をりセツトする
。このため、フロツプ３７はそのクロック入力の付勢に
先立つてりセツトされることが確保される。その後２進
数零は、前記の操作が再び開始される迄フロツプ３７の
Ｑ出力信号ＭＹＲＥＱＴ十に存在し続ける。前述の如く
、要求フロツプ１７のＱ出力とＮＡＮＤゲート１９間の
結合状態はバス２００土の装置の位置に依存する。

特にフロツプ１７とＮＡＮＤゲート１９間のこの結合に
おける素子２８は、最高優先順位の装置ではない全ての
装置においては直接接続である。最高優先順位の装置に
対しては、又特に第１図のメモリー２０２の場合には、
素子２８は遅延回線１３と同様な遅延素子であり、例え
ば２０ナノ秒の遅延作用を有する。その理由は、最高優
先順位の装置においては、そのＮＡＮＤゲート１９の上
位の９つの入力が２進数１の信号であるからである。こ
の２進数１の信号は、これに結合されたプルアツプ抵抗
により９つの回線の各一つに対して与えられ、このプル
アツプ抵抗は信号ＭＹＰＬＵＰ＋が結合されると同様な
方法でプラス電圧源に結合されている。ＮＡＮＤゲート
１９に対するこの９つの入力の各々が２進数１であり、
信号ＢＳＤＣＮＢ−が通常２進数１であり、又更にユー
ザ準備完了信号（第８図のＭＣＤＣＮＰ＋）が２進数１
の状態であるとすれば、最高優先順位の装置の優先順位
ロジツクにおいて遅延素子２８がなければ、この最高優
先順位の装置は遅延回線１３により与えられる遅延を生
じることなくバスに対するアクセスを常に獲得すること
になる。このように、素子２８に遅延作用を与えること
により、最高優先順位の装置がその要求フロツプ１７を
セツトした後例えば２０ナノ秒間その付与フロツプをセ
ツトすることを禁止する。最高優先順位の装置において
遅延素子２８と並列の状態で、ゲート１９に対する他の
入力を用いて直接接続を提供することができ、それによ
り例えば第８図のロジツクにおける競争条件の故に、フ
ロツブ１７のＱ出力側に生じた瞬間的なパルスに因るゲ
ート１９の付勢を阻止する。このように、最高優先順位
の装置も又、別の装置のバス・サイクルの間バス２００
に対するアクセスを得ることを禁止される。

これは、実際にもし別のバス・サイクルが進行中であれ
ば、信号ＢＳＤＣＮＢ−が２進数零となるためである。
最高優先順位の装置の優先順位ロジツクのこの禁止作用
は他の方法でも実施可能であることは判るであろう。例
えば、前掲の米国特許において説明するように、遅延回
線１３の出力はＮＡＮＤゲート１９の別の入力に結合で
き、この場合各装置の各優先順位ロジツクに対しては、
ゲート１９の＝入力における信号ＢＳＤＣＮＢ−の必要
と、最高優先順位の装置の優生順位ロジツクにおける遅
延素子２８に対する必要とを置換することになる。しか
し、本文に示したような大きな速度を必要とするロジッ
クにおいては、選択された構成要素に依存する負荷効果
は問題を生じる。従つて、本文に説明したような手法に
より、遅延回線１３は３素子負荷ではなく２素子負荷を
含んでいる。更に、このような負荷の問題は遅延回線１
３の出力側にドライバ即ち増巾素子をおくことにより阻
止され、このドライバの出力は負荷の問題を生じること
なくＮＡＮＤゲート１９、ＮＯＲゲート１４およびＡＮ
Ｄゲート２０に接続される。しかし、これはこのような
ドライバ素子の伝播遅延により決定される要因により優
先ロジツクの動作速度を低下させる作用を有する。第８
図に示されるように、ロジツク回路網９０は、ＭＹＤＣ
ＮＮ＋と、及び２進取出しが要求されることを示すため
例えばフアームウエアによつて与えられる制御信号ＤＢ
Ｆとに応答して２重取出し要求信号ＢＳＤＢＰＬ−を適
当なバス回線に発生する。回路網１９０は、応答サイク
ルの間応答側装置からＢＳＤＢＰＬ−を発生するのに使
用される回路８３，８４，８５（第９Ａ図）、と同様な
ロジツク・チエーンから成る。〔メモト一●コントロー
ラ・バス・インターフエース・ロジツク〕第１０図に示
す如き２重取出しメモリー・コントローラ・アドレス●
ロジツクに関して、このロジツクはメモリー・コントロ
ーラの一ダ１、特にこれに対して４個迄のメモリー・モ
ジユールを結合させた例である。

バスから素子４０により受取られたアドレスは、第２図
に示す如きフオーマツトのバス・アドレス信号ＢＳＡＤ
ＯＯ＋乃到ＳＡＤＯ７＋により転送される．レシーバ４
０からのアドレス信号は又以下に述べるパリテイ・チエ
ツカ４ｒの入力として受取られる。レシーバ４０からの
アドレス信号およびインバー３ｔ４１の出力側のアドレ
ス信号はスイツチ４２により受取られる。このスイツチ
は、バス２００に接続された殆んどのコントローラに配
置され、特定のコントロ―ラ装置のアドレスにセツトさ
れる。装置コントローラの場合には、このスィツチはそ
の装置をアドレス指定するため使用される値にセツトさ
れる。メモリー●コントローラの場合は、このスィツチ
は特定のメモリー・コントローラにより制御されるメモ
リーのアドレスにセツトされる、このスィツチは１６本
のリードを受入れ、その内の８本のみがその出力側で多
数人力ＮＡＮＤゲート４３に結合される。レシーバ４０
の入力側におけるバス・アドレス・リードは、メモリー
・コントローラにより制御される所望のメモリー・プロ
ツクの適正なアドレスを反映するようにセツトされたビ
ツトに対し２進数零である。従つて、素子４０によりこ
の反転を行えば、２進数零としてバス２００に受取られ
るアドレスのビツトに対して２進数１の信号がスィツチ
４２の非反転入力側に与えられる。同様に、インバータ
４１からの出力リードは、バス２００の入来アドレス・
ビツトにおける２進数１である各位置に対して２進数１
を有する。スィツチ４２の２つの入力の信号が互いに補
数である場合、１６進スイツチ又は複数のトグル・スィ
ツチ、より詳細には非ギヤング型８極２位置スイツチで
よいスイツチ４２の内部のスィツチはセツトされ、その
結果正しいメモリー・アドレスに対しては全て２進数１
の信号がスイツチ４２の８つの出力に現われる。このよ
うに、ゲート４３は全て２進数１の信号を受取り、これ
が適正なメモリー・アドレスであり又以下に説明するよ
うなメモリー・サイクルであれば、その出力側に２進数
零を与える。スィツチ４２はコンパレータの機能を与え
るよう構成され、少くとも１つのレベルのゲート作用の
必要を除き、従つて関連する伝播の遅れを除去すること
が判る。更に、このスイツチは特定のメモリー・コント
ローラのアドレスを変更するための容易な装置を提供し
、これによりシステムが構成される方法を簡素化する。
もしメモリー参照信号（ＢＳＭＲＥＦ＋）が２進数１で
あり、スィツチ４２により比較されるアドレスがスイツ
チ４２の出力側に全て２進数１を生成するならば、ＮＡ
ＮＤゲート４３はＭＹＭＡＤＤ一回線に２進数零の信号
を与えるよう完全に付勢され、この信号はそれぞれ信号
ＮＡＫ．ＷＡＩＴおよびＡＣＫを生成するため使用され
る３つのＮＯＲゲート４４，４５，４６の各々の１つの
入力側で受取られる。実際に信号ＢＳＭＲＥＦ＋が適正
な２進状態になければ、このメモリーはアドレス指定で
きない。前に示したように、アドレス・ビツトはパリテ
イ・チエツカ４７の入力にて受取られ、このチエツカは
更にバスを介して受取られたアドレス・パリテイである
ＢＳＡＰＯＯ＋ビツトを受取る。

パリテイ・チエツカ４Ｔは９ビツトのパリテイ検査を行
い、そのＱ出力にＭＹＭＡＤＰ−と表示された信号を生
じ、これは２進数零がゲート４４，４５および４６を部
分的に付勢する時、これによりこのパリテイが正しいこ
とを表示する。ゲート４４，４５，４６に対する第３の
入力がマルチプレクサ４８から受取られる。

マルチプレクサ４８は、例えば４つのＭＹＭＯＳＡ〜乃
至ＭＹＭＯＳＤ−と呼ばれる入力を受取り、これらはこ
の特定のコントローラに接続可能なメモリーモジユール
の４つ全部又はその内のどれか１つがシステム内に実際
に存在するかどうかを表示する。これは、メモリーが１
つの完全なメモリーモジユール・アレーか部分的なアレ
ーかのいずれかを有するのを可能にする 即ちこのよう
なメモリー・モジユールの唯１つがシステムに接続でき
る。以下に明らかになるように、２重取出し要求に応答
して２ワードに応答するメモリー・コントローラに対し
ては、コントローラ内に２つ又は４つのメモリー・モジ
ユールが存在しなければならない．もし第１のワードを
含むメモリー・モジユールのみがこのコントローラ内に
存在するならば、コントローラはそのワードで応答して
第２のワードが続かないことを表示する。もし第１のワ
ードを含むメモリー●モジユールがコントローラに存在
しなければ、コントローラは全く応答しない。これ等の
４つのメモリー●モジユールは更にアドレス指定されて
、マルチプレクサ４８を経てこれ等が２つのバス・アド
レス信号ＢＳＡＤＯ８＋およびＢＳＡＤ２２＋によつて
設置されているかどうかを決定するためテストされる。
マルチプレクサ４８はテキサス●インストルメンツ社に
より製造され部番７４Ｓ１５１なる装置でよい。このマ
ルチプレクサの出力信号の２進数零の状態は、メモリー
・モジユールがメモリー・コントローラに存在すること
を表示する。このように異なる構成のシステムに対して
は、特定の１つのメモリー・コントローラに１つのメモ
リー・モジユールを接続でき、また別のこのようなコン
トローラに２つのこのようなモジユールを接続でき、ま
た実際には異なるコントローラに接続される異なるメモ
リー・モジユールは異なるタイプのものでもよい。

例えば、このように半導体メモリーを１つのコントロー
ラに接続でき、一方１つの磁気コア・メモリーを他のコ
ントローラに接続できる。更に、異なるサイズ即ちより
大きなあるいはより小さな記憶容量のメモリー・モジユ
ールが使用できる。更に、複数のメモリー・モジユール
を異なるコントローラに配置することにより、異なる速
度のメモリーが使用でき、これによりシステムの応答速
度を増大する。又、あるコントローラに対しては、通常
所与の電力支持及びタイミング能力が有り、一般にこの
コントローラはこれに接続し得るメモリーの特性を確保
する。従つて、例えばもしコア・メモリーと半導体メモ
リーとの間等に必要とされる異なるメモリー速度即ち異
なるタイミングがあれば、各タイプに対して異なるコン
トローラが使用されねばならない。更に、異なるコント
ローラの使用により、実際にそれらメモリーが同一のバ
スに接続されていてさえ相互に同期して本質上平行して
ランできるためそれらメモリーはより迅速にランでき、
１つのバスでは一時に唯１つの転送のみが生じ得るが、
問題は実際にはアクセス時間が既に生じたためアクセス
時間を要することなく情報がメモリー内で準備完了とな
ることである。前述の如く、メモリーに対するものであ
れ又は別の周辺装置に対するものであれ各コントローラ
はそれ自体の特定のアドレスを有するのが通常である。

このように、これに接続された完全なメモリー・モジユ
ール系を有する別々のメモリー・コントローラに対して
は、隣接メモリー●アドレスが与えられる。更に詳細に
は、各メモリー・コントローラがこれに接続された４つ
のメモリー・モジユールを有しかつこの各々のモジユー
ルが約８０００ワードの記憶容量を有するものとすれば
、このような各メモリー・コントローラは３２，０００
ワードに対するアクセスを提供することができる。更に
、２重取出しメモリー場合、各８０００（８Ｋ）ワード
のメモリー・モジユールが８０００の偶数アドレス・ワ
ード又は８０００の奇数アドレス・ワードを第１４図に
示す如く含むと仮定する。即ち、モジユールＡとモジユ
ールＢは下位の１６０００（１６Ｋ）ワードを含み、モ
ジユールＣとＤは上位の１６０００ワードを含み、しか
も偶数のアドレス指定されるワードはモジュールＡおよ
びＣに、又奇数のアドレス指定されるワードはモジユー
ルＢおよびＤに含まれる。完全な３２，０００ワードの
記憶量が各メモリー・コントローラに対するシステム内
に結合させて各メモリーのアドレスは隣接的となる。操
作の観点から、隣接メモリー・アドレスはシステムのア
ドレス指定の目的のためのみでなく、システムにおいて
増大した応答のためにも重要である。前述の如く、代表
的には、メモリー・コントローラはある種の特性のメモ
リーのためにサービスを提供できるだけである。即ち磁
気コア・メモリーはこれと関連する基本的なタイミング
差のために半導体メモリーと同じメモリー・コントロー
ラに接続することができない。通常これと同じことが異
なる速度又は異なる電力の要件のメモリーについても言
える。このように、再び各メモリー●コントローラは３
２０００ワードの記憶に対してサービスを提供できるも
のと仮定すれば、１６０００ワードのみが高速メモリー
のために使用されるべきとき、２つのメモリー・コント
ローラが使用されねばならないことを意味する。しかし
、このことは代表的に、メモリー・コントローラ・アド
レスが３２，０００ワード離れているため高速メモリー
と低速メモリーと間のメモリー・アドレスが隣接的でな
いことを意味することになる。

この場合、両方のメモリー●コントローラに同じアドレ
スを持たせることにより隣接したメモリー・アドレスを
提供することができる。しかし、このことは又、２つの
コントローラの各メモリー●モジユールの位置が各コン
トローラにおいて同じ場所に占められ得ないことを意味
することにもなる。より詳細には、第１のコントローラ
は、信号ＭＹＭＯＳＡ−およびＭＹＭＯＳＢ−により示
される如く第１４図のメモリー・モジユール位置Ａおよ
びＢにおいて２つの８０００ワードのロケーシヨンを使
用することになる。他のコントローラは他の２つのメモ
リー●モジユールの位置ＣおよびＤを使用することにな
り、その存在は信号ＭＹＭＯＳＣ一およびＭＹＭＯＳＤ
−により表示されるであろう。このように、これ等の２
つのコントローラはシステム内であたかも１つのコント
ローラであるかのように見える。更に例を示せば、この
ような１つのコントローラはこの内部で結合された１つ
のモジユールの形態の１つのこのような８０００ワード
のメモリーのみを有し、モジユールＡは隅数のアドレス
指定される下位の１６Ｋワードを含み、同じアドレスを
有する他のメモリー・モジユールはこれと結合し、他の
３つの位置、即ちモジユールＢ，Ｃ，Ｄにおける３つ迄
のこのようなメモリー・モジユールは奇数のアドレス指
定される下位の１６Ｋワードと、偶数と奇数のアドレス
指定される上位の１６Ｋワードを含み、従つて２４，０
００ワードの記憶量を提供する。マルチプレクサ４８は
、スィツチ４２とＮＡＮＤゲート４３と関連して、２重
取出し要求におけるメモリー・アドレスによりアドレス
指定されたワード（即ち、第１ワード）を含むメモリー
・モジユールがメモリー・コントローラに存在するかど
うかを決定するように機能する。このように、信号ＢＳ
ＡＤＯ８＋は、メモリー取出し要求において与えられる
メモリー・アドレスが上位又は下位の１６Ｋワード、即
ちモジユールＣおよびＤあるいはモジユールＡおよびＢ
にあるかどうかを決定する。信号ＢＳＡＤ２３＋がｌワ
ード内の右方又は左方のバイトをアドレス指定するのに
使用されるため、２重取出し要求のメモリー・アドレス
においてアドレス指定されるワードが偶数のアドレス指
定されるワードであるか又は奇数のアドレス指定される
ワードであるか、即ちモジユールＡおよびＣかモジユー
ルＢおよびＤにあるかを決定するのは信号ＢＳＡＤ２２
＋である。２重取出し要求において取出されるべき２ワ
ードの第１のワードのメモリー・アドレスのみがバメ上
に存在するため、マルチプレクサ４８は取出されるべき
２ワードの第１のワードを含むモジユールが存在するか
どうかを表示する信号を与えることが判る。

以下の説明で判るように、他のマルチプレクサは、２重
取出し要求に応答して取出されるべき２ワードの第２の
ワードも又取出されるべき第１ワードの場合と同じメモ
リー・コントローラ内に存在するかどうかを決定する。
１つ以上のコントローラ間にメモリー・モジユールを配
置させるこの能力は必らずしも異なるタイブのメモリー
に限定されることはなく、実際にはコントローラに結合
された欠陥メモリー・モジユールの問題もアドレス指定
できる。

例えば、ある冗長メモリー・モジユールが別のコントロ
ーラに結合でき、その装置アドレスはセツトされ、故障
したメモリー・コントローラの装置アドレスは故障の検
出と同時に適宜りセツトする。再びゲート４４，４５，
４６の付勢動作について、この各ゲートは、付勢されて
この特定のメモリー・コントローラからの応答を許容す
るため、そのメモリー・コントローラのアドレスと、ア
ドレス指定されたモジユールがシステムに存在すること
の表示と、およびパリテイ・チエツカ４７により表示さ
れる如くアドレス・パリテイは適正であることの表示と
を受取らねばならない。

これらＮＯＲゲートに対する他の入力は、前述の如く使
用中状態ロジツクとロツク履歴ロジネクの組合せから得
られる。メモリー・コントローラの使用中信号はフロツ
プ４９により与えられ、このコントローラがデータの読
出し又は書込み中、メモリーのリフレツシユ中又はバス
の待機中であることを表示する。

このＤタイプのフロツプ４９は信号ＢＳＤＣＮＮ＋によ
りクロツクされる。もしメモリー・モジユールが使用中
であれば、ＷＡＩＴ信号が生成される。このように、も
しフロツプ４９のＱ出力における信号ＭＹＢＵＳＹ−が
２進数零であれば、他の条件が満たされるときこの状態
はゲート４５を完全に付勢の状態にさせ、素子５６にお
ける関連するフロツブをセツトさせる。尚、これは、信
号ＢＳＤＣＮＤ＋が素子５６のクロツク入力で受取られ
る時行なわれる。この時、このフロップ５６は信号ＢＳ
ＤＣＮＢ−が第９図に示すゲート２６Ｍの出力側で２進
数零から２進数１の状態に遷移する時、インバータ６３
を介してクリアされることが判る。ゲート４６の１つの
出力に結合された肯定応答信号は、ＭＹＢＵＳＹ＋によ
り示される如く、２進数零がフロツプ４９のＱ出力に生
成される時に生じる。又、ＷＡＩＴ信号はメモリーが依
然として使用中であるため非常に短い遅延があることを
意味することが判る。ＡＣＫ，．ＮＡＫ．ＷＡＩＴ信号
の内どれが生成されるかを表示する他の条件はロツク信
号であり、この信号は前に述べたように多数サイクル・
バス転送を有し、これによりある装置は、操作に割込む
ことのできる他のロツクされた装置がない状態にて特定
のロケーシヨンにアクセスできる。

このロツク操作の効果は、メモリー・コントローラの使
用中の状態をある種類の操作に対する１つのサイクルの
完了を越えて拡張することである。このシーケンスの最
後のサイクルが完了する前にロツク操作の開始を試みる
装置はＮＡＫ信号を受取る。しかしメモリーは依然とし
てここで説明するようにメモリー要求に応答する。これ
等サイクル間の介在時間が転送に関与する他の装置によ
つて使用できることが判る。ロツク操作は主として、２
つ以上の装置が例えばメモリーの如き同じ資源を共用す
ることが望ましい場合に使用される。どんな数のバス・
サイクルでも含むことができるロツク操作は、共用資源
の制御を司つている特定の装置によつてロツクを解かれ
る。共用資源がロツクされる時、この共用資源をアクセ
スすることを欲する他の装置は、もしこの他の装置がロ
ツク制御信号を表示するならばロツクアウトされる。も
しロツク制御信号が提出されなければ、このような他の
装置は、例えば緊急の要求又は手続を処理するために共
用資源に対するアクセスを得ることが可能となる。ロツ
ク制御信号を提出する任意の装置が共用資源に対してア
クセスを得る前に、その装置はこの資源をテストしてこ
の装置がロツクされた操作に関与しているかどうかを調
べ、もしこの資源がロツクされた操作に関与していなけ
れば、同じバス●サイクルの間この装置はこの資源に対
するアクセスを得ることができる。このように、ある資
源を共用するためのロツクされた操作は適当な制御即ち
ロツク制御信号を発するこれ等装置間で有効なものであ
つて、例えば情報のテーブルが記憶される一部分のメモ
リーを共用するために使用できることが判る。

更に、もし装置の１つが共用資源における情報を変更す
ることを欲するならば、他の装置が部分的に変更された
情報に対してはアクセスできないがこの様な変更が全て
完了した後でのみアクセスを許容されるように、他の装
置がロツクアウトされ得る。読出し変更書込み操作はこ
のような場合に含まれる。ロツクされた操作を用いるこ
とにより、多重処理システムを支持できることが判る。
例えば、２つの中央処理装置を同じバス２００に接続さ
せて、両方の装置が、もしロツクされた操作を用いるな
らば干渉なしにバスに接続されたメモリー装置を共用す
ることができる。ロツクされた操作に対する信号ＢＳＳ
ＨＢＣ一は明らかなようにこれ迄述べたものと若干異な
る方法で使用されることが判る。

このロツクされた操作の間、信号ＢＳＳＨＢＣ−は、テ
スト及びロツク手段によつて共用資源に対するアクセス
を得るためかつこの装置がそのロツク操作を終えた時共
用資源のロツクを解くため１つの資源を共用しようとす
る装置によつて発される。このように、第１０図により
判るように、ロツク履歴フロツプ５０が設けられ、これ
がセツトされるときロツクされた操作が進行中であつて
これによりＮＡＫ信号をドライバ５９を経て要求側装置
へ発生させることを示す。

第１０図のロジツクが共用された資源に対するバス２０
０のインターフエース・ロジツクを表わすものと仮定す
れば、信号ＢＳＬＯＣＫ＋（２進数１の状態）はＡＮＤ
ゲート５２と素子５６のフロツプＤ３の両方により受取
られる。これにより素子５６は、ＡＮＤゲート５１の１
つの入力側で受取られる信号ＭＹＬＯＣＫ＋を生成する
。

もしロツク履歴フロツプがセツトされないとき、信号Ｎ
ＡＫＨＩＳ＋は２進数零となり、これにより、ゲート５
２に対する他の２つの入力の状態とは無関係に、ゲート
４６に対する一人力側に２″進数零を生成する。もしゲ
ート４６の全ての入力側が２進数零を受取り、これによ
りこの装置に対する最新のアドレスが受取られたことか
つ共通の素子即ちバツフアが使用中でないことを表示し
、そのとき信号ＢＳＬＯＣＫ十に応答して素子５６およ
びドライバ６１を介してＡＣＫ信号が生成される。ＡＣ
Ｋ信号ＭＹＣＫＲ十は完全にＡＮＤゲート５１を付勢し
てそのＤ入力側信号ＢＳＳＨＢＣ−の２進数１の状態に
応答して履歴フロツプ５０をセツトさせる。向、このＢ
ＳＳＨＢＣ−はロツクされた操作の開始時の信号ＢＳＬ
ＯＣＫ＋の２進数１の状態と共に受取られる。このよう
に、テストおよびロツク操作は同じバス・サイクルの間
に実施される。もしフロツプ５０が信号ＢＳＬＯＣＫ＋
およびＢＳＳＨＢＣ−の２進数１の状態を受取つた時点
で既にセツトされていたならば、２進数１の信号がＡＮ
Ｄゲート５２の出力側で生成され、これにより、他の全
ての条件が満たされるならばＡＮＤゲート４４をしてＮ
ＡＫ信号を生成させるように２進数零の状態をインバー
タ５８の出力側に生じる。

このように、テスト及びロツク操作はＮＡＫ応答を生じ
て別の装置が共用資源を使用することを禁止していたで
あろう。一たん共用資源を用いる装置がその操作を完了
するならば、この装置はこの資源のロツクを解かねばな
らない。

この操作は、信号ＢＳＬＯＣＫ−の２進数１の状態およ
び信号ＢＳＳＨＢＣ−の２進数零の状態をユーザ装置か
ら受取ることにより行われる。これは、第１０図のロジ
ツクがＡＣＫ応答を与えることを可能にしてゲート５１
を付勢し、これにより信号ＢＳＳＨＢＣ−の２進数零の
状態の故に履歴フロツプ５０を有効にりセツトする。共
用資源はこの時自由に他の装置に対してＡＣＫ応答を行
えるようになる。又この共用資源は、ロツク履歴フロツ
プ５０のクリア入力側のバス・クリア信号（信号ＢＳＭ
ＣＬＲ−の２進数零の状態）によりロツクを解くことが
できる。共用資源は信号ＢＳＬＯＣＫ＋の２進数１の状
態を提示する他の装置をロツクアウトするのみであるこ
とが判る。例えばもし信号ＮＡＫＨＩＳ十が２進数１で
あるようにその履歴フロツプをセツトさせた共用資源に
対してある装置がアクセスを得ることを欲する場合、そ
のとき信号ＢＳＬＯＣＫ十が２進数零であれば、ＡＮＤ
ゲート５２の出力は２進数零となり、これによりＮＡＫ
応答を禁止し又他の条件に従つてＷＡＩＴ又はＡＣＫ応
答のいずれかを可能にする。このように、資源が１つの
ロツクされた操作に関与する場合でも、ある装置は共用
された資源に対してアクセスを行うことができる。この
ように、コントローラのいずれかからのＷＡＩＴ信号の
生成は高い優先順位のある装置即ちコントローラをして
バス・サ４クルのシーケンスに割込ませて必要に応じて
このバスの使用を可能にすることが判る。

もしサービスを要求中のより高い優先順位の装置がなけ
れば、特定のマスター／スレーブ構成が、マスターによ
り肯定応答が受取られこれによりＷＡＩＴ条件を終了す
る迄維持される。このように、信号ＢＳＤＣＮＮ＋はス
レーブに３つの応答即ちＮＡＫ．ＷＡＩＴ，．ＡＣＫ信
号の内どれか１つを生成させる。これ等の応答のどれか
の終りに新らしい優先順位回路サイクルが生じ、この装
置がバスに対するアクセスを得るかあるいは別のより高
い優先順位の装置がバスを獲得する。この時、バス上の
信号状態は装置内部に示される信号に対して逆の２進状
態であることが判るであろう。例えば、バス要求信号は
、例えば第８図のドライバ１８とレシーバ１１間のバス
上においてある状態にありかつコントローラ自体におい
て反対の状態にあることが照合される。更に、前述の如
く、バス上で接続されたコントローラのいずれかの間の
第４の応答は全く応答がないことである。このように、
もし１つのマスターがメモリーからのサービスを要求中
であり又このメモリーがシステム内に設置されていなけ
れば、当技術において公知のタイム・アウト素子は例え
ば５マイクロ秒の如きある期間の後ある信号を生じ、こ
れによりＮＡＫ信号を生成する。この時、中央プロセサ
は割込みルーチン即ちトラツプ・ルーチンによる如くし
て動作を行うことができる。前述の如く、情報がメモリ
ーから転送中である時、このメモリーはＮＡＫ又はＷＡ
ＩＴ信号を決して受取れない。これは、本発明の装置の
特有の優先順位構成のためである。このメモリーは最高
優先順位の装置である。もしある装置がメモリーに対し
この装置へ情報を送ることを要請するならば、この装置
はある時点でこの情報を期待することができる。もしこ
の装置がメモリーに対してＷＡＩＴ又はＮＡＫ信号を生
成するならば、このメモリーは最高優先順位の装置であ
るため、メモリーは、データ転送を要求した特定のコン
トローラに対するアクセスを得ようと試み続け、又バス
の停止を行うことができるが、これは即ちメモリーが最
高優先順位の装置であるため前に要求を行つていた特定
のコントローラによりデータが受入れられる迄これ以上
のデータ転送をバスが行うことを有効に禁止することが
できるのである。実施においては、第９図のメモリー・
コントローラ・ロジツクにおいて明らかなように、メモ
リーに対するＷＡＩＴ又はＮＡＫ応答がＮＯＲゲート２
１Ｍの入力側に生じる信号ＢＳＷＡＩＴ＋又はＢＳＮＡ
ＫＲ＋によりメモリー付与フロツプ２２Ｍがりセツトさ
れる結果となる。この結果、２倍長ワード関連ロジック
９４およびＮＯＲゲート２９Ｍを介してユーザ・フロツ
プ１５Ｍのりセツトを生じ、これは要求フロツプ１７Ｍ
のりセツトを生じることになる。これ等フロツプのリセ
ツテノつ インクの作用はメモリーに対するＷＡＩＴ又はＮＡＫ応
答の結果メモリーが再びデータを要求側装置に転送しよ
うとしなくなり、従つてこのデータは効果上失なわれる
ことである。

このように、肯定応答のみがデータ受入れのためメモリ
ーからの要求に応答して行うことができる。しかし、コ
ントローラは、データを失なうことなくＮＡＫ又はＷＡ
ＩＴ信号を別のコントローラ又は制御プロセサに対して
生成することが許容される。更に、一般的規則は、もし
１つのコントローラがより高い優先順位のコントローラ
からの情報を要求するならば、要求側のコントローラは
情報を受入れるため準備完了していなければならず、従
つてＡＣＫ信号で応答しなければならない。もしこの装
置の準備が完了していなければ、他の条件が満たされる
ものとして、ＮＡＫ信号が生成される。

ＷＡＩＴ信号ではなくＮＡＫ信号が発生される理由は、
もしコントローラ２１０の如きあるコントローラが使用
中であれば、そのターミナルは一般に数マイクロ秒より
も長く使用中となるが長くても数ミリ秒使用中となるた
めである。このように、もしマスターに対する表示がマ
スターが試行を維持することであれば、サイクル時間は
浪費されることになる。むしろ、この表示は、要求側装
置が不必要にバス・サイクルを使用してシステムの全体
的な応答を遅らせるのではなくデータ処理と並行するこ
とであるべきである。要求側の装置全てが行わなければ
ならないことは都合のよいときに向先（宛先）装置を再
試行することである。再びメモリー使用中フロツプ４９
（第１０図）の作用につい゛ては、データ入力はバス操
作と非同期の信号ＭＯＳＢＳＹ＋を受取るよう結合され
ている。

この信号は、任意のコントローラに対しバスで生じてい
る操作の如何を問わず、いかなる時でも受取ることがで
きる。フロツプ４９のクロツク入力側でマスターから信
号ＢＳＤＣＮＮ＋が受取られる時、履歴はメモリーの状
態、即ちこのメモリーがこの時使用中であるか否かに関
して記憶される。このように、この操作はバス・サイク
ルへの応答における混乱を除去する。フロツプ４９によ
る履歴の保持が行われなければ、バスサイクルをＷＡＩ
Ｔ状態で開始し、そして同じバス・サイクルをＡＣＫ条
件を生じる状態で終了することが可能になるであろう。
このように、両方の応答は同じバス・サイクルの間に行
われるおそれがあり、これがエラー状態となる。履歴フ
ロツプ４９の使用により、この応答は信号ＢＳＤＣＮＮ
＋が受取られるときのコントローラの状態に関し固定さ
れ、それによりメモリー速度における許容差即ち梱異と
は無関係に非同期応答を可能にする。２重取出し操作応
答サイクル 前の記述は、マスターとしての中央プロセサがメモリー
の２重取出し要求を行い、メモリー・コントローラが要
求の受入れ又は拒否のいずれかで応答する２重取出し操
作の第１のバス・サイクルの論議を尽くすものである。

次に、メモリー・コントローラがマスターであり中央プ
ロセサがスレーブとなる第２および第３のバス・サイク
ルについて論議する。これ等の２つのバス・サ４クルに
おいては、このメモリー・コントローラはバスを要求し
、中央プロセサが受人れるべき要求された情報をバスに
入れる。これ等の２つのバス・サイクルについて次に第
９図、第９Ａ図、第１１図および第１１Ａ図に関して詳
細に記述する。〔メモリー・コントローラの優先順位回
路網ロジツク〕第９図は、ロジツクの各メモリーがバス
・サイクルを要求し、タイ遮断を行い、ＤＡＴＡｌＣＹ
ＣＬＥ．ＮＯＷ信号ＢＳＤＣＮＮ−を生成することを要
求することを示している。

バス土の他の全ての装置は初期接続機能のための同様な
ロジツクを有し、例えば中央プロセサは第８図に示した
優先順位回路網ロジツクを有する。又第９図に示される
のは、２重取出し操作の間メモリーの初期接続機能を変
更するロジツクである。この２倍長ワード関連ロジツク
、素子９４は第９Ａ図において更に詳細に示される。第
８図および第９図の優先順位回路網ロジツク間の論理素
子および機能が似ているため、以下にその相違点につい
てのみ論述する。即ち、第９図においては、素子１０Ｍ
，１１Ｍ，１３Ｍ，１４Ｍ，１６Ｍ，１８Ｍ，２０Ｍ，
２１Ｍ，２２Ｍ，２３Ｍ，２４Ｍ，２５Ｍおよび２６Ｍ
は第８図の対応する素子１０乃至２６と同一であり同じ
ように機能する。第９図の素子１２Ｍ，１５Ｍ，１７Ｍ
，１９Ｍ，２８Ｍおよび２９Ｍは第８図の各素子１２乃
至２９と同様であり、以下にその相異についてのみ記述
する。バス要求は、メモリーが前以て要求されたデータ
を転送する用意がある時（即ち、応答第２半バス・サイ
クルの始めの期間）のみメモリーにより行われる。

再び第９図において、メセリ一が要求を受入れかつＭＯ
Ｓメモリーのリフレツシユサイクルを実行中でない時、
第９Ａ図のメモリータイミング・ゼネレータ９５は、回
線１８５を介してユーザ・フロツプ１５Ｍのクロツク（
Ｃ）入力側に接続されるクロツク機能信号ＤＣＮＮＧＯ
−を生成する。信号ＤＣＮＮＧＯ−が２進数零から２進
数１の状態に変る時、回線１８４を介してユーザ・フロ
ツプ１５Ｍｆ）Ｄ入力側に接続される第９Ａ図のＮＯＲ
ゲート８７からの信号ＮＲＥＤＹ−がユーザ・フロツプ
１５Ｍｆ）Ｑ出力に転送される。信号１ＮＲＥＤＹ−は
２進数１であるため、第９Ａ図に関する以下の論述から
明らかなように、ユーザ・フロツプ１５Ｍ（７）Ｑ出力
信号、即ち記憶された要求信号ＳＴＲＥＱＱ＋は２進数
１となる。ユーザ・コロツプ１５Ｍのセツト（Ｓ）入力
は、ブラス電源に対するプルアツプ抵抗を介して受取ら
れる信号以外の何ものでもない信号Ｗ″ＰＬＵＰ＋によ
りその入力を２進数１にセツトすることにより有効に消
勢される。もしこの他に断続中のバス・サイクル要求が
なく（信号ＢＳＲＥＱＴ−は２進数１）、データ・サイ
クルは進行せず（信号ＢＳＤＣＮＮ−は２進数１）、シ
ステムは初期設定から全てのロジツクをクリア中でない
（信号ＢＳＭＣＬＲ−は２進数１）場合、ＮＯＲゲート
１４Ｍの出力である信号ＢＳＢＳＹ−は２進数１となる
。バス・クリア信号ＢＳＭＣＬＲ−は第９図のＡＮＤゲ
ート１２Ｍに対する入力で、第８図のＡＮＤゲートに対
する入力のマスター・クリア信号ＭＹＭＣＬＲ−と置換
する。従つて、２進数ｌの状態になる記憶された要求信
号ＳＴＲＥＱＱ＋は、ＮＡＮＤゲート１６Ｍに対する両
入力を２進数１にして、その結果ＮＡＮＤｌ６Ｍの出力
は２進数零となる。要求フロツブ１７Ｍのセツト入力に
おける２進数零の発生は、要求フロツプ１７Ｍをセツト
させることになる。フロツプ１７Ｍのクロツク入力は２
進数零に接地されており、フロツプ１７ＭはＮＡＮＤゲ
ート１６Ｍの出力によつてのみセツトされる。要求フロ
ツプ１７Ｍｆ）Ｑ出力を２進数１の状態にセツトすると
、要求がバスのタイ遮断回路網即ちＮＡＮＤゲート１９
Ｍに与えられてこのバス要求の優先順位を他の可能な即
ち同時の要求（もしあれば）と比較する。同時に、要求
フロツブ１７Ｍｆ）Ｑ出力はバス・トランシーバに送ら
れ、ここで素子１８Ｍによつて反転されてバス上でバス
要求信号ＢＳＲＥＱＴ−となる。信号ＢＳＲＥＱＴ−が
２進数零になると、この信号はシステム内の他の要求フ
ロツプ１７Ｍを他の任意の記憶された要求がセツトしな
いようにする。どの装置もそのユーザ・フロツブ１５Ｍ
をセツトすることによつて１つのバス・サイクルを要求
できるため、いかなる時も２つ以上の要求フロツプ１７
Ｍがセツトできこれは各々司能性のある将来のバス・サ
イクルを表示する。同時の要求がある時、ＮＡＮＤゲー
ト１９Ｍが適当な付与フロツプ２２Ｍをセツトすること
により最高優先順位を要求する装置にデータ・サイクル
を与える。いずれかの装置にデータ・サイクルを与える
ためにはＮＡＮＤゲート１９Ｍはその入力タイ遮断信号
の全てが２進数１でなければならない。第８図に関して
既に述べたように、最高優先順位の装置即ちメモリーに
おける素子２８Ｍは遅延素子１３Ｍと同様な遅延素子で
あり、これは例えば２０ナノ秒の遅れを有することがで
きる。最高優先順位の装置における素子２８Ｍの遅れが
なければ、このような最高優先順位の装置は常に、遅延
回線１３Ｍにより与えられる遅れを生じることなくバス
に対するアクセスを常に獲得してしまう。このように、
素子２８Ｍに遅れを与えることにより、最高優先順位の
装置即ちメモリーがその要求フロツプ１７Ｍをセツトす
る時から例えば２０ナノ秒間の遅延期間だけその付与フ
ロツプ２２Ｍをセツトすることを阻止する。最高優先順
位の装置においては、遅延素子２８Ｍと並列の直接接続
が要求フロツプ１７Ｍｆ）Ｑ出力からＮＡＮＤゲート１
９Ｍの入カへ与えられ、それにより例えば第９図のロジ
ツクにおける競争条件の故に、フロツプ１７Ｍｆ：）Ｑ
出力側に生成された瞬間的なパルスに因るゲート１９Ｍ
の付勢を回避する。メモリーは、その要求フロツプ１７
Ｍがバス・サイクルが与えられる時迄に準備完了してい
ることを予期してこのフロツプ１７Ｍをセツトすること
によりバスを予め要求しないため、第８図の中央プロセ
サの優先順位回路網ロジツクに対して前述した如く信号
ＭＣＤＣＮＰ＋と対応するＮＡＮＤゲート１９Ｍに対す
る入力としてのユーザ準備完了信号はない。ＮＡＮＤゲ
ート１９Ｍの他の入力は、第８図のＮＡＮＤゲート１９
の入力と同様に作用する。各装置は、バス要求を行う時
そのＡＮＤゲート２０Ｍの出力を２進数零に駆動する。
このように、信号ＢＳＭＹＯＫ＋は２進数零にセツトさ
れ、そしてこの信号はバスに送られてそこでより低い順
位の装置におけるＮＡＮＤゲート１９Ｍであるタイ遮断
ゲートに対する消勢信号となる。メモリーは、常にバス
上の最高優先順位の位置を占有する。

この位置においてタイ遮断信号はプルアツプ抵抗からの
２進数１の信号に結合される。システム内に更に高い優
先順位のメモリー●コントローラがなければ、メモリー
が信号ＭＹＲＥＱＴ＋を生成する時、ＮＡＮＤゲート１
９Ｍの入力には２進数零のタイ遮断信号がなく、この状
態ぼ幻Ｄゲート１９Ｍの出力が２進数零になることを禁
止し、このため付与フロツプ２２Ｍをセツトする。フロ
ツプ２２Ｍのクロツク入力は接地即ち２進数零であり、
フロツプ２２ＭはＮＡＮＤゲート１９Ｍの出力のみによ
つてセツトされる。付与フロツプ２２Ｍのセツト動作は
、２進数１となる付与フロツプ２２Ｍ１７）Ｑ出力側に
信号ＭＹＤＣＮＮ＋を生じこれはバス・トランシーバ２
３Ｍを経て反転されてバス上に信号ＢＳＤＣＮＮ一とし
て送出される。

又回線１８２上の信号ＭＹＤＣＮＮ＋は、後に述べるよ
うな２重取出し転送がなければ、ユーザ・フロツプ１５
Ｍを（２倍長ワード関連ロジツク９４、回線１８３の信
号ＳＴＲＥＱＲ＋およびＮＯＲゲート２９Ｍを介して）
りセツトする。

又信号ＭＹＤＣＮＮ＋は、バス上にメモリー・データ、
メモリー識別コードおよびある他の制御信号を通す。２
重取出し操作の間、要求側装置はメモリーに対して、２
倍長ワードが２重取出し信号ＢＳＤＢＰＬ一をバス土で
２進数零にセツトすることにより要求されることを通知
する。

タイミング・ゼネレータとおよびバス制御ロジツクの一
部とは、２重取出しメモリーをして以下に述べるように
１ワードでｊはなく２ワードで応答される。２重取出し
転送に使用されるバス制御および応答ロジツクは第９図
および第９Ａ図に示される。

次に第９図において、単一取出し転送の間、信号ＭＹＤ
ＣＮＮ＋はメモリーが１つのバスサイクルを与えられて
いる時付与フロツプ２２Ｍにより生成され、所要のデー
タ・ワードを送り戻す。メモリー・ユーザ・フロツプ１
５Ｍは、ＮＯＲゲート２９Ｍを介して信号ＳＴＲＥＱＲ
＋の前縁部時にりセツトされる。回線１８３土の信号Ｓ
ＴＲＥＱＲ十は、以下において判るように回線１８２土
の信号ＭＹＤＣＮＮ＋に応答して２倍長ワード関連ロジ
ツク９４により生成される。ユーザ・フロツプ１５Ｍの
りセツト動作は、そのＱ出力の信号ＳＴＲＥＱＱ−を２
進数１にさせ、ＮＡＮＤゲート７０を介してメモリーの
要求フロツプ１７Ｍをりセツトする。要求フロツプ１７
Ｍのりセツト動作は、その０出力の信号ＭＹＲＥＱＴ−
を２進数１にし、ＡＮＤゲート２０Ｍを経て信号ＢＳＭ
ＹＯＫ＋を２進数１にし、これにより次の操作のためバ
スを解放する。このように、単一取出し操作の場合に、
信号ＭＹＤＣＮＮ＋は第１の応答サイクルが生じた後ユ
ーザ・フロツプ１５Ｍをりセツトするが、以下において
判るように、２重取出し操作においてはユーザ・フロツ
プ１５Ｍがりセツトされる前に２つの応答サイクルが要
求されることが判る。２倍長ワード関連ロジツク９４は
、また回線１８７及び１８８を介してバス信号ＢＳＤＢ
ＰＬ一及びＢＳＷＲＩＴ−を受け取り、そして第９Ａ図
に関して以下に説明する方法で回線１８４，１８５及び
１８９を介して出力信号１ＮＲＥＤＹ−，ＤＣＮＮＧＯ
一及びＢＳＤＢＰＬ−を夫々発生する。

第９図は又、メモリー要求の間バス・データ・リードの
内容を記憶するためメモリー・コントローラにより使用
されるロジツクを示している。バス・データ・リード信
号ＢＳＤＴＯＯ一乃至ＢＳＤＴｌ５−は第９図の１６の
レシーバ９７により受取られて反転される。その結果得
る信号ＢＳＤＴＯＯ＋乃至ＢＳＤＴｌ５＋は、スレーブ
としてメモリー・コントローラがメモリー要求に肯定応
答する時、第１０図のロジツクからの回線１８６上の信
号ＭＹＡＣＫＲ＋によりレジスタ９８にクロツクされる
。レジスタ９８は１６のＤタイプのフロツブからなり、
バスデータ・リードの内容を想起するために使用される
。メモリーに対する書込み要求の間、バス・データ回線
は、メモリーに書込まれるべき１６ビツト・ワードのデ
ータを含んでいる。メモリー読出し要求の間、バス・デ
ータ回線は要求側のチヤネル番号および機能コードを第
４図に示されたフオーマツトで包含する。読出し要求の
応答サイクルの間、単一取出し又は２重取出しの読出し
要求、チヤネル番号、および機能コードは、第３図に示
されたフオーマツトでバス・アドレス回線における要求
側装置に折返される。このチヤネル番号と機能コードの
折返し操作は信号ＭＹＤＣＮＮ−により実行され、この
信号は、マスターとしてのメモリー・コントローラがバ
スを与えられている時レジスタ９８の内容をバス・アド
レス回線に通すよう１６のドライバ９９を付勢する。

以下の説明で判るように、応答サイクルの間の機能コー
ドの折返し動作は、データの単一取出し要求に応答する
メモリー応答サイクルと、手順の２重取出し要求に対す
る応答であるメモリー応答サイクルとを中央プロセサに
識別させる。次に第９Ａ図において、メモリーが２倍長
ワード読出し要求を受入れる時、メモリーがＭＯＳメモ
リー●リフレツシユ・サイクルにないものとすればＡＮ
Ｄゲート７６の出力の２倍長ワード取出し信号ＤＦＥＴ
ＣＨ＋は２進数１となる。信号ＤＦＥＴＣＨ＋は２つの
連続する信号ＭＹＤＣＮＮ十をメモリーに発生させ、こ
れら信号が以下に述べるようにマスターによつて要求さ
れた２つのデータ・ワードを送出する。マスターが２重
取出し要求を行う時、バス上及び入力回線１８８土の信
号ＢＳＷＲＩＴ−は２進数１であり読出し要求を表示し
、従つてレシーバ（反転増巾器）ｒ１の出力は２進数零
となる。又、２重取出し要求の間、バス上及び入力回線
１８７上の２重取出し信号ＢＳＤＢＰＬ−は２進数零で
あるため、レシーバ７２の出力は２進数１となる。もし
取出されるべきワードの最初のもの、即ちバス・アドレ
ス回線ＢＳＡＤＯＯ一乃至ＢＳＡＤ２２−によりアドレ
ス指定されるワードを含むメモリーが特定のメモリーに
存在しこのメモリーが使用中でない場合、第１０図のメ
モリー●コントローラ●ロジツクは信号ＭＹＡＣＫＲ＋
を２進数零から２進数１の状態に変換させ、この状態は
Ｄ入力を素子７４のＱ出力にクロツクする。即ち、入力
ＤＯにおける２進数零の信号ＢＳＷＲＩＴ＋はＱＯ出力
にクロツクされて書込みメモリー信号ＷＲＩＴＭＭ＋を
２進数零に、ＱＯ出力の読出しメモリー信号ＲＥＡＤＭ
Ｍ＋を２進数１にする。

素子７４のＤ１入力における２進数１の信号ＢＳＤＢＰ
Ｌ＋はそのＱ１出力にクロツクされて信号ＭＤＦＥＴＣ
Ｈ十を２進数１にする。メモリーのリフレツシユが進行
中でない状態において、信号ＲＥＦＣＯＭ−は２進数１
であり、メモリーがテストされないため２倍長ワードの
禁止が進行中でない状態において信号ＤＷＤＩＮＨ−は
２進数１であり、かつ信号ＲＥＡＤＭＭ＋が２進数１に
セツトするとＮＯＲゲート７５の出力の信号ＤＦＨＩＮ
Ｈ−は２進数ｌになる。ＡＮＤゲート７６への両入力が
２進数１になると、その出力の信号ＤＦＥＴＣＨ＋は２
進数１になる。ＮＡＮＤゲート７８に対する入力におけ
る、信号ＭＹＡＣＫＲ＋を例えば１００ナノ秒遅れさせ
るメモリー・タイミング・ゼネレータ９５により生成さ
れる信号ＤＷＤＳＥＴ＋と信号ＤＦＥＴＣＨ十との一致
は、その出力の信号ＤＷＤＳＥＴ−を２進数零にしてこ
れにより２重取出し履歴フロツブ８０をセツトする。

２重取出し履歴フロツプ８０の目的は、メモリーが２重
取出し操作に応答している最中であることを記憶するこ
とであり、その結果メモリーは、バスの制御を獲得して
２つの応答サイクルの最初の応答サイクル中応答すると
き、２重取出し信号ＢＳＤＢＰＬ−をロジツク回路８３
，８４及び８５並びに出力回線１８９を経て２進数零に
セツトして要求側に対しこれが２ワードの内の最初のも
のであることを通知する。

２重取出し履歴フロツプ８０のＱ出力側において２進数
零である信号ＤＷＤＨＩＳ−は、ＮＡＮＤゲート８１の
出力が、最初の応答サイクルの間回線１８２上の２進数
１の信号ＭＹＤＣＮＮ＋でメモリーが応答する時、ＮＡ
ＮＤゲート８１の出力が２進数零になることを禁止する
。

信号Ｖ）ＨＳ一によるこの禁止状態は、２進数１である
信号ＭＹＤＣＮＮ＋に応答してインバータ８２の出力が
２進数１にならないようにし、これによりメモリーのユ
ーザ・フロツプ１５Ｍが第９図のＮＯＲゲート２９Ｍを
経てりセツトすることを禁止する。２重取出し履歴フロ
ツブによるメモリー・ユーザ・フロツプ１５Ｍのこの禁
止状態はメモリー要求フロツプ１７Ｈのりセツトを禁止
してその結果信号ＭＹＲＥＱＴ＋は２進数１に止まり、
更にメモリーがドライバ１８Ｍを経てバス・サイクルを
要求し続ける結果となる。

第１のメモリー応答サイクルの間、回線１８２の信号Ｍ
ＹＤＣＮＮ＋の前縁部はＮＡＮＤゲート８３の出力側Ｖ
Ｃ．２重応答信号ＤＷＲＥＳＰ−を生じ、このゲート８
３は又２重取出し履歴フロツプ８０のＱ出力である２進
数１の信号ＤＷＤＨＩＴ＋を入力として有する。２進数
零である信号ＤＷＲＥＳＰ−は、インバータ８４により
反転され、再びドライバ８５により反転されて２進数零
の信号ＢＳＤＢＰＬ−としてバスに送出される。

信号ＤＷＲＥＳＰ−も又、そのＤ入力におけるＱ出力を
そのＱおよびＱ出力にクロツクすることにより２重取出
し履歴フロツプ８０をりセツトする。２重取出し履歴フ
ロツプ８０のこのりセツト動作はそのＱ出力を２進数１
にすることになり、その結果ＮＡＮＤゲート８１に生じ
る次の信号ＭＹＤＣＮＮ＋はインバータ８２とＮＯＲゲ
ート２９Ｍを介してメモリー・ユーザ・フロツプ１５Ｍ
をりセツトするよう作用する。

ユーザ・フロツプ１５Ｍのりセツト動作はメモリー要求
フロツブ１７Ｍのりセツト動作を生じ、そのメモリー要
求フロツプ１７Ｍの出力側の信号ＭＹＲＥＱＴ＋は２進
数零となつてその結果メモリーはもはやドライバ１８Ｍ
を介してバス・サイクルを要求しない。本事例における
要求側の装置である中央プロセサは２進数零である信号
ＢＳＡＣＫＲ−で応答することにより最初のデータ・ワ
ードを肯定応答し、これがメモリーの付与フロツプ２２
Ｍをりセツトする。

もしこの要求側の装置がこのメモリー応答サイクルを否
定応答又は待機するか、あるいは応答しない場合、デー
タは失われる。メモリー要来フロツプ１７Ｍは最初のメ
モリー応答サイクルに応答してりセツトされないため、
メモリーは２進数零の状態を維持する信号ＢＳＲＥＱＴ
−を介してバスを要求し続ける。従つて、メモリーは、
ＮＡＮＤゲート１９Ｍおよび付与フロツプ２２Ｍを介し
て２進数１の別の信号ＭＹＤＣＮＮ＋を生じて第２のデ
ータ・ワードを送出する。２重取出し履歴フロツプ８０
が最初の応答サイクルの終りにりセツトされるため、第
２の応答サイクルの間信号ＭＹＤＣＮＮ＋はユーザ・フ
ロツプ１５Ｍおよび要求フロツプ１７Ｍをりセツトする
。

又、信号ＢＳＤＢＰＬ−＆ζ２進数零の状態には駆動さ
れず、要求側の装置により予期されるべき別の情報がな
いことを表示する。もし何かの理由により第２のデータ
・ワードがメモリー・コントローラから得ることができ
ない場合、（例えば、もし中央プロセサが２重取出し操
作を要求しかつ与えられるメモリー・アドレス即ち２ワ
ードの最初のワードのアドレスがこのメモリー・コント
ローラにおける最高位のロケーシヨンのアドレスである
場合）、メモリーは、信号１２ＷＲＥＳ−、０Ｒゲート
JモVおよびインバータ７９を経て２重取出し履歴フロツ
プ８０をそのりセツト入力側の２進数零である信号Ｄ！
ＶＤＲＥＳ−によりりセツトする。

フロツブ８０のこのリセツト動作は、そのセツト入力側
の２進数零である信号ＤＷＤＳＥＴ−によるそのセツト
動作の後であるが、以下に述べるようにメモリーの最初
の応答サイクルの前即ち第２ワードが存在しない時に生
じ、タイミング・ゼネレータ９５からの信号ＤＷＤＳＥ
Ｔ＋は２進数１の状態になりそしてＮＯＲゲート９３か
らのＩ２ＷＲＥＳ一信号が生じを前に２進数零の状態に
戻る。この場合、メモリー・コントローラは第１のデー
タ・ワードの送出の間信号ＢＳＤＢＰＬ−を２進数零に
セツトせず、要求側の装置に対して第２のワードが来て
いないことを表示する。アドレス・レジスタ８９と９０
はマルチプレクサ９１，９２およびＮＯＲゲート９３と
組合さつて、２重取出し要求の第１ワードを含むメモリ
ーコントローラと同じメモリー・コントローラに２重取
出し要求の第２のワードカ拵在するかどうかを決定する
。

この決定は、マスター装置例えば中央プロセサが２重取
出し要求を行う時下記の如く行われる。素子８８は各バ
ス・アドレス信号ＢＳＡＤＯＯ一乃至ＢＳＡＤ２２−に
対する回線レシーバを有し、反転信号ＢＳＡＤＯＯ＋乃
至ＢＳＡＤ２２＋をアドレス・レジスタ８９，９０に対
し使用可能にする。アドレス・レジスタ８９，９０はそ
れぞれ６つのカスケード接続された同期する４ビツトの
アツブ／ダウン・カウンタからなり、そのタイプは例え
ばテキサス・インストルメンツ社により製造される部番
ＳＮ７４ｌ９４である。これ等のアドレス・レジスタは
、そのロード（Ｌ）入力側における２進数零の信号形態
でロードされた情報を保持する能力と、１つだけ増分し
てこの増分された値を保持する能力を有する。アドレス
●レジスタは、その＋ｌの入力側の信号が２進数零から
２進数１の状態に変る時１だけその内容を増分する。マ
スターの２重取出し要求サイクルの間、メモリー・コン
トローラが２進数１になる信号ＭＹＡＣＫＲ＋により２
重取出し要求を肯定応答する時、前記信号はインバータ
９６を介してレジスタ８９，９０のＬ入力側に２進数零
の信号ＭＹＡＣＫＲ−を生じこのとき、バス・アドレス
信号が両方のレジスタ８９と９０にゲートされる。第１
のワードのアドレスがこのように両レジスタ８９，９０
にロードされると、図示しない他のロジックはこのアド
レスが奇数が偶数かを決定する。もし第１のワードのメ
モリー・アドレスが奇数であれば、偶数ワード・アドレ
スの＋１入力における信号ＭＡＲＥＵＣ−は２進数零か
ら２進数１に変り、これにより偶数ワード・アドレス・
レジスタ９０の内容を増分する。このように、偶数ワー
ド・アドレス・レジスタ９０はメモリーから取出される
べき第２の（偶数の）ワードのアドレスを含む。同様に
、もしメモリーから取出されるべき第１ワードのアドレ
スが偶数であれば、奇数ワード・アドレス・レジスタ８
９の＋１入力側の信号ＭＡＲＯＵＣ−は２進数零から２
進数１の状態に変化し、これによりレジスタ８９の内容
を増分し、その結果このレジスタはメモリーから取出さ
れるべき第２の（奇数の）ワードのアドレスを含む。こ
の時、第１ワードのアドレスが奇数又は偶数のいずれで
あつたかどうかの如何に拘わらず、レジスタ８９は奇数
ワード・アドレスを、レジスタ９０は偶数ワード・アド
レスを含んでいる．マルチプレクサ９１と９２は、取出
されるべき２ワードの第２のワードを含む８Ｋのメモリ
ー・モジユールがコントローラに存在するかどうかを決
定する際第１０図のマルチプレクサ４８の場合と同様な
方法で作用する。偶数ワード・アドレス・レジスタによ
りアドレス指定されるワードが下位の１６Ｋワードにあ
るか上位の１６Ｋワードにあるかを表示するため偶数ワ
ード・アドレス・レジスタ９０から得た信号ＭＡＲＥＯ
８＋を用いることにより、マルチプレクサ９１と９２は
その出力側に対して入力の１つを選択的にゲートする。
即ち、もし信号ＭＡＲＥＯ８＋が２進数零であれば、信
号ＭＹＭＯＳＢ−はマルチプレクサ９１の出力側にゲー
トされ、信号ＭＹＭＯＳＡ−はマルチプレクサ９２の出
力側にゲートされる。もし信号ＭＡＲＥＯ８＋が２進数
１であれば、信号ＭＹＭＯＳＤ−はマルチプレクサ９１
の出力側にゲートされ、信号ＭＹＭＯＳＣ−はマルチプ
レクサ９２の出力側にゲートされる。

これ迄の第１０図のマルチプレクサ４８に関する論述か
ら明らかなように、もし信−ＧｌＡＲＥＯ８十が２進数
零でありこれがメモリー・コントローラの下位の１６Ｋ
ワードが偶数ワード・アドレス・レジスタによりアドレ
ス指定されつつあることを表示する場合、マルチプレク
サ９１の出力側の２進数零はメモリーモジユールＢが存
在することを表示し、又マルチプレクサ９２の出力側の
２進数零の状態はメモリー・モジユールＡが存在するこ
とを表示する。

もし信号ＭＡＲＥＯ８＋が２進数１であつてこれが偶数
ワード・アドレス・レジスタがメモリー・コントローラ
の上位の１６Ｋワードの１つのワードをアドレス指定し
ていることを表示する場合、マルチプレクサ９１の出力
側２進数零の状態はメモリー・モジユールＤがコントロ
ーラに存在することを、叉マルチプレクサ９２の出力側
の２進数零はメモリー・モジユールＣが存在することを
表示する。アドレス・レジスタ８９と９０に関するマル
チプレクサ９１と９２の作用は、第１４図を照合して境
界に跨る場合を調べることにより最もよく判る。

もし偶数ワード・アドレス・レジスタ９０に含まれるア
ドレスがメモリーの下位の１６Ｋワードにある、即ち信
号ＭＡＲＥＯ８＋が２進数零であるならば、境界付近の
場合は偶数のワード・アドレス・レジスタがＯと１６３
８２の間のあるアドレスを含む場合である。もし偶数ワ
ード・アドレス・レジスタ９０がアドレスＯを含む場合
には、奇数ワード・アドレス・レジスタ８９は次に高い
順位のワードのアドレス即ちワード１を含まねばならず
、そして第９Ａ図のマルチプレクサ９１，９２はメモリ
ー・モジユールＡ，Ｂがメモリー・コントローラに存在
すべきことを要求する。偶数ワード・レジスタ９０がア
ドレスＯを含む場合は、奇数ワード・アドレス・レジス
タは次に低いアドレスを含むことができない。その理由
は、バス上のアドレス即ち取出されるべき第１のワード
のアドレスがコントローラ内に存在しなかつたことに因
り第９図のメモリー・コントローラ、ロジツクが応答せ
ず従つてこのバス上のアドレスがアドレス・レジスタ８
９，９０に通されなかつたためである。もし偶数ワード
・アドレス・レジスタ９０のアドレスがモジユールＡの
最終のワード即ちアドレス１６３８２である場合、奇数
ワード・レジスタ８９によりアドレス指定可能な次に高
いワード訃よび次に低いワードがメモリー・モジユール
Ｂに含まれ、マルチプレクサ９１と９２はメモリー・モ
ジユールＡあ一よびＢの存在を表示する。もし信号ＭＡ
ＲＥＯ８＋が２進数１であつてこれが偶数ワード・アド
レス・レジスタ９０に含まれたアドレスがメモリーの上
位の１６Ｋワード内にあることを表示する場合、マルチ
プレクサ９１と９２はメモリー・モジユールＣとＤの存
在を表示する。上位１６Ｋメモリー・ワードの場合には
、もし偶数ワード・アドレス・レジスタがメモリー・モ
ジユールＣの第１のワード即ちアドレス１６３８４をア
ドレス指定するならば、次に順位の高いアドレスはメモ
リー・モジユールＤに含まれ、その存在はマルチプレク
サ９１により表示され、あるいはもし次に低いワード即
ち１６３８３番目のワードがアドレス指定される場合、
メモリー・モジユールＢの存在は、２重取出し要求が最
初行われた時第１０図のマルチプレクサ４８による第１
のバス・サイクルの間表示されていた。

もし偶数ワード・アドレス・レジスタ９０がメモリー・
モジユールＣの最後のワード即ち３２７６６番目のワー
ドのアドレスを含む場合、次に高いアドレス・ワード訃
よび次に低いアドレス・ワードがメモリー・モジユール
Ｄに含まれ、その存在は再びマルチプレクサ９１により
表示される。残る１つの境界に接する場合は、２重取出
し要求がメモリー・コントローラの最後のワード即ちア
ドレス３２７６７をアドレス指定する場合である。こ．
の場合、アドレスがバスからゲートされそしてアドレス
・レジスタ８９と９０にロードされた後、偶数ワード・
アドレス・レジスタ９０は１だけ増分されてアドレス３
２７６８を生じる。この結果、信号ＭＡＲＥＯ８＋は２
進数零となつて、前述の如くこのためマルチプレクサ９
１と９２がメモリー・モジユールＡとＢの存在又は不存
在を表示し、これが特定のメモリー・コントローラ上の
メモリーの下位の１６Ｋワードを構成する。この場合、
２重取出し要求に訃いてアドレス指定された最初のワー
ドはメモリー・コントローラの最終のワードであり、第
２のワードは実際にメモリーの下位の１６Ｋワードに存
在するが、これは現在のメモリー・コントローラではな
く次のメモリー・コントローラにおいてである。この状
態は、アドレスが増分されるとき偶数ワード・アドレス
・レジスタ９０のビツト位置８からビツト位置７に生じ
る桁上げに応答して２進数１になる第９Ａ図の信号ＭＡ
ＲＯＯＬ＋によつて検出される。マルチプレクサ９１と
９２の出力と、アドレス桁上げ信号ＭＡＲＯＯＬ＋と、
及び２ワード禁止信号１ＮＨ２ＷＤ＋（通常は２進数零
）とをＮＯＲゲート９３に入れることにより、その出力
の信号１２ＷＲＥＳ−は、２重取出し要求の第２のワー
ドが特定のメモリー・コントローラに存在する時２進数
１となる。

信号１２ＷＲＥＳ−は、第２のワードがメモリー・コン
トローラに存在しない時２進数零であり、又０Ｒゲート
JモVとインバータ７９を経て２重取出し履歴フロップ８
０のリセツト動作を生じる。アドレス・レジスタ８９と
９０は、第９Ａ図には示されない他のロジツクと共に、
メモリー・モジユールから検索される時奇数訃よび偶数
ワードをアドレス指定するためにも使用される。

このため２ワードが重なつた状態で検索されることにな
Ｖ）ｓ１１つのワードは偶数アドレス指定ワードを含む
メモリー・モジユールからそして他のワードは奇数アド
レス指定ワードを含むメモリー・モジユールからである
。第２ワードの検索は、第１ワードの検索かられずか後
例えば１５０ナノ秒後に開始される。この結果、第２ワ
ードは、要求側の装置に対する第１ワードの送出を行う
応答バス・サイクルの完了前にメモリー・コントローラ
で使用可能となつて、これにより第２の応答バス・サイ
クルの間要求側の装置に対する即時の転送のため第２ワ
ードを使用可能にすることによりシステムの処理能力を
増大する。第９図のメモリー・コントローラのユーザ・
フロツプ１５Ｍは下記の方法でセツトされる。

再び第９Ａ図に｝いて、前に述べたことから判るように
、メモリー・コントローラが読出し要求を肯定応答する
時、素子７４の出力である読出しメモリー信号ＲＥＡＤ
ＭＭ＋が２進数１となり、これは、初期設定が進行中で
ないことを表示する２進数１の初期設定信号１ＮＩＴＭ
Ｍ−と共にＡＮＤゲート８６の出力を２進数１にする。
この２進数１は、２進数１でメモリー・リフレツシユ・
サイクルが進行中でないことを表示する２進数１のメモ
リー・リフレツシユ信号と共に、ＮＯＲゲート８７の出
力である回線１８４上の信号１ＮＲＥＤＹ−をユーザ・
フロツプ１５Ｍ（ＤＤ入力側で２進数１にする。フロツ
プ１５Ｍのクロツク入力に卦ける回線１８５上の信号Ｄ
ＣＮＮＧＯ−の２進数零から２進数１への遷移の遅れた
発生例えば信号ＭＹＡＣＫＲ＋の２進数零から２進数１
への遷移の後４００ナノ秒遅れた発生は、Ｄ入力をその
出力側へクロツクすることによりユーザ・フロツプ１５
Ｍのセツト動作を生ぜしめる。

向、このクロツキングが生じる時、ＮＯＲゲート２９Ｍ
の出力は２進数１である。再び第９Ａ図に卦いて、素子
７４のフロツブの出力はＮＯＲゲート７３の出力の発生
によりクリアされ、信号ＣＬＲＭＯＤ−はその入力のい
ずれかが２進数零即ち初期設定の状態になるのに応答し
て２進数零になつて、バス・クリア又はメモリー・リフ
レツシユが生じることに応答して２進数零となる。２重
取出し操作の間メモリー・コントローラ信号におけるタ
イミング関係は、以下に述べる第１２図の下部に示され
る。

〔中央プロセサのバス・インターフエース●ロジツク〕
次に、第１１図の典型的な中央プロセサ・バス結合ロジ
ツクにおいては、信号は素子９９に含まれるレシーバに
よつてバスから受取られる。

信号ＢＳＭＲＥＦ−はこのようなレシーバの１つにより
受取られ、もし受取られるアドレスがメモリー・アドレ
スでない場合部分的にＡＮＤゲート１００を付勢するた
め使用される。信号ＭＹＤＣＮＮ＋は、もし中央プロセ
サは現時点のバス・マスターでない（即ち、中央プロセ
サがバス上にアドレスを置いていない）場合、ＡＮＤゲ
ート１００を更に付勢する。ＡＮＤゲート１００の出力
は、このようなコンパレータを付勢するためコンパレー
タ１０３の１入力を与える。コンパレータ１０３による
比較のための入力の１つが中央プロセサ・アドレスで、
これは本例においては数が４つであり信号ＢＳＡＤｌ４
＋乃至ＢＳＡＤｌ７＋で表示される。コンバレータ１０
３の１つの入力で受取られるこのアドレスは、中央プロ
セサ自体において例えば１６進スイツチ１０１によりセ
ツトされるアドレスと比較される。この受取つたアドレ
スとスイツチ１０１が与えたアドレスとが比較されて等
しい事が判ると、コンパレータ１０３は信号ＩＴＳＡＭ
Ｅ＋を生成し、これが部分的にゲート１０６と１０７を
付勢する。別のアドレス・ビツトＢＳＡＤＯ８＋乃至Ｂ
ＳＡＤｌ３＋は、これ等のビツトが全て零であるかどう
かを決定するＡＮＤゲート１０４の入力側で受取られる
。

もしこれ等が全て零であれば、信号１ＴＳＭＥＡ＋が生
成されこれも又ゲート１０６と１０７を部分的に付勢す
る。ゲート１０６又は１０７のいずれかの更に別の入力
を付勢することにより、素子１１３に｝ける各フロツブ
を有効にセツトする。ＡＮＤゲート１０６の残りの入力
は第２の半バス・サイクル信号ＢＳＳＨＢＣ＋で、これ
はインバータ１１６を介してゲート１０６に結合されて
いる。

この第２の半バス・サイクル信号はまたＡＮＤゲート１
０７の１入力において受取られる。このように、ＡＮＤ
ゲート１０７は、もしその入力の内の２つの入力がこれ
がアドレス指定された装置であつてかつその残りの入力
からこれが信号ＢＳＳＨＢＣ＋で示される如き第２の半
バス・サイクルであることを表示する場合、完全に付勢
される。このように、ＡＮＤゲート１０７の付勢によつ
て信号ＭＹＳＨＲＣ−が生成され、０Ｒゲート１１４の
１入力に結合される。０Ｒゲート１１４はドライバ１１
５を介してＡＣＫ信号（ＢＳＡＣＫＲ−）を与える。

ＡＮＤゲート１０７の完全な付勢は、素子１１３のＱ１
出力側のＭＹＳＨＲＣ一信号の発生に加えて、素子１１
３に含まれる同じフロツプのＱ１出力側の信号ＭＹＳＨ
ＲＣ＋を生じる。

信号ＭＹＳＨＲＣ＋の２進数零から２進数１への遷移は
素子１１０の各フロツプの入力のその出力側へのクロツ
クのため使用される。

第３図に示す機能コード・フイールドの上位ビツト即ち
信号ＢＳＡＤｌ８＋が素子１１０のＤＯ入力側で２進数
１であり（機能コード２０、ベース１６）、この信号が
装置（例、メモリー）が２重取出し要求に応答中である
ことを表示する場合、素子１１０のＱＯ出力側の信号Ｍ
ＹＳＨＲＰ−は２進数零となつてこの第２半バス・サイ
クルが中央プロセサによる２重取出し（手続）要求に応
答していることを表示する。

もし信号ＢＳＡＤｌ８＋が２進数零であう（機能コード
００、ベース１６）これが装置が単一取出し（データ）
要求に応答中であることを表示する場合、２進数１が素
子１１０のＤ１入力側でインバータ１０９により生成さ
れ、その結果素子１１０のＱ１出力側の信号ＭＹＳ圓十
が２進数１となり、これがこの第２半バス・サイクルが
中央プロセサによる単一取出し要求に応答していること
を表示する。中央プロセサの多重サイクル取出し操作に
｝いては、この場合プロセサはスレープからの応答サイ
クルを予期しているが、信号ＭＹＳＨＲＰ−ふ・よびＭ
ＹＳＨＲＤ＋が用いられて中央プロセサに対して第２の
半バス・サイクルが前の２重叉ぱ単一の取出し要求から
のそれぞれの予期されたデータを提示することを表示す
る。素子１１０のフロツプは、同じタイプのフロツプ素
子について前に論述したと同様にインバータ１２５を介
して信号ＢＳＤＣＮＢ−によりクリアされ、これにより
バス・サイクルに続いてフロツプを初期設定する。適正
な装置のアドレスが受取られる時かつこれが第２の半バ
ス・サイクルでない場合、ゲート１０６が完全に付勢さ
れ、この状態がこれにより素子１１３に含まれる１つの
フロツプの出力側にＭＹＩＮＴＲ＋と表示される正のパ
ルスを生成す５る。

信号ＭＹＩＮＴＲ＋は第１１図のロジツクにＡＣＫ又は
ＮＡＫ信号が生成されるかどうかを決定させる。この信
号のどれが生成されるかは、処理時間をシークする装置
の割込みレベルと比較してその時点で本システムに訃い
て作用中の割込み９レベルに依存する。割込みレベルが
十分であるかどうかに関する決定は、Ａ入力がＢ入力よ
り小さいかどうかを決定するためのコンパレータである
コンパレータ１１７により決定される。

コンパレータ１１７のＡ入力５は信号ＢＳＤＴｌＯ＋乃
至ＢＳＤＴｌ５＋を受取り、この信号は第５図に示され
るフオーマツトに訃いてはデータ処理時間をシークして
いるバスと結合された装置の割込みレベルを表示する。
本システムには複数の割込みレベルが与えられる。割９
込みレベル番号０はデータ処理時間に対して最も大きな
アクセス能力を与えられ、従つて割込み不可能である。
このように、割込みレベル番号が小さければ、この装置
の現在続行中の処理が割込まれる機会は少くなくなる。
このように、もしコン）パレータ１１７のＡ入力に訃い
て受取られるレベル番号がプロツク１１８のレベル番号
により表示される如き中央プロセサに訃いて作用する現
時点のレベルより低ければ、入力Ａにおいて受取られる
信号により表示される如き割込みをシークする装置は実
際にこの割込みを行うことができる。

もしＡ入力がＢ入力と等しいかあるいはこれより大きけ
れば信号ＬＶＬＢＬＳ＋は生成されず、以下に述べるよ
うにドライバ１０８とフロツプ１２０によりＮＡＫ信号
が与えられる。このように、もしコンパレータ１１７の
入力Ａに卦いて受取られた割込みレベルが入力Ｂに卦い
て受取られる割込みレベルより低ければ信号ＬＶＬＢＬ
Ｓ＋は２進数１となつて両方のフロツプ１２０と１２１
のＤ入力に結合される。

周、フロツプ１２０のＤ入力は反転信号である。もしＡ
信号がコンパレータ１１７により表示されるようにＢ信
号と等しいか大きければ、２進数零の信号が信号ＬＶＬ
ＢＬＳ＋に対して生成され、この信号はフロツプ１２０
の否定入力において受取られる。これは、もし信号ＭＹ
ＩＮＴＲ＋が素子１１３に訃ける各フロツプのセツト動
作によりフロツブ１２０のクロツク入力側に受取られる
ならばＮＶ信号を生成する。もしこのレベルが十分であ
つた場合即ちもしＡ入力がコンパレータ１１７により表
示される如くＢ入力より低かつた場合、２進数１は信号
ＬＶＬＢＬＳ＋で生成され、従つて信号ＭＹＩＮＴＲ＋
はこれを０Ｒゲート１１４の一人力に対するフロツプ１
２１のＱ出力にクロツクし、０Ｒゲート１１４はドライ
バ１１５を介してＭＸ信号を生成する。このようにもし
信号ＭＹＮＡＫＲ＋が２進数１であれば、ＮＡＫ信号が
生成され、もし信号ＭＹＩＮＴＦ−が２進数零であれば
ＡＣＫ信号が生成される。素子１１３のフロツブは、同
じタイプのフロツプの素子について前に述べたと同じ方
法でインバータ１２５によりクリアされる。向、もし実
際にこれが第２の半バス・サイクルであれば、コンパレ
ータ１１７による表示とは無関係にＡＣＫ信号が生成さ
れることが判るであろう。このような場合には、信号Ｍ
ＹＳＨＲＣ−は、０Ｒゲート１１４の他の入力側に結合
される如き素子１１３のフロツプの１つであり、２進数
零の状態のときＡＣＫ信号を生成してこれによりフロツ
プ１２１からのいずれの表示も無視する。前述の如く、
インバータ１２５を介する信号ＢＳＤＣＮＢ−はフロツ
プ１２１とフロツブ１２０をりセツトし、これによりバ
ス・サイクルに続いてフロツプを初期設定する。更に、
フロツプ１２０はフロツプ１２７と関連するロジツクに
よりセツトされ、前記フロツプ１２７は信号ＢＴＩＭＯ
Ｔを生成してバス・タイム・アウト条件、即ち存在しな
い装置がアドレス指定されたこと、｝よび実際にＮＡＫ
ｌＡＣＫ又はＷＡＩＴのいずれかの応答がいずれかの潜
在するスレーブ装置によつて生成されていないことを表
示する。従つて、ワン・シヨツト・マルチバイブレータ
１２６が提供され、これは例えば５マイクロ秒の持続期
間を有するようセツトできる。このマルチバイブレータ
１２６は信号ＢＳＤＣＮＤ＋、即ちバツフア１１９の入
力側に受取られるストローブ信号の受取りによりトリカ
ーされる。マルチバイブレータ１２６のタイミングは動
作状態にあるため、もしバス・サイクルの終りを表示す
る信号ＢＳＤＣＮＢ＋が受取られない場合、マルチバイ
ブレータ１２６によつてセツトされた期間後に信号ＢＴ
ＩＭＯＴ−はフロツプ１２７のＤ入力側に受取られた信
号ＢＳＤＣＮＮ＋のクロツキングを経てフロツプ１２７
のＱ出力側に生成される。

伺、信号ＢＳＤＣＮＮ＋がこのバス・サイクルが依然と
して進行中であることを表示する。

信号ＢＴＩＭＣｙＩ′一はフロツプ１２０に作用してド
ライバ１０８を介してＮＡＫ信号（ＢＳＮＡＫＲ−）を
生成する。もし一方信号ＢＳＤＣＮＢ＋がマルチバイブ
レータ１２６によジセツトされる期間の終ジの前に終了
する場合、マルチバイブレータ１２６のタイミングは終
了し、フロツプ１２７の信号ＢＴＩＭＯＴ−の生成は阻
止される。第１１図における中央プロセサ・ロジツクは
ＮＡＫ又はＡＣＫ信号のいずれかを生成するが、ＷＡＩ
Ｔ信号は中央プロセサ・ロジツクによりそのように生成
されないことが判る。

その理由は、中央プロセサが常に最も低い優先順位を有
するためであり、従つてもしこれがＷＡＩＴ信号を生成
するならば、中央プロセサに対するサービスの要求を生
成する他の装置が、もし例えば更に高い優先順位の装置
がマスターであつてこれに対して中央プロセスがＷＡＩ
Ｔ信号で応答した場合、卦そらくバス上で停止を経験す
ることになつてしまう。このように、高い優先順位の装
置が最も低い順位の装置即ち中央プロセサを待機するた
め、他の装置はバスを使用することを禁止されることに
なつてしまう。第１１図に関する前の記述は、前の中央
プロセサの単一又は２重の取出し（メモリヨ洸出し）要
求により要求された情報を利用可能にするマスターのメ
モリーに応答するスレーブの中央プロセサの動作につい
て論述した。

次に第１１Ａ図においては、中央プロセサの動作につい
て、メモリーによりバスに入れられたデータがいかにし
て中央プロセサにより緩衝されるかに関し、又中央プロ
セサがメモリーの単一又は２重の取出し要求を行うこと
を決定する基準に関して論述する。望ましい実施態様に
おいては、中央プロセサは、１つのメモリー読出し要求
でもつて、中央プロセサが単一のワードをメモリーから
要求するかあるいは２つの連続ワードのメモリーからの
送出を要求する（即ち、単一又は２重の取出し要求を行
う）ことを通知することができる。更に、望ましい実施
態様においては、中央プロセサは、１つのメモリーコン
トローラに向けられた単一取出し要求と、別のメモリー
・コントローラに向けられた２重取出し要求との２つの
未処理の要求を同時に有することができる。もし同じメ
モリー・コントローラ内に単一訃よび２重の取出し要求
の両アドレス・ロケーシヨンが含まれるならば、２番目
の要求は、第１０図のロジツクに関する論議において判
るようにメモリー・コントローラによつて拒否される。
メモリー・コントローラは、もし依然として最初の要求
のサービスに使用中であればＷＡＩＴ信号を生成するこ
とにより２番目の要求を拒否する。２重取出し操作を要
求する時、中央プロセサは２重取出し信号を生成する（
ＢＳＤＢＰＬ−は２進数零である）。

メモリーからの最初のワードの戻りと関連する第２半バ
ス・サイクルの間、メモリー・コントローラは、別のワ
ードが続くことを表示する２進数零の２重取出し信号Ｂ
ＳＤＢＰＬ−を再び送る。メモリーからの第２のワード
の戻りと関連する第２の半バス・サイクルの間、メモリ
ーは信号ＢＳＤＢＰＬ−を再び送出せず、これによりこ
れが送出されるべきデータの最後のワードであることを
表示する。単一取出し要求に応答してメモリーから単一
ワードの戻りと関連する第２の半バス・サイクルの間、
メモリー・コントローラは信号ＢＳＤＢＰＬ−を再び送
出せず、これにより単一取出しのみが実行されこれ以上
の第２半バス・サイクルが続かないことを表示する。次
に第１１Ａ図に関して、２重取出しデータは常に中央プ
ロセサに訃いてＰ１｝よびＰ２レジスタ即ち素子１５２
および１５３に記憶されるが、単一取出しデータはＤＴ
レジスタの素子１５１に記憶される。単一の中央プロセ
サは同時に未処理の２重取出しおよび単一取出しの両要
求を有することができるため、中央プロセサ４は要求時
に第４図に示される機能コード・フイールドの要求にタ
グを付ける。単一取出し要求は機能コード００でタグ付
けされ、２重取出し要求は機能コード２０、ベース１６
でタグ付けされる．中央プロセサ取出し要求の間、バス
・データ回線信号ＢＳＤＴｌＯ一乃至ＢＳＤＴｌ５−は
このタグを構成する。

メモリー応答サイクルの間、アドレス回線信号ＢＳＡＤ
ｌ８一乃至ＢＳＡＤ２３−は第３図に示す機能コード・
フイールドに｝けるメモリーで折り返されたタグを構成
する。第１１Ａ図の典形的な中央プロセサ・バス結合ロ
ジツクに関しては、要求されたデータは素子１５０に含
まれるレシーバによりバスから受取られた信号として受
取られる。

１つの１６ビツトのデータ・ワードを構成する信号ＢＳ
ＤＴＯＯ＋乃至ＢＳＤＴｌ５＋はそれぞれＤＴレジスタ
１５１、Ｐ１レジスタ１５２、訃よびＰ２レジスタ１５
３のデータ入力に接続される。

レジスタ１５１，１５２｝よび１５３は１６ビツトのレ
ジスタであり各レジスタはテキサス・インストルメンツ
社の部番ＳＮ７４Ｓ３７４の２つの集積回路からなり、
その各々は８つのエツジ・トリカー・Ｄタイプフロツプ
を含有する。データは、クロツク信号の２進数零の状態
から２進数１の状態への遷移によりこれ等レジスタヘク
ロツクされる。単一取出し要求に応答する第２の半バス
・サイクルの間、第１１図の素子１１０からの信号ＭＹ
ＳＨＲＤ＋は２進数零から２進数１の状態に遷移し、メ
モリーからのワードをＤＴレジスタ１５１にクロックす
る。２重取出し要求に応答して第１の半バス・サイクル
の間、信号ＭＹＳＨＰｌ＋はデータＰ１レジスタ１５２
にクロツクする。

２重取出し要求に応答する第２の半バス・サイクルの間
、信号ＭＹＳＨＰ２＋はデータをＰ２レジスタ１５３に
クロツクする。

信号ＭＹＳＨＰｌ＋訃よびＭＹＳＨＰ２＋は常に、２重
取出し要求に応答して第１のデータ・ワードがＰ１レジ
スタ１５２にロードされ、第２のデータ・ワードがもし
メモリー・コントローラに存在するならばＰ２レジスタ
１５３にロードされるように、生成される。

一旦ロードされると、レジスタ１５１，１５２，１５３
に含まれるデータは、各レジスタの出力制御部に訃ける
２進数零の信号の発生により、即ち２進数零の状態にな
る信号ＥＮＤＴＢＩ−、ＥＮＰｌＢＩコおよびＥＮＰ２
ＢＩ−により、１６の信号ＢＩＸＸｌＯ＋乃至ＢＩＸＸ
ｌＦ＋として中央プロセサの内部バス１５４に対して選
択的にゲートされる。

２つのＪ−Ｋタイプのフロツプの素子３１および３２は
、２重取出し操作の間メモリー・コントローラにより戻
される第２の半バス・サイクル信号の記録を残す。

素子３１卦よび３２は、テキサス・インストルメンツ社
の部番ＳＮ７４Ｓｌｌ２なるプリセツト訃よびクリアを
有するＪ−Ｋ負エツジ・トリカー・フロツプである。Ｐ
ＡＳＫＡフロツブ３１とＰＡＳＫＢフロツプ３２は、Ｎ
ＡＮＤゲート２７からの信号ＭＹＰＡＳＫ−によりセツ
トされ、そして第１１図の素子１１０からの信号ＭＹＳ
ＨＲＰ−で中央プロセサにより肯定応答される時第２半
バス・サイクルをサンプルする。ＮＡＮＤゲート２７は
、第８図のユーザ・フロツプ１５の出力である信号ＭＹ
ＡＳＫＫ＋が２進数１の状態にあつて中央プロセサがバ
ス要求を求めていることを表示する時、部分的に付勢さ
れる。ＮＡＮＤゲート２７は、もしレジスタＰ１および
Ｐ２が空である場合２重取出し読出しが行われるべきこ
とを表示する２進数１の信号ＣＲＤＢＰＬ＋により付勢
される。

ＮＡＮＤゲート２７は２進数１であるＣＰＵタイミング
信号ＭＬＲＶＬＤ＋により更に付勢される。もし２つの
第２の半バス・サイクルが２進数１である信号ＢＳＤＢ
ＰＬ−により表示される如く受取られるならば、第１の
第２半バス・サイクルが受取られた後にフロツプ３１が
りセツトされ、フロツブ３２は第２の第２半バス・サイ
クルが受取られた後りセツトされる。第１ワードのみが
メモリー・コントローラに存在する２重取出し要求の場
合に｝ける如く１つの第２の半バス・サイクルのみが受
取られる場合、フロツプ３２のみがりセツトされる。フ
ロツプ３１｝よび３２は両方ともバス・クリア信号（Ｂ
ＳＭＣＬＲ−は２進数零）の発生により、あるいはある
信号（ＴＣＳＬ３ｌ−は２進数零）によるタイム・アウ
ト又はマスター・クリアの如き除外条件によりりセツト
される。２つの他のフロツプである素子１５５卦よび１
５６は、中央プロセサがＰ１およびＰ２レジスタ１５２
｝よび１５３からのデータを使用する時の記録を残す。

Ｐ１使用フロツプ１５５は、中央プロセサが第１ワード
即ちＰ１レジスタ１５２に含まれたワードを使用する時
りセツトされ、そしてＰ使用フロツプ１５６は、中央プ
ロセサが第２ワード即ちＰ２レジスタ１５３に含まれる
ワードを使用する時りセツトされる。フロツプ１５５｝
よび１５６は、両方ともＮＡＮＤゲート２７からの信号
ＭＹＰＡＳＫ−によりセツトされる。

２進数零である信号櫂汀Ｗ迅：は、このようにフロツプ
３１と３２をセツトしてレジスタＰ１訃よびＰ２が充填
されつ＼あることを表示し、かつフロツプ１５５と１５
６をセツトしてＰ１｝よびＰ２の内容が未だ使用されて
いないことを表示する。

Ｐ１又はＰ２レジスタは、これが充填中でなくかつ使用
されない場合のみ充填されている。フロツプ１５５と１
５６は、パージ条件が生じる時（例えば、中央プロセサ
命令カウンタが、分岐命令、割込み又はトラツプ条件に
応答してロードされるとき）、２進数零である信号ＰＲ
ＴＡＫＲ−によりりセツトされてＰ１およびＰ２が使用
されることを記録する。Ｐ１使用フロップ１５５は叉信
号ＰＲＴＡＫＴ＋によりりセツトされ、これは中央プロ
セサが手続ワードを使用したことを表示し、接地された
データ入力側における２進数零をその出力側にクロツク
する。Ｐ２使用フロツプ１５６も又信号ＰＲＴＡＫＴ＋
によりりセツトされてそのデータ入力側の信号ＰＲＴＡ
ＫＣ＋をその出力側にクロツクする。

第１の手続ワードが使用される前はＰＲＴＡＫＣ＋は２
進数まであり、第１の手続ワードが読出される時フロツ
プ１５５がりセツトされる。第１の手続ワードが使用さ
れた後ＰＲＴＡＫＣ＋が２進数零となり、第２の手続ワ
ードが使用される時はフロツプ１５６がりセツトされる
結果となる。Ｐ１又はＰ２レジスタ１５２，１５３が両
方共空でありかつ中央プロセサが現在別の未完の２重取
出し要求を有していない場合のみ、２重取出し操作が中
央プロセサによシ要求される。ＮＡＮＤゲート３４が出
力するＰレジスタ空信号ＰＲＭＰＴＹ−は、中央プロセ
サがフロツプ３１，３２，１５５，１５６の状況に基い
て２重取出し要求を行うべきかを判断するのに用いられ
る。

Ｐ２使用フロツプ１５６のＱ出力における信号ＰＲＴＡ
ＫＤ＋が２進数零であつてこれがＰ２レジスタ１５６が
空であることを表示する場合か、あるいはフロツプ３１
のＯ出力の信号ＰＲＡＳＫＡが２進数零であつてこれが
１ワードのみが最新の２重取出し要求に応答して受取ら
れたことを表示する場合、０Ｒゲート３３の出力は２進
数１であり部分的にＮＡＮＤゲート３４を付勢する。も
しＰ１使用フロツプ１５５のＱ出力即ち信号ＰＲＴＡＫ
Ｃ−が２進数１であつてＰ１レジスタ１５２が空である
（使用される）ことを表示する場合、ＮＡＮＤゲート３
４は更に付勢される。

もしフロツプ３２のＱ出力の信号ＰＲＡＳＫＢ−が２進
数１であり２重取出し操作に応答して受取られることる
期待される全てのデータが受取られていることを表示す
る場合、ＮＡＮＤゲート３４は更に付勢される。このよ
うに、Ｐ１およびＰ２レジスタ１５２および１５３にお
けるデータが使用されたときかつＰ１およびＰ２レジス
タの充填プロセス中に未完の２重取出し要求がない場合
は常に、ＮＡＮＤゲート３４が完全に付勢されてＰＲＭ
ＴＰＹ−は２進数零となる。信号ＰＲＭＰＴＹ−が２進
数零でこれがＰ１およびＰ２レジスタが空であり充填中
でないことを表示するか、あるいは信号ＣＳＢＳＯｌ＋
２進数零でこれが中央プロセサが他の理由で２重取出し
操作の実行を要求することを表示するかする時は常に、
０Ｒゲート３６の出力の信号ＰＲＴＡＳＫ＋は２進数１
である。

２進数１である信号ＰＲＴＡＳＫｌはＡＮＤゲート３８
を部分的に付勢し、このゲートは、中央処理プロセサが
単一又は２重の取出し操作、入出力操作又は書込み操作
のためのバスの使用を要求することを表示する２進数１
の信号ＣＳＢＳＯＯ＋により更に付勢される。

ＡＮＤゲート３８が完全に付勢される時、回線１８１上
の信号ＭＹＡＳＫＤ＋は２進数１となり、クロツキング
信号ＭＣＬＯＣＫ＋に関連して第８図のユーザ・フロツ
プ１５のセツト動作を生じ、これが中央プロセサがバス
の使用を欲することを表示する。望ましい実施態様に｝
いては、中央プロセサによる１つの命令の実行中、中央
プロセサはメモリーの２ワードを先取りしてこれをレジ
スタＰ１訃よびＰ２に記憶する。メモリーからの命令ワ
ードのこの先取り即ち手続はＰ１とＰ２の両レジスタが
空である場合のみ生じる。例えば、もし中央プロセサが
現在ロケーシヨン１０００に位置された命令を実行中で
あれば、中央プロセサはこれへメモリーから送られるべ
きロケーシヨン１００１および１００２を求める２重取
出し要求を行う。しかし、もし中央プロセサが分岐命令
を実行する場合、その時未だメモリーから到着していて
はいけないものを含むＰ１およびＰ２レジスタ１５２，
１５３の先取り手続は放棄しなければならない。前述の
事例に訃いて、もしロケーシヨン１０００の実行中にロ
ケーシヨン１００１｝よび１００２が先取りされる場合
かつロケーシヨン１００１における命令がロケーシヨン
１００７への分岐命令を含む場合、Ｐ１レジスタ１５２
に一時的に記憶されていたロケーシヨン１００１からの
分岐命令が実行される時は、Ｐ２レジスタ１５３に一時
的に記憶されるロケーシヨン１００２の内容は放棄され
ねばならず、分岐命令が制御を移転するロケーシヨン１
００７と卦よびロケーシヨン１００８に対して新らしい
２重取出し要求がされねばならない。ＮＡＮＤゲート３
９に対する入力の１つの信号ＰＵＲＧＥＦ＋は、前に要
求された全てのワードが到着する迄２進数１の状態を維
持することにより、２重取出し要求を記憶する。フロツ
プ３２の寛出力の信号ＰＲＡＳＫＢ−が２進数１になり
これが２重取出し操作に応答して受取られることを予期
される全データが受取られたことを表示する時、かつ信
号ＣＲＤＢＰＬ＋が２進数１であつてこれがもしレジス
タＰ１訃よびＰ２が空であるならば２重取出し操作が行
われるべきであることを表示する時は、２進数１である
信号ＰＵＲＧＥＦ＋と関連してＮＡＮＤゲート３９が完
全に付勢されて、回線１８０上の信号ハ？侶一は２進数
零となつて、これにより第８図のユーザ・フロツプ１５
をセツトし、その結果中央プロセサがメモリー取出し操
作を行うバス・サイクルを要求することになる。

中央プロセサがＰ２レジスタ１５３から第２の手続ワー
ドを用いる場合のように、第８図のユーザ・フロツプ１
５は信号ＭＹＡＳＫＤ＋をクロツクする信号ＭＣＬＯＣ
Ｋ＋により通常セツトされる。

２重取出し要求が行われた後まだ完了していないときに
パージが生じる場合、Ｐ１訃よびＰ２レジスタ１５２お
よび１５３が充填プロセスにある間分岐命令が実行され
る場合をカバーするため、ユーザ・フロツプ１５をセツ
トするのに信号ＭＹＡＳＫＳ−が用いられる。

単一取出しは、少くとも２つの中央プロセサのステツプ
を要求する。第１の中央プロセサ・ステツプは、メモリ
ーの単一取出し読出し要求を生じてメモリー（又は入出
力装置）がこの単一取出し要求を受入れる時標識をセツ
トさせる。第１のステツプの後のどんな数の中央プロセ
サ・ステツプでもよい第２の中央プロセサ・ステツプは
、ＤＴレジスタ１５１からのデータを中央プロセサの内
部バス１５４にゲートしようとする。もしこの単一取出
し要求に応答するメモリーと関連する第２の半バス・サ
イクルが未到着であれば、第１１図の素子１１０からの
信号ＭＹＳＨＲＤ＋が前にセツトされた標識をクリアす
る迄この標識が中央プロセサ・クロツクを停止させる。
第１１Ａ図に関する前の論述により、２重取出し操作と
関連するシステムのロジツクの論議を尽くした。

次に、第１２図のタイミング・ダイヤグラムを参照して
、中央プロセサ、バス｝よびメモリー・コントローラの
前述の制御信号に関し説明する。第１２図の一番上の４
つの信号のセツトは２重取出し要求を行う中央プロセサ
の信号である。これ等の信号は、第８図、第１１図、卦
よび第１１Ａ図に示されたロジツクにより与えられる。
第１２図の中間に示した信号は、中央プロセサのロジツ
クをメモリー・ロジツクへ接続するデータ処理システム
のデータ・バスと関連する信号である。第１２図の下部
の８つの信号は、第９図、第９Ａ図および第１０図に示
したロジツクにより生成されるメモリー・コントローラ
の信号を表示する。第１２図は更に縦方向に３つの欄に
分割される。最も左方の欄は、メモリーの２重取出し要
求を行う中央プロセサと関連する信号のセツトを示す。
第１２図の中央欄は、メモリー・コントローラが中央プ
ロセサに対して２重取出し要求に要求される第１ワード
を戻す最初の第２半バス・サイクルと関連する信号を示
す。第１２図の右欄は、２番目の第２半バス・サイクル
の間２重取出し要求に訃いて要求される第２ワードを中
央プロセサに対して戻すメモリー・コントローラと関連
する信号を示す。この２重取出し操作は、第１２図にお
いて時点１２Ａにて２進数１の状態になつてマスターと
しての中央プロセサがスレーブとしてのメモリーから２
データ・ワードを要求することを表示するＣＰＵ信号Ｍ
ＹＡＳＫＫ＋により開始される。ＣＰＵ信号ＭＹＡＳＫ
Ｋ＋が２進数１となる時、第８図の中央プロセサの優先
順位回路網ロジツクはバス信号ＢＳＲＥＱＴ−を２進数
零の状態に強制し、もし他にこれより高い優先順位の装
置がバス・サイクルを要求していなければ、中央プロセ
サにはこのバスが与えられてＣＰＵ信号ＭＹＤＣＮＮ＋
を２進数１の状態に強制する。一たん中央プロセサにバ
スが許与されると、中央プロセサは、このバスに対し、
２重取出し操作に｝いて取出されるべき第１ワードのア
ドレスと、中央プロセサのチヤネル番号と、｝よび２重
取出しメモリー読出し操作であることを表示する他の信
号と共に２倍長取出し要求であることを表示する機能コ
ードと、をおく。第９図、第９Ａ図、および第１０図の
メモリー・コントローラ・ロジツクは、バス上の信号を
安定状態にさせるため遅延を生じた後、バス上のアドレ
スをメモリー・コントローラにより制御されたアドレス
と比較し、もし２重取出し要求の第１ワードがこのコン
トローラ内に含まれるならばＡＣＫ信号を発生し、この
信号は中央プロセサ・ロジツクに戻されて次のユーザに
対してバスの制御を断念させる。メモリー・コントロー
ラにより生成されたＡＣＫ信号は又メモリー・コントロ
ーラの検査を惹起して、２重取出し要求によりアドレス
指定された第２ワードがそのコントローラ内に存在する
かどうかを調べさせ、もし存在するならば、第９Ａ図の
２倍長ワード履歴フロツプ８０がセツトされ、２重取出
し操作が実施されてメモリーが実質的に平行（重なつた
）状態で別個のメモリー・モジユールから２ワードの情
報を検索するよう進行することを表示する。データの第
１ワードがメモリー・コントローラにおいて使用可能に
なると、メモリー・コントローラ信号ＤＣＮＮＧＯ−は
時点１２−Ｂで２進数１になり、第９図のメモリー優先
順位回路網ロジツクがパス信号ＢＳＲＥＱＴ−を２進数
零の状態に強制することによりバスに対して送信権要求
を行い、第１応答サイクル、即ちメモリーをマスター、
ＣＰＵをスレーブとする最初の第２半バス・サイクルを
開始する。

もしバスが使用中でなく、かつメモリーがこのバスを要
求する最高優先順位の装置であれば、このバスけメモリ
ー・コントローラに許与されてメモリー・コントローラ
信号ＭＹＤＣＮＮ＋は２進数１となる。バスのメモリー
・コントローラへの許与の結果、メモリー・コントロー
ラ・ロジツクはバス・データ回線上に２重取出し要求に
要求された第１ワードをゲートする。２重取出し要求を
行つた中央プロセサのチヤネル番号は、２重取出し要求
機能コードと共にバス・アドレス回線にゲートされ、２
重取出し要求の第１の応答サイクルであることを表示す
る他の信号は他のバス回線にゲートされる。

中央プロセサ・ロジツクは、バス上の信号を安定化させ
るため遅延を生じた後でバス信号をサンプルし、もしバ
ス・アドレス回線上の中央プロセサ・チヤネル番号が特
定の中央プロセサのチヤネル番号ならば、最初の第２半
バス・サイクルを肯定応答してバス・データ回線上のメ
モリー・ワードをＰ１レジスタ１５２にゲートする。第
１の応答サイクルの中央プロセサによる肯定応答の結果
、メモリー・コントローラ・ロジツクはバスを解放し、
２倍長ワード履歴フロツプ８０をりセツトする。これに
より第１のメモリー応答サイクル、即ち最初の第２半バ
ス・サイクルを完了する。メモリー・コントローラに対
してデータの第２ワードが利用可能であれば、マスター
としてのメモリー・コントローラは、バスに対し送信権
の要求を続けて時点１２−Ｃで許与されると、このデー
タの第２ワードをバスに対してゲートする。

中央プロセサは２番目の第２半バス・サイクルを肯定応
答し、メモリーの第２ワードをＰ２レジスタ１５３にゲ
ートし、これにより２重取出し操作を完了する。周、留
意されたいことは、バスがメモリー・コントローラに対
し許与される２回目にメモリー ・コントローラ信号Ｍ
ＹＤＣＮＮ＋が２進数１の状態になわ、その結果メモリ
ー・コントローラ信号ＳＴＲＥＱＲ＋が２進数１になり
、この結果第９図のメモリー要求フロツプＩＴＭがりセ
ツトされてメモリーコントローラがこれ以上バスを要求
しなくなる。第１２図を簡単にするため、ＣＰＵ信号 ＢＳＤＣＮＤ−は、ＣＰＵがマスターである２重取出し
要求サイクルの間、２進数１になるバス信号ＢＳＤＣＮ
Ｎ−に応答して２進数１の状態になることが示されてい
ないことが判る。

同様に、メモリーがマスターになる第１と第２の応答サ
イクルの間、２進数１の状態になるバス信号ＢＳＤＣＮ
Ｎ−に応答してメモリー信号ＢＳＤＣＮＤ−は２進数１
の状態になることが示されていない。第８図および第９
図は、コントローラ信号ＢＳＤＣＮＮ一け素子２５と２
５Ｍのそれぞれの遅れの後コントローラがマスターかス
レーブかにはかかわらずバス信号ＢＳＤＣＮＮ−に応答
するが、第１２図の目的のためにはスレーブ信号ＢＳＤ
ＣＮＤ−のみが有意義であり従つてこれが応答中である
ことのみが示される。本発明の装置が隣接したメモリー
空間のアドレス指定を可能にする方法は、速度及びタイ
プに基くメモリーのタイプ即ち磁気コアか半導体又は他
の特性のメモリーの混合とは無関係に、第１３図に関し
て更に詳細に説明されている。

バス２００は、コントローラ２１０や中央プロセサ２０
６の如き他のコントローラと同様、メモリー・コントロ
ーラ２０２，２０３，２０４に対して結合されるように
示される。前述のように、例えば各メモリー・コントロ
ーラは４９１迄のメモリー ・モジユールをアドレス指
定することができる。これ等のモジユールは、第１４図
に示す如く各メモリー・コントローラの位置Ａ，Ｂ，Ｃ
，Ｄに接続できる。各メモリー・コントローラは、これ
と関連するモジユールのアドレスと共にそれ自体のアド
レスを受取る。モジユールのアドレスはバス２００上で
２ビツトとして受取られ、これ等のビツトは第１０図で
示す如くＢＳＡＤＯ８＋およびＢＳＡＤ２２ｌ−の如く
表示される。メモリー・コントローラのアドレスはビツ
トＢＳＡＤＯＯ−乃至ＢＳＡＤＯ７＋として受取られる
。このように、アドレス指定されるコントローラの有す
るメモリー・モジユールのみが応答する。従つて、通常
の場合において判るように、メモリー・コントローラ２
０４は、その位置Ａ，Ｂ，Ｃ，Ｄのメモリー・モジユー
ルＡ−３５８と、メモリー・モジユールＢ−３６０と、
メモリー・モジユールＣ−３６２と、メモリー・モジユ
ールＤ−３６４に接続している。もしメモリー・コント
ローラ２０４がアドレス指定され、２ビツトのサブ・ア
ドレスが例えばモジユールＣ−３６２を表示するならば
、モジユールＣは単一ワード要求に応答し、モジユール
ＣおよびＤは２重取出し要求に応答する。前述の如く、
もし例えば前述の特性により示される如きメモリー・タ
イプの混合があり、このような混合が、例えば３２，０
００ワードの記憶の如きメモリー・コントローラ補数全
体より少く、かつこの場合各モジユールが８０００記憶
ワードを含むべき場合、３２，０００ワードのアドレス
空間が後日システムの記憶容量を増大することができる
ようにするため各メモリー・コントローラに対して使用
可能の状態にしておかねばならないため、隣接するメモ
リー・アドレスは使用できない。

第１３図から判るように、このような連続的なアドレス
指定を行うため、このような各メモリー・コントローラ
の一部のみを使用することができる。このように、第１
３図において、モジユールＡ−３５０とＢ−３５２はあ
るメモリー・タイプのものであり、又モジユールＣ−３
５４とＤ−３５６は別のメモリー・タイプのものである
ものとすれば、メモリー・コントローラ２０２はモジユ
ールＡとＢのアクセスを制御するよう接続でき、メモリ
ー・コントローラ２０３はモジユールＣとＤのアクセス
を制御するように接続できる。

このような場合、メモリー・コントローラ２０２と２０
３は同じアドレスを有する。このような構成に訃いては
、コントローラ２０２の位置ＣとＤ１卦よびコントロー
ラ２０３の位置ＡとＢは、本システムが完全に再構成さ
れなければ使用できるようにはならない。このように、
両メモリー・コントローラ２０２，２０３がそのアドレ
ス即ち同一のアドレスを見出す時、この両方のコントロ
ーラは、バス２００に卦いて受取つた２つのモジユール
・アドレスＢＳＡＤＯ８＋（上位又は下位の１６Ｋワー
ド）によりモジユールＡ，Ｂ，Ｃ又はＤのどれがアドレ
ス指定されるかによつて応答するようシークする。この
ように、唯１つのコントローラ２０２又は２０３がどの
モジユールがアドレス指定されるかに従つて応答する。
前述の事は例示としてのみ示すもので、例えば、４つ以
上のこのようなモジユールがあるコントローラと結合さ
れることを理解すべきで、本例においてはコントローラ
２０２は唯１個のモジユールＡに接続され、コントロー
ラ２０３は同じ位置でモジユールＢ，Ｃ卦よびＤと接続
できる。

前述の如く、本構成、即ち１つのコントローラ上のモジ
ユールＡ卦よび第２の（２重取出し）メモリー・コント
ローラに訃けるモジユールＢ，ＣおよびＤの本構成によ
り、モジユールＡとＢに位置されたワードをアドレス指
定する２重取出し要求の結果として単一ワードが戻され
、またモジユールＣおよびＤにおかれたワード（モジユ
ールＤの最後のワードを除く）をアドレス指定する２倍
長取出し要求の結果として２ワードが戻される。本例か
ら明らかなように、もし第３のモジユールがコントロー
ラ２０２の位置Ｃに接続されかつモジユールＣ−３５４
がコントローラ２０３に接続されかつもしそのモジユー
ルＣがアドレス指定され、かつコントローラ２０２と２
０３が同じアドレスを有する場合、このコントローラは
共にその同じアドレスの受取りと同時に応答してモジユ
ールＣのアドレスはエラー条件を生じることが判るであ
ろう。このように、本システムに訃いて結合されたメモ
リー特性の如何に拘わらず、本発明の適用によ）いかに
して隣接するアドレスが得られるかが判る。本発明にお
いては２重取出し操作を実施する望ましい実施態様に関
して特に例示し記述したが、多重取出し操作が、最後の
応答サイクルを除く最初および他の全ての応答サイクル
をして２重（多重）取出し信号ＢＳＤＢＰＬ−を転送さ
せることによつて実施することができることは当業者に
は理解されよう。更に、中央プロセサ訃よびメモリー・
コントローラ以外の諸装置間で２重訃よび多重取出し操
作が実施できることも理解されよう。又更に、当業者な
らば、本発明の主旨卦よび範囲から逸脱することなく前
記およびその他の変更が可能であることも理解されよう
。

【図面の簡単な説明】

第１図は本発明の全体的構成を示すプロツク図、第２図
乃至第６図は本発明の共通バスにわたり転送される種々
の情報のフオーマツト図、第７図は本発明のバスの作用
を示すタイミング図、第８図は本発明の中央プロセサの
優先順位回路網のロジツク図、第９図卦よび第９Ａ図は
本発明のメモリー・コントローラ優先順位回路網のロジ
ツク図、第１０図は本発明のバスと結合された典型的な
メモリー・コントローラのバス・インターフエースロジ
ツク回路図、第１１図および第１１Ａ図は本発明のバス
と結合された中央プロセサのバス・インターフエース・
ロジツク回路図、第１２図は本発明の中央プロセサ、バ
ス卦よびメモリー・コントローラの作用を示すタイミン
グ図、第１３図は本発明のアドレス指定法を示す図、お
よび第１４図は本発明のメモリー基板訃よびメモリー・
モジユールを示す図である。 ２００・・・・・・多重回線バス、２０６・・・・・・
中央プロセサ、２０８・・・・・・科学計算装置、２１
０，２１２，２１４・・・・・・コントローラ、２１６
，２１８，２２０・・・・・・周辺装置。

Claims (1)

1. 【特許請求の範囲】 １ 非同期的に生成された情報伝送サイクルの間複数の
   装置の内の任意の２装置間で共通バス２００を介して情
   報を伝送するように結合された複数の装置２０２、２０
   ４、２０８、２１０、２１２、２０６と、及び前記共通
   バスに結合されており前記共通バスの一端からの前記複
   数の装置の夫々の相対的位置に基づいて前記複数の装置
   の優先順位を決定するための優先順位手段１９、２１、
   ２２、２３と、から成るシステムにおいて、Ａ 前記複
   数の装置の夫々に含まれておりかつ前記共通バスへ結合
   されており、装置が前記伝送サイクルを要求する最高優
   先順位の装置であるとき伝送サイクルを生成するための
   生成手段１１、１２、１３、１４、１６、２４、２５、
   ２６、１７、１８、１９、２１、２２、２３と、Ｂ 第
   １の装置（例２０６）に含まれておりかつ前記共通バス
   へ結合された伝送ロジックであつて、イ）前記第１の装
   置が最高優先順位の要求する装置であるとき第１の伝送
   サイクルの間前記第１の装置から前記複数の装置の内の
   受取り装置（例２０２）への第１の情報の前記共通バス
   を介する伝送を付勢するための付勢手段１７、２８、１
   ９、２２であつて、前記第１の情報は第２の情報が複数
   の別の伝送サイクルの間前記受取り装置から前記第１の
   装置へ伝送されるように要求されることを表示し、前記
   複数の別の伝送サイクルの内の最終伝送サイクルはこれ
   が前記最終伝送サイクルであることを表示し、前記複数
   の別の伝送サイクルの内の前記最終伝送サイクルを除く
   各伝送サイクルはこれが前記最終伝送サイクルでないこ
   とを表示すること、及び、ロ）前記付勢手段へ結合され
   ており、前記第２の情報が要求されていることを前記伝
   送ロジックに対し表示するための表示手段３１、３２、
   を有する伝送ロジックと、Ｃ 前記受取り装置に含まれ
   ておりかつ前記共通バスへ結合されており、前記受取り
   装置が前記第２の情報を前記第１の装置へ伝送するまで
   任意の他の装置との情報伝送を禁止するための禁止手段
   ４９、４５、５６、６０と、及びＤ 前記複数の装置の
   夫々に含まれておりかつ前記共通バスと及び前記生成手
   段とへ結合されており、前記第１の伝送サイクルの生成
   と前記第２の情報の伝送の完了との間の任意の時間に前
   記受取り装置を除く前記複数の装置の任意の２つの装置
   間で情報の伝送を付勢するための制御手段４４、４５、
   ４６、４９、５６、５９、６０、６１、１１Ｍ〜１９Ｍ
   、２２Ｍ〜２４Ｍと、を含むことを特徴とするシステム
   。 ２ 特許請求の範囲第１項記載のシステムにおいて、前
   記第１の装置が中央プロセサ装置２０６であり、前記受
   取り装置がメモリー制御装置２０２、２０４であること
   、を特徴とするシステム。 ３ 共通バス２００と、及び非同期的に生成される情報
   伝送サイクルの間複数の装置の内の任意の２つの装置の
   間で情報の伝送を可能にするように前記共通バスに結合
   された前記複数の装置２０２、２０４、２０８、２１０
   、２１２、２０６と、を含んでおり、前記複数の装置は
   少なくとも１つの要求装置と及び少なくとも１つの応答
   装置とを含んでいる、データ処理システムにおいて、イ
   ）前記要求装置は前記伝送サイクルの第１の伝送サイク
   ルの間要求信号を前記応答装置へ前記バスを介して送出
   し、前記要求信号が表わす要求は、前記応答装置が前記
   要求装置のために複数のデータ・ワードを取出すことで
   あること、ロ）前記応答装置は前記要求信号に応答して
   前記データ・ワードを取出し、取出したデータ・ワード
   の夫々を前記伝送サイクルの別の伝送サイクルの間前記
   要求装置へ前記バスを介して送出すること、ハ）前記応
   答装置は更に前記バスに対し、ｉ）取出した前記データ
   ・ワードの最終のデータ・ワードの伝送サイクルの間、
   前記最終のデータ・ワードが前記要求信号に応答して送
   出されていることを表わす最終データ信号を送出し、か
   つｉｉ）取出した前記データ・ワードの前記最終データ
   ・ワードを除く各データ・ワードの伝送サイクルの間、
   前記要求信号に応答して送出されているデータ・ワード
   が前記最終データ・ワードでないことを表わす別の信号
   を送出すること。 ニ）前記応答装置に含まれており、前記複数のデータ・
   ワードの伝送が完了するまで、前記応答装置と前記要求
   装置以外の前記バスに結合された任意の他の装置との間
   の情報交換を禁止する手段４９、４５、５６、６０、及
   びホ）前記複数の装置の夫々に含まれており、前記第１
   の伝送サイクルと前記最終データ・ワード伝送サイクル
   との間の任意の時間において、前記応答装置を除く前記
   複数の装置の任意の２つの装置の間での情報の伝送を制
   御する制御手段４４、４５、４６、４９、５６、５９、
   ６０、６１、１１Ｍ〜１９Ｍ、２２Ｍ〜２４Ｍと、から
   成るデータ処理システム。 ４ 特許請求の範囲第３項記載のシステムにおいて、前
   記要求装置が中央プロセサであり、前記応答装置がメモ
   リーであること、を特徴とするデータ処理システム。