JPS5922251B2 - 多数未完情報要求を与えるシステム - Google Patents

Description

【発明の詳細な説明】 本発明の装置は、データ処理システムに関し、特に共通
の入出力バスの至る所で行われるデータ処理操作に関す
る。

共通バスの至る所に結合された複数個の装置を有するシ
ステムにおいて、情報の双方向の転送がこのような装置
間に与えることができる整然としたシステムが設けられ
ねばならない。

この問題は、このような装置が例えば１個以上のデータ
・プロセサ、１個以上の記憶装置、および磁気テープ記
憶装置、ディスク記憶装置、カード読取り装置等の各種
のタイプの周辺装置を含む時、更に複雑になる。このよ
うなシステムを相互に連絡するため種々の方法および装
置が従来技術において公知である。

このような従来技術のシステムは、共通のデータ・バス
経路を有するものから種々の装置間に専用の経路を有す
るもの迄種類がある。このようなシステムは又、バス・
タイプと組合せて同期操作又は非同期操作のいずれかの
ための機能を有する。このようなシステムのあるものは
、このような装置が接続されあるいは作用する方法とは
無関係に、例えば転送が中央プロセサ以外の装置間の場
合でさえバス上のこのようなデータ転送に対し中央プロ
セサの制御を必要とする。更に、このようなシステムは
、通常各種のパリテイ検査装置、優先順位機構、および
割込み構造を含むものである。このような構造形式は米
国特許第３８６６１８１号に示されている。別のものは
米国特許第３６７６８６０号に示される。

共通バスを使用するデータ処理システムは、米国特許第
３８１５０９９号に示される。このようなシステムにお
けるアドレス指定操作が行われる方法と共に、例えば諸
装置のいずれか１つがデータ転送を制御し得る方法は、
システムの構成、即ち共通バスがあるか、その操作が同
期型か非同期型か、等に依存している。システムの応答
能力および処理能力は、非常にこれ等の種々の構成に依
存するのでぁる。ある特定の構造型式が米国特許第３９
９３９８１号、同第３９９５２５８号、同第３９９７８
９６号、同第４０００４８５号、同第４００１７９０号
、同第４０３００７５号に示されているが、これ等は非
同期的に作用する共通バスを記載している。本発明は、
これ等の改良であつて、システムの処理能力は、共通デ
ータ・バス上にある装置をして、共通データ・バス上の
別の装置が要求側の装置に情報の多数ワードを与えるこ
と、を要求させることにより改善される。本発明はこれ
等の改．良であつて、システム処理能力は共通データ・
バス上の一装置に、共通データ・バス上の他の装置に対
し要求側装置に情報を与える旨要求することを可能にす
ることにより改善される。本発明は、共通バス上の装置
が第１の要求に対する応答を得・る前に第２の情報要求
を行うのを支援し、それによつて装置が多数の同時に未
完状態にある要求を有することができるようにする。各
情報要求に対し応答情報にて再送出される機能コードを
付けることにより、複数の応答を要求側の装置はどんな
順序でも受取ることができる。この方法は、多重応答装
置例えば２つのメモリー・コントローラから平行して検
索される被要求情報を与えることにより、唯１つの未完
の要求のみを許容するシステムと比ベシステム処理能力
を増強するものである。更にこの方法は、複数の応答を
要求側装置がいかなる順序でも受け取ることができるよ
うにし、これによりもし応答情報が要求された順序で受
取らねばならない場合よりも速く要求側の装置に要求し
た情報を与えることにより、システムの処理能力を増強
するものである。又複数の応答をどんな順序でも受取る
ことを可能にすることにより、もし応答装置が応答でき
る前により早い要求が応答を受けるのを待機しなければ
ならない場合よりも早く、応答装置は別の要求に備えて
自由になり得るのである。従つて、本発明の主な目的は
、共通バスに接続されるある装置が１つ以上の他の装置
に対して同時に未完の状態である多数の情報要求を有す
ることを可能にする方法で複数個の装置を共通バスに接
続させる改良されたシステムの提供にある。

発明の要約本発明の前記および他の目的は、非同期的に
生成された情報転送サイクルの間複数個の装置の内の２
装置間で共通バスを介して情報を転送するよう結合され
た前記複数個の装置からなるシステムの提供により達成
される。

これ等装置の第１のものは、第１の要求転送サイクルの
間前記装置の第２の装置に対する第１の情報の転送を可
能にするための装置を含んでいる。この第１の情報は、
以降の第１の応答転送サイクルの間第２の装置が第２の
情報を第１の装置に転送することに対する要求である。
第１の装置は、第２の要求転送サイクルの間前記複数の
装置の第３の装置に対する第３の情報の転送を可能にす
るための別の装置を含んでいる。第３の情報は、以後の
第２の応答転送サイクルの間第３の装置が第１の装置へ
第４の情報を転送することに対する要求である。第２の
情報を求める第１の要求が未解決である間第４の情報を
求める第２の要求が生じることを可能にする装置が設け
られ、それによつて第１の装置は多数の未完の要求を有
することができる。第１の装置は、第１の情報における
第１の機能コードと第３の情報における第２の機能コー
ドの転送を可能にする装置を含んでいる。第２と第３の
装置は、要求転送サイクルの間それら機能コードを受取
り記憶することを可能にし、かつ応答転送サイクルの間
第２と第４の情報において記憶されたそれら機能コード
を転送することを可能にする装置を有する。第１の装置
は、第２と第４の情報を受取り、応答側の第２又は第３
の装置により転送されるそれら機能コードに基いて第２
と第４の情報を識別する装置を含んでおり、これにより
複数の応答が第１の装置によりいかなる順序でも受取る
ことができるようにする。第１の要求転送サイクルと第
２及び第４の情報の転送に関連した最後の転送サイクル
との間の期間において共通バス上で他の装置が通信する
ことを可能にするための装置が設けられている。好まし
い実施例の詳細説明 本発明の共通バスは、システム内の２つの装置間の通信
経路を提供する。

このバスは非同期構造であつて、バスに接続された種々
の速度の諸装置が同一のシステム内で効率的に作用でき
るようにする。本発明に使用されるバスの構成は、記憶
転送、割込み、データ・状態および指令の転送を含む通
信を許容する。典型的なシステムの全体的構成は第１図
に示される。バス要求および応答サイクル バスは、共通の（共有された）信号経路を介してある時
点でどの２つの装置でも相互に連絡できるようにする。

連絡を所望する装置はどれも１つのバス・サイクルを要
求する。このバス・サイクルが与えられると、前記装置
はマスターとなつてシステム内の他のどんな装置でもス
レーブ装置としてアドレス指定できる。殆んどの転送は
マスターからスレーブの方向に生じる。あるタイプのバ
ス交換は１つの応答サイクル（例えば、単一取出しのメ
モリー読出し）を必要とする。１つの応答サイクルが要
求される場合、要求側はマスターの役割をとり、応答を
要求することを表示し、自身の識別をスレーブに対し示
す。

要求した情報が使用可能となると（スレーブ応答時間に
依存）、スレーブはマスターの役目をとり、要求側装置
に対する転送を開始する。これにより、この事例で２つ
のバス・サイクルを要した１つの取出し交換を完了する
。これ等２つのサイクル間（要求サイクルと応答サィク
ノ（ハ）のバスの介在時間は、これ等２個の装置を含ま
ない他のシステム・トラフイックに使用できる。あるタ
イプのバス交換は、２つの応答サイクル（例えば、２重
取出しのメモリー読出し）を必要とする。

２つの応答サイクルが要求される場合、要求側の装置は
マスターの役割をとり、２つの応答（転送される各ワー
ドに対して１つの応答）が要求されることを２重取出し
標識をセツトすることにより表示し、そしてそれ自体の
識別をスレーブに対して示す。

第１の応答サイクルを開始する前に、スレーブ装置は情
報の第１および第２の両ワードが応答装置（スレーブ）
内に存在することを検査する。要求した情報の第１のワ
ードが使用可能となる時（スレーブ応答時間に依存）、
スレーブ装置はマスターの役割をとり、要求側の装置に
対する転送を開始する。もし両方のワードが第１の応答
サイクルの間応答装置にあれば、応答装置は、要求側の
装置に対して、再び２重取出し標識をセツトすることに
より、これが２つの応答サイクルの第１の応答サイクル
であり、かつ第２の応答サイクルがこれに続くことを表
示する。要求した情報の第２のワードが使用可能となる
時、スレーブは再びマスターの役割をとつて要求側の装
置に対する転送を開始する。第２の応答サイクルの間、
応答装置は２重取出し標識をセツトせず、これによつて
要求側の装置に対しこれが最後の応答サイクルであるこ
とを表示する。これにより、この場合は３つのバス・サ
イクルを要する２重取出し交換操作を完了する。これ等
の３つのサイクルの内どの２つの間のバスの介在時間も
これ等２つの装置を含まない他のトラフィツクのために
使用できる。応答側の装置に第１のワードのみが存在す
る２重取出し要求の場合、情報が使用可能となると、応
答側の装置は１つの応答サイクルで返答し、この場合２
重取出し標識がセツトされず、要求側の装置に対して第
１の応答サイクルが最後の応答サイクルとなることを表
示する。

このため、この場合に２つのバス・サイクル（１つの要
求サイクルと１つの応答サイクル）を要した交換操作を
完了する。もしこの２重取出し要求を発生した装置が依
然として情報の第２ワードを所望するならば、その要求
側の装置は、要求サイクルを開始しなければならず、そ
してメモリー読出しの場合には所望の第２ワードのアド
レスを与えなければならない。単一取出し要求又は２重
取出し要求のいずれでもよいこの第２の要求に対しては
、第２の要求において要求された情報の第１ワードを含
むスレーブ装置が応答する。バス信号およびタイミング １つのマスターは、バス上の他のどの装置でもスレーブ
としてアドレス指定することができる。

このマスターは、アドレス・リード上にスレーブ・アド
レスをおくことによつてこの操作を行う。例えば２４の
アドレス・リードがあつて、これはメモリー参照信号（
ＢＳＭＲＥＦ）と呼ばれる付随する制御リードの状態に
従つて２つの解釈の内いずれかをとり得る。メモリー参
照信号が２進数零であれば、第２図のフオーマツトは、
２４番目のアドレス・リードが最下位ビツトであるよう
なアドレス・リードに適用する。本文において用いる如
く、２進数零および２進数１なる語はそれぞれ電気信号
のローおよびハイの状態を表示する。もしメモリー参照
信号が２進数１ならば、第３図に示す如き２４ビツトに
対するフオーマツトが適合する。一般に、メモリーがア
ドレス指定される時、バスは２２４迄のバイトをメモリ
ーにおいて直接アドレス指定できるようにする。もし複
数の装置が制御情報、データ又は割込みを送つている時
、これ等装置はチヤネル番号により相互をアドレス指定
する。このチヤネル番号は、バスにより２１０迄のチヤ
ネルのアドレス指定を可能にする。チヤネル番号と共に
、この転送が２６迄の可能な機能のどれを意味するかを
指定する６ビツトの機能コードが送られる。マスターが
スレーブからの応答サイクルを要求する時、マスターは
、ＢＳＷＲＩＴＥ−で示される制御リードの１つの状態
（読出し指令）によりこのことをスレーブに表示する（
他の状態は応答を必要としない、即ち書込み指令）。こ
の場合、マスターはそれ自体の識別をあるチャネル番号
によりスレーブに与える。データ・リードは、バス・ア
ドレス・リードとは反対に、第４図のフオーマツトに従
つて符号化されて、スレーブから応答が要求される時マ
スターの識別を表示する。応答サイクルは、非メモリー
参照転送により要求側に指向される。第２の半バス・サ
イクル（ＢＳＳＨＢＣ−）として示される制御リードは
使用可能の状態にされてこれが待機されたサイクルであ
ることを表示する（別の装置からの要求されない転送に
比較して）。マスターがあるスレーブから２重取出しを
要求する時、マスターはこのことをＢＳＤＢＰＬで示さ
れる制御リードの１つの状態によつてスレーブに対し表
示する（その他の状態は２重取出しを要求しない、即ち
単一取出し）。スレーブがマスターの要求に応答する時
、この同じ制御リード（ＢＳＤＢＰＬ−）の１つの状態
を用いて、この応答サイクルが２つの応答サイクルの第
１の応答サイクルであることを要求側の装置に対して表
示する（その他の状態はこれが２重取出し操作の最後の
応答サイクルであることを表示する）。分配されたタイ
遮断回路網は、バス・サイクルを与えかつバスの使用の
ための同時の要求を解消する機能を与える。優先順位は
バスの物理的位置に基いて与えられ、最上位の優先順位
は、バスの最初の装置に与えられる。タイ遮断機能を行
うロジツク回路がバスに接続された全ての装置に分布さ
れ、これについては米国特許第４０３００７５号に記載
されており、又その改良については米国特許出願第７５
４４８０号（米国特許第４０９６５６９号）に記載され
ており、これ等の米国特許および米国特許出願は本文に
参考のために引用されている。

ある典型的なシステムにおいては、メモリーは最も上位
の優先順位が与えられ、中央プロセサは最下位の順序が
与えられ、他の装置はその性能の要件に基いて位置付け
される。中央プロセサに対するタイ遮断機能を行うロジ
ツク回路は第８図に、又メモリーに対するそれは第９図
に示される。このように、第１図においては、本発明の
典型的なシステムはメモリー１−２０２乃至Ｎ−２０４
（最上位の優先順位を有する）と結合され、又最下位の
順位を有する中央プロセサ２０６と結合された多重回線
バス２００を含んでいる。

又、バスに接続されるものは、例えば科学計算装置２０
８および種々のコントローラ２１０，２１２，２１４が
含まれる。コントローラ２１０は、例えば４個のユニツ
ト・レコード周辺装置２１６を制御するよう結合される
。コントローラ２１２はモデム（ＭＯＤＥＭ）装置を介
して通信制御を行うために用いられるが、コントローラ
２１４はテープ周辺装置２１８又はデイスク周辺装置２
２０の如き大容量記憶装置の制御に使用することができ
る。前述の如く、バス２００と結合された諸装置のいず
れもバスに接続された１つのメモリー又は他のどんな装
置でもアドレス指定することができる。このように、テ
ープ周辺装置１２８はコントローラ２１４を介してメモ
リー２０２をアドレス指定することができる。以下に更
に論述するように、バスと直接接続されたこのような装
置は各々、米国特許第４０３００７５号に示され論述さ
れ、その改良については米国特許出願第７５４４８０号
に記載されたタイ遮断ロジツク回路を含み、このような
装置は各々、典型的な２重取出しメモリー・アドレス・
ロジツク回路に対しては第９図および第９Ａ図に関し、
又典型的な２重取出し中央プロセサ・アドレス・ロジツ
ク回路に対しては第１１図および第１１Ａ図に関して論
述されるようなアドレス・ロジツク回路を含んでいる。

典型的な基本装置コントローラに対するアドレス・ロジ
ツク回路は又米国特許第４０３００７５号において論述
される。装置２１６，２１８および２２０の如きバスに
接続される直接接続されない装置も又タイ遮断用ロジツ
ク回路を有する。チヤネル番号は、メモリー・アドレス
により識別されるメモリー・タイプの処理素子を除いて
、特定のシステムにおける各終点に対し存在する。

チヤネル番号はこのような各装置に対して割当てられる
。完全な２重装置は、半２重装置と共に、２つのチヤネ
ル番号を用いる。出力専用装置又は入力専用装置はそれ
ぞれ１つのチヤネル番号のみを使用する。チヤネル番号
は容易に変更でき、従つて１つ以上の１６進ロータリ・
スイツチ（つまみ型スイツチ）をそれぞれバスに接続さ
れた装置のアドレスを表示又はセツトするために使用す
ることができる。このように、あるシステムを構成する
時、特定のシステムに適当となるようにバスに接続され
た特定の装置に対してチャネル番号が表示される。多重
入出力（１／Ｏ）ポートを有する装置は一般に１プロツ
クの連続チヤネル番号を必要とする。例えば、４ポート
の装置は、ロータリ・スイツチを用いてチヤネル番号の
上位の７ビツトを割当て、その下位の３ビツトを用いて
ポート番号を規定しかつ出力ポートから入力ポートを識
別する。スレーブ装置のチヤネル番号は、第３図に示す
如く全ての非メモリー転送に対するアドレス・バス上に
生じる。各装置は、この番号をそれ自体の内部で記憶さ
れた番号（ロータリ・スイツチにより内部に記憶される
）と比較する。比較操作を実行する装置は、定義により
スレーブであり、このサイクルに応答しなければならな
い。一般に、１つのシステムにおけるどの２つの点も同
じチヤネル番号に割当てられない。第３図に示す如く、
特定のバス即ちＩ／Ｏ機能が非メモリー転送のためバス
・アドレス・リードのビツト１８乃至２３により表示さ
れる如く実施することができる。機能コードは出力又は
入力操作を表示できる。全ての奇数機能コードは出力転
送（書込み）を表示し、偶数の機能コードは入力転送要
求（読出し）を表示する。例えば、機能コード００（ベ
ース１６）は単一取出しのメモリー読出しを表示するの
に使用され、機能コード２０（ベース１６）は２重取出
しの読出し操作を表示するため使用される。中央プロセ
サは、入出力指令に関し６ビツトの機能コード・フイー
ルドの最下位のビツト２３を検査し、そして方向を指示
するためバス・りードを使用する。種々の出力および入
力機能が存在する。

出力機能の１つは、あるデータ量例えば１６ビツトをバ
スからチヤネルにロードする一指令である。個々のデー
タ・ビツトの意味は具体的な構成要素であるが、データ
量は具体的な構成要素の機能性に従つて記憶され、送出
され、転送されるデータを意味するように選択される。
別のこのような出力機能は、例えば２４ビツトの量を１
つのチヤネル・アドレス・レジスタ（図示せず）にロー
ドする一指令である。このアドレスはメモリー・バイト
・アドレスであつて、チャネルがデータの入力又は出力
を開始するメモリーにおける開始ロケーシヨンを示す。
種々の他の出力機能は、特定の転送用のチヤネルに割当
てられるメモリー・バツフアのサイズを規定する出力範
囲指令と、その個々のビツトにより特定の応答を惹起す
る出力制御指令と、印刷指令の如き出力タスク機能と、
ターミナル速度、カード読出しモード等の如き諸機能を
示す指令である出力構成と、例えば１６ビツト・ワード
を第５図に示す如きフオーマツトでチヤネルにロードす
る指令である出力割込み制御を含む。初めの１０ビツト
は中央プロセサのチャネル番号を表示し、１０乃至１５
ピツトは割込みレベルを表示する。割込みと同時に、中
央プロセサのチヤネル番号はアドレス・バスに戻され、
割込みレベルはデータ・バス上に戻される。入力機能は
、入力データが装置からバスに対して転送される場合を
除いて出力機能と同様な機能を有する。

このように、入力機能は、タスク構成および入力指令と
共に、入力データ、入力アドレスおよび入力範囲指令を
含んでいる。更に、装置識別指令が含まれ、これにより
チャネルはその装置の識別番号をバスに入れる。又、２
入力指令が含まれ、これによつて状態ワード１又は状態
ワード２が今述べたようにチヤネルからバス上におかれ
る。状態ワード１からの表示は、例えば、特定の装置が
作用状態にあるかどうか、バスから情報を受入れる用意
があるかどうか、エラー状態があるかどうか、アテンシ
ヨンが必要かどうか等を含む。

状態ワード２は、例えば、パリテイの表示、訂正不可能
なメモリーがあるか訂正されたメモリー・エラーがある
か、適法の指令があるか、あるいは例えば非存在装置又
は資源があるかどうかを含む。前述の如く、固有の装置
識別番号がバスに接続された異なるタイプの個々の装置
に割当てられる。この番号は、入力機能指令に応答して
バスに与えられ、入力装置識別と称する。この番号は第
６図に示されたフオーマツトにおいてデータ・バスに入
れられる。便宜のため、番号は必要に応じて装置を識別
する１３ビツト（ビツト０乃至１２）および装置のある
機能性を識別する３ビツト（ビツト１３乃至１５）に分
けられる。中央プロセサに割込みを欲する装置は１つの
バス・キイクルを要求する。

このバス・サイクルが与えられる時、この装置はバス上
にその割込みベクトルをおき、この割込みベクトルとは
中央プロセサのチヤネル番号と割込みレベル番号を含ん
でいる。このように装置はその割込みベクトルとしてマ
スターのチヤネル番号およびその割込みレベル番号を与
える。もしこれが中央プロセサのチヤネル番号であれば
、中央プロセサは与えられたそのレベルが数値的に現時
点の内部の中央プロセサレベルより小さく、かつ中央プ
ロセサが丁度別の割込みを受入れていない場合、この割
込みを受入れる。受入れはバスＡＣＫ信号（ＢＳＡＣＫ
Ｒ−）によつて表示される。もし中失プロセサがこの割
込みを受入れることができなければ、ＮＡＫ信号が戻さ
れる（ＢＳＮＡＫＲ−）。ＮＡＫ（時にはＮＡＣＫとも
表示される）信号を受取る装置は、通常の割込み再開を
示す信号が中央プロセサから受取られる（ＢＳＲＩＮＴ
−）時再試行する。中央プロセサは、あるレベル変更を
完了した時この信号を発し、従つて再び割込みを受入れ
られる場合がある。マスターのチャネル番号は、２チャ
ネル以上が同じ割込みレベルにあり得るため使用される
ベクトルに与えられる。割込レベル０は、装置が割込み
を行わないことを意味するよう規制されるため、別な意
味を有する。第７図はバスのタイミング図を示し、これ
については更に詳細に以下に説明する。しかし、一般に
タイミングは下記の如くである。タイミング信号は、マ
スターからバスに接続された１つのスレーブに対する全
ての転送に適用する。転送が生じ得る速度は、システム
の構成に依存する。即ち、バスに接続される装置の数が
多い程、又バスが長い程、伝播の遅れのために、バス上
の通信にはより長い時間がかかる。他方、バス上の装置
数が少い程、応答時間は短くなる。従つて、バスのタイ
ミングは本質的には全く非同期的である。バス・サイク
ルを欲するマスターは１つのバス要求を行う。信号ＢＳ
ＲＥＱＴはバス上の全ての装置に対して共通であり、も
し２進数零であれば、少くとも１個の装置がバス・サイ
クルを要求中であることを表示する。このバス・サイク
ルが与えられると、信号ＢＳＤＣＮＮ−が２進数零にな
つて、第８図および第９図に関して更に詳細に論述する
ようにタイ遮断機能が完了すること、およびこの時１つ
の特定のマスターがこのバスの制御を司ることを表示す
る。信号ＢＳＤＣＮＮ−が２進数零になる時、マスター
はバスに送られるべき情報を与える。バス上の各装置は
信号ＢＳＤＣＮＮ−から内部ストロープを生じる。この
ストローブは、例えばＢＣＤＣＮＮ信号の２進数零の状
態の受取りから約６０ナノ秒だけ遅れる。この遅れがス
レーブにおいて完了するとき、バス伝播時間の変化は計
算に入れられ、各スレーブ装置はそのアドレス（メモリ
ー・アドレス又はチャネル番号）を認識することができ
るようになる。このアドレス指定されたスレーブは、こ
の時ＡＣＫ．ＮＡＫ又はＷＡＩＴ信号、即ち更に詳細に
言えば、ＢＳＡＣＫＲ−、ＢＳＮＡＫＲ又はＢＳＷＡＩ
Ｔ信号の３つの応答の内の１つを行うことができる。こ
の応答はバス上に送出され、スレーブが要求された動作
を認識した旨のマスターに対する信号として作用する。
次いで制御回線は第７図に示す如きシーケンスで２進数
１の状態に戻る。このように、バスの初期接続手順は完
全に非同期であり、各推移は先行の推移が受取られた時
にのみ生じる。個々の装置は、従つてストローブとＡＣ
Ｋ間等の異なる時間の長さをとり、推移はその個々の内
部的機能性に依在する。バスのタイム・アウト機能は生
じ得る停止を防止するために存在する。バス上を転送さ
れる情報は例えば５０信号即ち５０ビツトを含み、これ
は下記の如く２４のアドレス・ビツトと、１６データ・
ビツトと５制御ビツトと５つの保全ビツトに分解できる
。

これ等の各種の信号については以下に論述する。更に詳
細には第８図および第９図に関して説明されるタイ遮断
機能は、サービスを求める異なる装置からの同時の要求
を解決し、位置の優先順位システムに基いてバス・サイ
クルを与える機能である。

前に述べたように、メモリーは最上位の優先順位を有し
、中央プロセサは最下位の優先順位を有し、これ等は物
理的にバス２００の両端部に存在する。他の装置は中間
の位置を占有し、バスのメモリー末端に対するその近さ
に関して増進する優先順位を有する。優先順位ロジツク
は、タイ遮断機能を確保するためバスに直接接続された
装置の各々に含まれる。このような装置の各優先回路網
は付与フリツプフロツプを有する。いかなる時点におい
ても、た＼１つの付与フロツプがセツトされ、規定によ
りこの装置がそのバス・サイクルに対するマスターとな
る。どの装置もいつでもユーザ要求を行うことができ、
こうしてそのユーザ・フロツプをセツトする。従つて、
いかなる時も多くのユーザ・フロツプがセツトでき、そ
の各各は将来のバス・サイクルを表示する。更に、バス
における各装置が要求フロツプを含む。全ての装置を一
緒に考える時、要求フロツプは要求レジスタとして考え
ることができる。どんなに多くの要求が継続中であつて
も唯１つの付与フロツプをセツトするよう作用するタイ
遮断回路網を提供するのはこのレジスタの出力である。
特に、もし継続中の要求がなければ、要求フロツプはセ
ツトされない。最初にセツトするユーザフロツプはその
要求フロツプをセツトさせる。これは更に、前述の如く
僅かな遅れの後他の装置がその要求フロツプをセツトす
ることを禁止する。このように、この時生じるのは全て
のユーザ要求のスナツプシヨツトがある期間（遅延期間
）生じることである。その結果その到着に応じてこの遅
延期間中多くの要求フロツプがセツトされる。要求フロ
ツプがその出力を安定状態にさせるためには、各装置は
このような安定状態が生じたことを保証するためこの遅
れを含んでいる。装置がその要求フロツプをセツトして
おり、遅延時間が経過し、かつ高い順位の装置がこのバ
ス・サイクルを要求していない場合、その装置と関連し
た特定の付与フロツプがセツトされる。この時別の遅延
期間の後ストローブ信号が生じ、マスターがスレーブ装
置からＡＣＫ．ＮＡＫ又はＷＡＩＴ信号を受取る時最後
に付与フロツプがクリア（りセツト）される。前に述べ
たように、３つの可能なスレーブ応答ＡＣＫ．ＮＡＫ又
はＷＡＩＴ信号がある。更に、応答が全くない第４の状
態がある。バスにおけるどの装置もこれにアドレス指定
された転送を識別しない場合、応答は生じない。この時
タイム・アウト機能が生じ、ＮＡＫ信号が受取られるこ
とによりバスをクリアする。もしスレーブがマスターか
らバス転送を受取ることができてこれを行うことを欲す
るならば、ＡＣＫ信号が生じる。もしスレーブが一時的
に使用中の状態でこの時転送を受入れることができない
ならば、ＷＡＩＴ応答がスレーブにより生成される。Ｗ
ＡＩＴ信号の受取りと同時に、マスターはこれに与えら
れる次のバス・サイクルにおいてこのサイクルを再試行
して成功する迄これを継続する。中央プロセサがマスタ
ーである時スレーブからのＷＡＩＴ応答の原因の内ある
ものは、例えばメモリーがスレーブでありこのメモリー
が別の装置からの要求に対して応答する時か、あるいは
例えばもしコントローラがメモリーからの応答を待機し
ているかあるいはコントローラが前の入出力指令をまだ
処理していない場合の如きコントローラがスレーブであ
る時である。スレーブにより表示されるＮＡＫ信号は、
これがこの時点の転送を受入れることができないことを
意味する。ＮＡＫ信号の受取りと同時に、マスター装置
は即時再試行を行わないがマスターのタイプに従つて特
定の動作を行なう。これ迄一般的に示したように、バス
上には基本タイミング信号があり、これがその初期接続
手順機能を行う。

これ等の５つの信号は、前述の如く、２進数零のときバ
ス上の１個以上の装置がバス・サイクルを要求している
ことを表示するＢＵＳＲＥＱＵＥＳＴ信号（ＢＳＲＥＱ
Ｔ−）と、２進数零のとき特定のマスターがバス転送を
行つておりかつある特定のスレーブによる使用のためバ
スに情報を入れていることを表示するＤＡＴＡＣＹＣＬ
ＥＮＯＷ信号と、スレーブが２進数零にすることにより
この転送を受入れ中である旨を示すためスレーブにより
マスターに対して生成されたＡＣＫ信号（ＢＳＡＣＫＲ
−）と、２進数零のときこの転送を拒否することをマス
ターに対し表示するスレーブによりマスターに対し生成
されたＮＡＫ信号（ＢＳＮＡＫＲ−）と、２進数零の時
スレーブが転送に対する決定を延期していることを表示
するためスレーブによりマスターに対して生成された信
号であるＷＡＩＴ信号（ＢＳＷＡＩＴ−）である。

更に前述の如く、各バス・サイクルの情報内容として転
送される５０もの情報信号があり得る。

これ等信号は、ストローブ信号の前縁部においてスレー
ブによる使用に有効である。以下の全ての論議は例示の
ためであり、ビツト数は異なる機能に対して変更が可能
であることを理解すべきである。このように、データに
対して与えられた１６リード即ちビツト、更に詳細には
信号ＢＳＤＴＯＯ一乃至ＢＳＤＴｌ５−がある。

アドレスに対しては２４のリード、更に詳細には信号Ｂ
ＳＡＤＯＯ一乃至ＢＳＡＤ２３−が与えられる。メモリ
ー参照信号に対しては１ビツトが与えられ、これは２進
数零の時アドレス・リードが１つのメ ５モリ一・アド
レスを有することを表示する。メモリー参照信号が２進
数１である時、アドレス・リードは第３図に示す如く１
つのチヤネル・アドレスと１つの機能コードを含むこと
を表示する。更に、バイト信号（ＢＳＢＹＴＥ−）も与
えられこ ４の信号は、２進数零の時、その時の転送が
１ワードが一般に２バイトからなるワード転送ではなく
バイト転送であることを表示する。又、書込み信号（Ｂ
ＳＷＲＩＴ−）も与えられ、この信号は、フ２進数１の
時スレーブが情報をマスターに与えるよう要求されてい
ることを表示する。

別個のバス転送がこの情報を与える。更に、前に要求さ
れた情報であることをスレーブに対して表示するためマ
スターにより使用される第２の半バスサイクル信号（Ｂ
ＳＳＨＢＣ−）が与えられる。バス上の１対の装置が読
出し操作（信号ＢＳＷＲＩＴ−により表示）を開始した
時から第２のサイクルが生じて転送（ＢＳＳＨＢＣ−に
より表示）を完了する迄、両方の装置はバス上の他の全
ての装置にとつて使用中となり得る。又バス上の５０の
情報信号には２重取出し信号も含まれる。この２重取出
し信号（ＢＳＤＢＰＬ−）は２重取出し操作を生じさせ
るのに使用される。これは多重サイクル・バス転送で、
これにより１つの要求サイクルにおいてマスター装置が
１つのスレーブ装置から２ワードの情報を要求する。ス
レーブ装置は、要求されたデータの各ワードに１つの応
答サイクルの割で２つの応答サイクルを提供することに
より２重取出し要求に応答する。これは、もし２つの単
一取出し操作が実施される場合に必要とされる４つのバ
ス・サイクル（第１要求サイクル、第１応答サイクル第
２要求サイクル、および第２応答サイクル）とは対照的
に、３つのバス・サイクル（要求サイクル、第１応答サ
イクル、および第２応答サイクル）において２ワードの
情報をマスターに与えることによりバス上のトラフイツ
クを減少する。この２重取出し操作の一例はメモリーか
ら２ワードを要求する中央プロセサであつて、その３つ
のバス・サイクルは下記の如くである。第１のバス・サ
イクル即ち要求サイクルの間、信号ＢＳＭＲＥＦ一は２
進数零であつてアドレス・バスが第１ワードのメモリー
・アドレスを含みかつデータ・バスが中央プロセサのチ
ャネル番号を含むことを表示し、信号ＢＳＷＲＩＴ−は
２進数１であつて応答（メモリー読出し）が要求される
ことを表示し、信号ＢＳＤＢＰＬ−は２進数零であつて
２重取出し操作であることを表示し、更に信号ＢＳＳＨ
ＢＣは２進数１であつて第２の半バス・サイクルでない
ことを表示する。２重取出し操作の第２のバス・サイク
ルの間、アドレス・バスは中央プロセサのチヤネル番号
を含み、データ・バスはメモリー・データの第１ワード
を含み、信号ＢＳＳＨＢＣは２進数零であつて第２の半
バス・サイクル（読出し応答）を表示し、信号ＢＳＤＢ
ＰＬ−は２進数零であつて第１の応答サイクルでありか
つ第２の応答サイクルが読くことを表示し、信号ＢＳＭ
ＲＥＦ−は２進数１であり、信号 ＢＳＷＲＩＴ−はメモリーによつてセツトされず従つて
２進数１である。

第３のバス・サイクル、即ち第２の応答サイクルの間、
アドレス・バスは中央プロセサのチヤネル番号を含み、
データ・バスはメモリー・データの第２ワードを含み、
信号ＢＳＳＨＢＣ−は２進数零であり読出し応答を表示
し、信号ＢＳＤＢＰＬ−は２進数１でありこれは最後の
応答サイクルであることを表示し、信号ＢＳＭＲＥＦ−
は２進数１であり、信号ＢＳＷＲＩＴ−は２進数１であ
る。

他の全ての操作における如く、２重取出し操作の３つの
バス・サイクルのいずれか２つの間のバス上の介在時間
は、この転送に関係しない他の装置によつて使用できる
。種々のエラーおよびパリテイ信号の外に、バス上の５
０の情報信号にはロツク信号も含まれる。このロツク信
号（ＢＳＬＯＣＫ−）はロツク操作を生じさせるのに用
いられる。これは多重サイクル・バス転送であり、これ
によりある装置はメモリーのワード域又は多重ワード域
を読出しあるいは書込みし、その際他の装置が別のロツ
ク指令でその操作に割込むことをできなくする。このた
めシステムの多重処理システムへの接続が容易になる。
ロツク操作の作用は、あるタイプの操作に対するメモリ
ー・サイクルの接続時間を越えて使用中の条件を拡張す
ることである。最後のサイクルが完了する前にロツク信
号を開始しようとする他の装置はＮＡＫ応答を受取る。
しかしメモリーは依然として他のメモリー要求に応答す
る。ロツク操作の事例は読出し変更書込みサイクルで、
その３つのバス・サイクルは下記の如くである。第１の
バス・サイクルの間、アドレス・バスはメモリー・アド
レスを含み、データ・バスは要求装置のチヤネル番号を
含み、信号ＢＳＷＲＩＴ−は２進数１であつて応答が要
求されていることを表示し、信号ＢＳＬＯＫ−は２進数
零でありかつ信号ＢＳＳＨＢＣ−は２進数１であつてこ
れはロツク操作であることを表示し、更に信号ＢＳＭＲ
ＥＦ一は２進数零である。読出し変更書込み操作の第２
のバス・サイクルの間アドレス・バスはその要求装置の
チャネル番号を含み、データ・バスはメモリー・データ
を含み、信号ＢＳＳＨＢＣ−は２進数零であつて読出し
応答を表示し、信号ＢＳＭＲＥＦ−は２進数１である。

第３のバス・サイクルの間、アドレス・バスはメモリー
・アドレスを含み、データ・バスはメモリー・データを
含み、信号ＢＳＬＯＣＫ−は２進数零でありかつ信号Ｂ
ＳＳＨＢＣ−は２進数零であつて読出し変更書込み（ロ
ツク）操作の完了を示し、信号ＢＳＭＲＥＦ−は２進数
零である。更に、信号ＢＳＷＲＩＴ−は２進数零であり
応答が要求されないことを表示する。他の全ての操作に
おける如く、読出し変更書込み操作の３つのバス・サイ
クルの内のどの２つの間のバス上の介在時間も、この転
送に関与しない他の装置によつて使用ができる。他の制
御信号に加えてバス上に与えられるのはバス・クリア信
号（ＢＳＭＣＬＲ−）であり、これは通常２進数１であ
り、そして中央プロセサの保守パネル上に配置されるマ
スター・クリアボタンが作動される時２進数零になる。

このバス・クリア信号は又、例えばパワー・アップ・シ
ーケンスの間２進数零になる。割込み再開信号ＢＳＲＩ
ＮＴ−は、中央プロセサがレベル変更を完了した時常に
このプロセサにより発せられる短期間のパルスである。

この信号が受取られると、前に割込みを行いこれを拒否
された各スレーブ装置は再び割込みを発する。次に第７
図のタイミング図について、メモリのアドレス・ロジツ
ク回路および中央処理装置に関して更に詳細に論述しよ
う。

第７図のタイミング図に関して、いずれのバス・サイク
ルにおいても３つの識別可能な部分、即ち最上位の優先
順位を要求する装置がバスを確保する期間７一Ａ乃至７
一Ｃ、マスター装置がスレーブ装置を呼出す期間７一Ｃ
乃至７一Ｅ、およびスレーブ装置が応答する期間７一Ｅ
乃至７一Ｇがある。

バスが遊休状態の時、バス要求信号ＢＳＲＥＱＴ−は２
進数１である。

時点７一Ａにおけるバス要求信号の負になる縁部は優先
順位回路サイクルを開始する。優先順位回路が決定を行
い（時点７一Ｂ）そしてバスのマスター・ユーザを選択
するため本システム内に許容される非同期遅延がある。
バス上の次の信号は、ＢＳＤＣＭ←即ちＤＡＴＡＣＹＣ
ＬＥＮＯＷ信号である。このＢＳＤＣＮＮ一信号の時点
７一Ｃにおける２進数零への推移は、バスの使用がマス
ター装置へ与えられたことを意味する。その後、バス操
作の第２相は、マスターが選択されておりかつバス２０
０のデータ、アドレスおよび制御リード上に情報をマス
ターが表示するあるスレーブ装置に対して自由に転送で
きることを意味する。スレーブ装置は、ストローブ即ち
信号 ＢＳＤＣＮＤ−の負になる縁部で始まるバス操作の第３
相を開始する準備をする。

ストローブ信号は第８図の遅延回線２５により信号ＢＳ
ＤＣＮＮ−の負になる縁部から例えば６０ナノ秒だけ遅
延される。時点７一Ｄにおける信号ＢＳＤＣＮＮ−の負
になる縁部の発生と同時に、スレーブ装置はこの時自分
のアドレスであるかどうか、又自分がどの応答を生成す
べきかについての判断プロセスを開始するため呼出され
ているかどうかについて調べるためテストすることがで
きる。一般にこのためスレーブ装置によつて肯定応答信
号ＢＳＡＣＫＲ−が発生されるか、あるいは特殊な場合
に本文で説明するように信号ＢＳＮＡＫＲ一又はＢＳＷ
ＡＩＴ−が発生されるか、あるいは全く応答が生じない
（非存在スレーブの場合）。

マスター装置により受取られる時点７一Ｅにおける肯定
応答信号の負になる縁部はマスターの信号ＢＳＤＣＮＮ
−を時点７一Ｆにおいて２進数１に形成する。ストロー
プ信号は時点７一Ｇにおいて２進数１の状態に戻るが、
これは時点７一Ｆからの遅延回線２５によつて生じる遅
延である。このように、バス操作の第３相においては、
バス上のデータおよびアドレスはスレーブ装置により記
憶され、バス・サイクルは０ＦＦの状態を開始する。サ
イクルの終り即ち信号ＢＳＤＣＮＮ−が２進数１になる
時、別の優先順位の回路の解（出力）を動的に可能にす
る。この時バス要求信号が生成さ ５れ、もし受取られ
なければ、バスが遊休状態に戻ることを意味し、このた
め信号ＢＳＲＥＱＴ−が２進数１の状態になることを意
味する。もしバス要求信号がこの時存在するならば、即
ち図示の如く２進数零ならば、非同期の優先順位の回路
選択４プロセスを開始してこれに続いて信号ＢＳＤＣＮ
Ｎ−の別の負になる縁部が時点７一１および７一Ｊの如
く点線で示されるように付勢状態にさせられる。

この優先順位回路の解は待機する必要がないかあるいは
時点７一Ｈにおいて肯定応答信号の正になる縁部により
トリカーされる必要がないが、実際には従つてある装置
がその後１つのバス・サイクルを要求するなら、バスの
遊休状態への推移の直後に時点７一Ｆにおいてトリカー
されることが判るであろう。優先順位回路解を信号ＢＳ
ＤＣＮＮ−の正になる縁部によつて時点７一Ｆでトリカ
ーできるが、信号ＢＳＤＣＮＮ一の第２の負になる縁部
は第８図の付与フロツプ２２のセツトに応答して、時点
７一Ｈの肯定応答信号の正になる縁部を待機し２なけれ
ばならず、即ち第８図のＮＯＲゲート２１からの２進数
零は付与フロツプ２２のりセツト入力から除去されなけ
ればならない。時点７一１の信号ＢＳＤＣＮＮ−の負に
なる縁部は、時点７一Ｆにおいて優先回路解がトリカー
されかつこの解が時点７一Ｈ前に生じる場合を示す。時
点７一Ｊにおける信号ＢＳＤＣＮＮ−の負になる縁部は
、優先回路サイクルの解の前に肯定応答信号がクリアに
なる場合を示す。

時点７一Ｌにおける信号ＢＳＤＣＮＮ−の負になる縁部
は、時点７一Ｆにおいてバス要求がなく、かつ優先回路
解が時点７一Ｋにおいて後のバス要求信号ＢＳＲＥＱＴ
−によつてトリカーされる場合を示す。このプロセスは
非同期的状態で繰返す。２重取出し操作 ２重取出しメモリー操作については事例により詳細に説
明する。

事例においては、中央プロセサはメモリーの２重取出し
要求を行い、要求と応答に関する３つのバス・サイクル
が試験される。第１のバス・サイクルの間中央プロセサ
はマスターメモリーはスレーブである。この第１のサイ
クルの間、中央プロセサは第８図の優先順位回路網のロ
ジツクを用いてバスに対する送信権要求を行い、メモリ
ー・コントローラは第１０図のバス・インターフエース
・ロジツクを用いて応答する。メモリー・コントローラ
がマスターであり中央プロセサがスレーブとなる第２と
第３のバス・サイクルの間、メモリーは第９図の優先順
位回路網ロジックを用いてバスに対する送信権要求を行
い、中央プロセサは第１１図および第１１Ａ図のバス・
インターフエース・ロジツクを用いて応答する。２重取
出し操作要求サイクル 第１のバス・サイクル即ち２重取出し要求サイクルにつ
いては第８図および第１０図に関して説明する。

〔中央プロセサ優先順位回路網ロジツク〕第８図の優先
順位回路網ロジツクにおいては、優先順位回路サイクル
は最初遊休状態にあり回線１０のバス要求信号ＢＳＲＥ
ＱＴ−は２進数１である。

このバス要求信号が２進数１である時、レシーバ１１（
反転増巾器）の出力は２進数零である。レシーバ−１１
の出力はＡＮＤゲート１２の１入力に結合される。ゲー
ト１２に対する他の入力はマスター・クリア信号ＭＹＭ
ＣＬＲ−で、これは通常は２進数１であり、ＮＯＲゲー
ト２６の出力も通常２進数１である。バスの遊休状態の
間はゲート１２の出力はこうして２進数零であり、遅延
回線１３の出力は２進数零である。２進数零である遅延
回線１３の入出力は、ＮＯＲゲート１４の出力ＢＳＢＳ
Ｙ−を２進数１にさせる。

バスに接続された諸装置の１つが１つのバス・サイクル
を要求する時、この装置はそのＱ出力（ＭＹＡＳＫＫ＋
）が２進数１となるようにそのユーザ・フロツプ１５を
非同期的にセツトする。

このように、バスが遊休状態にあれば、このバスが使用
中の状態になる時に生じる第１の事象はユーザがそのユ
ーザ・フロツプ１５をセツトすることである。中央プロ
セサの場合には、ユーザ・フロツプ１５は、２進数零か
ら２進数１に推移する中央プロセサのクロツキング信号
ＭＣＬＯＣＫ＋によりその出力ヘクロツクされるところ
の第１１Ａ図からの回線１８１上の２進数１の信号ＭＹ
ＡＳＫＤ＋により、あるいはそのセツト入力における第
１１Ａ図からの回線１８０上の２進数零である信号ＭＹ
ＡＳＫＳ−により、セツトできる。信号ＭＹＡＳＫＤ＋
およびＭＹＡＳＫＳ−については第１１Ａ図に関して以
下に論述される。ＮＡＮＤゲート１６に対する両入力が
２進数１の状態である時、その出力は２進数零である。
これは、要求フロツプ１７をセツトしてそのＱ出力ＭＹ
ＲＥＱＴ＋が２進数１となる。このように、非同期様式
においては、要求フロツプ１７のＱ出力は２進数１とな
る。この操作は、バスに接続された他の装置の同様なロ
ジツクに同時に生じ得る。信号ＭＹＲＥＱＴ＋の２進数
１の状態は、ドライバ１８を介してバスの回線１０上に
２進数零としておかれる。このように第７図のタイミン
グ．ダイヤグラムについて述べたが、信号ＢＳＲＥＱＴ
−は負になり即ち２進数零の状態になる。

バスに接続された種々の装置の要求フロツプ１７の内の
１つからシステムに対するどんな要求も、このように回
線１０を２進数零の状態に保持する。遅延回線１３は、
要素１４，１６，１７が受ける伝播の遅延を補償するた
め十分な遅れを含んでいる。このように、ある装置がそ
の要求フロツプ１７をセツトする場合ですら、このこと
は、これも又１つのバス・サイクルを要求する更に高い
優先順位の装置が次のバス・サイクルをとらないであろ
うということを意味しない。例えば、もし低い優先順位
の装置がその要求フロップ１７をセツトするならば、回
線１０上の２進数零の信号は更に高い優先順位の装置を
含む全ての装置に戻され、この高い優先順位の装置は更
にそのゲート１２の出力側に２進数１の状態を生成して
ＮＯＲゲート１４の出力側に２進数零の状態を生じ、こ
れによりもし実際にこのような高い順位の装置のユーザ
・フロツプ１５が既にセツトされていなかつたならば、
このような他の高い順位の装置の要求フロツプ１７のセ
ツト動作を不可能にする。例えば２０ナノ秒の遅延時間
が一たん終つてこのような高い順位の装置の遅延回線１
３の出力がこの時２進数１の状態であれば、ゲート１４
の出力は２進数零の状態となつてその結果この高い順位
の装置のユーザ・フロツプ１５がセツトされているかど
うかについては無関係に、ゲート１６の出力は２進数１
となりこれにより要求フロツプ１７のセツト動作を不可
能とする。このように、この時間枠内では、全ての装置
は、もしそれ等がそのユーザ・フロツプ１５のセツトに
より表示される如くサービスを要求中であるならば、そ
の要求フロップ１７をセツトさせる。最初にバス・サイ
クルを要求する装置の要素１３により生じる遅延時間の
後、その要求フロツプ１７をセツトさせなかつた装置は
この優先順位のサイクルが完了する迄はこれを行うこと
ができない。このように、低い順位の装置がそのフロツ
プをセツトした数ナノ秒後高い優先順位の装置がそのユ
ーザ・フロツプをセツトする場合でも高い優先順位の装
置がバスを獲得する。このように、あるバス・サイクル
を求めている諸装置に対する全ての要求フロツプ１７は
、遅延回線１３の遅延回線構成により示される如き時間
間隔中セツトされることになる。バスと結合されたこれ
等装置の多くがこの時間間隔の間にその要求フロツプを
セツトさせ得ても、このような装置の唯１つのみがその
付与フロツプ２２をセツトさせることができる。その付
与フロツプ２２をセツトさせる装置は、バス・サイクル
を求める最も高い順位の装置となる。バス・サイクルを
求めるこの最優先順位の装置がこのバス・サイクルの間
その操作を完了した時、その要求フロツプをセツトさせ
た他の装置は再び次のこのようなバス・サイクルを求め
以後これを繰返す。このように、要求フロツプ１７のＱ
出力は、ドライバ１８に結合される以外に素子２８を介
してＮＡＮＤゲート１９の１入力にも結合される。素子
２８は、各装置の優先順位ロジック用の直接接続にすぎ
ない。ただし、この素子２８は、バス２００の最優先端
末に結合される装置（通常メモリー２０２）においての
み、以下に述べる遅延素子である。フロップ１７のＱ出
力（ＭＹＲＥＱＴ−）はＡＮＤゲート２０の１入力に結
合される。ゲート１９に対する他の入力は、高い優先順
位の装置、更に詳しく述べれば例えば９つの先行する高
い優先順位の装置から受取られる。高い順位の装置から
受取られたこれ等信号は、第８図の左方から信号ＢＳＡ
ＵＯＫ＋乃至ＢＳＩＵＯＫ＋として受取られることを示
す。

もしこの９つの信号のいずれか１つが２進数零であるな
らば、このことは高い順位の装置が１つのバス・サイク
ルを要求していること、従つてこれは今問題にしている
装置がその付与フロツプをセツトさせることを禁止し、
これ，によりこの装置が次のバス・サイクルをとること
を不可能にすることを意味する。ゲート１９により受取
られる他の入力はＮＯＲゲート２６からのもの即ち信号
ＢＳＤＣＮＢ−とＮＯＲゲート２１の出力とである。

更に、ユーザ５準備完了信号即ち中央プロセサの場合の
信号ＭＣＤＣＮＰ＋はこの特定の装置の他のロジツクか
ら受取ることができ、このロジツクにより１つのバス・
サイクルを要求中であつてもこの特定の装置は前記ユー
ザ準備完了信号を２進数零の状態４に変更することによ
りこれを遅延させ得る。即ち、バス・サイクルに対し準
備完了していない場合でさえこの装置はバス・サイクル
を要求でき、このバス・サイクルが与えられる時迄にこ
れが準備完了となるであろうことを予期してこれを要求
してユーザ準備完了信号２進数零にセツトする。ＮＯＲ
ゲート２６の出力は通常２進数１であり、もしゲート１
９の他の全ての入力が２進数１であれば、付与フロツプ
２２がセツトされる。ゲート２１からの他の入力は、こ
のバスが遊休状態にある時２進数１となる。ＮＯＲゲー
ト２１に対する入力は、信号ＢＳＡＣＫＲ＋、ＢＳＷＡ
ＩＴ＋、ＢＳＮＡＫＲ＋、およびＢＳＭＣＬＲ＋である
。

もしこれ等の信号のどれかが２進数１であれば、その時
バスは使用中の状態になり付与フロツプ２２はセツトで
きない。もし付与フロツプ２２がセツトされておれば、
Ｑ出力の信号ＭＹＤＣＮＮ＋は２進数１であり、インバ
ータ２３により２進数零に反転され、次いで信号回線Ｂ
ＳＤＣＮＮ一回線におかれる。

このことは第７図のタイミング図に示され、この場合信
号ＢＳＤＣＮＮ−は２進数１から２進数零の状態になる
。このようにして、バス・サイクルの優先順位サイクル
は完了する。更に、もし本装置がサービスを要求しかつ
最高優先順位の装置であれば、遅延回線１３からの出力
および優先回線ＢＳＡＵＯＫ＋は２進数１となるが、フ
ロツプ１７のＱ出力は２進数零となり、このため回線Ｂ
ＳＭＹＯＫ＋上にＡＮＤゲート２０を介して２進数零を
おき、これにより次に低い順位の装置およびそれ以降の
順位の装置に対して次のバス・サイクルを用いる高い順
位の要求装置があることを表示し、これにより全ての低
い順位の装置が次のバス・サイクルを用いてこの動作を
行うことを禁止する。

高い優先順位の装置から受取つた９つの優先回線がスキ
ユ態様で信号ＢＳＢＵＯＫ＋乃至ＢＳＭＹＯＫ＋として
１位置だけ移されることが判るであろう。このように、
図示のこの装置により受取られた信号ＢＳＡＵＯＫ＋は
次に高い優先順位の装置に受取られる信号ＢＳＢＵＯＫ
＋と対応する。

ある優先順位サイクルを完了して２進数零の状態を回線
ＢＳＤＣＮＮ−におくと、この信号は第８図に示す如き
全てのロジツクによりレシーバ２４を介して受取られる
。

このため、レシーバ２４の出力側に２進数１の状態を生
ぜしめ、ＮＯＲゲート２６の出力側に２進数零を発生さ
せ、これによりＡＮＤゲート１２が２進数１の状態を生
じることを不可能にする。更に、レシーバ２４の出力側
の２進数１の状態は、例えば持続期間が６０ナノ秒であ
る遅延回線２５により受取られる。遅延回線２５の出力
は又ＮＯＲゲート２６の他の入力側で受取られて、スト
ローブが生成される時ゲート１２を禁止し続ける。この
ように、遅延回線２５により確立された遅延回線の持続
期間の終りにストローブ信号ＢＳＤＣＮＤ＋が生成され
、その反転即ち信号ＢＳＤＣＮＤ−は第７図のタイミン
グ図に示される。ストローブ信号の使用については以下
に説明する。このように、遅延回線２５により生じた６
０ナノ秒の期間は獲得する装置、即ち最高優先順位の要
求装置に妨害なくして次のバス・サイクルを使用させる
。遅延回線２５の出力側に生じるストローブは、非同期
信号として潜在的なスレーブにより使用される。もしス
トロープ信号が送出されていると、スレーブとして表示
される装置の１つは、ゲート２１の入力の１つで受取ら
れる信号ＡＣＫ．ＷＡＩＴ、又はＮＡＫのいずれか１つ
でもつて応答する。

一般例において例えばＡＣＫが受取られるかあるいはこ
のような応答信号のいずれかが受取られると、ゲート２
１を介して付与フロツプ２２をりセツトする。この応答
は第７図のタイミング図に示され、この場合信号ＢＳＡ
ＣＫＲ−はスレーブから受取られることが示され、これ
により信号ＢＳＤＣＮＮ−を付与フロツプ２２のりセツ
トにより２進数１の状態に変化させる。

もし付与フロップ２２がセツトされているならば、ある
いはバス・クリア信号ＢＳＭＣＬＲ＋がバスにおいて受
取られるならば、フロツプ１５はＮＯＲゲート２９を介
してりセツトされる。もしマスター・クリア信号ＭＹＭ
ＣＬＲ−が受取られるとフロツプ１７はりセツトされる
。付与フロツプ２２がセツトされるとそのＱ出力ＭＹＤ
ＣＮＮ−は２進数零の状態になり、これに続いて付与フ
ロツプ２２がりセツトされる時Ｑ出力は２進数零から２
進数１の状態になり、これにより丁度説明するように効
率的に要求フロツプ１７をりセツトする。

前記米国特許から判るように、要求フロツプ１７はＡＣ
Ｋ，．ＮＡＫ、又はマスター・クリア信号のいずれかに
よつてりセツトされることが示される。ＡＣＫ又はＮＡ
Ｋ信号に関しては、これは、りセツトされるべき要求フ
ロツプ１７を有する装置がフロツプの如き局部記憶装置
においてこれがＡＣＫ．ＮＡＫ又はＷＡＩＴ信号のいず
れかを予期しているという事実を保持したものとする。
更に、このような装置が実際に信号ＡＣＫ又はＮＡＫが
スレーブ装置からこの特定の装置に対する応答であるこ
とを認識できるロジツクを要求していた。さもなければ
、ＮＡＫ又はＡＣＫ信号は全てのフロツプ１７をりセツ
トするよう結合し、これによりこのような要求フロツプ
１７の各々が再びセツトされることを要求する。従つて
、本システムにおいては特定の装置をりセツトすること
によりロジツクを最小限度にする。これは、付与フロツ
プ２２のＯ出力を要求フロツプ１７のクロツク入力に有
効に結合することにより達成される。信号ＡＣＫ又はＮ
ＡＫは信号ＷＡＩＴと共に付与フロツプ２２をりセツト
するのに使用されるが、この際実際に唯１個の付与フロ
ツプ２２がセツトされ得るため別のロジツクを必要とし
ないことが判るであろう。このように、全ての付与フロ
ツプのりセツト動作はシステムの操作に何等の相異をも
たらさない。フロツプ１７のクロツク入力を付勢するた
め、このクロツク入力側で受取られる信号は２進数零か
ら２進数１の状態への推移でなければならない。

クロツクがそのようにして付勢されると、そのＤ入力側
の信号即ちＢＳＷＡＩＴ＋はその状態をフロツプ１７の
Ｑ出力に移す。従つて、フロツプ１７を有効にりセツト
するためには、信号ＢＳＷＡＩＴ＋は、フロツプ１７の
クロツク入力が付勢される時そのＱ出力が２進数零にな
るように、２進数零でなければならない。

信号ＢＳＷＡＩＴ＋が通常２進数零であるため、クロツ
ク入力の要求フロツプ１７の早期の付勢状態は誤つてこ
のフロツプをりセツトさせ得る。

これは、スレーブ装置からの応答が予期できないために
そうなるが、スレーブ装置は択一的にＡＣＫ，．ＮＡＫ
又はＷＡＩＴ信号を提供でき、ＷＡＩＴ信号の場合には
要求フロツプ１７をりセツトすることを欲しないことが
判る。このように、クロツク入力は応答がスレーブ装置
から受取られている時にのみ付勢されなければならない
。さもなければ、信号ＷＡＩＴは２進数零の状態にあり
、これにより要求フロツプ１７を早まつてりセツトして
しまう。従つて、通常の状態においてはフロツプ２２の
Ｑ出力からフロツプ１７のクロツク入力迄の直接接続が
このクロツク入力側で２進数１を維持すること、従つて
付与フロツプ２２がセツトされ次いでりセツトされる時
状態の変化はフロツプ１７のこのようなりロツク入力を
付勢することが判る。この状態即ちフロツプ１７のクロ
ツク入力側が通常２進数１である状態は、このフロツプ
のセツト作用の伝播を遅延させることが判つており、こ
の場合そのＱ出力は実際にセツト条件即ち２進数１の状
態を実現する。更に、例えば、フロツプ（多くのメーカ
例えばテキサス・インストルメンツ社およびシグネテイ
ツクス社により製造されるフロツプ部品番ＳＮ７４Ｓ７
４）を用れば、クロツク入力が２進数１のときこのクロ
ツク入力が２進数零の状態にある場合と比べそのセツト
作用の効果を実現するのに２倍の時間を要する。従つて
、フロツプ２２のクロツク入力を接地させることにより
判るように、これはこのような付与フロツプ２２に対し
て比較的迅速なセツト作用を保証し、従つて要求フロツ
プ１７に対しては論理作用速度をこのように増大するこ
とができることは望ましいことである。この理由、並び
に要求フロツプ１７がスレーブからの応答がある迄有効
にりセツトされるべきでないという事のため、論理回路
においては素子３５，３７は次に悦明するように結合さ
れる。しかし、この説明に入る前に、付与フロツプ２２
のＱ出力と要求フロツプ１７のクロツク入力との間に直
接にインバータを設けても、このため要求フロツプ１７
のクロツク入力側に通常２進数零の状態を与えたとして
も十分でないことを知るべきである。この条件は、この
フロツプ２２がセツトされる時、フロツプのＱ出力から
の２進数１から２進数零への推移が２進数零から２進数
１への推移となり、これがフロツプ１７のクロック入力
を時期尚早に即ちスレーブ装置からの応答が何 ．′で
あるかを知る前に付勢するという理由のために、満足す
べきものではない。従つて、インバータ３５はフロツプ
３７と共に設けられる。

要求フロツプ１７の如く、フロツプ３７のクロツク入力
は２進数零から２進数１の状 ４態への推移がある迄、
換言すれげ正になる推移がある迄フロツプ３７のクロツ
ク入力は付勢されない。この状態代前述の如く、付与フ
ロツプ２２がＮＯＲゲート２１によりりセツトされる時
然るべく受取られる。フロツプ３７は、クロツク入力の
他に、セツト（Ｓ）、データ（Ｄ）、およびりセツト（
Ｒ）の各入力をする。このセツト入力は、プラス電圧に
対するプルアツプ抵抗を介して受取られた信号以外の何
ものでもない信号ＭＹＰＬＵＰによつて、その入力を２
進数１の状態にセツトすることにより有効に消勢される
。フロツプ３７のＤ入力は又信号ＭＹＰＬＵＰ＋に対し
ても結合される。通常ＮＯＲゲート２６の出力は２進数
１であり、従つてインバータ３５の出力（ＢＳＤＣＮＢ
＋）は２進数零である。これ等の条件は、信号ＢＳＤＣ
ＮＮ−が時点７一Ｃの直後即ち時点７Ｃブラス素子２４
と２６とに関連する遅延期間の後信号ＢＳＤＣＮＮ−が
２進数零の状態になる時に変更される。

このように時間７一Ｃの直後に、ＮＯＲゲート２６の出
力は２進数零の状態に変り、これによつてフロツプ３７
のＲ入力側に２進数１の状態を生じる。２進数１の状態
から２進数零の状態への変化はフロツプ３７をりセツト
し、これによりフロツプ３７のＱ出力（ＭＹＲＥＱＴ＋
）に２進数零の状態を生じる。

インバータ３５の出力における２進数１の状態は、信号
ＢＳＤＣＮＮ−が２進数零である間及びその後遅延回路
２５の遅延期間と合致する６０ナノ秒の間存続する。付
与フロツプ２２がりセツトされた直後でかつ信号ＢＳＤ
ＣＮＮ−がＮＯＲゲート２６の出力側に作用を有する前
に、フロップ３７のクロツク入力は付勢されてその結果
そのＤ入力における２進数１の状態はフロツプ３７のＱ
出力を２進数零から２進数１の状態に変化させ、これに
よりフロツプ１７をクロツクする。ストローブ信号即ち
信号ＢＳＤＣＮＤ−がもはや存在しない時、第７図のタ
イミング図に示される如く信号ＢＳＤＣＮＤに関し特に
時点７一Ｇにおいて明らかなように、ＮＯＲゲート２６
の出力は２進数１の状態に逆戻り、これによりインバー
タ３５の出力を２進数１の状態から２進数零の状態に変
化させることによつてフロツプ３７をりセツトする。

このため、フロツプ３７はそのクロツク入力の付勢に先
立つてりセツトされることが確保される。その後２進数
零は、前記の操作が再び開始される迄フロツプ３７のＱ
出力信号ＭＹＲＥＱＴ＋に存在し続ける。前述の如く、
要求フロツプ１７のＱ出力とＮＡＮＤゲート１９間の結
合状態はバス２００上の装置の位置に依存する。

特にフロツプ１７とＮＡＮＤゲート１９間のこの結合に
おける素子２８は、最高優先順位の装置ではない全ての
装置にお（・ては直接接続である。最高優先順位の装置
に対しては、又特に第１図のメモリー２０２の場合には
、素子２８は遅延回線１３と同様な遅延素子であり、例
えば２０ナノ秒の遅延作用を有する。その理由は、最高
優先順位の装置においては、そのＮＡＮＤゲート１９の
上位の９つの入力が２進数１の信号であるからである。
この２進数１の信号は、これに結合されたプルアツプ抵
抗により９つの回線の各一つに対して与えられ、このプ
ルアツプ抵抗は信号ＭＹＰＬＵＰ＋が結合されると同様
な方法でプラス電圧源に結合されてぃる。ＮＡＮＤゲー
ト１９に対するこの９つの入力の各々が２進数１であり
、信号ＢＳＤＣＮＢ−が通常２進数１であり、又更にユ
ーザ準備完了信号（第８図のＭＣＤＣＮＰ＋）が２進数
１の状態であるとすれば、最高優先順位の装置の優先順
位ロジツクにおいて遅延素子２８がなければ、この最高
優先順位の装置は遅延回線１３により与えられる遅延を
生じることなくバスに対するアクセスを常に獲得するこ
とになる。このように、素子２８に遅延作用を与えるこ
とにより、最高優先順位の装置がその要求フロツプ１７
をセツトした後例えば２０ナノ秒間その付与フロップを
セツトすることを禁止する。最高優先順位の装置におい
て遅延素子２８と並列の状態で、ゲート１９に対する他
の入力を用いて直接接続を提供することができ、それに
より例えば第８図のロジツクにおける競争条件の故に、
フロツプ１７のＱ出力側に生じた瞬間的なパルスに因る
ゲート１９の付勢を阻止する。このように、最高優先順
位の装置も又、別の装置のバス・サイクルの間バス２０
０に対するアクセスを得ることを禁止される。

これは、実際にもし別のバス・サイクルが進行中であれ
ば、信号ＢＳＤＣＮＢ−が２進数零となるためである。
最高優先順位の装置の優先順位ロジツクのこの禁止作用
は他の方法でも実施可能であることは判るであろう。例
えば、前掲の米国特許において説明するように、遅延回
線１３の出力はＮＡＮＤゲート１９の別の入力に結合で
き、この場合各装置の各優先順位ロジツクに対しては、
ゲート１９の一人力における信号ＢＳＤＣＮＢ−の必要
と、最高優先順位の装置の優先順位ロジツクにおける遅
延素子２８に対する必要とを置換することになる。しか
し、本文に示したような大きな速度を必要とするロジツ
クにおいては、選択された構成要素に依存する負荷効果
は問題を生じる。従つて、本文に説明したような手法に
より、遅延回線１３は３素子負荷ではなく２素子負荷を
含んでいる。更に、このような負荷の問題は遅延回線１
３の出力側にドライバ即ち増巾素子をおくことにより阻
止され、このドライバの出力は負荷の問題を生じること
なくＮＡＮＤゲート１９、ＮＯＲゲート１４およびＡＮ
Ｄゲート２０に接続される。しかし、これはこのような
ドライバ素子の伝播遅延により決定される要因により優
先ロジツクの動作速度を低下させる作用を有する。第８
図に示されるように、ロジツク回路網１９０は、ＭＹＤ
ＣＮＮ＋と、及び２重取出しが要求されることを示すた
め例えばフアームウエアによつて与えられる制御信号Ｄ
ＢＦと、に応答して２重取出し要求信号ＢＳＤＢＰＬ−
を適当なバス回線に発生する。

回路網１９０は、応答サイクルの間応答側装置からＢＳ
ＤＢＰＬ−を発生するのに使用される回路８３，８４，
８５（第９Ａ図）、と同様なロジツク・チエーンから成
る。〔メモリー・コントローラ・バス・インターフエー
ス・ロジツク〕第１０図に示す如き２重取出しメモリー
・コントローラ・アドレス・ロジツクに関して、このロ
ジツクはメモリー・コントローラの一例、特にこれに対
して４個迄のメモリー・モジユールを結合させた例であ
る。

バスから素子４０により受取られたアドレスは、第２図
に示す如きフオーマツトのバス・アドレス信号ＢＳＡＤ
ＯＯ＋乃至ＢＳＡＤＯ７＋により転送される。

レシーバ４０からのアドレス信号は又以下に述べるパリ
テイ・チエツカ４７の入力として受取られる。レシーバ
４０からのアドレス信号およびインバータ４１の出力側
のアドレス信号はスイツチ４２により受取られる。この
スイツチは、バス２００に接続された殆んどのコントロ
ーラに配置され、特定のコントローラ装置のアドレスに
セツトされる。装置コントローラの場合には、このスィ
ツチはその装置をアドレス指定するため使用される値に
セツトされる。メモリー・コントローラの場合は、この
スイツチは特定のメモリー・コントローラにより制御さ
れるメモリーのアドレスにセツトされる、このスイツチ
は１６本のリードを受入れ、その内の８本のみがその出
力側で多数人力ＮＡＮＤゲート４３に結合される。レシ
ーバ４０の入力側におけるバス・アドレス・リードは、
メモリー・コントローラにより制御される所望のメモリ
ー・プロツクの適正なアドレスを反映するようにセツト
されたビツトに対し２進数零である。従つて、素子４０
によりこの反転を行えば、２進数零としてバス２００に
受取られるアドレスのビツトに対して２進数１の信号が
スイツチ４２の非反転入力側に与えられる。同様に、イ
ンバータ４１からの出力リードは、バス２００の入来ア
ドレス・ビツトにおける２進数１である各位置に対して
２進数１を有する。スイツチ４２の２つの入力の信号が
互いに補数である場合、１６進スイツチ又は複数のトグ
ル・スイツチ、より詳細には非ギャング型８極２位置ス
イツチでよいスイツチ４２の内部のスイツチはセツトさ
れ、その結果正しいメモリー・アドレスに対しては全て
２進数１の信号がスイツチ４２の８つの出力に現われる
。このように、ゲート４３は全て２進数１の信号を受取
り、これが適正なメモリー・アドレスであり又以下に説
明するようなメモリー・サイクルであれば、その出力側
に２進数零を与える。スイツチ４２はコンパレータの機
能を与えるよう構成され、少くとも１つのレベルのゲー
ト作用の必要を除き、従つて関連する伝播の遅れを除去
することが判る。更に、このスイツチは特定のメモリー
・コントローラのアドレスを変更するための容易な装置
を提供し、これによりシステムが構成される方法を簡素
化する。したメモリー参照信号（ＢＳＭＲＥＦ＋）が２
進数１であり、スイツチ４２により比較されるアドレス
がスイツチ４２の出力側に全て２進数１を生成するなら
ば、ＮＡＮＤゲート４３はＭＹＭＡＤＤ−回線に２進数
零の信号を与えるよう完全に付勢され、この信号はそれ
ぞれ信号ＮＡＫ．ＷＡＩＴおよびＡＣＫを生成するため
使用される３つのＮＯＲゲート４４，４５，４６の各々
の１つの入力側で受取られる。

実際に信号ＢＳＭＲＥＦ＋が適正な２進状態になければ
、このメモリーはアドレス指定できない。前に示したよ
うに、アドレス・ビツトはパリテイ・チエツカ４７の入
力にて受取られ、このチエツカは更にバスを介して受取
られたアドレス・パリテイであるＢＳＡＰＯＯ＋ビツト
を受取る。

パリテイ・チエツカ４７は９ビツトのパリテイ検査を行
い、そのＱ出力にＭＹＭＡＤＰ−と表示された信号を生
じ、これは２進数零がゲート４４，４５および４６を部
分的に付勢する時、これによりこのパリテイが正しいこ
とを表示する。ゲート４４，４５，４６に対する第３の
入力がマルチプレクサ４８から受取られる。

マルチプレクサ４８は、例えば４つのＭＹＭＯＳＡ〜乃
至ＭＹＭＯＳＤ−と呼ばれる入力を受取り、これらはこ
の特定のコントローラに接続可能なメモリー・モジユー
ルの４つ全部又はその内のどれか１つがシステム内に実
際に存在するかどうかを表示する。これは、メモリーが
１つの完全なメモリー・モジユール・アレーか部分的な
アレーかのいずれかを有するのを可能にする、即ちこの
ようなメモリー・モジユールの唯１つがシステムに接続
できる。以下に明らかになるように、２重取出し要求に
応答して２ワードに応答するメモリー・コントローラに
対しては、コントローラ内に２つ又は４つのメモリー・
モジユールが存在しなければならない。もし第１のワー
ドを含むメモリー・モジユールのみがこのコントローラ
内に存在するならば、コントローラはそのワードで応答
して第２のワードが続かないことを表示する。もし第１
のワードを含むメモリー・モジユールがコントローラに
存在しなければ、コントローラは全く応答しない。これ
等の４つのメモリー・モジユールは更にアドレス指定さ
れて、マルチプレクサ４８を経てこれ等が２つのバス・
アドレス信号ＢＳＡＤＯＯ＋およびＢＳＡＤ２２＋によ
つて設置されているかどうかを決定するためテストされ
る。マルチプレクサ４８はテキサス・インストルメンツ
社により製造され部番７４Ｓ１５１なる装置でよい。こ
のマルチプレクサの出力信号の２進数零の状態は、メモ
リー・モジユールがメモリー・コントローラに存在する
ことを表示する。このように異なる構成のシステムに対
しては、特定の１つのメモリー・コントローラに１つの
メモリー・モジユールを接続でき、また別のこのような
コントローラに２つのこのようなモジユールを接続でき
、また実際には異なるコントローラに接続される異なる
メモリー・モジユールは異なるタイプのものでもよい。

例えば、このように半導体メモリーを１つのコントロー
ラに接続でき、方１つの磁気コア・メモリーを他のコン
トローラに接続できる。更に、異なるサイズ即ちより大
きなあるいはより小さな記憶容量のメモリー・モジユー
ルが使用できる。更に、複数のメモリー・モジユールを
異なるコントローラに配置することにより、異なる速度
のメモリーが使用でき、これによりシステムの応答速度
を増大する。又、あるコントローラに対しては、通常所
与の電力支持及びタイミング能力が有り、一般にこのコ
ントローラはこれに接続し得るメモリーの特性を確保す
る。従つて、例えばもしコア・メモリーと半導体メモリ
ーとの間等に必要とされる異なるメモリー速度即ち異な
るタイミングがあれば、各タイプに対して異なるコント
ローラが使用されねばならない。更に、異なるコントロ
ーラの使用により、実際にそれらメモリーが同一のバス
に接続されていてさえ相互に同期して本質上平行してラ
ンできるためそれらメモリーはより迅速にランでき、１
つのバスでは一時に唯１つの転送のみが生じ得るが、問
題は実際にはアクセス時間が既に生じたためアクセス時
間を要することなく情報がメモリー内で準備完了となる
ことである。前述の如く、メモリーに対するものであれ
又は別の周辺装置に対するものであれ各コントローラは
それ自体の特定のアドレスを有するのが通常である。

このように、これに接続された完全なメモリー・モジユ
ール系を有する別々のメモリー・コントローラに対して
は、隣接メモリー・アドレスが与えられる。更に詳細に
は、各メモリー・コントローラがこれに接続された４つ
のメモリー・モジールを有しかつこの各々のモジユール
が約８０００ワードの記憶容量を有するものとすれば、
このような各メモリー・コントローラは３２０００ワー
ドに対するアクセスを提供することができる。更に、２
重取出しメモリーの場合、各８０００（８Ｋ）ワードの
メモリー・モジユールが８０００の偶数アドレス・ワー
ド又は８０００の奇数アドレス・ワードを第１４図に示
す如く含むと仮定する。即ち、モジユールＡとモジユー
ルＢは下位の１６０００（１６Ｋ）ワードを含み、モジ
ユールＣとＤは上位の１６０００ワードを含み、しかも
偶数のアドレス指定されるワードはモジユールＡおよび
Ｃに、又奇数のアドレス指定されるワードはモジユール
ＢおよびＤに含まれる。完全な３２０００ワードの記憶
量が各メモリー・コントローラに対するシステム内に結
合させて各メモリーのアドレスは隣接的となる。

操作の観点から、隣接メモリー・アドレスはシステムの
アドレス指定の目的のためのみでなく、システムにおい
て増大した応答のためにも重要である。前述の如く、代
表的には、メモリー・コントローラはある種の特性のメ
モリーのためにサービスを提供できるだけである。即ち
磁気コア・メモリーはこれと関連する基本的なタイミン
グ差のために半導体メモリーと同じメモリー・コントロ
ーラに接続することができない。通常これと同じことが
異なる速度又は異なる電力の要件のメモリーについても
言える。このように、再び各メモリー・コントローラは
３２０００ワードの記憶に対してサービスを提供できる
ものと仮定すれば、１６０００ワードのみが高速メモリ
ーのために使用されるべきとき、２つのメモリー・コン
トローラが使用されねばならないことを意味する。しか
し、このことは代表的に、メモリー・コントローラ・ア
ドレスが３２０００ワード離れているため高速メモリー
と低速メモリーと間のメモリー・アドレスが隣接的でな
いことを意味することになる。この場合、両方のメモリ
ー・コントローラに同じアドレスを持たせることにより
隣接したメモリー・アドレスを提供することができる。
しかし、このことは又、２つのコントローラの各メモリ
ー・モジユールの位置が各コントローラにおいて同じ場
所に占められ得ないことを意味することにもなる。より
詳細には、第１のコントローラは、信号ＭＹＭＯＳＡ一
およびＭＹＭＯＳＢ−により示される如く第１４図のメ
モリー・モジユール位置ＡおよびＢにおいて２つの８０
００ワードのロケーシヨンを使用することになる。他の
コントローラは他の２つのメモリー・モジユールの位置
ＣおよびＤを使用することになり、その存在は信号ＭＹ
ＭＯＳＣ−およびＭＹＭＯＳＤ−により表示されるであ
ろう。このように、これ等の２つのコントローラはシス
テム内であたかも１つのコントローラであるかのように
見える。更に例を示せば、このような１つのコントロー
ラはこの内部で結合された１つのモジユールの形態の１
つのこのような８０００ワードのメモリーのみを有し、
モジユールＡは偶数のアドレス指定される下位の１６Ｋ
ワードを含み、同じアドレスを有する他のメモリー・モ
ジユールはこれと結合し、他の３つの位置、即ちモジユ
ールＢ，Ｃ，Ｄにおける３つ迄のこのようなメモリー・
モジユールは奇数のアドレス指定される下位の１６Ｋワ
ードと、偶数と奇数のアドレス指定される上位の１６Ｋ
ワードを含み、従つて２４０００ワードの記憶量を提供
する。マルチプレクサ４８は、スイツチ４２とＮＡＮＤ
ゲート４３と関連して、２重取出し要求におけるメモリ
ー・アドレスによりアドレス指定されるワード（即ち、
第１ワード）を含むメモリー・モジユールがメモリー・
コントローラに存在するかどうかを決定するように機能
する。このように、信号ＢＳＡＤＯ８＋は、メモリー取
出し要求において与えられるメモリー・アドレスが上位
又は下位の１６Ｋワード、即ちモジユールＣおよびＤあ
るいはモジユールＡおよびＢにあるかどうかを決定する
。信号ＢＳＡＤ２３＋が１ワード内の右方又は左方のバ
イトをアドレス指定するのに使用されるため、２重取出
し要求のメモリー・アドレスにおいてアドレス指定され
るワードが偶数のアドレス指定されるワードであるか又
は奇数のアドレス指定されるワードであるか、即ちモジ
ユールＡおよびＣかモジユールＢおよびＤにあるかを決
定するのは信号ＢＳＡＤ２２＋である。２重取出し要求
において取出されるべき２ワードの第１のワードのメモ
リー・アドレスのみがバス上に存在するため、マルチプ
レクサ４８は取出されるべき２ワードの第１のワードを
含むモジユールが存在するかどうかを表示する信号を与
えることが判る。

以下の説明で判るように、他のマルチプレクサは、２重
取出し要求に応答して取出されるべき２ワードの第２の
ワードも又取出されるべき第１ワードの場合と同じメモ
リー・コントローラ内に存在するかどうかを決定する。
１つ以上のコントローラ間にメモリー・モジユールを配
置させるこの能力は必らずしも異なるタイプのメモリー
に限定されることはなく、実際にはコントローラに結合
された欠陥メモリー・モジユールの問題もアドレス指定
できる。

例えば、ある冗長メモリー・モジユールが別のコントロ
ーラに結合でき、その装置アドレスはセツトされ、故障
したメモリー・コントローラの装置アドレスは故障の検
出と同時に適宜りセツトする。再びゲート４４，４５，
４６の付勢動作について、この各ゲートは、付勢されて
この特定のメモリー・コントローラからの応答を許容す
るため、そのメモリー・コントローラのアドレスと、ア
ドレス指定されたモジユールがシステムに存在すること
の表示と、およびパリテイ・チエツカ４７により表示さ
れる如くアドレス・パリテイは適正であることの表示と
を受取らねばならない。

これらＮＯＲゲートに対する他の入力は、前述の如く使
用中状態ロジツクとロツク履歴ロジツクの組合せから得
られる。メモリー・コントローラの使用中信号はフロツ
プ４９により与えられ、このコントローラがデータの読
出し又は書込み中、メモリーのリフレツシユ中又はバス
の待機中であることを表示する。

このＤタイプのフロツプ４９は信号ＢＳＤＣＮＮ＋によ
りクロツクされる。もしメモリー・モジユールが使用中
であれば、ＷＡＩＴ信号が生成される。このように、も
しフロツプ４９のＱ出力における信号ＭＹＢＵＳＹ−が
２進数零であれば、他の条件が満たされるときこの状態
はゲート４５を完全に付勢の状態にさせ、素子５６にお
ける関連するフロツプをセツトさせる。尚、これは、信
号ＢＳＤＣＮＤ＋が素子５６のクロツク入力で受取られ
る時行なわれる。この時、このフロツプ５６は信号ＢＳ
ＤＣＮＢ−が第９図に示すゲート２６Ｍの出力側で２進
数零から２進数１の状態に遷移する時、インバータ６３
を介してクリアされることが判る。ゲート４６の１つの
出力に結合された肯定応答信号は、ＭＹＢＵＳＹ＋によ
り示される如く、２進数零がフロツプ４９のＱ出力に生
成される時に生じる。又、ＷＡＩＴ信号はメモリーが依
然として使用中であるため非常に短い遅延があることを
意味することが判る。ＡＣＫ．ＮＡＫ．ＷＡＩＴ信号の
内どれが生成されるかを表示する他の条件はロツク信号
であり、この信号は前に述べたように多数サイクル・バ
ス転送を有し、これによりある装置は、操作に割込むこ
とのできる他のロツクされた装置がない状態にて特定の
ロケーシヨンにアクセスできる。

このロツク操作の効果は、メモリー・コントローラの使
用中の状態をある種類の操作に対する１つのサイクルの
完了を越えて拡張することである。このシーケンスの最
後のサイクルが完了する前にロツク操作の開始を試みる
装置はＮＡＫ信号を受取る。しかしメモリーは依然とし
てこＸで説明するようにメモリー要求に応答する。これ
等サイクル間の介在時間が転送に関与する他の装置によ
つて使用できることが判る。ロツク操作は主として、２
つ以上の装置が例えばメモリーの如き同じ資源を共用す
ることが望ましい場合に使用される。どんな数のバス・
サイクルでも含むことができるロツク操作は、共用資源
の制御を司つている特定の装置によつてロツクを解かれ
る。共用資源がロツクされる時、この共用資源をアクセ
スすることを欲する他の装置は、もしこの他の装置がロ
ツク制御信号を表示するならばロツクアウトされる。も
しロック制御信号が提出されなければ、このような他の
装置は、例えば緊急の要求又は手続を処理するために共
用資源に対するアクセスを得ることが可能となる。ロツ
ク制御信号を提供する任意の装置が共用資源に対してア
クセスを得る前に、その装置はこの資源をテストしてこ
の装置がロツクされた操作に関与しているかどうかを調
べ、もしこの資源がロツクされた操作に関与していなけ
れば、同じバス・サイクルの間この装置はこの資源に対
するアクセスを得ることができる。このように、ある資
源を共用するためのロツクされた操作は適当な制御即ち
ロツク制御信号を発するこれ等装置間で有効なものであ
つて、例えば情報のテーブルが記憶される一部分のメモ
リーを共用するために使用できることが判る。

更に、もし装置の１つが共用資源における情報を変更す
ることを欲するならば、他の装置が部分的に変更された
情報に対してはアクセスできないがこの様な変更が全て
完了した後でのみアクセスを許容されるように、他の装
置がロツクアウトされ得る。読出し変更書込み操作はこ
のような場合に含まれる。ロツクされた操作を用いるこ
とにより、多重処理システムを支持できることが判る。
例えば、２つの中央処理装置を同じバス２００に接続さ
せて、両方の装置が、もしロツクされた操作を用いるな
らば干渉なしにバスに接続されたメモリー装置を共用す
ることができる。ロツクされた操作に対する信号ＢＳＳ
ＨＢＣノは明らかなようにこれ迄述べたものと若干異な
る方法で使用されることが判る。

このロツクされた操作の間、信号ＢＳＳＨＢＣ−は、テ
スト及びロツク手段によつて共用資源に対するアクセス
を得るためかつこの装置がそのロツク操作を終えた時共
用資源のロツクを解くため１つの資源を共用しようとす
る装置によつて発せられる。このように、第１０図によ
り判るように、ロツク履歴フロツプ５０が設けられ、こ
れがセツトされるときロツクされた操作が進行中であつ
てこれによりＮＡＫ信号をドライバ５９を経て要求側装
置へ発生させることを示す。

第１０図のロジツクが共用された資源に対するバス２０
０のインターフエース・ロジツクを表わすものと仮定す
れば、信号ＢＳＬＯＣＫ＋（２進数１の状態）はＡＮＤ
ゲート５２と素子５６のフロツプＤ３の両方により受取
られる。これにより素子５６は、ＡＮＤゲート５１の１
つの入力側で受取られる信号ＭＹＬＯＣＫ＋を生成する
。

もしロツク履歴フロツプがセツトされないとき、信号Ｎ
ＡＫＨＩＳ＋は２進数零となり、これにより、ゲート５
２に対する他の２つの入力の状態とは無関係に、ゲート
４６に対する一人力側に２進数零を生成する。もしゲー
ト４６の全ての入力側が２進数零を受取り、これにより
この装置に対する最新のアドレスが受取られたことかつ
共通の素子即ちバツフアが使用中でないことを表示し、
そのとき信号ＢＳＬＯＣＫ＋に応答して素子５６および
ドライバ６１を介してＡＣＫ信号が生成される。

ＡＣＫ信号ＭＹＡＣＫＲ＋は完全にＡＮＤゲート５１を
付勢してそのＤ入力側信号ＢＳＳＨＢＣ−の２進数１の
状態に応答して履歴フロツプ５０をセツトさせる。尚、
このＢＳＳＨＢＣ−はロツクされた操作の開始時の信号
ＢＳＬＯＣＫ＋の２進数１の状態と共に受取られる。こ
のように、テストおよびロツク操作は同じバス・サイク
ルの間に実施される。もしフロツプ５０が信号ＢＳＬＯ
ＣＫ＋およびＢＳＳＨＢＣ−の２進数１の状態を受取つ
た時点で既にセツトされていたならば、２進数１の信号
がＡＮＤゲート５２の出力側で生成され、これにより、
他の全ての条件が満たされるならばＡＮＤゲート４４を
してＮＡＫ信号を生成させるように２進数零の状態をイ
ンバータ５８の出力側に生じる。

このように、テスト及びロツク操作はＮＡＫ応答を生じ
て別の装置が共用資源を使用することを禁止していたで
あろう。一たん共用資源を用いる装置がその操作を完了
するならば、この装置はこの資源のロツクを解かねばな
らない。

この操作は、信号ＢＳＬＯＣＫの２進数１の状態および
信号ＢＳＳＨＢＣ−の２進数零の状態をユーザ装置から
受取ることにより行われる。これは、第１０図のロジツ
クがＡＣＫ応答を与えることを可能にしてゲート５１を
付勢し、これにより信号ＢＳＳＨＢＣ−の２進数零の状
態の故に履歴フロツプ５０を有効にりセツトする。共用
資源はこの時自由に他の装置に対してＡＣＫ応答を行え
るようになる。又この共用資源は、ロツク履歴フロツプ
５０のクリア入力側のバス・クリア信号（信号ＢＳＭＣ
ＬＲ−の２進数零の状態）によりロツクを解くことがで
きる。共用資源は信号ＢＳＬＯＣＫ＋の２進数１の状態
を提示する他の装置をロツクアウトするのみであること
が判る。例えばもし信号ＮＡＫＨＩＳ＋が２進数１であ
るようにその履歴フロツプをセツトさせた共用資源に対
してある装置がアクセスを得ることを欲する場合、その
とき信号ＢＳＬＯＣＫ＋が２進数零であれば、ＡＮＤゲ
ート５２の出力は２進数零となり、これによりＮＡＫ応
答を禁止し又他の条件に従つてＷＡＩＴ又はＡＣＫ応答
のいずれかを可能にする。

このように、資源が１つのロツクされた操作に関与する
場合でも、ある装置は共用された資源に対してアクセス
を行うことができる。このように、コントローラのいず
れかからのＷＡＩＴ信号の生成は高い優先順位のある装
置即ちコントローラをしてバス・サイクルのシーケンス
に割込ませて必要に応じてこのバスの使用を可能にする
ことが判る。

もしサービスを要求中のより高い優先順位の装置がなけ
れば、特定のマスター／スレーブ構成が、マスターによ
り肯定応答が受取られこれによりＷＡＩＴ条件を終了す
る迄維持される。このように、信号ＢＳＤＣＮＮ＋はス
レーブに３つの応答即ちＮＡＫ．ＷＡＩＴ．ＡＣＫ信号
の内どれか１つを生成させる。これ等の応答のどれかの
終りに新らしい優先順位回路サイクルが生じ、この装置
がバスに対するアクセスを得るかあるいは別のより高い
優先順位の装置がバスを獲得する。この時、バス上の信
号状態は装置内部に示される信号に対して逆の２進状態
であることが判るであろう。例えば、バス要求信号は、
例えば第８図のドライバ１８とレシーバ１１間のバス上
においてある状態にありかっコントローラ自体において
反対の状態にあることが照合される。更に、前述の如く
、バス上で接続されたコントローラのいずれかの間の第
４の応答は全く応答がないことである。このように、も
し１つのマスターがメモリーからのサービスを要求中で
あり又このメモリーがシステム内に設置されていなけれ
ば、当技術において公知のタイム・アウト素子は例えば
５マイクロ秒の如きある期間の後ある信号を生じ、これ
によりＮＡＫ信号を生成する。この時、中央プロセサは
割込みルーチン即ちトラツプ・ルーチンによる如くして
動作を行うことができる。前述の如く、情報がメモリー
から転送中である時、このメモリーはＮＡＫ又はＷＡＩ
Ｔ信号を決して受取れない。これは、本発明の装置の特
有の優先順位構成のためである。このメモリーは最高優
先順位の装置である。もしある装置がメモリーに対しこ
の装置へ情報を送ることを要請するならば、この装置は
ある時点でこの情報を期待することができる。もしこの
装置がメモリーに対してＷＡＩＴ又はＮＡＫ信号を生成
するならば、このメモリーは最高優先順位の装置である
ため、メモリーは、データ転送を要求した特定のコント
ローラに対するアクセスを得ようと試み続け、又バスの
停止を行うことができるが、これは即ちメモリーが最高
優先順位の装置であるため前に要求を行つていた特定の
コントローラによりデータが受入れられる迄これ以上の
データ転送をバスが行うことを有効に禁止することがで
きるのである。実施においては、第９図のメモリー・コ
ントローラ・ロジツクにおいて明らかなように、メモリ
ーに対するＷＡＩＴ又はＮＡＫ応答がＮＯＲゲート２１
Ｍの入力側に生じる信号ＢＳＷＡＩＴ＋又はＢＳＮＡＫ
Ｒ＋によりメモリー付与フロツプ２２Ｍがりセツトされ
る結果となる。この結果、２倍長ワード関連ロジツク９
４およびＮＯＲゲート２９Ｍを介してユーザ・フロツプ
１５Ｍのりセツトを生じ、これは要求フロツプ１７Ｍの
りセツトを生じることになる。これ等フロツプのリセツ
テイングの作用はメモリーに対するＷＡＩＴ又はＮＡＫ
応答の結果メモリーが再びデータを要求側装置に転送し
ようとしなくなり、従つてこのデータは効果上失なわれ
ることである。このように、肯定応答のみがデータ受入
れのためメモリーからの要求に応答して行うことができ
る。しかし、コントローラは、データを失なうことなく
ＮＡＫ又はＷＡＩＴ信号を別のコントローラ又は制御プ
ロセサに対して生成することが許容される。更に、一般
的規則は、もし１つのコントローラがより高い優先順位
のコントローラからの情報を要求するならば、要求側の
コントローラは情報を受入れるため準備完了していなけ
ればならず、従つてＡＣＫ信号で応答しなければならな
い。もしこの装置の準備が完了していなければ、他の条
件が満たされるものとして、ＮＡＫ信号が生成される。

ＷＡＩＴ信号ではなくＮＡＫ信号が発生される理由は、
もしコントローラ２１０の如きあるコントローラが使用
中であれば、そのターミナルは一般に数マイクロ秒より
も長く使用中となるが長くても数ミリ秒使用中となるた
めである。このように、もしマスターに対する表示がマ
スターが試行を維持することであれば、サイクル時間は
浪費されることになる。むしろ、この表示は、要求側装
置が不必要にバス・サイクルを使用してシステムの全体
的な応答を遅らせるのではなくデータ処理と並行するこ
とであるべきである。要求側の装置全てが行わなければ
ならないことは都合のよいときに向先（宛先）装置を再
試行することである。再びメモリー使用中フロツプ４９
（第１０図）の作用については、データ入力はバス操作
と非同期の信号ＭＯＳＢＳＹ＋を受取るよう結合されて
いる。

この信号は、任意のコントローラに対しバスで生じてい
る操作の如何を問わず、いかなる時でも受取ることがで
きる。フロツプ４９のクロツク入力側でマスターから信
号ＢＳＤＣＮＮ＋が受取られる時、履歴はメモリーの状
態、即ちこのメモリーがこの時使用中であるか否かに関
して記憶される。このように、この操作はバス・サイク
ルへの応答における混乱を除去する。フロツプ４９によ
る履歴の保持が行われなければ、バス・サイクルをＷＡ
ＩＴ状態で開始し、そして同じバス・サイクルをＡＣＫ
条件を生じる状態で終了することが可能になるであろう
。このように、両方の応答は同じバス・サイクルの間に
行われるおそれがあり、これがエラー状態となる。履歴
フロツプ４９の使用により、この応答は信号ＢＳＤＣＮ
Ｎ−１−が受取られるときのコントローラの状態に関し
固定され、それによりメモリー速度における許容差即ち
相異とは無関係に非同期応答を可能にする。２重取出し
操作応答サイクル 前の記述は、マスターとしての中央プロセサがメモリー
の２重取出し要求を行い、メモリー・コントローラが要
求の受入れ又は拒否のいずれかで応答する２重取出し操
作の第１のバス・サイクルの論議を尽くすものである。

次に、メモリー・コントローラがマスターであり中央プ
ロセサがスレーブとなる第２および第３のバス・サイク
ルについて論議する。これ等の２つのバス・サイクルに
おいては、このメモリー・コントローラはバスを要求し
、中央プロセサが受入れるべき要求された情報をバスに
入れる。これ等の２つのバス・サイクルについて次に第
９図、第９Ａ図、第１１図および第１１Ａ図に関して詳
細に記述する。〔メモリー・コントローラの優先順位回
路網ロジツク〕第９図は、ロジツクの各メモリーがバス
・サイクルを要求し、タイ遮断を行い、ＤＡＴＡＣＹＣ
ＬＥＮＯＷ信号ＢＳＤＣＮＮ−を生成することを要求す
ることを示している。

バス上の他の全ての装置は初期接続機能のための同様な
ロジツクを有し、例えば中央プロセサは第８図に示した
優先順位回路網ロジツクを有する。又第９図に示される
のは、２重取出し操作の間メモリーの初期接続機能を変
更するロジツクである。この２倍長ワード関連ロジツク
、素子９４は第９Ａ図において更に詳細に示される。第
８図および第９図の優先順位回路網ロジツク間の論理素
子および機能が似ているため、以下にその相違点につい
てのみ論述する。即ち、第９図においては、素子１０Ｍ
，１１Ｍ，１３Ｍ，１４Ｍ，１６Ｍ，１８Ｍ，２０Ｍ，
２１Ｍ，２２Ｍ，２３Ｍ，２４Ｍ，２５Ｍおよび２６Ｍ
は第８図の対応する素子１０乃至２６と同一であり同じ
ように機能する。第９図の素子１２Ｍ，１５Ｍ，１７Ｍ
，１９Ｍ，２８Ｍおよび２９Ｍは第８図の各素子１２乃
至２９と同様であり、以下にその相異についてのみ記述
する。バス要求は、メモリーが前以て要求されたデータ
を転送する用意がある時（即ち、応答第２半バス・サイ
クルの始めの期間）のみメモリーにより行われる。

再び第９図において、メモリーが要求を受入れかつＭＯ
Ｓメモリーのリフレツシユサイクルを実行中でない時、
第９Ａ図のメモリータイミング・ゼネレータ９５は、回
線１８５を介してユーザ・フロツプ１５Ｍのクロツク（
Ｃ）入力側に接続されるクロツク機能信号ＤＣＮＮＧＯ
を生成する。信号ＤＣＮＮＧＯ−が２進数零から２進数
１の状態に変る時、回線１８４を介してユーザ・フロツ
プ１５ＭｆＩ）Ｄ入力側に接続される第９Ａ図のＮＯＲ
ゲート８７からの信号ＩＮＲＥＤＹ−がユーザ・フロツ
プ１５ＭのＱ出力に転送される。

信号ＮＲＥＤＹ−は２進数１であるため、第９Ａ図に関
する以下の論述から明らかなように、ユーザ・フロツプ
１５ＭのＱ出力信号、即ち記憶された要求信号ＳＴＲＥ
ＱＱ＋は２進数１となる。

ユーザ・フロツプ１５Ｍのセツト（Ｓ）入力は、プラス
電源に対するプルアツプ抵抗を介して受取られる信号以
外の何ものでもない信号ＭＹＰＬＵＰ＋によりその入力
を２進数１にセツトすることにより有効に消勢される。

もしこの他に継続中のバス・サイクル要求がなく（信号
ＢＳＲＥＱＴ−は２進数１）、データ・サイクルは進行
せず（信号ＢＳＤＣＮＮ−は２進数１）、システムは初
期設定から全てのロジツクをクリア中でない（信号ＢＳ
ＭＣＬＲ−は２進数１）場合、ＮＯＲゲート１４Ｍの出
力である信号ＢＳＢＳＹ−は２進数１となる。バス・ク
リア信号ＢＳＭＣＬＲ−は第９図のＡＮＤゲート１２Ｍ
に対する入力で、第８図のＡＮＤゲートに対する入力の
マスター・クリア信号ＭＹＭＣＬＲ−と置換する。

従つて、２進数１の状態になる記憶された要求信号ＳＴ
ＲＥＱＱ＋は、ＮＡＮＤゲート１６Ｍに対する両入力を
２進数１にして、その結果ＮＡＮＤｌ６Ｍの出力は２進
数零となる。要求フロツプ１７Ｍのセツト入力における
２進数零の発生は、要求フロツプ１７Ｍをセツトさせる
ことになる。フロツプ１７Ｍのクロツク入力は２進数零
に接地されており、フロツプ１７ＭはＮＡＮＤゲート１
６Ｍの出力によつてのみセツトされる。要求フロツプ１
７ＭのＱ出力を２進数１の状態にセツトすると、要求が
バスのタイ遮断回路網即ちＮＡＮＤゲート１９Ｍに与え
られてこのバス要求の優先順位を他の可能な即ち同時の
要求（もしあれば）と比較する。同時に、要求フロツプ
１７ＭのＱ出力はバス・トランシーバに送られ、ここで
素子１８Ｍによつて反転されてバス上でバス要求信号Ｂ
ＳＲＥＱＴ−となる。信号ＢＳＲＥＱＴ−が２進数零に
なると、この信号はシステム内の他の要求フロツプ１７
Ｍを他の任意の記憶された要求がセツトしないようにす
る。

どの装置もそのユーザ・フロツプ１５Ｍをセツトするこ
とによつて１つのバス・サイクルを要求できるため、い
かなる時も２つ以上の要求フロツプ１７Ｍがセツトでき
これは各々可能性のある将来のバス・サイクルを表示す
る。同時の要求がある時、ＮＡＮＤゲート１９Ｍが適当
な付与フロップ２２Ｍをセツトすることにより最高優先
順位を要求する装置にゼータ・サイクルを与える。いず
れかの装置にデータ・サイクルを与えるためにはＮＡＮ
Ｄゲート１９Ｍはその入力タイ遮断信号の全てが２進数
１でなければならない。第８図に関して既に述べたよう
に、最高優先順位の装置即ちメモリーにおける素子２８
Ｍは遅延素子１３Ｍと同様な遅延素子であり、これは例
えば２０ナノ秒の遅れを有することができる。最高優先
順位の装置における素子２８Ｍの遅れがなければ、この
ような最高優先順位の装置は常に、遅延回線１３Ｍによ
り与えられる遅れを生じることなくバスに対するアクセ
スを常に獲得してしまう。このように、素子２８Ｍに遅
れを与えることにより、最高優先順位の装置即ちメモリ
ーがその要求フロツプ１７Ｍをセツトする時から例えば
２０ナノ秒間の遅延期間だけその付与フロツプ２２Ｍを
セツトすることを阻止する。最高優先順位の装置におい
ては、遅延素子２８Ｍと並列の直接接続が要求フロツプ
１７ＭのＱ出力からＮＡＮＤゲート１９Ｍの入カへ与え
られ、それにより例えば第９図のロジツクにおける競争
条件の故に、フロツプ１７ＭのＱ出力側に生成された瞬
間的なパルスに因るゲート１９Ｍの付勢を回避する。メ
モリーは、その要求フロツプ１７Ｍがバス・サイクルが
与えられる時迄に準備完了していることを予期してこの
フロツプ１７Ｍをセツトすることによりバスを予め要求
しないため、第８図の中央プロセサの優先順位回路網ロ
ジツクに対して前述した如く信号ＭＣＤＣＮＰ＋と対応
するＮＡＮＤゲート１９Ｍに対する入力としてのユーザ
準備完了信号はない。ＮＡＮＤゲート１９Ｍの他の入力
は、第８図のＮＡＮＤゲート１９の入力と同様に作用す
る。各装置は、バス要求を行う時そのＡＮＤゲート２０
Ｍの出力を２進数零に駆動する。このように、信号ＢＳ
ＭＹＯＫ＋は２進数零にセツトされ、そしてこの信号は
バスに送られてそこでより低い順位の装置におけるＮＡ
ＮＤゲート１９Ｍであるタイ遮断ゲートに対する消勢信
号となる。メモリーは、常にバス上の最高優先順位の位
置を占有する。

この位置においてタイ遮断信号はプルアツプ抵抗からの
２進数１の信号に結合される。システム内に更に高い優
先順位のメモリー・コントローラがなければ、メモリー
が信号ＭＹＲＥＱＴ＋を生成する時、ＮＡＮＤゲート１
９Ｍの入力には２進数零のタイ遮断信号がなく、この状
態はＮＡＮＤゲート１９Ｍの出力が２進数零になること
を禁止し、このため付与フロツプ２２Ｍをセツトする。

フロツプ２２Ｍのクロツク入力は接地即ち２進数零であ
り、フロツプ２ＺＭけＮＡＮＤゲート１９Ｍの出力のみ
によつてセツトされる。付与フロツプ２２Ｍのセツト動
作は、２進数１となる付与フロツプ２２Ｍ（ｆ）Ｑ出立
側に信号ＭＹＤＣＮＮ＋を生じこれはバス・トランシー
バ２３Ｍを経て反転されてバス上に信号ＢＳＤＣＮＮ−
として送出される。

又回線１８２上の信号ＭＹＤＣＮＮ＋は、後に述べるよ
うな２重取出し転送がなければ、ユーザ・フロツプ１５
Ｍを（２倍長ワード関連ロジツク９４、回線１８３の信
号ＳＴＲＥＱＲ＋およびＮＯＲゲート２９Ｍを介して）
りセツトする。又信号ＭＹＤＣＮＮ＋は、バス上にメモ
リー・データ、メモリー識別コードおよびある他の制御
信号を通す。

２重取出し操作の間、要求側装置はメモリーに対して、
２倍長ワードが２重取出し信号ＢＳＤＢＰＬ−をバス上
で２進数零にセツトすることにより要求されることを通
知する。

タイミング・ゼネレータとおよびバス制御ロジックの一
部とは、２重取出しメモリーをして以下に述べるように
１ワードではなく２ワードで応答させる。′２重取出し
転送に使用されるバス制御および応答ロジツクは第９図
および第９Ａ図に示される。

次に第９図において、単一取出し転送の間、信号ＭＹＤ
ＣＮＮ＋はメモリーが１つのバスサイクルを与えられて
いる時付与フロツプ２２Ｍにより生成され、所要のデー
タ・ワードを送り戻す。メモリー・ユーザ・フロツプ１
５Ｍは、ＮＯＲゲート２９Ｍを介して信号ＳＴＲＥＱＲ
＋の前縁部時にりセツトされる。回線１８３上の信号Ｓ
ＴＲＥＱＲ＋は、以下において判るように回線１８２上
の信号ＭＹＤＣＮＮ＋に応答して２倍長ワード関連ロジ
ツク９４により生成される。

ユーザ・フロツプ１５Ｍのりセツト動作は、そのＱ出力
の信号ＳＴＲＥＱＱ−を２進数１にさせ、ＮＡＮＤゲー
ト７０を介してメモリーの要求フロツプ１７Ｍをリセト
する。要求フロツプ１７Ｍのりセツト動作は、そのＱ出
力の信号ＭＹＲＥＱＴ−を２進数１にし、ＡＮＤゲート
２０Ｍを経て信号ＢＳＭＹＯＫ＋を２進数１にし、これ
により次の操作のためバスを解放する。このように、単
一取出し操作の場合に、信号ＭＹＤＣＮＮ＋は第１の応
答サイクルが生じた後ユーザ・フロツプ１５Ｍをりセツ
トするが、以下において判るように、２重取出し操作に
おいてはユーザ・フロツプ１５Ｍがりセツトされる前に
２つの応答サイクルが要求されることが判る。２倍長ワ
ード関連ロジツク９４ぱ、また回線１８７及び１８８を
介してバス信号ＢＳＤＢＰＬ及びＢＳＷＲＩＴ−を受け
取り、そして第９Ａ図に関して以下に説明する方法で回
線１８４，１８５及び１８９を介して出力信号１ＮＲＥ
ＤＹ−、ＤＣＮＮＧＯ一及びＢＳＤＢＰＬ−を夫々発生
する。

第９図は又、メモリー要求の間バス・データ・リードの
内容を記憶するためメモリー・コントローラにより使用
されるロジツクを示している。

バス・データ・リード信号ＢＳＤＴＯＯ一乃至ＢＳＤＴ
ｌ５−は第９図の１６のレシーバ９７により受取られて
反転される。その結果得る信号ＢＳＤＴＯＯ＋乃至ＢＳ
ＤＴｌ５＋は、スレーブとしてメモリー・コントローラ
がメモリー要求に肯定応答する時、第１０図のロジツク
からの回線１８６上の信号ＭＹＡＣＫＲ＋によりレジス
タ９８にクロツクされる。レジスタ９８は１６のＤタイ
プのフロツプからなり、バスデータ・リードの内容を想
起するために使用される。メモリーに対する書込み要求
の間、バス・データ回線は、メモリーに書込まれるべき
１６ビツト・ワードのデータを含んでいる。メモリー読
出し要求の間、バス・データ回線は要求側のチャネル番
号および機能コードを第４図に示されたフオーマツトで
包含する。読出し要求の応答サイクルの間、単一取出し
又は２重取出しの読出し要求、チヤネル番号、および機
能コードは、第３図に示されたフオーマツトでバス・ア
ドレス回線における要求側装置に折返される。このチヤ
ネル番号と機能コード折返し操作は信号ＭＹＤＣＮＮ−
により実行され、この信号は、マスターとしてのメモリ
ー・コントローラがバスを与えられている時レジスタ９
８の内容をバス・アドレス回線に通すよう１６のドライ
バ９９を付勢する。以下の説明で判るように、応答サイ
クルの間の機能コードの折返し動作は、データの単一取
出し要求に応答するメモリー応答サイクルと、手順の２
重取出し要求に対する応答であるメモリー応答サイクル
とを中央プロセサに識別させる。次に第９Ａ図において
、メモリーが２倍長ワード読出し要求を受入れる時、メ
モリーがＭＯＳメモリー・リフレツシユ・サイクルにな
いものとすればＡＮＤゲート７６の出力の２倍長ワード
取出し信号ＤＥＥＴＣＨ＋は２進数１となる。

信号ＤＥＥＴＣＨ＋は２つの連続する信号ＭＹＤＣＮＮ
＋をメモリーに発生させ、これら信号が以下に述べるよ
うにマスターによつて要求さ ｊれた２つのデータ・ワ
ードを送出する。

マスターが２重取出し要求を行う時、バス上及び入力回
路１８８上の信号ＢＳＷＲＩＴ−は２進数１であり読出
し要求を表示し、従つてレシーバ（反転増巾器）７１の
出力は２進数零となる。又、２重取出５し要求の間、バ
ス上及び入力回線１８７上の２重取出し信号ＢＳＤＢＰ
Ｌ−は２進数零であるため、レシーバ７２の出力は２進
数１となる。もし取出されるべきワードの最初のもの、
即ちバス・アドレス回線ＢＳＡＤＯＯ一乃至ＢＳＡＤ２
２−によ ４りアドレス指定されるワードを含むメモリ
ーが特定のメモリーに存在しこのメモリーが使用中でな
い場合、第１０図のメモリー・コントローラ・ロジツク
は信号ＭＹＡＣＫＲ＋を２進数零から２進数１の状態に
変換させ、この状態はＤ入力を素子７４のＱ出力にクロ
ツクする。即ち、入力ＤＯにおける２進数零の信号ＢＳ
ＷＲＩＴ＋はＱＯ出力にクロツクされて書込みメモリー
信号ＷＲＩＴＭＭ＋を２進数零に、′ＱＯ出力の読出し
メモリー信号ＲＥＡＤＭＭ＋を２進数１にする。

素子７４のＤ１入力における２進数１の信号ＢＳＤＢＰ
Ｌ＋はそのＱ１出力にクロツクされて信号ＭＤＦＥＴＣ
Ｈ＋を２進数１にする。メモリーのリフレツシユが進行
中でない状態において、信号ＲＥＦＣＯＭ−は２進数１
であり、メモリーがテストされないため２倍長ワードの
禁止が進行中でない状態において信号ＤＷＤＩＮＨ−は
２進数１であり、かつ信号ＲＥＡＤＭＭ＋が２進数１に
セツトするとＮＯＲゲート７５の出力の信号ＤＦＨＩＮ
Ｈ−は２進数１になる。ＡＮＤゲート７６への両入力が
２進数１になると、その出力の信号ＤＦＤＴＣＨ＋は２
進数１になる。ＮＡＮＤゲート７８に対する入力におけ
る、信号ＭＹＡＣＫＲ＋を例えば１００ナノ秒遅れさせ
るメモリー・タイミング・ゼネレータ９５により生成さ
れる信号ＤＷＤＳＥＴ＋と信号ＤＦＥＴＣＨ＋との一致
は、その出力の信号ＤＷＤＳＥＴ−を２進数零にしてこ
れにより２重取出し履歴フロツプ８０をセツトする。

２重取出し履歴フロツプ８０の目的は、メモリーが２重
取出し操作に応答している最中であることを記憶するこ
とであり、その結果メモリーは、バスの制御を獲得して
２つの応答サイクルの最初の応答サイクル中応答すると
き２重取出し信号ＢＳＤＢＰＬ−をロジツク回路８３，
８４及び８５並びに出力回線１８９を経て２進数零にセ
ツトして要求側に対しこれが２ワードの内の最初のもの
であることを通知する。

２重取出し履歴フロツプ８０のＱ出力側において２進数
零である信号ＤＷＤＨＩＳ−は、ＮＡＮＤゲート８１の
出力が、最初の応答サイクルの間回線１８２上の２進数
１の信号ＭＹＤＣＮＮ＋でメモリーが応答する時、ＮＡ
ＮＤゲート８１の出力が２進数零になることを禁止する
。

信号ＤＷＤＨＩＳ−によるこの禁止状態は、２進数１で
ある信号ＭＹＤＣＮＮ＋に応答してインバータ８２の出
力が２進数１にならないようにし、これによりメモリー
のユーザ・フロツプ１５Ｍが第９図のＮＯＲゲート２９
Ｍを経てリセツトすることを禁止する。２重取出し履歴
フロツプによるメモリー・ユーザ・フロツプ１５Ｍのこ
の禁止状態はメモリー要求フロツブ１７Ｈのりセツトを
禁止してその結果信号ＭＹＲＥＱＴ＋は２進数１に止ま
り、更にメモリーがドライバ１８Ｍを経てバス・サイク
ルを要求し続ける結果となる。

第１のメモリー応答サイクルの間、回線１８２の信号Ｍ
ＹＤＣＮＮ＋の前縁部はＮＡＮＤゲート８３の出力側に
２重応答信号ＤＷＲＥＳＰ−を生じ、このゲート８３は
又２重取出し履歴フロツプ８０のＱ出力である２進数１
の信号ＹｙｌＤＨＩＴ＋を入力として有する。２進数零
である信号 ＤＷＲＥＳＰ−は、インバータ８４により反転され、再
びドライバ８５により反転されて２進数零の信号ＢＳＤ
ＢＰＬ−としてバスに送出される。

信号ＤＷＲＥＳＰ−も又、そのＤ入力におけるＱ出力を
そのＱおよびＯ出力にクロツクすることにより２重取出
し履歴フロツプ８０をりセツトする。２重取出し履歴フ
ロツプ８０のこのりセツト動作はそのＱ出力を２進数１
にすることになり、その結果ＮＡＮＤゲート８１に生じ
る次の信号ＭＹＤＣＮＮ＋はインバータ８２とＮＯＲゲ
ート２９Ｍを介してメモリー・ユーザ・フロツプ１５Ｍ
をりセツトするよう作用する。

ユーザ・フロツプ１５Ｍのりセツト動作はメモリー要求
フロツプ１７Ｍのりセツト動作を生じ、そのメモリー要
求フロツプ１７Ｍの出力側の信号ＭＹＲＥＱＴ＋は２進
数零となつてその結果メモリーはもはやドライバ１８Ｍ
を介してバス・サイクルを要求しない本事例における要
求側の装置である中央プロセサは２進数零である信号Ｂ
ＳＡＣＫＲ−で応答することにより最初のデータ・ワー
ドを肯定応答し、これがメモリーの付与フロツプ２２Ｍ
をりセツトする。

もしこの要求側の装置がこのメモリー応答サイクルを否
定応答又は待機するか、あるいは応答しない場合、デー
タは失われる。メモリー要求フロツプ１７Ｍは最初のメ
モリー応答サイクルに応答してりセツトされないため、
メモリーは２進数零の状態を維持する信号ＢＳＲＥＱＴ
−を介してバスを要求し続ける。従つて、メモリーは、
ＮＡＮＤゲート１９Ｍおよび付与フロツプ２２Ｍを介し
て２進数１の別の信号ＭＹＤＣＮＮ＋を生じて第２のデ
ータ・ワードを送出する。２重取出し履歴フロツプ８０
が最初の応答サイクルの終りにりセツトされるため、第
２の応答サイクルの間信号ＭＹＤＣＮＮ＋はユーザ・フ
ロツプ１５Ｍおよび要求フロツプ１７Ｍをりセツトする
。

又、信号ＢＳＤＢＰＬ−は、２進数零の状態には駆動さ
れず、要求側の装置により予期されるべき別の情報がな
いことを表示する。もし何かの理由により第２のデータ
・ワードがメモリー・コントローラから得ることができ
ない場合、（例えば、もし中央プロセサが２重取出し操
作を要求しかつ与えられるメモリー・アドレス即ち２ワ
ードの最初のワードのアドレスがこのメモリー・コント
ローラにおける最高位のロケーシヨンのアドレスである
場合）、メモリーは、信号１２ＷＲＥＳ−、０Ｒゲート
JモVおよびインバータ７９を経て２重取出し履歴フロツ
プ８０をそのりセツト入力側の２進数零である信号ＤＷ
ＤＲＥＳ−によりりセツトする。

フロツプ８０のこのりセツト動作は、そのセツト入力側
の２進数零である信号ＤＷＤＳＥＴ−によるそのセツト
動作の後であるが、以下に述べるようにメモリーの最初
の応答サイクルの前即ち第２ワードが存在しない時に生
じ、タイミング・ゼネレータ９５からの信号ＤＷＤＳＥ
Ｔ＋は２進数１の状態になりそしてＮＯＲゲート９３か
らの１２ＷＲＥＳ一信号が生じを前に２進数零の状態に
戻る。

この場合、メモリー・コントローラは第１のデータ・ワ
ードの送出の間信号ＢＳＤＢＰＬ一を２進数零にセツト
せず、要求側の装置に対して第２のワードが来ていない
ことを表示する。アドレス・レジスタ８９と９０はマル
チプレクサ９１，９２およびＮＯＲゲート９３と組合さ
つて、２重取出し要求の第１ワードを含むメモリーコン
トローラと同じメモリー・コントローラに２重取出し要
求の第２のワードが存在するかどうかを決定する。この
決定は、マスター装置例えば中央プロセサが２重取出し
要求を行う時下記の如く行われる。素子８８は各バス・
アドレス信号ＢＳＡＤＯＯ一乃至ＢＳＡＤ２２−に対す
る回線レシーバを有し、反転信号ＢＳＡＤＯＯ＋乃至Ｂ
ＳＡＤ２２＋をアドレス・レジスタ８９，９０に対し使
用可能にする。アドレス・レジスタ８９，９０はそれぞ
れ６つのカスケード接続された同期する４ビツトのアツ
プ／ダウン・カウンタからなり、そのタイプは例えばテ
キサス・インストルメンツ社により製造される部番ＳＮ
７４ｌ９４である。これ等のアドレス・レジスタは、そ
のロード（Ｌ）入力側における２進数零の信号形態でロ
ードされた情報を保持する能力と、１つだけ増分してこ
の増分された値を保持する能力を有する。アドレス・レ
ジスタは、その＋１の入力側の信号が２進数零から２進
数１の状態に変る時１だけその内容を増分する。マスタ
ーの２重取出し要求サイクルの間、メモリー・コントロ
ーラが２進数１になる信号ＭＹＡＣＫＲ＋により２重取
出し要求を肖定応答する時、前記信号はインバータ９６
を介してレジスタ８９，９０のＬ入力側に２進数零の信
号ＭＹＡＣＫＲ−を生じこのとき、バス・アドレス信号
が両方のレジスタ８９と９０にゲートされる。第１のワ
ードのアドレスがこのように両レジスタ８９，９０にロ
ードされると、図示しない他のロジツクはこのアドレス
が奇数か偶数かを決定する。もし第１のワードのメモリ
ー・アドレスが奇数であれば、偶数ワード・アドレスの
＋１入力における信号ＭＡＲＥＵＣ−は２進数零から２
進数１に変り、これにより偶数ワード・アドレス・レジ
スタ９０の内容を増分する。このように、偶数ワード・
アドレス・レジスタ９０はメモリーから取出されるべき
第２の（偶数の）ワードのアドレスを含む。同様に、も
しメモリーから取出されるべき第１ワードのアドレスが
偶数であれば、奇数ワード・アドレス・レジスタ８９の
＋１入力側の信号ＭＡＲＯＵＣ−は２進数零から２進数
１の状態に変化し、これによりレジスタ８９の内容を増
分し、その結果このレジスタはメモリーから取出される
べき第２の（奇数の）ワードのアドレスを含む。この時
、第１ワードのアドレスが奇数又は偶数のいずれであつ
たかどうかの如何に拘わらず、レジスタ８９は奇数ワー
ド・アドレスを、レジスタ９０は偶数ワード・アドレス
を含んでいる。マルチプレクサ９１と９２は、取出され
るべき２ワードの第２のワードを含む８Ｋのメモリー・
モジユールがコントローラに存在するかどうかを決定す
る際第１０図のマルチプレクサ４８の場合と同様な方法
で作用する。偶数ワード・アドレス・レジスタによりア
ドレス指定されるワードが下位の１６Ｋワードにあるか
上位の１６Ｋワードにあるかを表示するため偶数ワード
・アドレス・レジスタ９０から得た信号ＭＡＲＥＯ８＋
を用いることにより、マルチプレクサ９１と９２はその
出力側に対して入力の１つを選択的にゲートする。即ち
、もし信号ＭＡＲＥＯ８＋が２進数零であれば、信号Ｍ
ＹＭＯＳＢ−はマルチプレクサ９１の出力側にゲートさ
れ、信号ＭＹＭＯＳＡ−はマルチプレクサ９２の出力側
にゲートされる。もし信号ＭＡＲＥＯ８＋が２進数１で
あれば、信号ＭＹＭＯＳＤ−はマルチプレクサ９１の出
力側にゲートされ、信号ＭＹＭＯＳＣ−はマルチプレク
サ９２の出力側にゲートされる。

これ迄の第１０図のマルチプレクサ４８に関する論述か
ら明らかなように、もし信号ＭＡＲＥＯ８＋が２進数零
でありこれがメモリー・コントローラの下位の１６Ｋワ
ードが偶数ワード・アドレス・レジスタによりアドレス
指定されつつあることを表示する場合、マルチプレクサ
９１の出力側の２進数零はメモリーモジユールＢが存在
することを表示し、又マルチプレクサ９２の出力側の２
進数零の状態はメモリー・モジユールＡが存在すること
を表示する。

もし信号ＭＡＲＥＯ８＋が２進数１であつてこれが偶数
ワード・アドレス・レジスタがメモリー・コントローラ
の上位の１６Ｋワードの１つのワードをアドレス指定し
ていることを表示する場合、マルチプレクサ９１の出力
側２進数零の状態はメモリー・モジユールＤがコントロ
ーラに存在することを、又マルチプレクサ９２の出力側
の２進数零はメモリー・モジユールＣが存在することを
表示する。アトし・ス・レジスタ８９と９０に関するマ
ルチプレクサ９１と９２の作用は、第１４図に照合して
境界に跨る場合を調べることにより最もよく判る。

もし偶数ワード・アドレス・レジスタ９０に含まれるア
ドレスがメモリーの下位の１６Ｋワードにある。即ち信
号ＭＡＲＥＯ８＋が２進数零であるならば、境界付近の
場合は偶数のワード・アドレス．レジスタが０と１６３
８２の間のあるアドレスを含む場合である。もし偶数ワ
ード・アドレス・レジスタ９０がアドレス０を含む場合
には、奇数ワード・アドレス・レジスタ８９は次に高い
順位のワードのアドレス即ちワード１を含まねばならず
、そして第９Ａ図のマルチプレクサ９１，９２はメモリ
ー・モジユールＡ，Ｂがメモリー・コントローラに存在
すべきことを要求する。偶数ワード・レジスタ９０がア
ドレス０を含む場合は、奇数ワード・アドレス・レジス
タは次に低いアドレスを含むことができない。その理由
は、バス上のアドレス即ち取出されるべき第１のワード
のアドレスがコントローラ内に存在しなかつたことに因
り第９図のメモリー・コントローラ・ロジツクが応答せ
ず従つてこのバス上のアドレスがアドレス・レジスタ８
９，９０に通されなかつたためである。もし偶数ワード
．アドレス・レジスタ９０のアドレスがモジユールＡの
最終のワード即ちアドレス１６３８２である場合、奇数
ワード・レジスタ８９によりアドレス指定可能な次に高
いワードおよび次に低いワードがメモリー・モジユール
Ｂに含まれ、マルチプレクサ９１と９２はメモリー・モ
ジユールＡおよびＢの存在を表示する。もし信号ＭＡＲ
ＥＯ８＋が２進数１であつてこれが偶数ワード・アドレ
ス・レジスタ９０に含まれたアドレスがメモリーの上位
の１６Ｋワード内にあることを表示する場合、マルチプ
レクサ９１と９２はメモリー・モジユールＣとＤの存在
を表示する。上位１６Ｋメモリー・ワードの場合には、
もし偶数ワード・アドレス・レジスタがメモリー・モジ
ユールＣの第１のワード即ちアドレス１６３８４をアド
レス指定するならば、次に順位の高いアドレスはメモリ
ー・モジユールＤに含まれ、その存在はマルチプレクサ
９１により表示され、あるいはもし次に低いワード即ち
１６３８３番目のワードがアドレス指定される場合、メ
モリー・モジユールＢの存在は、２重取出し要求が最初
行われた時第１０図のマルチプレクサ４８による第１の
バス・サイクルの間表示されていた。

もし偶数ワード・アドレス・レジスタ９０がメモリー・
モジユールＣの最後のワード即ち３２７６６番目のワー
ドのアドレスを含む場合、次に高いアドレス・ワードお
よび次に低いアドレス・ワードがメモリー・モジユール
Ｄに含まれ、その存在は再びマルチプレクサ９１により
表示される。残る１つの境界に接する場合は、２重取出
し要求がメモリー・コントローラの最後のワード即ちア
ドレス３２７６７をアドレス指定する場合である。この
場合、アドレスがバスからゲートされそしてアドレス・
レジスタ８９と９０にロードされた後、偶数ワード・ア
ドレス・レジスタ９０は１だけ増分されてアドレス３２
７６８を生じる。この結果信号ＭＡＲＥＯ８＋は２進数
零となつて、前述の如くこのためマルチプレクサ９１と
９２がメモリー・モジユールＡとＢの存在又は不存在を
表示し、これが特定のメモリー・コントローラ上のメモ
リーの下位の１６Ｋワードを構成する。この場合、２重
取出し要求においてアドレス指定された最初のワードは
メモリー・コントローラの最終のワードであり、第２の
ワードは実際にメモリーの下位の１６Ｋワードに存在す
るが、これは現在のメモリー・コントローラではなく次
のメモリー・コントローラにおいてである。この状態は
、アドレスが増分されるとき偶数ワード・アドレス・レ
ジスタ９０のビツト位置８からビツト位置７に生じる桁
上げに応答して２進数１になる第９Ａ図の信号ＭＡＲＯ
ＯＬ＋によつて検出される。マルチプレクサ９１と９２
の出力と、アドレス桁上げ信号ＭＡＲＯＯＬ＋と、及び
２ワード禁止信号ＩＮＨ２ＷＤ＋（通常は２進数零）と
をＮＯＲゲート９３に入れることにより、その出力の信
号１２ＷＲＥＳ−は、２重取出し要求の第２のワードが
特定のメモリー・コントローラに存在する時２進数１と
なる。

信号１２ＷＲＥＳ−は、第２のワードがメモリー・コン
トローラに存在しない時２進数零であり、又０Ｒゲート
JモVとインバータ７９を経て２重取出し履歴フロツプ８
０のリセツト動作を生じる。アドレス・レジスタ８９と
９０は、第９Ａ図には示されない他のロジツクと共に、
メモリー・モジユールから検索される時奇数および偶数
ワードをアドレス指定するためにも使用される。

このため２ワードが重なつた状態で検索されることにな
り、１つのワードは偶数アドレス指定ワードを含むメモ
リー・モジユールからそして他のワードは奇数アドレス
指定ワードを含むメモリー・モジユールからである。第
２ワードの検索は、第１ワードの検索かられずか後例え
ば１５０ナノ秒後に開始される。この結果、第２ワード
は、要求側の装置に対する第１ワードの送出を行う応答
バス・サイクルの完了前にメモリー・コントローラで使
用可能となつて、これにより第２の応答バス・サイクル
の間要求側の装置に対する即時の転送のため第２ワード
を使用可能にすることによりシステムの処理能力を増大
する。第９図のメモリー・コントローラのユーザ・フロ
ツプ１５Ｍは下記の方法でセツトされる。

再び第９Ａ図において、前に述べたことから判るように
、メモリー・コントローラが読出し要求を片定応答する
時、素子７４の出力である読出しメモリー信号ＲＥＡＤ
ＭＭ＋が２進数１となり、これは、初期設定が進行中で
ないことを表示する２進数１の初期設定信号１ＮＩＴＭ
Ｍ−と共にＡＮＤゲート８６の出力を２進数１にする。
この２進数１は、２進数１でメモリー・リフレツシユ・
サイクルが進行中でないことを表示する２進数１のメモ
リー・リフレツシユ信号と共に、ＮＯＲゲート８７の出
力である回線１８４上の信号１ＮＲＥＤＹ−をユーザ・
フロツプ１５ＭのＤ入力側で２進数１にする。フロツプ
１５Ｍのクロツク人力における回線１８５上の信号ＤＣ
ＮＮＧＯ−の２進数零から２進数１への遷移の遅れた発
生例えば信号ＭＹＡＣＫＲ＋の２進数零から２進数１へ
の遷移の後４００ナノ秒遅れた発生は、Ｄ入力をその出
力側ヘクロツクすることによりユーザ・フロツプ１５Ｍ
のセツト動作を生ぜしめる。

尚、このクロツキングが生じる時、ＮＯＲゲート２９Ｍ
の出力は２進数１である。再び第９Ａ図において、素子
７４のフロツプの出力はＮＯＲゲート７３の出力の発生
によりクリアされ、信号ＣＬＲＭＯＤ−はその人力のい
ずれかが２進数零即ち初期設定の状態、バス・クリア又
はメモリー・リフレツシユが生じることに応答して２進
数零となる。２重取出し操作の間メモリー・コントロー
ラ信号におけるタイミング関係は、以下に述べる第１２
図の下部に示される。

〔中央プロセサのバス・インターフエース・ロジツク］
次に、第１１図の典型的な中央プロセサ・バス結合ロジ
ツクにおいては、信号は素子９９に含まれるレシーバに
よつてバスから受取られる。

信号ＢＳＭＲＥＦ−はこのようなレシーバの１つにより
受取られ、もし受取られるアドレスがメモリー・アドレ
スでない場合部分的にＡＮＤゲート１００を付勢するた
め使用される。信号ＭＹＤＣＮＮ＋は、もし中央プロセ
サは現時点のバス・マスターでない（即ち、中央プロセ
サがバス上にアドレスを置いていない）場合、ＡＮＤゲ
ー口００を更に付勢する。ＡＮＤゲート１００の出力は
、このようなコンパレータを付勢するためコンパレータ
１０３の１入力を与える。コンパレータ１０３による比
較のための入力の１つが中央プロセサ・アドレスで、こ
れは本例においては数が４つであり信号ＢＳＡＤｌ４＋
乃至ＢＳＡＤｌ７＋で表示される。コンパレータ１０３
の１つの入力で受取られるこのアドレスは、中央プロセ
サ自体において例えば１６進スイツチ１０１によりセツ
トされるアドレスと比較される。この受取つたアドレス
とスイツチ１０１が与えたアドレスとが比較されて等し
い事が判ると、コンパレータ１０３は信号ＩＴＳＡＭＥ
＋を生成し、これが部分的にゲート１０６と１０７を付
勢する。別のアドレス・ビツトＢＳＡＤＯ８＋乃至ＢＳ
ＡＤｌ３＋は、これ等のビツトが全て零であるかどうか
を決定するＡＮＤゲート１０４の入力側で受取られる。

もしこれ等が全て零であれば、信号１ＴＳＭＥＡ＋が生
成されこれも又ゲート１０６と１０７を部分的に付勢す
る。ゲート１０６又は１０７のいずれかの更に別の入力
を付勢することにより、素子１１３における各フロツプ
を有効にセツトする。ＡＮＤゲート１０６の残りの人力
は第２の半バス・サイクル信号ＢＳＳＨＢＣ＋で、これ
はインバータ１１６を介してゲート１０６に結合されて
いる。

この第２の半バス・サイクル信号はまたＡＮＤゲート１
０７の１人力において受取られる。このように、ＡＮＤ
ゲート１０７は、もしその入力の内の２つの人力がこれ
がアドレス指定された装置であつてかつその残りの人力
からこれが信号ＢＳＳＨＢＣ＋で示される如き第２の半
バス・サイクルであることを表示する場合、完全に付勢
される。このように、ＡＮＤゲート１０７の付勢によつ
て信号ＭＹＳＨＲＣ−が生成され、０Ｒゲート１１４の
１人力に結合される。０Ｒゲート１１４はドライバ１１
５を介してＡＣＫ信号（ＢＳＡＣＫＲ−）を与える。

ＡＮＤゲート１０７の完全な付勢は、素子１１３のＯ１
出力側のＭＹＳＨＲＣ一信号の発生に加えて、素子１１
３に含まれる同じフロツプのＱ１出力側の信号ＭＹＳＨ
ＲＣ＋を生じる。

信号ＭＹＳＨＲＣ＋の２進数零から２進数１への遷移は
素子１１０の各フロツプの入力のその出力側へのクロツ
クのため使用される。第３図に示す機能コード・フイー
ルドの上位ビツト即ち信号ＢＳＡＤｌ８＋が素子１１０
のＤＯ入力側で２進数１であり（機能コード２０、ベー
ス１６）、この信号が装置（例、メモリー）が２重取出
し要求に応答中であることを表示する場合、素子１１０
のＱＯ出力側の信号ＭＹＳＨＲＰ−は２進数零となつて
この第２半バス・サイクルが中央プロセサによる２重取
出し（手続）要求に応答していることを表示する。

もし信号ＢＳＡＤｌ８＋が２進数零であり（機能コード
００、ベース１６）これが装置が単一取出し（データ）
要求に応答中であることを表示する場合、２進数１が素
子１１０のＤ１入力側でインバータ１０９により生成さ
れ、その結果素子１１０のＱ１出力側の信号ＭＹＳＨＲ
Ｄ＋が２進数１となり、これがこの第２半バス・サイク
ルが中央プロセサによる単一取出し要求に応答している
ことを表示する。

中央プロセサの多重サイクル取出し操作においては、こ
の場合プロセサはスレーブからの応答サイクルを予期し
ているが、信号ＭＹＳＨＲＰ−およびＭＹＳＨＲＤ＋が
用いられて中央プロセサに対して第２の半バス・サイク
ルが前の２重又は単一の取出し要求からのそれぞれの予
期されたデータを提示することを表示する。素子１１０
のフロツプは、同じタイプのフロツプ素子について前に
論述したと同様にインバータ１２５を介して信号ＢＳＤ
ＣＮＢ−によりクリアされ、これによりバス゜サイクル
に続いてフロツプを初期設定する。適正な装置のアドレ
スが受取られる時かつこれが第２の半バス・サイクルで
ない場合、ゲート１０６が完全に付勢され、この状態が
これにより素子１１３に含まれる１つのフロツプの出力
側にＭＹＩＮＴＲ＋と表示される正のパルスを生成する
。信号ＭＹＩＮＴＲ＋は第１１図のロジツクにＡＣＫ又
はＮＡＫ信号が生成されるかどうかを決定させる。この
信号のどれが生成されるかは、処理時間をシークする装
置の割込みレベルと比較してその時点で本システムにお
いて作用中の割込みレベルに依存する。割込みレベルが
十分であるかどうかに関する決定は、Ａ入力がＢ入力よ
り小さいかどうかを決定するためのコンパレータである
コンパレータ１１７により決定される。

コンパレータ１１７のＡ入力は信号ＢＳＤＴｌＯ＋乃至
ＢＳＤＴｌ５＋を受取り、この信号は第５図に示される
フオーマツトにおいてはデータ処理時間をシークしてい
るバスと結合された装置の割込みレベルを表示する。本
システムには複数の割込みレベルが与えられる。割込み
レベル番号０はデータ処理時間に対して最も大きなアク
セス能力を与えられ、従つて割込み不可能である。この
ように、割込みレベル番号が小さければ、この装置の現
在続行中の処理が割込まれる機会は少くなくなる。この
ように、もしコンパレータ１１７のＡ入力において受取
られるレベル番号がプロツク１１８のレベル番号により
表示される如き中央プロセサにおいて作用する現時点の
レベルより低ければ、入力Ａにおいて受収られる信号に
より表示される如き割込みをシークする装置は実際にこ
の割込みを行うことができる。もしＡ人力がＢ人力と等
しいかあるいはこれより大きければ信号ＬＶＬＢＬＳ＋
ぱ生成されず、以下に述べるようにドライバ１０８とフ
ロツプ１２０によりＮＡＫ信号が与えられる。このよう
に、もしコンパレータ１１７の入力Ａにおいて受取られ
た割込みレベルが入力Ｂにおいて受取られる割込みレベ
ルより低ければ信号ＬＶＬＢＬＳ＋は２進数１となつて
両方のフロツプ１２０と１２１のＤ入力に結合される。

尚、フロツプ１２０のＤ入力は反転信号である。もしＡ
信号がコンパレータ１１７により表示されるようにＢ信
号と等しいか大きければ、２進数零の信号が信号ＬＶＬ
ＢＬＳ＋に対して生成され、この信号はフロツプ１２０
の否定入力において受取られる。これは、もし信号ＭＹ
ＩＮＴＲ＋が素子１１３における各フロツプのセツト動
作によりフロツプ１２０のクロツク入力側に受取られる
ならばＮＡＫ信号を生成する。もしこのレベルが十分で
あつた場合即ちもしＡ人力がコンパレータ１１７により
表示される如くＢ入力より低かつた場合、２進数１は信
号ＬＶＬＢＬＳ＋で生成され、従つて信号ＭＹＩＮＴＲ
＋はこれを０Ｒゲート１１４の一人力に対するフロツプ
１２１のＱ出力にクロックし、０Ｒゲー口１４はドライ
バ１１５を介してＡＣＫ信号を生成する。

このようにもし信号ＭＹＮＡＫＲ＋が２進数１であれば
、ＮＡＫ信号が生成され、もし信号ＭＹＩＮＴＦ−が２
進数零であればＡＣＫ信号が生成される。素子１１３の
フロツプは、同じタイプのフロツプの素子について前に
述べたと同じ方法でインバータ１２５によりクリアされ
る。尚、もし実際にこれが第２の半バス・サイクルであ
れば、コンパレータ１１７による表示とは無関係にＡＣ
Ｋ信号が生成されることが判るであろう。このような場
合には、信号ＭＹＳＨＲＣ−は、０Ｒゲート１１４の他
の入力側に結合される如き素子１１３のフロツプの１つ
であり、２進数零の状態のときＡＣＫ信号を生成してこ
れによりフロツプ１２１からのいずれの表示も無視する
。前述の如く、インバータ１２５を介する信号ＢＳＤＣ
ＮＢ−はフロツプ１２１とフロツプ１２０をりセツトし
、これによりバス・サイクルに続いてフロツプを初期設
定する。

更に、フロツプ１２０はフロツプ１２７と関連するロジ
ツクによりセツトされ、前記フロツプ１２７は信号ＢＴ
ＩＭＯＴ−を生成してバス・タイム・アウト条件、即ち
存在しない装置がアドレス指定されたこと、および実際
にＮＡＫ，．ＡＣＫ又はＷＡＩＴのいずれかの応答がい
ずれかの潜在するスレーブ装置によつて生成されていな
いことを表示する。従つて、ワン・シヨツト・マルチバ
イブレータ１２６が提供され、これは例えば５マイクロ
秒の持続時間を有するようセツトできる。このマルチバ
イブレータ１２６は信号ＢＳＤＣＮＤ＋、即ちバツフア
１１９の入力側に受取られるストローブ信号の受取りに
よりトリカーされる。マルチバイブレータ１２６のタイ
ミングは動作状態にあるため、もしバス・サイクルの終
りを表示する信号ＢＳＤＣＮＢ＋が受取られない場合、
マルチパイプレータ１２６によつてセツトされた期間後
に信号ＢＴＩＭＯＴ−はフロツプ１２７のＤ入力側に受
取られた信号ＢＳＤＣＮＮ＋のクロツキングを経てフロ
ツプ１２７のＱ出力側に生成される。尚、信号ＢＳＤＣ
ＮＮ＋がこのバス・サイクルが依然として進行中である
ことを表示する。信号ＢＴＩＭＯＴ−はフロツプ１２０
に作用してドライバ１０８を介してＮＡＫ信号（ＢＳＮ
ＡＫＲ−）を生成する。

もし一方信号ＢＳＤＣＮＢ＋がマルチバイブレータ１２
６によりセツトされる期間の終りの前に終了する場合、
マルチバイブレータ１２６のタイミングは終了し、フロ
ツプ１２７の信号ＢＴＩＭＯＴ−の生成は阻止される。
第１１図における中央プロセサ・ロジツクはＮＡＫ又は
ＡＣＫ信号のいずれかを生成するが、ＷＡＩＴ信号は中
央プロセサ・ロジツクによりそのように生成されないこ
とが判る。

その理由は、中央プロセサが常に最も低い優先順位を有
するためであり、従つてもしこれがＷＡＩＴ信号を生成
するならば、中央プロセサに対するサービスの要求を生
成する他の装置が、もし例えば更に高い優先順位の装置
がマスターであつてこれに対して中央プロセサがＷＡＩ
Ｔ信号で応答した場合、おそらくバス上で停止を経験す
ることになつてしまう。このように、高い優先順位の装
置が最も低い順位の装置即ち中央プロセサを待機するた
め、他の装置はバスを使用することを禁止されることに
なつてしまう。第１１図に関する前の記述は、前の中央
プロセサの単一又は２重の取出し（メモリー読出し）要
求により要求された情報を利用可能にするマスターのメ
モリーに応答するスレーブの中央プロセサの動作につい
て論述した。

次に第１１Ａ図においては、中央プロセサの動作につい
て、メモリーによりバスに入れられたデータがいかにし
て中央プロセサにより緩衝されるかに関し、又中央プロ
セサがメモリーの単一又は２重の取出し要求を行うこと
を決定する基準に関して論述する。望ましい実施態様に
おいては、中央プロセサは、１つのメモリー読出し要求
でもつて、中央プロセサが単一のワードをメモリーから
要求するかあるいは２つの連続ワードのメモリーからの
送出を要求する（即ち、単一又は２重の取出し要求を行
う）ことを通知することができる。更に、望ましい実施
態様においては、中央プロセサは、１つのメモリー・コ
ントローラに向けられた単一取出し要求と、別のメモリ
ー・コントローラに向けられた２重取出し要求との２つ
の未処理の要求を同時に有することができる。もし同じ
メモリー・コントローラ内に単一および２重の取出し要
求の両アドレス・ロケーシヨンが含まれるならば、２番
目の要求は、第１０図のロジツクに関する論議において
判るようにメモリー・コントローラによつて拒否される
。メモリー・コントローラは、もし依然として最初の要
求のサービスに使用中であればＷＡＩＴ信号を生成する
ことにより２番目の要求を拒否する。２重取出し操作を
要求する時、中央プロセサは２重取出し信号を生成する
（ＢＳＤＢＰＬ−は２進数零である）。

メモリーからの最初のワードの戻りと関連する第２半バ
ス・サイクルの間、メモリー・コントローラは、別のワ
ードが続くことを表示する２進数零の２重取出し信号Ｂ
ＳＤＢＰＬを再び送る。メモリーからの第２のワードの
戻りと関連する第２の半バス・サイクルの間、メモリー
は信号ＢＳＤＢＰＬ−を再び送出せず、これによりこれ
が送出されるべきデータの最後のワードであることを表
示する。単一取出し要求に応答してメモリーから単一ワ
ードの戻りと関連する第２の半バス・サイクルの間、メ
モリー・コントローラは信号ＢＳＤＢＰＬ−を再び送出
せず、これにより単一取出しのみが実行されこれ以上の
第２半バス・サイクルが続かないことを表示する。次に
第１１Ａ図に関して、２重取出しデータは常に中央プロ
セサにおいてＰ１およびＰ２レジスタ即ち素子１５２お
よび１５３に記憶されるが、単一取出しデータはＤＴレ
ジスタの素子１５１に記憶される。単一の中央プロセサ
は同時に未処理の２重取出しおよび単一取出しの両要求
を有することができるため、中央プロセサ４は要求時に
第４図に示される機能コード・フイールドの要求にタグ
を付ける。単一取出し要求は機能コード００でタグ付け
され、２重取出し要求は機能コード２０．ベース１６で
タグ付けされる。中央プロセサ取出し要求の間、バス・
データ回線信号ＢＳＤＴｌＯ一乃至ＢＳＤＴｌ５−はこ
のタグを構成する。

メモリー応答サイクルの間、アドレス回線信号ＢＳＡＤ
ｌ８一乃至ＢＳＡＤ２３−は第３図に示す機能コード・
フイールドにおけるメモリーで折り返されたタグを構成
する。第１１Ａ図の典型的な中央プロセサ・バス結合ロ
ジツクに関しては、要求されたデータは素子１５０に含
まれるレシーバによりバスから受取られた信号として受
取られる。

１つの１６ピツトのデータ・ワードを構成する信号ＢＳ
ＤＴＯＯ＋乃至ＢＳＤＴｌ５＋はそれぞれＤＴレジスタ
１５１、Ｐ１レジスタ１５２、およびＰ２レジスタ１５
３のデータ入力に接続される。

レジスタ１５１，１５２および１５３は１６ビツトのレ
ジスタであり各レジスタはテキサス・インストルメンツ
社の部番ＳＮ７４Ｓ３７４の２つの集積回路からなり、
その各々は８つのエツジ・トリカー・Ｄタイプフロツプ
を含有する。データは、クロツク信号の２進数零の状態
から２進数１の状態への遷移によりこれ等レジスタヘク
ロツクされる。単一取出し要求に応答する第２の半バス
・サイクルの間、第１１図の素子１１０からの信号ＭＹ
ＳＨＲＤ＋は２進数零から２進数１の状態に遷移し、メ
モリーからのワードをＤＴレジスタ１５１にクロツクす
る。２重取出し要求に応答して第１の半バス・サイクル
の間、信号ＭＹＳＨＰｌ＋はデータＰ１レジスタ１５２
にクロツクする。

２重取出し要求に応答する第２の半バス・サイクルの間
、信号ＭＹＳＨＰ２＋はデータをＰ２レジスタ１５３に
クロツクする。

信号ＭＹＳＨＰｌ＋およびＭＹＳＨＰ２＋は常に、２重
取出し要求に応答して第１のデータ・ワードがＰ１レジ
スタ１５２にロードされ、第２のデータ・ワードがもし
メモリー・コントローラに存在するならばＰ２レジスタ
１５３にロードされるように、生成される。

一旦ロードされると、レジスタ１５１，１５２，１５３
に含まれるデータは、各レジスタの出力制御部における
２進数零の信号の発生により、即ち２進数零の状態にな
る信号ＥＮＤＴＢＩ−、ＥＮＰｌＢＩ−、およびＥＮＰ
２ＢＩ−により、１６の信号ＢＩＸＸｌＯ＋乃至ＢＩＸ
ＸｌＦ＋として中央プロセサの内部バス１５４に対して
選択的にゲートされる。

２つのＪ−Ｋタイプのフロツプの素子３１および３２は
、２重取出し操作の間メモリー・コントローラにより戻
される第２の半バス・サイクル信号の記録を残す。

素子３１および３２は、テキサス・インストルメンツ社
の部番ＳＮ７４Ｓｌｌ２なるプリセツトおよびクリアを
有するＪ−Ｋ負エツジ・トリカー・フロツプである。Ｐ
ＡＳＫＡフロツプ３１とＰＡＳＫＢフロツプ３２は、Ｎ
ＡＮＤゲート２７からの信号ＭＹＰＡＳＫ−によりセツ
トされ、そして第１１図の素子１１０からの信号ＭＹＳ
ＨＲＰ−で中央プロセサにより肯定応答される時第２半
バス・サイクルをサンプルする。ＮＡＮＤゲート２７は
、第８図のユーザ・フロツプ１５の出力である信号ＭＹ
ＡＳＫＫ＋が２進数１の状態にあつて中央プロセサがバ
ス要求を求めていることを表示する時、部分的に付勢さ
れる。ＮＡＮＤゲート２７は、もしレジスタＰ１および
Ｐ２が空である場合２重取出し読出しが行われるべきこ
とを表示する２進数１の信号ＣＲＤＢＰＬ＋により付勢
される。

ＮＡＮＤゲ一卜２７は２進数１であるＣＰＵタイミング
信号ＭＬＲＶＬＤ＋により更に付勢される。もし２つの
第２の半バス・サイクルが２進数１である信号ＢＳＤＢ
ＰＬ−により表示される如く受取られるならば、第１の
第２半バス・サイクルが受取られた後にフロツプ３１が
りセツトされ、フロツプ３２は第２の第２半バス・サイ
クルが受取られた後りセツトされる。第１ワードのみが
メモリー・コントローラに存在する２重取出し要求の場
合における如く１つの第２の半バス・サイクルのみが受
取られる場合、フロツプ３２のみがりセツトされる。フ
ロツプ３１および３２は両方ともバス・クリア信号（Ｂ
ＳＭＣＬＲ−は２進数零）の発生により、あるいはある
信号（ＴＣＳＬ３ｌ−は２進数零）によるタイム・アウ
ト又はマスター・クリアの如き除外条件によりりセツト
される。２つの他のフロツプである素子１５５および１
５６は、中央プロセサがＰ１およびＰ２レジスタ１５２
および１５３からのデータを使用する時の記録を残す。

Ｐ１使用フロツプ１５５は、中央プロセサが第１ワード
即ちＰ１レジスタ１５２に含まれたワードを使用する時
りセツトされ、そしてＰ２使用フロツプ１５６は、中央
プロセサが第２ワード即ちＰ２レジスタ１５３に含まれ
るワードを使用する時りセツトされる。フロツプ１５５
および１５６は、両方ともＮＡＮＤゲート２７からの信
号ＭＹＰＡＳＫ−によりセツトされる。

２進数零である信号 ＭＹＰＡＳＫ−は、このようにフロツプ３１と３２をセ
ツトしてレジスタＰ１およびＰ２が充填されつつあるこ
とを表示し、かつフロツプ１５５と１５６をセツトして
Ｐ１およびＰ２の内容が末だ使用されていないことを表
示する。

Ｐ１又はＰ２レジスタは、これが充填中でなくかつ使用
されない場合のみ充填されている。フロツプ１５５と１
５６は、パージ条件が生じる時（例えば、中央プロセサ
命令カウンタが、分岐命令、割込み又はトラツプ条件に
応答してロードされるとき）、２進数零である信号ＰＲ
ＴＡＫＲ−によりりセツトされてＰ１およびＰ２が使用
されることを記録する。Ｐ１使用フロツプ１５５は又信
号ＰＲＴＡＫＴ＋によりりセツトされ、これは中央プロ
セサが手続ワードを使用したことを表示し、接地された
データ入力側における２進数零をその出力側にクロツク
する。

Ｐ２使用フロツプ１５６も又信号ＰＲＴＡＫＴ＋により
りセツトされてそのデータ入力側の信号ＰＲＴＡＫＣ＋
をその出力側にクロツクする。第１の手続ワードが使用
される前はＰＲＴＡＫＣ＋は２進数１であり、第１の手
続ワードが読出される時フロツプ１５５がりセツトされ
る。第１の手続ワードが使用された後ＰＲＴＡＫＣ＋が
２進数零となり、第２の手続ワードが使用される時はフ
ロツプ１５６がりセツトされる結果となる。Ｐ１又はＰ
２レジスタ１５２，１５３が両方共空でありかつ中央プ
ロセサが現在別の未完の２重取出し要求を有していない
場合のみ、２重取出し操作が中央プロセサにより要求さ
れる。

ＮＡＮＤゲート３４が出力するＰレジスタ空信号ＰＲＭ
ＰＴＹ−は、中央プロセサがフロツプ３１，３２，１５
５，１５６の状況に基いて２重取出し要求を行うべきか
を判断するのに用いられる。

Ｐ２使用フロツプ１５６のＱ出力における信号ＰＲＴＡ
ＫＤ＋が２進数零であつてこれがＰ２レジスタ１５６が
空であることを表示する場合か、あるいはフロツプ３１
のσ出力の信号ＰＲＡＳＫＡ−が２進数零であつてこれ
が１ワードのみが最新の２重取出し要求に応答して受取
られたことを表示する場合、０Ｒゲート３３の出力は２
進数１であり部分的にＮＡＮＤゲート３４を付勢する。

もしＰ１使用フロツプ１５５のσ出力即ち信号ＰＲＴＡ
ＫＣ−が２進数１であつてＰ１レジスタ１５２が空であ
る（使用される）ことを表示する場合、ＮＡＮＤゲート
３４は更に付勢される。もしフロツブ３２のＱ出力の信
号ＰＲＡＳＫＢ−が２進数１であり２重取出し操作に応
答して受取られることを期待される全てのデータが受取
られていることを表示する場合、ＮＡＮＤゲート３４は
更に付勢される。

このように、Ｐ１およびＰ２レジスタ１５２および１５
３におけるデータが使用されたときかつＰ１およびＰ２
レジスタの充填プロセス中に未完の２重取出し要求がな
い場合は常に、ＮＡＮＤゲート３４が完全に付勢されて
ＰＲＭＴＰＹ−は２進数零となる。信号ＰＲＭＰＴＹ−
が２進数零でこれがＰ１およびＰ２レジスタが空であり
充填中でないことを表示するか、あるいは信号ＣＳＢＳ
Ｏｌ＋２進数零でこれが中央プロセサが他の理由で２重
取出し操作の実行を要求することを表示するかする時は
常に、０Ｒゲート３６の出力の信号ＰＲＴＡＳＫ＋は２
進数１である。

２進数１である信号 ＰＲＴＡＳＫ＋はＡＮＤゲート３８を部分的に付勢し、
このゲートは、中央処理プロセサが単一又は２重の取出
し操作、入出力操作又は書込み操作のためのバスの使用
を要求することを表示する２進数１の信号ＣＳＢＳＯＯ
＋により更に付勢される。

ＡＮＤゲート３８が完全に付勢される時、回線１８１上
の信号ＭＹＡＳＫＤ＋は２進数１となり、クロツキング
信号ＭＣＬＯＣＫ＋に関連して第８図のユーザ・フロツ
プ１５のセツト動作を生じ、これが中央プロセサがバス
の使用を欲することを表示する。望ましい実施態様にお
いては、中央プロセサによる１つの命令の実行中、中央
プロセサはメモリーの２ワードを先取りしてこれをレジ
スタＰ１およびＰ２に記憶する。

メモリーからの命令ワードのこの先取り即ち手続はＰ１
とＰ２の両レジスタが空である場合のみ生じる。例えば
、もし中央プロセサが現在ロケーシヨン１０００に位置
された命令を実行中であれば、中央プロセサはこれへメ
モリーから送られるべきロケーシヨン１００１おょび１
００２を求める２重取出し要求を行う。しかし、もし中
央プロセサが分岐命令を実行する場合、その時末だメモ
リーから到着していてはいけないものを含むＰ１および
Ｐ２レジスタ１５２，１５３の先取り手続は放棄しなけ
ればならない。前述の事例において、もしロケーシヨン
１０００の実行中にロケーシヨン１００１および１００
２が先取りされる場合かつロケーシヨン１００１におけ
る命令がロケーシヨン１００７への分岐命令を含む場合
、Ｐ１レジスタ１５２に一時的に記憶されていたロケー
シヨン１００１からの分岐命令が実行される時は、Ｐ２
レジスタ１５３に一時的に記憶されるロケーシヨン１０
０２の内容は放棄されねばならず、分岐命令が制御を移
転するロケーシヨン１００７とおよびロケーシヨン１０
０８に対して新らしい２重取出し要求がされねばならな
い。ＮＡＮＤゲート３９に対する入力の１つの信号ＰＵ
ＲＧＥＦ＋は、前に要求された全てのワードが到着する
迄２進数１の状態を維持することにより、２重取出し要
求を記憶する。フロツプノ３２のｏ出力の信号ＰＲＡＳ
ＫＢ−が２進数１になりこれが２重取出し操作に応答し
て受取られることを予期される全データが受取られたこ
とを表示する時、かつ信号ＣＲＤＢＰＬ＋が２進数１で
あつてこれがもしレジスタＰ１およびＰ２が空であるな
らば２重取出し操作が行われるべきであることを表示す
る時は、２進数１である信号ＰＵＲＧＥＦ＋と関連して
ＮＡＮＤゲート３９が完全に付勢されて、回線１８０上
の信号ＭＹＡＳＫＳ−は２進数零となつて、これにより
第８図のユーザ・フロツプ１５をセツトし、その結果中
央プロセサがメモリー取出し操作を行うバス・サイクル
を要求することになる。

中央プロセサがＰ２レジスタ１５３から第２の手続ワー
ドを用いる場合のように、第８図のユーザ・フロツプ１
５は信号ＭＹＡＳＫＤ＋をクロツクする信号ＭＣＬＯＣ
Ｋ＋により通常セツトされる。２重取出し要求が行われ
た後まだ完了していないときにパージが生じる場合、Ｐ
１およびＰ２レジスタ１５２および１５３が充填プロセ
スにある間分岐命令が実行される場合をカバーするため
、ユーザ・フロツプ１５をセツトするのに信号ＭＹＡＳ
ＫＳが用いられる。

単一取出しは、少くとも２つの中央プロセサのステツプ
を要求する。

第１の中央プロセサ・ステツプは、メモリーの単一取出
し読出し要求を生じてメモリー（又は入出力装置）がこ
の単一取出し要求を受入れる時標識をセツトさせる。第
１のステツプの後のどんな数の中央プロセサ・ステツプ
でもよい第２の中央プロセサ・ステツプは、ＤＴレジス
タ１５１からのデータを中央プロセサの内部バス１５４
にゲートしようとする。もしこの単一取出し要求に応答
するメモリーと関連する第２の半バス・サイクルが未到
着であれば、第１１図の素子１１０からの信号ＭＹＳＨ
ＲＤ＋が前にセツトされた標識をクリアする迄この標識
が中央プロセサ・クロツクを停止させる。第１１Ａ図に
関する前の論述により、２重取出し操作と関連するシス
テムのロジツクの論議を尽くした。

次に、第１２図のタイミング・ダイヤグラムを参照して
、中央プロセサ、バスおよびメモリー・コントローラの
前述の制御信号に関し説明する。第１２図の一番上の４
つの信号のセツトは２重取出し要求を行う中央プロセサ
の信号である。これ等の信号は、第８図、第１１図、お
よび第１１Ａ図に示されたロジツクにより与えられる。
第１２図の中間に示した信号は、中央プロセサのロジツ
クをメモリー・ロジツクへ接続するデータ処理システム
のデータ・バスと関連する信号である。第１２図の下部
の８つの信号は、第９図、第９Ａ図および第１０図に示
したロジツクにより生成されるメモリー・コントローラ
の信号を表示する。第１２図は更に縦方向に３つの欄に
分割される。最も左方の欄は、メモリーの２重取出し要
求を行う中央プロセサと関連する信号のセツトを示す。
第１２図の中央欄は、メモリー・コントローラが中央プ
ロセサに対して２重取出し要求に要求される第１ワード
を戻す最初の第２半バス・サイクルと関連する信号を示
す。第１２図の右欄は、２番目の第２半バス・サイクル
の間２重取出し要求において要求される第２ワードを中
央プロセサに対して戻すメモリー・コントローラと関連
する信号を示す。この２重取出し操作は、第１２図にお
いて時点１２Ａにて２進数１の状態になつてマスターと
しての中央プロセサがスレーブとしてのメモリーから２
データ・ワードを要求することを表示するＣＰＵ信号Ｍ
ＹＡＳＫＫ＋により開始される。ＣＰＵ信号ＭＹＡＳＫ
Ｋ＋が２進数１となる時、第８図の中央プロセサの優先
順位回路網口ジツクはバス信号ＢＳＲＥＱＴ−を２進数
零の状態に強制し、もし他にこれより高い優先順位の装
置がバス・サイクルを要求していなければ、中央プロセ
サにはこのバスが与えられてＣＰＵ信号ＭＹＤＣＮＮ＋
を２進数１の状態に強制する。一たん中央プロセサにバ
スが許与されると、中央プロセサは、このバスに対し、
２重取出し操作において取出されるべき第１ワードのア
ドレスと、中央プロセサのチヤネル番号と、および２重
取出しメモリー読出し操作であることを表示する他の信
号と共に２倍長取出し要求であることを表示する機能コ
ードと、をおく。第９図、第９Ａ図、および第１０図の
メモリー・コントローラ・ロジツクは、バス上の信号を
安定状態にさせるため遅延を生じた後、バス上のアドレ
スをメモリー・コントローラにより制御されたアドレス
と比較し、もし２重取出し要求の第１ワードがこのコン
トローラ内に含まれるならばＡＣＫ信号を発生し、この
信号は中央プロセサ・ロジツクに戻されて次のユーザに
対してバスの制御を断念させる。メモリー・コントロー
ラにより生成されたＡＣＫ信号は又メモリー・コントロ
ーラの検査を惹起して、２重取出し要求によりアドレス
指定された第２ワードがそのコントローラ内に存在する
かどうかを調べさせ、もし存在するならば、第９Ａ図の
２倍長ワード履歴フロツプ８０がセツトされ、２重取出
し操作が実施されてメモリーが実質的に平行（重なつた
）状態で別個のメモリー・モジユールから２ワードの情
報を検索するよう進行することを表示する。データの第
１ワードがメモリー・コントローラにおいて使用可能に
なると、メモリー・コントローラ信号ＤＣＮＮＧＯ−は
時点１２−Ｂで２進数１になり、第９図のメモリー優先
順位回路網ロジツクがバス信号ＢＳＲＥＱＴ−を２進数
零の状態に強制することによりバスに対して送信権要求
を行い、第１応答サイクル、即ちメモリーをマスター、
ＣＰＵをスレーブとする最初の第２半バス・サイクルを
開始する。

もしバスが使用中でなく、かつメモリーがこのバスを要
求する最高優先順位の装置であれば、このバスはメモリ
ー・コントローラに許与されてメモリー・コントローラ
信号ＭＹＤＣＮＮ＋は２進数１となる。バスのメモリー
．コントローラへの許与の結果、メモリー・コントロー
ラ・ロジツクはバス・データ回線上に２重取出し要求に
要求された第１ワードをゲートする。２重取出し要求を
行つた中央プロセサのチャネル番号は、２重取出し要求
機能コードと共にバス・アドレス回線にゲートされ、２
重取出し要求の第１の応答サイクルであることを表示す
る他の信号は他のバス回線にゲートされる。

中央プロセサ・ロジツクは、バス上の信号を安定化させ
るため遅延を生じた後でバス信号をサンプルし、もしバ
ス・アドレス回線上の中央プロセサ・チヤネル番号が特
定の中央プロセサのチヤネル番号ならば、最初の第２半
バス・サイクルを肯定応答してバス・データ回線上のメ
モリー・ワードをＰ１レジスタ１５２にゲートする。第
１の応答サイクルの中央プロセサによる肯定応答の結果
、メモリー・コントローラ・ロジツクはバスを解放し、
２倍長ワード履歴フロツプ８０をりセツトする。これに
より第１のメモリー応答サイクル、即ち最初の第２半バ
ス・サイクルを完了する。メモリー ・コントローラに
対してデータの第２ワードが利用可能であれば、マスタ
ーとしてのメモリー ・コントローラは、バスに対し送
信権の要求を続けて時点１２−Ｃで許与されると、この
データの第２ワードをバスに対してゲートする。

中央プロセサは２番目の第２半バス・サイクルを肯定応
答し、メモリーの第２ワードをＰ２レジスタ１５３にゲ
ートし、これにより２重取出し操作を完了する。尚、留
意されたいことは、バスがメモリー ・コントローラに
対し許与される２回目にメモリー ・コントローラ信号
ＭＹＤＣＮＮ＋が２進数１の状態になり、その結果メモ
リー ・コントローラ信号ＳＴＲＥＱＲ＋が２進数１に
なり、この結果第９図のメモリー要求フロツプＩＴＭが
りセツトされてメモリーコントローラがこれ以上バスを
要求しなくなる。第１２図を簡単にするため、ＣＰＵ信
号 ＢＳＤＣＮＤ−は、ＣＰＵがマスターである２重取出し
要求サイクルの間、２進数１になるバス信号ＢＳＤＣＮ
Ｎ−に応答して２進数１の状態になることが示されてい
ないことが判る。

同様に、メモリーがマスターになる第１と第２の応答サ
イクルの間、２進数１の状態になるバス信号ＢＳＤＣＮ
Ｎ−に応答してメモリー信号 ＢＳＤＣＮＤ−は２進数１の状態になることが示されて
いない。

第８図および第９図は、コントローラ信号ＢＳＤＣＮＮ
−は素子２５と２５Ｍのそれぞれの遅れの後コントロー
ラがマスターかスレーブかにはかかわらずバス信号ＢＳ
ＤＣＮＮ−に応答するが、第１２図の目的のためにはス
レーブ信号ＢＳＤＣＮＤ−のみが有意義であり従つてこ
れが応答中であることのみが示される。本発明の装置が
隣接したメモリー空間のアドレス指定を可能にする方法
は、速度及びタイプに基くメモリーのタイプ即ち磁気コ
アか半導体又は他の特性のメモリーの混合とは無関係に
、第１３図に関して更に詳細に説明されている。

バス２００は、コントローラ２１０や中央プロセサ２０
６の如き他のコントローラと同様、メモリー ・コント
ローラ２０２，２０３，２０４に対して結合されるよう
に示される。前述のように、例えば各メモリー ・コン
トローラは４個迄のメモリー ・モジユールをアドレス
指定することができる。これ等のモジュールは、第１４
図に示す如く各メモリー ・コントローラの位置Ａ，Ｂ
，Ｃ，Ｄに接続できる。各メモリー ・コントローラは
、これと関連するモジュールのアドレスと共にそれ自体
のアドレスを受取る。モジユールのアドレスはバス２０
０上で２ビツトとして受取られ、これ等のビツトは第１
０図で示す如くＢＳＡＤＯ８＋およびＢＳＡＤ２２＋の
如く表示される。

メモリー ・コントローラのアドレスはビツトＢＳＡＤ
ＯＯ−乃至ＢＳＡＤＯＴ＋として受取られる。このよう
に、アドレス指定されるコントローラの有するメモリー
・モジユールのみが応答する。従つて、通常の場合に
おいて判るように、メモリー ・コントローラ２０４は
、その位置Ａ，Ｂ，Ｃ，Ｄのメモリー ・モジユールＡ
−３５８と、メモリー ・モジュールＢ−３６０と、メ
モリー ・モジユールＣ−３６２と、メモリー ・モジ
ユールＤ−３６４に接続している。もしメモリー ・コ
ントローラ２０４がアドレス指定され、２ビツトのサブ
・アドレスが例えばモジユールＣ−３６２を表示するな
らば、モジユールＣは単一ワード要求に応答し、モジユ
ールＣおよびＤは２重取出し要求に応答する。前述の如
く、もし例えば前述の特性により示される如きメモリー
・タイプの混合があり、このような混合が、例えば３
２０００ワードの記憶の如きメモリー ・コントローラ
補数全体より少く、かつこの場合各モジユールが８００
０記憶ワードを含むべき場合、３２０００ワードのアド
レス空間が後日システムの記憶容量を増大することがで
きるようにするため各メモリー ・コントローラに対し
て使用可能の状態にしておかねばならないため、隣接す
るメモリー ・アドレスは使用できない。

第１３図から判るように、このような連続的なアドレス
指定を行うため、このような各メモリー ・コントロー
ラの一部のみを使用することができる。このように、第
１３図において、モジユールＡ−３５０とＢ−３５２は
あるメモリー ・タイプのものであり、又モジユールＣ
−３５４とＤ一３５６は別のメモリー ・タイプのもの
であるものとすれば、メモリー ・コントローラ２０２
はモジユールＡとＢのアクセスを制御するよう接続でき
、メモリー ・コントローラ２０３はモジユールＣとＤ
のアクセスを制御するように接続できる。このような楊
合、メモリー ・コントローラ２０２と２０３は同じア
ドレスを有する。このような構成においては、コントロ
ーラ２０２の位置ＣとＤ１およびコントローラ２０３の
位置ＡとＢは、本システムが完全に再構成されなければ
使用できるようにはならない。このように、両メモリー
・コントローラ２０２，２０３がそのアドレス即ち同一
のアドレスを見出す時、この両方のコントローラは、バ
ス２００において受取つた２つのモジユール・アドレス
ＢＳＡＤＯ８＋（上位又は下位の１６Ｋワード）により
モジユールＡ，Ｂ，Ｃ又はＤのどれがアドレス指定され
るかによつて応答するようシークする。このように、唯
１つのコントローラ２０２又は２０３がどのモジユール
がアドレス指定されるかに従つて応答する。前述の事は
例示としてのみ示すもので、例えば、４つ以上のこのよ
うなモジユールがあるコントローラと結合されることを
理解すべきで、本例においてはコントローラ２０２は唯
１個のモジユールＡに接続され、コントローラ２０３は
同じ位置でモジユールＢ，ＣおよびＤと接続できる。

前述の如く、本構成、即ち１つのコントローラ上のモジ
ユールＡおよび第２の（２重取出し）メモリー・コント
ローラにおけるモジユールＢ，ＣおよびＤの本構成によ
り、モジユールＡとＢに位置されたワードをアドレス指
定する２重取出し要求の結果として単一ワードが戻され
、またモジユールＣおよびＤにおかれたワード（モジユ
ールＤの最後のワードを除く）をアドレス指定する２倍
長取出し要求の結果として２ワードが戻される。本例か
ら明らかなように、もし第３のモジユールがコントロー
ラ２０２の位置Ｃに接続されかつモジユールＣ−３５４
がコントローラ２０３に接続されかつもしそのモジユー
ルＣがアドレス指定され、かつコントローラ２０２と２
０３が同じアドレスを有する場合、このコントローラは
共にその同じアドレスの受取りと同時に応答してモジユ
ールＣのア こドレスはエラー条件を生じることが判る
であろう。このように、本システムにおいて結合された
メモリー特性の如何に拘わらず、本発明の適用によりい
かにして隣接するアドレスが得られるかが判る。本発明
においては２重取出し操作を実施する望ましい実施態様
に関して特に例示し記述したが、多重取出し操作が、最
後の応答サイクルを除く最初および他の全ての応答サイ
クルをして２重（多重）取出し信号ＢＳＤＢＰＬ−を転
送させることによつて実施することができることは当業
者には理解されよう。更に、中央プロセサおよびメモリ
ー・コントローラ以外の諸装置間で２重および多重取出
し操作が実施できることも理解されよう。又更に、当業
者ならば、本発明の主旨および範囲から逸脱することな
く前記およびその他の変更が可能であることも理解され
よう。

【図面の簡単な説明】 第１図は本発明の全体的構成を示すプロツク図、第２図
乃至第６図は本発明の共通バスにわたり転送される種々
の情報のフオーマツト図、第７図は本発明のバスの作用
を示すタイミング図、第８図は本発明の中央プロセサの
優先順位回路網のロジツク図、第９図および第９Ａ図は
本発明のメモリー・コントローラ優先順位回路網のロジ
ツク図、第１０図は本発明のバスと結合された典型的な
メモリー・コントローラのバス・インターフエース・ロ
ジツク回路図、第１１図および第１１Ａ図は本発明のバ
スと結合された中央プロセサのバス・インターフエース
・ロジツク回路図、第１２図は本発明の中央プロセサ、
バスおよびメモリー・コントローラの作用を示すタイミ
ング図、第１３図は本発明のアドレス指定法を示す図、
および第１４図は本発明のメモリー基板およびメモリー
・モジユールを示す図である。 ２００・・・・・・多重回線バス、２０６・・・・・・
中央プロセサ、２０８・・・・・・科学計算装置、２１
０，２１２，２１４・・・・・・コントローラ、２１６
，２１８，２２０・・・・・・周辺装置。

Claims (1)

1. 【特許請求の範囲】 １ 複数の装置を含み、該複数の装置の内の第１の装置
   が、前記複数の装置の内の第２の装置及び第３の装置の
   夫々において入取できる情報を要求する、データ処理シ
   ステムにおいて、（イ）前記第１の装置に含まれており
   、第１動作サイクルの間情報に対する第１要求を前記第
   ２の装置へ送り、かつ該第１要求により求めた前記情報
   の受信前の第２動作サイクルの間情報に対する第２要求
   を前記第３の装置へ送るための手段１５、１１、２２、
   （ロ）前記第２の装置に含まれており、前記第１要求に
   応答して情報を獲得してこの情報を前記第１の装置へ送
   るための手段４０、４２、４３、４６、５６、６１、（
   ハ）前記第３の装置に含まれており、前記第２要求に応
   答して情報を獲得してこの情報を前記第１の装置へ送る
   ための手段４０、４２、４３、４６、５６、６１、及び
   （ニ）前記第１の装置に含まれており、前記第２の装置
   によつて送られる前記情報を受けるための第１受信手段
   １５１と、及び前記第３の装置によつて送られる前記情
   報を受信するための第２受信手段１５２、１５３であつ
   て、該第１及び第２の受信手段は、前記第１の要求及び
   前記第２の要求が送られる順序に無関係にかつ前記情報
   が前記第２の装置及び第３の装置によつて送られる順序
   に無関係に情報を受けとるように動作すること、を特徴
   とするデータ処理システム。 ２ 特許請求の範囲第２項記載のシステムにおいて、前
   記第１の装置は、プロセサであり、前記第２の装置は、
   第１メモリであり、前記第３の装置は第２メモリであり
   、前記第１の要求は命令に対する要求であり、前記第２
   の要求はデータ・ワードに対する要求であること、を特
   徴とするデータ処理システム。