JPS5921047B2 - 情報要求装置における適応応答を与えるシステム - Google Patents

Description

【発明の詳細な説明】 本発明の装置は、データ処理システムに関し、特に共通
の入出力バスの至る所で行われるデータ処理操作に関す
る。

共通バスの至る所に結合された複数個の装置を有するシ
ステムに訃いて、情報の双方向の転送がこのような装置
間に与えることができる整然としたシステムが設けられ
ねばならない。

この問題へこのような装置が例えば１個以上のデータ・
プロセサ、１個以上の記憶装置、卦よび磁気テープ記憶
装置、デイスク記憶装置、カード読取シ装置等の各種の
タイプの周辺装置を含む時、更に複雑になる。このよう
なシステムを相互に連絡するため種々の方法｝よび装置
が従来技術に訃いて公知である。

このような従来技術のシステムは、共通のデータ・バス
経路を有するものから種々の装置間に専用の経路を有す
るもの迄種類がある。このようなシステムは又、バス・
タイプと組合せて同期操作又は非同期操作のいずれかの
ための機能を有する。このようなシステムのあるものは
、このような装置が接続されあるいは作用する方法とは
無関係に、例えば転送が中央プロセサ以外の装置間の場
合でさえバス上のこのようなデータ転送に対し中央プロ
セサの制御を必要とする。更に、このようなシステムは
、通常各種のパリテイ検査装置、優先順位機構、｝よび
割込み構造を含むものである。このような構造形式は米
国特許第３８６６１８１号に示されている。別のものは
米国特許第３６７６８６０号に示される。共通バスを使
用するデータ処理システムは、米国特許第３８１５０９
９号に示される。このようなシステムにおけるアドレス
指定操作が行われる方法と共に、例えば諸装置のいずれ
か１つがデータ転送を制御し得る方法は、システムの構
成、即ち共通バスがあるか、その操作が同期型か非同期
型か、等に依存している。システムの応答能力卦よび処
理能力は、非常にこれ等の種種の構成に依存するのであ
る。ある特定の構造型式が米国特許第３９９３９８１号
、同第３９９５２５８号、同第３９９７８９６号、第４
０００４８５号、同第４００１７９０号、同第４０３０
０７５号に示されているが、これ等は非同期的に作用す
る共通バスを記載している。

本発明は、これ等の改良であつて、システムの処理能力
は、共通データ・バス上のある装置をして、共通データ
・バス上の別の装置が要求側の装置に情報の多数ワード
を与えること、を要求させることにより改善される。こ
の多数ワード要求は一つのバス・サイクル内で行われ、
要求した情報は一連の応答バス・サイクルにおいて与え
られる。本発明は、更に他の装置が多重取出し操作を行
う能力があるかどうかに拘わらず要求側装置がその他の
装置へ多数ワード要求を行うのを支援する。これは、要
求側の装置が多重取出し要求を行いそして応答側の装置
が多重取出し装置又は非多重取出し装置、もしくはその
混合型の装置のいずれかであるようなシステムの構成を
可能にする。これ哄要求側の装置について予め知ること
なく町能なときはいつでも多重取出し操作を提供するこ
とによつてシステムの処理能力を向上させるものである
。更に、要求側の装置にロジツクを設けてこれを応答側
の装置により実際に転送される情報のワード数に適応さ
せることにより、要求された情報のワード数より少ない
ワード数が与えられる異常な条件から回復するために応
答側装置においてロジックが必要とされることがない。
システムの処理能力は又、情報の最後のワードが転送さ
れる迄要求側の装置が待機することを要求することなく
情報ワードが応答側の装置によジ転送される時前記要求
側装置にこの情報ワードを使用させるために、要求側装
置にロジツクを設けることによつて向上させられる。従
つて、本発明の主な目的は、他の装置が非多重取出し装
置か、多重取出し装置か、あるいは多重取出し要求に卦
いて要求される情報の全てのワードを検索できない多重
取出し装置であるかの如何に拘わらずに、共通バスに接
続されたその他の装置へ情報を求めて多重取出し要求を
要求側の装置に行わしめる方法にて共通バスに接続され
た複数個の装置を有する改善されたシステムの提供にあ
る。

発明の要約 本発明の前述の目的および他の目的は、非同期的に生成
された情報転送サイクル間にどれか二つの装置間で共通
バスを介して情報を転送するよう結合された複数個の装
置からなるシステムの提供によつて達成される。

第１の装置は、この装置がＹｊ（Ｐ装置へ多重取出し要
求を行うことを可能にするための装置を含む。この多重
取出し要求は、他の装置が別の多数転送サイクルの間情
報の多数部分を第１の装置に転送することを必要とする
。別の多数転送サイクルの最後のものを除く別の多数転
送サイクルの夫々の間、この他の装置は第１の装置に対
して別の多数転送サイクルの別の一つが続いていること
を表示する。この第１の装置は又多重取出し要求におい
て要求されるよりも少ない他の装置からの情報部分を第
１の装置が受入れることを可能にする装置を含んでいる
。この第１の装置は更に、この装置が多重取出し要求に
応答して受取る情報の最後の部分を受取る迄この装置が
待機することを要求することなく、情報の各部分が他の
装置から受取られる時この情報部分を利用することがで
きるようにする装置を含んでいる。本発明の装置が構成
される方法卦よびその操作モードについては、添付図面
と共に以下の記述を参照すれば最もよく理解することが
でさよう。好ましい実施例の詳細説明本発明の共通バス
は、システム内の２つの装置間の通信経路を提供する。

このバスは非同期構造であつて、バスに接続された種々
の速度の諸装置が同一のシステム内で効率的に作用でき
るようにする。本発明に使用されるバスの構成は、記憶
転送、割込み、データ、状態および指令の転送を含む通
信を許容する。典型的なシステムの全体的構成は第１図
に示される。バス要求卦よび応答サイクル バスは、共通の（共有された）信号経路を介してある時
点でどの２つの装置でも相互に連絡できるようにする。

連絡を所望する装置はどれも１つのバス・サイクルを要
求する。このバス・サイクルが与えられると、前記装置
はマスターとなつてシステム内の他のどんな装置でもス
レーブ装置としてアドレス指定できる。殆んどの転送は
マスターからスレーブの方向に生じる。あるタイプのバ
ス交換は１つの応答サイクル（例えば、単一取出しのメ
モリー読出し）を必要とする。１つの応答サイクルが要
求される場合、要求側はマスターの役割をとｂ、応答を
要求することを表示し、自身の識別をスレーブに対し示
す。

要求した情報が使用可能となると（スレーブ応答時間に
依存）、スレーブはマスターの役目をとね、要求側装置
に対する転送を開始する。これにより、この事例で２つ
のバス・サイクルを要した１つの取出し交換を完了する
。これ等２つのサイクル間（要求サイクルと応答サイク
ル）のバスの介在時間は、これ等２個の装置を含まない
他のシステム・トラフイツクに使用できる。あるタイプ
のバス交換は、２つの応答サイクル（例えば、２重取出
しのメモリー読出し）を必要とする。

２つの応答サイクルが要求される場合、要求側の装置は
マスターの役割をとＢ，２つの応答（転送される各ワー
ドに対して１つの応答）が要求されることを２重取出し
標識をセツトすることにより表示し、そしてそれ自体の
識別をスレーノブに対して示す。

第１の応答サイクルを開始する前に、スレーブ装置は情
報の第１訃よび第２の両ワードが応答装置（スレーブ）
内に存在することを検査する。要求した情報の第１のワ
ードが使用可能となる時（スレーブ応答時間に依存）、
ズレーブ装置はマスターの役割をとり、要求側の装置に
対する転送を開始する。もし両方のワードが第１の応答
サイクルの間応答装置にあれば、応答装置は、要求側の
装置に対して、再び２重取出し標識をセツトすることに
より、これが２つの応答サイクルの第１の応答サイクル
であわ、かつ第２の応答サイクルがこれに続くことを表
示する。要求した情報の第２のワードが使用可能となる
時、スレーブは再びマスターの役割をとつて要求側の装
置に対する転送を開始する。第２の応答サイクルの間、
応答装置は２重取出し標識をセツトせず、これによつて
要求側の装置に対しこれが最後の応答サイクルであるこ
とを表示する。これによジ、この場合は３つのバス・サ
イクルを要する２重取出し交換操作を完了する。これ等
の３つのサイクルの内どの２つの間のバスの介在時間も
これ等２つの装置を含まない他のトラフイツクのために
使用できる。応答側の装置に第１のワードのみが存在す
る２重取出し要求の場合、情報が使用可能となると、応
答側の装置は１つの応答サイクルで返答し、この場合２
重取出し標識がセツトされず、要求側の装置に対して第
１の応答サイクルが最後の応答サイクルとなることを表
示する。このため、この場合に２つのバス・サイクル（
１つの要求サイクルと１つの応答サイクル）を要した交
換操作を完了する。もしこの２重取出し要求を発生した
装置が依然として情報の第２ワードを所望するならぱ、
その要求側の装置は、要求サイクルを開始しなければな
らず、そしてメモリー読出しの場合には所望の第２ワー
ドのアドレスを与えなければならない。単一取出し要求
又は２重取出し要求のいずれでもよいこの第２の要求に
対しては、第２の要求に卦いて要求された情報の第１ワ
ードを含むスレーブ装置が応答する。バス信号卦よびタ
イミング １つのマスターは、バス上の他のどの装置でもスレーブ
としてアドレス指定することができる。

このマスターは、アドレス・リード上にスレーブ・アド
レスを｝くことによつてこの操作を行う。例えば２４の
アドレス・リードがあつて、これはメモリー参照信号（
ＢＳＭＲＥＦ）と呼ばれる付随する制御リードの状態に
従つて２つの解釈の内いずれかをとり得る。メモリー参
照信号が２進数零であれば、第２図のフオーマツトは、
２４番目のアドレス・リードが最下位ビツトであるよう
なアドレス・リードに適用する。本文に卦いて用いる如
く、２進数零卦よび２進数１なる語はそれぞれ電気信号
のロー訃よび一・イの状態を表示する。もしメモリー参
照信号が２進数１ならば、第３図に示す如き２４ビツト
に対するフオーマツトが適合する。一般に、メモリーが
アドレス指定される時、バスは２２４迄のバイトをメモ
リーに｝いて直接アドレス指定できるようにする。もし
複数の装置が制御情報、データ又は割込みを送つている
時、これ等装置はチヤネル番号により相互をアドレス指
定する。このチヤネル番号は、バスにより２１０迄のチ
ヤネルのアドレス指定を可能にする。チヤネル番号と共
に、この転送が２６迄の可能な機能のどれを意床するか
を指定する６ビツトの機能コードが送られる。マスター
がスレーブからの応答サイクルを要求する時、マスター
は、ＢＳＷＲＩＴＥ−で示される制御リードの１つの状
態（読出し指令）によりこのことをスレーブに表示する
（他の状態は応答を必要としない、即ち書込み指令）。

この場合、マスターはそれ自体の識別をあるチヤネル番
号によりスレーブに与える。データ・リードは、バス・
アドレス・リードとは反対に、第４図のフオーマツトに
従つて符号化されて、スレーブから応答が要求される時
マスターの識別を表示する。応答サイクルは、非メモリ
ー参照転送によ９要求側に指向される。第２の半バス・
サイクル（ＢＳＳＨＢＣ−）として示される制御リード
は使用可能の状態にされてこれが待機されたサイクルで
あることを表示する（別の装置からの要求されない転送
に比較して）。マスターがあるスレーブから２重取出し
を要求する時、マスターはこのことをＢＳＤＢＰＬ一で
示される制卸リードの１つの状態によつてスレーブに対
し表示する（その他の状態は２重取出しを要求しない、
即ち単一取出し）。スレーブがマスターの要求に応答す
る時、この同じ制御リード（ＢＳＤＢＰＬ−）の１つの
状態を用いて、この応答サイクルが２つの応答サイクル
の第１の応答サイクルであることを要求側の装置に対し
て表示する（その他の状態はこれが２重取出し操作の最
後の応答サイクルであることを表示する）。分配された
タイ遮断回路網は、バス・サイクルを与えかつバスの使
用のための同寺の要求を解消する機能を与える。優先順
位はバスの物理的位置に基いて与えられ、最上位の優先
順位は、バスの最初の装置に与えられる。タイ遮断機能
を行うロジツク回路がバスに接続された全ての装置に分
布され、これについては米国特許第４０３００７５号に
記載されて卦わ、又その改良については米国特許出願第
７５４４８０号（米国特許第４０９６５６９号）に記載
されて訃Ｄ１これ等の米国特許訃よび米国特許出願は本
文に参考のために引用されている。

ある典型的なシステムに卦いては、メモリーは最も上位
の優先順位が与えられ、中央プロセサは最下位の順位が
与えられ、他の装置はその性能の要件に基いて位置付け
される。中央プロセサに対するタイ遮断機能を行うロジ
ツク回路は第８図に、又メモリーに対するそれば第９図
に示される。このように、第１図に卦いては、本発明の
典型的なシステムはメモリー１−２０２乃至Ｎ−２０４
（最上位の優先順位を有する）と結合され、又最下位の
順位を有する中央プロセサ２０６と結合された多重回線
バス２００を含んでいる。

又、バスに接続されるものは、例えば科学計算装置２０
８卦よび種々のコントローラ２１０，２１２，２１４が
含まれる。コントローラ２１０は、例えば４個のユニツ
ト・レコード周辺装置２１６を制御するよう結合される
。コントローラ２１２はモデム（ＭＯＤＥＭ）装置を介
して通信制御を行うために用いられるが、コントローラ
２１４はテーブ周辺装置２１８又はデイスク周辺装置２
２０の如き大容量記憶装置の制御に使用することができ
る。前述の如く、バス２００と結合された諸装置のいず
れもバスに接続された１つのメモリー又は他のどんな装
置でもアドレス指定することができる。このように、テ
ープ周辺装置１２８はコントローラ２１４を介してメモ
リー２０２をアドレス指定することができる。以下に更
に論述するように、バスと直接接続されたこのような装
置は各々、米国特許第４０３００７５号に示され論述さ
れ、その改良については米国特許出願第７５４４８０号
に記載されたタイ遮断ロジツク回路を含み、このような
装置は各々、典型的な２重取出しメモリー・アドレス・
ロジツク回路に対しては第９図卦よび第９Ａ図に関し、
又典型的な２重取出し中央プロセサ・アドレス・ロジツ
ク回路に対しては第１１図卦よび第１１Ａ図に関して論
述されるようなアドレス・ロジツク回路を含んでいる。

典型的な基本装置コントローラに対するアドレス・ロジ
ツク回路は又米国特許第４０３００７５号において論述
される。装置２１６，２１８卦よび２２０の如きバスに
接続される直接接続されない装置も又タイ遮断用ロジツ
ク回路を有する。チヤ、ネル番号は、メモリー・アドレ
スにより識別されるメモリー・タイプの処理素子を除い
て、特定のシステムに卦ける各終点に対し存在する。

チヤネル番号はこのような各装置に対して割当てられる
。完全な２重装置は、半２重装置と共に、２つのチヤネ
ル番号を用いる。出力専用装置又は入力専用装置はそれ
ぞれ１つのチヤネル番号のみを使用する。チヤネル番号
は容易に変更でき、従つて１つ以上の１６進ロータリ・
スイツチ（つまみ型スイツチ）をそれぞれバスに接続さ
れた装置のアドレスを表示又はセツトするために使用す
ることができる。このように、あるシステムを構成する
時、特定のシステムに適当となるようにバスに接続され
た特定の装置に対してチヤネル番号が表示される。多重
入出力（１／０）ポートを有する装置は一般に１プロツ
クの連続チヤネル番号を必要とする。例えば、４ポート
の装置は、ロータリ・スイツチを用いてチヤネル番号の
上位の７ビツトを割当て、その下位の３ビツトを用いて
ポート番号を規定しかつ出力ポートから入力ポートを識
別する。スレープ装置のチヤネル番号は、第３図に示す
如く全ての非メモリー転送に対するアドレス・バス上に
生じる。各装置は、この番号をそれ自体の内部で記憶さ
れた番号（ロータリ・スイツチにより内部に記憶される
）と比較する。比較操作を実行する装置は、定義により
スレーブであり、このサイクルに応答しなければならな
鴨一般に、１つのシステムに｝けるどの２つの点も同じ
チヤネル番号に割当てられない。第３図に示す如く、特
定のバス即ちＩ／０機能が非メモリー転送のためバス・
アドレス・リードのビツト１８乃至２３により表示され
る如く実施することができる。機能コードは出力又は入
力操作を表示でき？全ての奇数機能コードは出力転送（
書込み）を表示し、偶数の機能コードは入力転送要求（
読出し）を表示する。例えば、機能コード００（ベース
１６）は単一取出しのメモリー読出しを表示するのに使
用され、機能コード２０（ベース１６）は２重取出しの
読出し操作を表示するため使用される。中央プロセサは
、入出力指令に関し６ビツトの機能コード・フイールド
の最下位のビツト２３を検査し、そして方向を指示する
ためバス・リードを使用する。種々の出力｝よび入力機
能が存在する。

出力機能の１つは、あるデータ量例えば１６ビツトをバ
スからチヤネルにロードする一指令である。個々のデー
タ・ビツトの意味は具体的な構成要素であるが、データ
量は具体的な構成要素の機能性に従つて記憶され、送出
され、転送されるデータを意味するように選択される。
別のこのような出力機能は、例えば２４ビツトの量を１
つのチヤネノいアドレス●レジスタ（図示せず）にロー
ドする一指令である。このアドレスはメモリー・バイト
・アドレスであつて、チヤネルがデータの入力又は出力
を開始するメモリーにおける開始ロケーシヨンを示す。
種々の他の出力機能は、特定の転送用のチヤネルに割当
てられるメモリー・バツフアのサイズを規定する出力範
囲指令と、その個々のビツトによ勺特定の応答を惹起す
る出力制御指令と、印刷指令の如き出力タスク機能と、
ターミナル速度、カード読出しモード等の如き諸機能を
示す指令である出力構成と、例えば１６ビツト・ワード
を第５図に示す如きフオーマツトでチヤネルにロードす
る指令である出力割込み匍脚を含む。初めの１０ビツト
は中央プロセサのチヤネル番号を表示し、１０乃至１５
ビツトは割込みレベルを表示する。割込みと同時に、中
央プロセサのチヤネル番号はアドレス・バスに戻され、
割込みレベルはデータ・バス上に戻される。入力機能は
、入力データが装置からバスに対して転送される場合を
除いて出力機能と同様な機能を有する。

このように、入力機能は、タスク構成および入力指令と
共に、入力データ、入力アドレス｝よび入力範囲指令を
含んでいる。更に、装置識別指令が含まれ、これにより
チヤネルはその装置の識別番号をバスに入れる。又、２
入力指令が含まれ、これによつて状態ワード１又は状態
ワード２が今述べたようにチヤネルからバス上に卦かれ
る。状態ワード１からの表示は、例えば、特定の装置が
作用状態にあるかどうか、バスから情報を受入れる用意
があるかどうか、エラー状態があるかどうか、アテンシ
ヨンが必要かどうか等を含む。

状態ワード２は、例えば、パリテイの表示、訂正不可能
なメモリーがあるか訂正されたメモリー・エラーがある
か、適法の指令があるか、あるいは例えば非存在装置又
は資源があるかどうかを含ｔ前述の如く、固有の装置剰
１番号がバスに接続された異なるタイプの個々の装置に
割当てられる。この番号は、入力機能指令に応答してバ
スに与えられ、入力装置識別と称する。この番号は第６
図に示されたフオーマツトにおいてデータ・バスに入れ
られる。便宜のため、番号は必要に応じて装置を識別す
る１３ビツト（ビツト０乃至１２）｝よび装置のある機
能性を識別する３ビツト（ビット１３乃至１５）に分け
られる。中央プロセサに割込みを欲する装置は１つのバ
ス・サイクルを要求する。

このバス・サイクルが与えられる時、この装置はバス上
にその害込みベクトルを卦き、この割込みベクトルとは
中央プロセサのチヤネル番号と割込みレベル番号を含ん
でいる。このように装置はその割込みベクトルとしてマ
スターのチヤネル番号訃よびその割込みレベル番号を与
える。もしこれが中央プロセサのチヤネル番号であれば
、中央プロセサは与えられたそのレベルが数値的に現時
点の内部の中央プロセサレベルより小さく、かつ中央プ
ロセサが丁度別の割込みを受入れていない場合、この割
込みを受入れる。受入れはバスＡＣＫ信号（ＢＳＡＣＫ
Ｒ−）によつて表示される。もし中央プロセサがこの割
込みを受入れることができなければ、ＮＡＫ信号が戻さ
れる（ＢＳＮＡＫＲ−）。ＮＡＫ（時にはＮＡＣＫとも
衣示される）信号を受取る装置は、通常の割込み再開を
示す信号が中央プロセサから受取られる（ＢＳＲＩＮＴ
−）時再試行する。中央プロセサは、あるレベル変更を
完了した時この信号を発し、従つて再び割込みを受入れ
られる場合がある。マスターのチヤネル番号は、２チヤ
ネル以上が同じ割込みレベルにあり得るため使用される
ベクトルに与えられる。割込レベル０は、装置力塘込み
を行わないことを意味するよう規制されるため、別な意
未を有する。第７図はバスのタイミング図を示し、これ
については更に詳細に以下に説明する。しかし、一般に
タイミングは下記の如くである。タイミング信号は、マ
スターからバスに接続された１つのスレーブに対する全
ての転送に適用する。転送が生じ得る速度は、システム
の構成に依存する。即ち、バスに接続される装置の数が
多い程、又バスが長い程、伝播の遅れの｛ために、バス
上の通信にはより長い時間がかかｊ他方、バス上の装置
数が少い程、応答時間は短くなる。

従つて、バスのタイミングは本質的には全く非同期的で
ある。バス・サイクルを欲するマスターは１つのバス要
求を行う。信号ＢＳＲＥＱＴ−はバス上の全ての装置に
対して共通であり、もし２進数零であれば、少くとも１
個の装置がバス・サイクルを要求中であることを表示す
る。このバス・サイクルが与えられると、信号ＢＳＤＣ
ＮＮが２進数零になつて、第８図｝よび第９図に関して
更に詳細に論述するようにタイ遮断機能力浣了すること
、訃よびこの時１つの特定のマスターがこのバスの制御
を司ることを表示する。信号ＢＳＤＣＮＮ−が２進数零
になる時、マスターはバスに送られるべき情報を与える
。バス上の各装置は信号ＢＳＤＣＮＮ−から内部ストロ
ーブを生じる。このストローブは、例えばＢＣＤＣＮＮ
−信号の２進数零の状態の受取りから約６０ナノ秒だけ
遅れる。この遅れがスレーブに卦いて完了するとき、バ
ス伝播時間の変化は計算に入れられ、各スレーブ装置は
そのアドレス（メモリー・アドレス又はチヤネル番号）
を認識することができるようになる。このアドレス指定
されたスレーブは、この時ＡＣＫ．ＮＡＫ又はＷＡＩＴ
信号、即ち更に詳細に言えば、ＢＳＡＣＫＲ−，ＢＳＮ
ＡＫＲ−又はＢＳＷＡＩＴ信号の３つの応答の内の１つ
を行うことができる。この応答はバス上に送出さへスレ
ーブが要求された動作を認識した旨のマスターに対する
信号として作用する。次いで制御回線は第７図に示す如
きシーケンスで２進数１の状態に戻る。このように、バ
スの初期接続手順は完全に非同期であり、各推移は先行
の推移が受取られた時にのみ生じる。個々の装置は、従
つてストローブとＡＣＫ間等の異なる時間の長さをとｖ
、推移はその個々の内部的機能性に依存する。バスのタ
イム・アウト機能は生じ得る停止を防止するために存在
する。バス上を転送される情報は例えば５０信号即ち５
０ビツトを含み、これは下記の如く２４のアドレス・
ビツトと、１６データ・ビツトと５制御ビツトと５つの
保全ビツトに分解できる。

これ等の各種の信号については以下に論述する。更に詳
細には第８図卦よび第９図に関して説明されるタイ遮断
翻旧ま、サービスを求める異なる装置からの同時の要求
を解決し、位置の優先順位システムに基いてバス・サイ
クルを与える機能である。

前に述べたように、メモリーは最上位の優先順位を有し
、中央プロセサは最下位の優先順位を有し、これ等は物
理的にバス２００の両端部に存在する。他の装置は中間
の位置を占有し、バスのメモリー末端に対するその近さ
に関して増進する優先順位を有する。優先順位ロジツク
は、タイ遮断機能を確保するためバスに直接接続された
装置の各々に含まれる。このような装置の各優先回路網
は付与フリツプフロツブを有する。いかなる時点に｝い
ても、たＸｌつの付与フロツプがセツトされ、規定によ
りこの装置がそのバス・サイクルに対するマスターとな
る。どの装置もいつでもユーザ要求を行うことができ、
こうしてそのユーザ・フロツブをセツトする。従つて、
いかなる時も多くのユーザ・フロツプがセツトでき、そ
の各各は将来のバス・サイクルを表示する。更に、バス
における各装置が要求フロツプを含む。全ての装置を一
緒に考える時、要求フロツプは要求レジスタとして考え
ることができる。どんなに多くの要求が継続中であつて
も唯１つの付与フロツプをセツトするよう作用するタイ
遮断回路網を提供するのはこのレジスタの出力である。
特に、もし継続中の要求がなけれぱ、要求フロツプはセ
ツトされない。最初にセツトするユーザフロツブはその
要求フロツブをセツトさせる。これは更に、前述の如く
僅かな遅れの後他の装置がその要求フロツプをセツトす
ることを禁止する。このように、こａ時生じるのは全て
のユーザ要求のスナツブシヨツトがある期間（遅延期間
）生じることである。その結果その到着に応じてこの遅
延期間中多くの要求フロツブがセツトされる。要求フロ
ツブがその出力を安定状態にさせるためには、各装置は
このような安定状態が生じたことを保証するためこの遅
れを含んでいる。装置がその要求フロツプをセツトして
おり，遅延時間が経過し、かつ高い順位０裟置がこのバ
ス・サイクルを要求していない場合、その装置と関連し
た特定の付与フロツプがセツトされる。この時別の遅延
期間の後ストローブ信号が生じ、マスターがスレーブ装
置からＡＣＫ，ＮＡＫ又はＷＡＩＴ信号を受取る時最後
に付与フロツプがクリア（りセツト）される。前に述べ
たように、３つの可能なスレーブ応答ＡＣＫ，ＮＡＫ又
はＷＡＩＴ信号がある。更に、応答が全くない第４の状
態がある。バスに卦けるどの装置もこれにアドレス指定
された転送を識別しない場合、応答は生じない。この時
タイム・アウト機能が生じ、ＮＡＫ信号が受取られるこ
とによりバスをクリアする。もしスレーブがマスターか
らバス転送を受取ることができてこれを行うことを欲す
るならば、ＡＣＫ信号が生じる。もしスレーブが一時的
に使用中の状態でこの時転送を受入れることができない
ならば、ＷＡＩＴ応答がスレーブにより生成される。Ｗ
ＡＩＴ信号の受取りと同時に、マスターはこれに与えら
れる次のバス・サイクルに訃いてこのサイクルを再試行
して成功する迄これを継続する。中央プロセサがマスタ
ーである時スレーブからのＷ″ＡＩＴ応答の原因の内あ
るものは、例えばメモリーがスレーブでありこのメモリ
ーが別の装置からの要求に対して応答する時か、あるい
は例えばもしコントローラがメモリーからの応答を待機
しているかあるいはコントローラが前の入出力指令をま
だ処理していない場合の如きコントローラがスレーブで
ある時である。スレーブにより表示されるＮＡＫ信号は
、これがこの時点の転送を受入れることができないこと
を意味する。ＮＡＫ信号の受取りと同時に、マスター装
置は即時再試行を行わないがマスターのタイブに従つて
特定の動作を行う。これ迄一般的に示したように、バス
上には基本タイミング信号があり、これがその初期接続
手順機能を行う。

これ等の５つの信号は、前述の如く、２進数零のときバ
ス上の１個以上の装置がバス・サイクルを要求している
ことを表示するＢＵＳＲＥＱＵＥＳＴ信号（ＢＳＲＥＱ
Ｔ−）と、２進数零のとき特定のマスターがバス転送を
行つて卦Ｄかつある特定のスレーブによる使用のためバ
スに情報を入れていることを表示するＤＡＴＡＣＹＣＬ
ＥＮＯＷ信号と、スレーブが２進数零にすることによジ
この転送を受入れ中である旨を示すためスレーブにより
マスターに対して生成されたＡＣＫ信号（ＢＳＡＣＫＲ
−）と、２進数零のときこの転送を拒否することをマス
ターに対し表示するスレーブによりマスターに対し生成
されたＮＡＫ信号（ＢＳＮＡＫＲ−）と、２進数零の時
スレーブが転送に対する決定を延期していることを表示
するためスレーブによりマスターに対して生成された信
号であるＷＡＩＴ信号（ＢＳＷＡＩＴ−）である。更に
前述の如く、各バス・サイクルの情報内容として転送さ
れる５０もの情報信号があり得る。

これ等信号は、ストローブ信号の前縁部に卦いてスレー
ブによる使用に有効である。以下の全ての論議ぱ４１７
示のためであり、ビツト数ぱ異なる機能に対して変更が
可能であることを理解すべきである。このように、デー
タに対して与えられた１６リード即ちビツト、更に詳細
にぱ信号ＢＳＤＴＯＯ−乃至ＢＳＤＴｌ５−がある。ア
ドレスに対しては２４のリード、更に詳細には信号ＢＳ
ＡＤＯＯ−乃至ＢＳＡＤ２３−が与えられる。メモリー
参照信号に対してぱ１ビツトが与えられ、これは２進数
零の時アドレス・リードが１つのメモリー・アドレスを
有することを表示する。メモリー照合が２進数１である
時、アドレス・リードは第３図に示す如く１つのチヤネ
ル・アドレスと１つの機能コードを含むことを表示する
。更に、バイト信号（ＢＳＢＹＴＥ−）も与えられこの
信号は、２進数零の時、その時の転送が１ワードが丁般
に２バイトからなるワード転送ではなくバイト転送では
なくバイト転送であることを表示する。又、書込み信号
（ＢＳＷＲＩＴ−）も与えられ、この信号は、２進数１
の時スレーブが情報をマスターに与えるよう要求されて
いることを表示する。男１Ｋ固のバス転送がこの情報を
与える。更に、前に要求された情報であることをスレー
ブに対して表示するためマスターにより使用される第２
の半バスサイクル信号（ＢＳＳＨＢＣ−）が与えられる
。バス上の１対の装置が読出し操作（信号ＢＳＷＲＩＴ
一により表示）を開始した時から第２のサイクルカ生じ
て転送（ＢＳＳＨＢＣ−により表示）を完了する迄、両
方の装置はバス上の他の全ての装置にとつて使用中とな
り得る。又バス上の５０の情報信号にぱ２重取出し信号
も含まれる。この２重取出し信号（ＢＳＤＢＰＬ−）は
２重取出し操作を生じさせるのに使用させる。これぱ多
重サイクル・バス転送で、これにより１つの要求サイク
ルに卦いてマスター装置が１つのスレーブ装置から２ワ
ードの情報を要求する。スレーブ装置は、要求されたデ
ータの各ワードに１つの応答サイクルの割で２つの応答
サイクルを提供することにより２重取出し要求に応答す
る。これぱ、もし２つの単一取出し操作が実施される場
合に必要とされる４つのバス・サイクル（第１要求サイ
クル、第１応答サイクル、第２要求サイクル、卦よび第
２応答サイクル）とは対照的に３つのバス・サイクル（
要求サイクル、第１応答サイクル、卦よび第２応答サイ
クル）に｝いて２ワードの情報をマスターに与えること
によ勺バス上のトラフイツクを減少する。この２重取出
し操作の一例はメモリーから２ワードを要求する中央プ
ロセサであつて、その３つのバス・サイクルぱ下記の如
くである。第１のバス・サイクル即ち要求サイクルの間
、信号ＢＳＭＲＥＦ−は２進数零であつてアドレス・バ
スが第１ワードのメモリー・アドレスを含みかつデータ
・バスが中央プロセサのチヤネル番号を含むことを表示
し、信号ＢＳＷＲＩＴ−は２進数１であつて応答（メモ
リー読出し）が要求されることを表示し、信号ＢＳＤＢ
ＰＬ−ぱ２進数零であつて２重取出し操作であることを
表示し、更に信号ＢＳＳＨＢＣ−ぱ２進数１であつて第
２の半バス・サイクルでないことを表示する。２重取出
し操作の第２のバス・サイクルの間、アドレス●バスは
中央プロセサのチヤネル番号を含み、データ・バスはメ
モリー・データの第１ワードを含み、信号ＢＳＳＨＢＣ
−は２進数零であつて第２の半バス・サイクル（読出し
応答）を表示し、信号ＢＳＤＢＰＬ−は２進数零であつ
て第１の応答サイクルでありかつ第２の応答サイクルが
続くことを表示し、信号ＢＳＭＲＥＦ−は２進数１であ
り、信号ＢＳＷＲＩＴ−ぱメモリーによつてセツトされ
ず従つて２進数１である。

第３のバス・サイクル、即ち第２の応答サイクルの間、
アドレス・バスぱ中央プロセサのチヤネル番号を含み、
データ・バスはメモリー・データの第２ワードを含み、
信号ＢＳＳＨＢＣ−ぱ２進数零であり読出し応答を表示
し、信号ＢＳＤＢＰＬ−は２進数１でありこれは最後の
応答サイクルであることを表示し、信号ＢＳＭＲＥＦ−
は２進数１であり、信号Ｂ昌侶１Ｔ− は２進数１であ
る。

他の全ての操作における如く、２重取出し操作の３つの
バス・サイクノ（イ）いずれか２つの間のバス上の介在
時間は、この転送に関係しない他の装置によつて使用で
き種々のエラー訃よびパリテイ信号の外に、バス上の５
０の情報信号にはロツク信号も含まれる。このロツク信
号（ＢＳＬＯＣＫ−）はロツク操作を生じさせるのに用
いられる。これは多重サイクノいバス転送であり、これ
によりある装置はメモリーのワード域又は多重ワード域
を読出しあるいは書？みし、その際他の装置が別のロツ
ク指令でその操作に割込むことをできなくする。このた
めシステムの多重処理システムへの接続が存易になる。
ロツク操作の作用は、あるタイプの操作に対するメモリ
ー・サイクルの接続期間を越えて使用中の条件を拡張す
ることである。最後のサイクルが完了する前にロツク信
号を開始しようとする他の装置はＮＡＫ応答を受取る。
しかしメモリーは依然として他のメモリー要求に応答す
る。ロツク操作の事例は読出し変更書込みサイクルで、
その３つのバス・サイクルは下記の如くである。第１の
バス・サイクルの間、アドレス・バスはメモリー・アド
レスを含み、データ・バスは要求装置のチヤネル番号を
含み、信号ＢＳＷＲＩＴ−は２進数１であつて応答が要
求されていることを表示し、信号ＢＳＬＯＣＫ−は２進
数零でありかつ信号ＢＳＳＨＢＣ−は２進数１であつて
これはロツク操作であることを表示し、更に信号ＢＳＭ
ＲＥＦ一は２進数零である。読出し変更書込み操作の第
２のバス・サイクルの間アドレス・バスはその要求装置
のチヤネル番号を含み、データ・バスはメモリー・デー
タを含み、信号ＢＳＳＨＢＣ−は２進数零であつて読出
し応答を表示し、信号ＢＳＭＲＥＦ−は２進数１である
。

第３のバス・サイクルの間、アドレス・バスはメモリー
・アドレスを含み、データ・バスはメモリー・データを
含み、信号ＢＳＬＯＣＫ−は２進数零でありかつ信号Ｂ
ＳＳＨＢＣ−は２進数零であつて読出し変更書込み（ロ
ツク）操作の完了を示し、信号ＢＳＭＲＥＦ−Ｑ＄２進
数零である。更に、信号ＢＳＷＲＩＴ−は２進数零であ
り応答が要求されないことを衣示する。他の全ての操作
に卦ける如く、読出し変更書込み操作の３つのバス・サ
イクルの内のどの２つの間のバス上の介在時間も、この
転送に関与しない他の装置によつて使用ができる。他の
制御信号に加えてバス上に与えられるのはバス・クリア
信号（ＢＳＭＣＬＲ−）であり、これは通常２進数１で
あり、そして中央プロセサの保守パネノ吐に配置される
マスター・クリアボタンが作動される時２進数零になる
。

このバス・クリア信号は又、例えばパワー・アツプ・シ
ーケンスの間２進数零になる。割込み再開信号ＢＳＲＩ
ＮＴ−は、中央プロセサがレベル変更を完了した時常に
このプロセサによ勺発せられる短期間のパルスである。

この信号が受取られると、前に割込みを行いこれを拒否
された各スレーブ装置は再び割込みを発する。次に第７
図のタイミング図について、メモリのアドレス・ロジツ
ク回路訃よび中央処理装置に関して更に詳細に論述しよ
う。

第７図のタイミング図に関して、いずれのバス・サイク
ルに卦いても３つの識別可能な部分、即ち最上位の優先
ｊ頃位を要求する装置がバスを確保する期間（７一Ａ乃
至７一Ｃ）、マスター装置がスレーブ装置を呼出す期間
（７一Ｃ乃至７一Ｅ）、｝よびスレーブ装置が応答する
期間（７一Ｅ乃至７一Ｇ）がある。

バスが遊休状態の時、バス要求信号ＢＳＲＥＱＴ−は２
進数１である。時点７一Ａに卦けるバス要求信号の負に
なる縁部は優先順位回路サイクルを開始する。優先順位
回路が決定を行い（時点７一Ｂ）そしてバスのマスター
・ユーザを選択するため本システム内に許容される非同
期遅延がある。バス上の次の信号は、ＢＳＤＣＮＮ−Ｒ
岡ＤＡＴＡＣＹＣＬＥＮＯＷ信号である。このＢＳＤＣ
ＮＮ一信号の時点７一Ｃに卦ける２進数零への推移は、
バスの使用がマスター装置へ与えられたことを意味する
。その後、バス操作の第２相は、マスターが選択されて
おりかつバス２００のデータ、アドレス卦よび制御リー
ド上に情報をマスターカ表示するあるスレーブ装置に対
して自由に転送できることを意味する。スレーブ装置は
、ストローブ即ち信号 ＢＳＤＣＮＤ−の負になる縁部で始まるバス操作の第３
相を開始する準備をする。

ストローブ信号は第８図の遅延回線２５により信号ＢＳ
ＤＣＮＮ一の負になる縁部から例えば６０ナノ秒だけ遅
延される。時点７一ＤＶＣ卦ける信号ＢＳＤＣＮＮ−の
負になる縁部の発生と同時に、スレーブ装置はこの時自
分のアドレスであるかどうか、又自分がどの応答を生成
すべきかについての判断プロセスを開始するため呼出さ
れているかどうかについて調べるためテストすることが
できる。一般にこのためスレーブ装置によつて肯定応答
信号ＢＳＡＣＫＲ一が発生されるか、あるいは特殊な場
合に本文で説明するように信号ＢＳＮＡＫＲ一又はＢＳ
ＷＡＩＴ−が発生されるか、あるいは全く応答が生じな
い（非存在スレーブの場合）。

マスター装置により受取られる時点７一Ｅにおける肯定
応答信号の負になる縁部はマスターの信号ＢＳＤＣＮＮ
−を時点７一ＦＶＣ｝いて２進数１に形成する。

ストローブ信号は時点７一ＧＶＣ訃いて２進数１の状態
に戻る力（ これは時点７一ＦからＱ遅延回線２５によ
つて生じる遅延である。このように、バス操作の第３相
においては、バス上のデータ卦よびアドレスはスレーブ
装置により記憶され、バス・サイクルは０ＦＦの状態を
開始する。サイクルの終勺即ち信号ＢＳＤＣＮＮ−が２
進数１になる時、別の優先順位の回路の解（出力）を動
的に可能にする。この時バス要求信号が生成され、もし
受取られなければ、バスが遊休状態に戻ることを意味し
、このため信号ＢＳＲＥＱＴ−が２進数ｌの状態になる
ことを意味する。もしバス要求信号がこの時存在するな
らば、即ち図示の如く２進数零ならば、非同期の優先順
位の回路選択プロセスを開始してこれに続いて信号ＢＳ
ＤＣＮＮ−の別の負になる縁部が時点７一１卦よび７一
Ｊの如く点線で示されるように付勢状態にさせられる。
この優先順位回路の解は待機する必要がないかあるいは
時点７一ＨＩＩＣ卦いて肯定応答信号の正になる縁部に
よりトリカーされる必要がないが、実際には従つてある
装置がその後１つのバス・サイクルを要求するらな、バ
スの遊休状態への推移の直後に時点７一Ｆに訃いてトリ
カーされることが判るであろ優先順位回路解を信号ＢＳ
ＤＣＮＮ−の正になる縁部によつて時点７一Ｆでトリカ
ーできるが、信号ＢＳＤＣＮＮ−の第２の負になる縁部
は第８図の付与フロツブ２２のセツトに応答して、時点
ｒ−Ｈの肯定応答信号の正になる縁部を待機しなければ
ならず、即ち第８図のＮＯＲゲート２１からの２進数零
は付与フロツブ２２のりセツト入力から除去されなけれ
ばならない。時点７一１の信号ＢＳＤＣＮＮ−の負にな
る縁部は、時点７一Ｆにおいて優先回路解がトリカーさ
れかつこの解が時点７一Ｈ前に生じる場合を示す。時点
７一Ｊにおける信号ＢＳＤＣＮＮ−の負になる縁部は、
優先回路サイクルの解の前に肯定応答信号がクリアにな
る場合を示す。時点７一ＬＫ卦ける信号ＢＳＤＣＮＮ−
の負になる縁部は、時点１−Ｆにおいてバス要求がなく
、かつ優先回路解力峙点７一Ｋに｝いて後のバス要求信
号ＢＳＲＥＱＴ−によつてトリカーされる場合を示す。

このプロセスは非同期的状態で繰返す。２重取出し操作 ２重取出しメモリー操作については事例により詳細に説
明する。

事例においては、中央プロセサはメモリーの２重取出し
要求を行い、要求と応答に関する３つのバス・サイクル
が試験される。第１のバス・サイクルの間中央プロセサ
はマスター）メモリーはスレーブである。この第１のサ
イクルの間、中央プロセサは第８図の優先順位回路網の
ロジツクを用いてバスに対する送信権要求を行い、メモ
リー・コントローラは第１０図のバス・インターフエー
ス・ロジツクを用いて応答する。メモリー・コントロー
ラがマスターであり中央プロセサがスレーブとなる第２
と第３のバス・サイクルの間、メモリーは第９図の優先
順位回路網ロジツクを用いてバスに対する送信権要求を
行い、中央プロセサぱ第１１図および第１１Ａ図のバス
・インターフエース・ロジツクを用いて応答する。２重
取出し操作要求サイクル 第１のバス・サイクル即ち２重取出し要求サイクルにつ
いては第８図卦よび第１０図に関して説明する。

〔中央プロセサ優先順位回路網ロジツク〕第８図の優先
順位回路網ロジツクに｝いては、優先順位回路サイクル
は最初遊休状態にあり回線１０のバス要求信号ＢＳＲＥ
ＱＴ−は２進数１でぁる。

このバス要求信号が２進数１である時、レシーバ１１（
反転増巾器）の出力は２進数零である。レシーバ１１の
出力はＡＮＤゲート１２の１入力に結合される。ゲート
１２に対する他の入力はマスター・クリア信号ＭＹＭＣ
ＬＲ−で、これは通常は２進数１であり、ＮＯＲゲート
２６の出力も通常２進数１である。パスの遊休状態の間
はゲート１２の出力はこうして２進数零であり、遅延回
線１３の出力は２進数零である。２進数零である遅延回
線１３の入出力は、ＮＯＲゲート１４の出力ＢＳＢＳＹ
−を２進数１にさせる。

バスに接続された諸装置の１つが１つのバス．サイクル
を要求する時、この装置はそのＱ出力（ＭＹＡＳＫＫ＋
）が２進数１となるようにそのユーザ．フロツプ１５を
非同期的にセツトする。このように、バスが遊休状態に
あれば、このバスが使用中の状態になる時に生じる第１
の事象はユーザがそのユーザ・フロツプ１５をセツトす
ることである。

中央プロセサの場合には、ユーザ・フロツプ１５は、２
進数零から２進数１に推移する中央プロセサのクロツキ
ング信号ＭＣＬＯＣＫ十によりその出力ヘクロツクされ
るところの第１１Ａ図からの回線１８１土の２進数１の
信号ＭＹＡＳＫＤ＋により、あるいはそのセツト入力に
おける第１１Ａ図からの回線１８０上の２進数零である
信号ＭＹＡＳＫＳ−により、セツトできる。信号ＭＹＡ
ＳＫＤ＋およびＭＹＡＳＫＳ−につぃては第１１Ａ図に
関して以下に論述される。ＮＡＮＤゲート１６に対する
両入力が２進数１の状態である時、その出力は２進数零
である。これは、要求フロツプ１７をセツトしてそのＱ
出力ＭＹＲＥＱＴ＋が２進数１となる。このように、非
同期様式においては、要求フロツプ１１のＱ出力は２進
数１となる。この操作は、バスに接続された他の装置の
同様なロジツクに同時に生じ得る。信号ＭＹＲＥＱＴ＋
の２進数１の状態は、ドライバ１８を介してバスの回線
１０上に２進数零としておかれる。このように第１図の
タイミング・ダイヤグラムについて述べたが、信号ＢＳ
ＲＥＱＴ−は負になり即ち２進数零の状態になる。バス
に接続された種々の装置の要求フロツプ１１の内の１つ
からシステムに対するどんな要求も、このように回線１
０を２進数零の状態に保持する。遅延回線１３は、要素
１４，１６，１１が受ける伝播の遅延を補償するため十
分な遅れを含んでいる。このように、ある装置がその要
求フロツプ１ｒをセツトする場合ですら、このことは、
これも又１つのバス・サイクルを要求する更に高い優先
順位の装置が次のバス・サイクルをとらないであろうと
いうことを意味しない。例えば、もし低い優先順位の装
置がその要求フロツプ１１をセツトするならば、回線１
０上の２進数零の信号は更に高い優先順位の装置を含む
全ての装置に戻され、この高い優先順位の装置は更にそ
のゲート１２の出力側に２進数１の状態を生成してＮＯ
Ｒゲート１４の出力側に２進数零の状態を生じ、これに
よりもし実際にこのような高い順位の装置のユーザ・フ
ロツプ１５が既にセツトされていなかつたならば、この
ような他の高い順位の装置の要求フロツプ１７のセツト
動作を不可能にする。例えば２０ナノ秒の遅延時間が一
たん終つてこのような高い順位の装置の遅延回線１３の
出力がこの時２進数１の状態であれば、ゲート１４の出
力は２進数零の状態となつてその結果この高い順位の装
置のユーザ・フロツプ１５がセツトされてぃるかどうか
については無関係に、ゲート１６の出力は２進数１とな
りこれにより要求フロツプ１ｒのセツト動作を不可能と
する。このように、この時間枠内では、全ての装置は、
もしそれ等がそのユーザ・フロツプ１５のセツトにより
表示される如くサービスを要求中であるならば、その要
求フロツプ１ｒをセツトさせる。最初にバス・サイクル
を要求する装置の要素１３により生じる遅延時間の後、
その要求フロツプ１７をセツトさせなかつた装置はこの
優先順位のサイクルが完了する迄はこれを行うことがで
きない。このように、低い順位の装置がそのフロツプを
セツトした数ナノ秒後高い優先順位の装置がそのユーザ
・フロツプをセツトする場合でも高い優先順位の装置が
バスを獲得する。このように、あるバス・サイクルを求
めている諸装置に対する全ての要求フロツプ１ｒは、遅
延回線１３の遅延回線構成により示される如き時間間隔
中セツトされることになる。バスと結合されたこれ等装
置の多くがこの時間間隔の間にその要求フロツプをセツ
トさせ得ても、このような装置の唯１つのみがその付与
フロツプ２２をセツトさせることができる。その付与フ
ロツプ２２をセツトさせる装置は、バス・サイクルを求
める最も高い順位の装置となる。バス・サイクルを求め
るこの最優先順位の装置がこのバス・サイクルの間その
操作を完了した時、その要求フロップをセツトさせた他
の装置は再び次のこのようなバス・サイクルを求め以後
これを繰返す。このように、要求フロツプ１γのＱ出力
は、ドライバ１８に形合される以外に素子２８を介して
ＮＡＮＤゲート１９の１入力にも結合される。素子２８
は、各装置の優先順位ロジツク用の直接接続にすぎない
。ただし、この素子２８は、バス２００の高優先端末に
結合される装置（通常メモリー２０２）においてのみ、
以下に述べる遅延素子である。フロツプ１７のＱ出力（
ＭＹＲＥＱＴ−）はＡＮＤゲート２０の１人力に結合さ
れる。ゲート１９に対する他の入力は、高い優先順位の
装置、更に詳しく述べれば例えば９つの先行する高い優
先順位の装置から受取られる。高い順位の装置から受取
られたこれ等信号は、第８図の左方から信号ＢＳＡＵＯ
Ｋ＋乃至ＢＳＩＵＯＫ＋として受取られることを示す。
もしこの９つの信号のいずれか１つが２進数零であるな
らば、このことは高い順位の装置が１つのバス・サイク
ルを要求していること、従つてこれは今問題にしている
装置がその付与フロツプをセツトさせることを禁止し、
これによりこの装置が次のバス・サイクルをとることを
不可能にすることを意味する。ゲート１９により受取ら
れる他の入力はＮＯＲゲート２６からのもの即ち信号Ｂ
ＳＤＣＮＢ−とＮＯＲゲート２１の出力とである。

更に、ユーザ準備完了信号即ち中央プロセサの場合の信
号ＭＣＤＣＮＰ＋はこの特定の装置の他のロジツクから
受取ることができ、このロジツクにより１つのバス・サ
イクルを要求中であつてもこの特定の装置は前記ユーザ
準備完了信号を２進数零の状態に変更することによりこ
れを遅延させ得る。即ち、バス・サイクルに対し準備完
了していない場合でさえこの装置はバス・サイクルを要
求でき、このバス・サイクルが与えられる時迄にこれが
準備完了となるであろうことを予期してこれを要求して
ユーザ準備完了信号２進数零にセツトするＮＯＲゲート
２６の出力は通常２進数１であり、もしゲート１９の他
の全ての入力が２進数１であれば、付与フロツプ２２が
セツトされる。ゲート２１からの他の入力は、このバス
が遊休状態にある時２進数１となる。ＮＯＲゲート２１
に対する入力は、信号ＢＳＡＣＫＲ＋ＢＳＷＡＩＴ＋Ｂ
ＳＮＡＫＲ＋、卦よびＢＳＭＣＬＲ＋である。もしこれ
等の信号のどれかが２進数１であれば、その時バスは使
用中の状態になり付与フロツプ２２はセツトできない〜 もし付与フロツプ２２がセツトされて｝れば、Ｑ出力の
信号ＭＹＤＣＮＮ＋は２進数１であり、インバータ２３
により２進数零に反転され、次いで信号回線ＢＳＤＣＮ
Ｎ一回線におかれる。

このことは第７図のタイミング図に示され、この場合信
号ＢＳＤＣＮＮ−は２進数１から２進数零の状態になる
。このようにして、バス・サイクルの優先順位サイクル
は完了する。更に、もし本装置がサービスを要求しかつ
最高優先順位の装置であれば、遅延回線１３からの出力
および優先回線ＢＳＡＵＯＫ＋は２進数１となるが、フ
ロツプ１ｒｆ）Ｑ出力は２進数零となり、このため回線
ＢＳＭＹＯＫ＋上にＡＮＤゲート２０を介して２進数零
を｝き、これにより次に低い順位の装置卦よびそれ以降
の順位の装置に対して次のバス・サイクルを用いる高い
順位の要求装置があることを表示し、これにより全ての
低い順位の装置が次のバス・サイクルを用いてこの動作
を行うことを禁止する。

高い優先順位の装置から受取つた９つの優先回線がスキ
ユ一態様で信号ＢＳＢＵＯＫ＋乃至ＢＳＭＹＯＫ＋とし
て１位置だけ移されることが判るであろう。このように
、図示のこの装置により受取られた信号ＢＳＡＵＯＫ＋
は次に高い優先順位の装置に受取られる信号ＢＳＢＵＯ
Ｋ＋と対応する。ある優先順位サイクルを完了して２進
数零の状態を回線ＢＳＤＣＮＮ−におくと、この信号は
第８図に示す如き全てのロジツクによりレシーバ２４を
介して受取られる。

このため、レシーバ２４の出力側に２進数１の状態を生
ぜしめ、ＮＯＲゲート２６の出力側に２進数零を発生さ
せ、これによりＡＮＤゲート１２が２進数１の状態を生
じることを不可能にする。更に、レシーバ２４の出力側
の２進数１の状態は、例えば持続期間が６０ナノ秒であ
る遅延回線２５により受取られる。遅延回線２５の出力
は又ＮＯＲゲート２６の他の入力側で受取られて、スト
ローブが生成される時ゲート１２を禁止し続ける。この
ように、遅延回線２５により確立された遅延回線の持続
期間の終りにストローブ信号ＢＳＤＣＮＤ＋が生成され
、その反転即ち信号ＢＳＤＣＮＤ−は第７図のタイミン
グ図に示される。ストローブ信号の使用については以下
に説明する。このように、遅延回線２５により生じた６
０ナノ秒の期間は獲得する装置、即ち最高優先順位の要
求装置に妨害なくして次のバス・サイクルを使用させる
。遅延回線２５の出力側に生じるストローブは、非同期
信号として潜在的なスレープにより使用される。もしス
トローブ信号が送出されていると、スレーブとして表示
される装置の１つは、ゲート２１の入力の１つで受取ら
れる信号ＡＣＫｌＷＡＩＴｌ又はＮＡＫのぃずれか１つ
でもつて応答する。

一般例に｝いて例えばＡＣＫが受取られるかあるいはこ
のような応答信号のいずれかが受取られると、ゲート２
１を介して付与フロツプ２２をりセツトする。この応答
は第７図のタイミング図に示され、この場合信号ＢＳＡ
ＣＫＲ−はスレーブから受取られることが示され、これ
により信号ＢＳＤＣＮＮ−を付与フロツプ２２のりセツ
トにより２進数１の状態に変化させる。もし付与フロツ
プ２２がセツトされてぃるならば、あるいはバス・クリ
ア信号ＢＳＭＣＬＲ＋がバスにおいて受取られるならば
、フロツプ１５はＮＯＲゲート２９を介してりセツトさ
れる。もしマスター・クリア信号ＭＹＭＣＬＲ−が受取
られるとフロツプ１７はりセツトされる。付与フロツプ
２２がセツトされるとそのＱ出力ＭＹＤＣＮＮ−は２進
数零の状態になり、これに続いて付与フロツプ２２がり
セツトされる時Ｑ出力は２進数零から２進数１の状態に
なり、これにより丁度説明するように効率的に要求フロ
ツプ１７をりセツトする。前記米国特許から判るように
、要求フロツプ１７はＡＣＫｌＮＡＫｌ又はマスター・
クリア信号のいずれかによつてりセツトされることが示
される。ＡＣＫ又はＮＡＫ信号に関しては、これは、り
セツトされるべき要求フロップ１７を有する装置がフロ
ツプの如き局部記憶装置に｝いてこれがＡＣＫ，．ＮＡ
Ｋ又はＷＡＩＴ信号のいずれかを予期しているという事
実を保持したものとする。更に、このような装置が実際
に信号ＡＣＫ又はＮＡＫがスレーブ装置からこの特定の
装置に対する応答であることを認識できるロジツクを要
求していた。さもなけれぱ、ＮＡＫ又はＡＣＫ信号は全
てのフロツプ１７をりセツトするよう結合し、これによ
りこのような要求フロツプ１ｒの各々が再びセツトされ
ることを要求する。従つて、本システムに｝いては特定
の装置をりセツトすることによりロジツクを最小限度に
する。これは、付与フロツプ２２のＱ出力を要求フロツ
プ１ｒのクロツク入力に有効に結合することにより達成
される。信号ＡＣＫ又はＮＡＫは信号ＷＡｌＴと共に付
与フロツプ２２をりセツトするのに使用されるが、この
際実際に唯１個の付与フロツプ２２がセツトされ得るた
め別のロジツクを必要としないことが判るであろう。こ
のように、全ての付与フロツプのりセツト動作はシステ
ムの操作に何等の相異をもたらさない。フロツプ１７の
クロツク入力を付勢するため、このクロツク入力側で受
取られる信号は２進数零から２進数１の状態への推移で
なければならない。

クロツクがそのようにして付勢されると、そのＤ入力側
の信号即ちＢＳＷＡＩＴ＋はその状態をフロツプ１７の
Ｑ出力に移す。従つて、フロツプ１１を有効にりセツト
するためには、信号ＢＳＷＡＩＴ＋は、フロツプ１７の
クロツプ入力が付勢される時そのＱ出力が２進数零にな
るように、２進数零でなければならない。

信沸ＳＷＡＩＴ＋が通常２進数零であるため、クロツク
入力の要求フロツプ１７の早期の付勢状態は誤つてこの
フロップをりセツトさせ得る。これは、スレーブ装置か
らの応答が予期できないためにそうなるが、スレーブ装
置は択一的にＡＣＫ．．ＮＡＫ又はＷＡＩＴ信号を提供
でき、ＷＡＩＴ信号の場合には要求フロツプ１ｒをりセ
ツトすることを欲しないことが判る。このように、クロ
ツク入力は応答がスレープ装置から受取られている時に
のみ付勢されなければならない。さもなければ、信号Ｗ
ＡＩＴは２進数零の状態にあり、これにより要求フロツ
プ１７を早まつてりセツトしてしまう。従つて、通常の
状態に訃いてはフロツプ２２のＱ出力からフロツプ１７
のクロツク入力迄の直接接続がこのクロツク人力側で２
進数１を維持すること）従つて付与フロツプ２２がセツ
トされ次いでりセツトされる時状態の変化はフロツプ１
７のこのようなりロツク入力を付勢することが判る。

この状態即ちフロツプ１１のクロツク入力側が通常２進
数１である状態は、このフロツプのセツト作用の伝播を
遅延させることが判つて卦り、この場合そのＱ出力は実
際にセツト条件即ち２進数１の状態を実現する。更に、
例えば、フロツプ（多くのメーカ例えばテキサス・イン
ストルメンツ社卦よびシグネテイツクス社により製造さ
れるフロップ部品番ＢＮ７４Ｓ７４）を用いれば、クロ
ツク入力が２進数１のときこのクロツク入力が２進数零
の状態にある場合と比べそのセツト作用の効果を実現す
るのに２倍の時間を要する。従つて、フロツプ２２のク
ロツク入力を接地させることにより判るように、これは
このような付与フロツプ２２に対して比較的迅速なセツ
ト作用を保証し、従つて要求フロツプ１７に対しては論
理作用速度をこのように増大することができることは望
ましいことである。この理由、並びに要求フロツプ１ｒ
がスレーブからの応答がある迄有効にりセツトされるべ
きでないという事のため、論理回路に｝いては素子３５
，３ｒは次に説明するように結合される。しかし、この
説明に入る前に、付与フロツプ２２のＱ出力と要求フロ
ツプ１ｒのクロツク入力との間に直接にインバータを設
けても、このため要求フロツプ１ｒのクロツク入力側に
通常２進数零の状態を与えたとしても十分でないことを
知るべきである。

この条件は、このフロツプ２２がセツトされる時、フロ
ツプのＱ出力からの２進数１から２進数零への推移が２
進数零から２進数１への推移となり、これがフロツプ１
７のクロツク入力を時期尚早に即ちスレーブ装置からの
応答が何であるかを知る前に付勢するという理由のため
に、満足すべきものではない。従つて、インバータ３５
はフロツプ３７と共に設けられる。

要求フロツプ１ｒの如く、フロツプ３７のクロツク入力
は２進数零から２進数１の状態への推移がある迄、換言
すれば正になる推移がある迄フロツプ３７のクロツク入
力は付勢されなぃ。この状態は、前述の如く、付与フロ
ツプ２２がＮＯＲゲート２１によりりセツトされる時然
るべく受取られる。フロツプ３ｒは、クロツク入力の他
に、セツトＳ１データＤ１｝よびりセツトＲの各入力を
有する。

このセツト入力は、プラス電圧に対するプルアツプ抵抗
を介して受取られた信号以外の何ものでもない信号ＭＹ
ＰＬＵＰによつて、その入力を２進数１の状態にセツト
することにより有効に消勢される。フロツプ３７のＤ入
力は又信号ＭＹＰＬＵＰ＋に対しても結合される。

通常ＮＯＲゲート２６の出力は２進数１であり、従つて
インバータ３５の出力（ＢＳＤＣＮＢ＋）は２進数零で
ある。これ等の条件は、信号ＢＳＤＣＮＮ−が時点１−
Ｃの直後即ち時点７一Ｃプラス素子２４と２６とに関連
する遅延期間の後信号ＢＳＤＣＭ←が２進数零の状態に
なる時に変更される。このように時間７一Ｃの直後に、
ＮＯＲゲート２６の出力は２進数零の状態に変り、これ
によつてフロツプ３７のＲ入力側に２進数１の状態を生
じる。２進数１の状態から２進数零の状態への変化はフ
ロツプ３ｒをりセツトし、これによりフロツプ３ｒのＱ
出力（ＭＹＲＥＱＴ＋）に２進数零の状態を生じる。

インバータ３５の出力における２進数１の状態は、信号
ＢＳＤＣＮＮ−が２進数零である間及びその後遅延回路
２５の遅延期間と合致する６０ナノ秒の間存続する。付
与フロツプ２２がりセツトされた直後でかつ信号ＢＳＤ
ＣＮＮ−がＮＯＲゲート２６の出力側に作用を有する前
に・フロツプ３７のクロツク入力は付勢されてその結果
そのＤ入力に訃ける２進数１の状態はフロツプ３７のＱ
出力を２進数零から２進数１の状態に変化させ、これに
よりフロツブ１７をクロツクする。ストローブ信号即ち
信号ＢＳＤＣＮＤ＋がもはや存在しない時、第７図のタ
イミング図に示される如く信号ＢＳＤＣＮＤ−に関し特
に時点ｒ−Ｇにおいて明らかなように、ＮＯＲゲート２
６の出力は２進数１の状態に逆戻り、これによりインバ
ータ３５の出力を２進数１の状態から２進数零の状態に
変化させることによつてフロツプ３７をりセツトする。
このため、フロツプ３７はそのクロツク入力の付勢に先
立つてりセツトされることが確保される。その後２進数
零は、前記の操作が再び開始される迄フロツプ３７のＱ
出力信＠ＡＹＲＥＱＴ＋に存在し続ける。前述の如く、
要求フロツプ１ｒｆ）Ｑ出力とＮＡＮＤゲート１９間の
結合状態はバス２００土の装置の位置に依存する。

特にフロツプ１７とＮＡＮＤゲート１９間のこの結合に
おける素子２８は、最高優先順位の装置ではない全ての
装置に｝いては直接接続である。最高優先順位の装置に
対しては、又特に第１図のメモリー２０２の場合には、
素子２８は遅延回線１３と同様な遅延素子であり、例え
ば２０ナノ秒の遅延作用を有する。その理由は、最高優
先順位の装置に卦いては、そのＮＡＮＤゲート１９の上
位の９つの入力が２進数１の信号であるからである。こ
の２進数１の信号は、これに結合されたプルアツプ抵抗
により９つの回線の各一つに対して与えられ、このプル
アツプ抵抗は信号ＭＹＰＬＵＰ＋が結合されると同様な
方法でプラス電圧源に結合されている。ＮＡＮＤゲート
１９に対するこの９つの入力の各各が２進数１であり、
信号ＢＳＤＣＮＢ−が通常２進数１であり、又更にユー
ザ準備完了信号（第８図のＭＣＤＣＮＰ＋）が２進数１
の状態であるとすれば、最高優先順位の装置の優先順位
ロジツクに卦いて遅延素子２８がなければ、この最高優
先順位の装置は遅延回線１３により与えられる遅延を生
じることなくバスに対するアクセスを常に獲得すること
になる。このように、素子２８に遅延作用を与えること
により、最高優先順位の装置がその要求フロツプ１ｒを
セツトした後例えば２０ナノ秒間その付与フロツプをセ
ツトすることを禁止する。最高優先順位の装置において
遅延素子２８と並列の状態で、ゲート１９に対する他の
入力を用いて直接接続を提供することができ、それによ
り例えば第８図のロジツクにおける競争条件の故に、フ
ロツプ１７のＱ出力側に生じた瞬間的なパルスに因るゲ
ート１９の付勢を阻止する。このように、最高優先順位
の装置も又、別の装置のバス・サイクルの間バス２００
に対するアクセスを得ることを禁止される。これは、実
際にもし別のバス・サイクルが進行中であれば、信号Ｂ
ＳＤＣＮＢ−が２進数零となるためである。最高優先順
位の装置の優先順位ロジツクのこの禁止作用は他の方法
でも実施可能であることは判るであろう。例えば、前掲
の米国特許に卦いて説明するように、遅延回線１３の出
力はＮＡＮＤゲート１９の別の入力に結合でき、この場
合各装置の各優先順位ロジツクに対しては、ゲート１９
の一人力における信号ＢＳＤＣＮＢ−の必要と、最高優
先順位の装置の優先順位ロジツクに｝ける遅延素子２８
に対する必要とを置換することになる。しかし、本文に
示したような大きな速度を必要とするロジツクにおいて
は、選択された構成要素に依存する負荷効果は問題を生
じる。従つて、本文に説明したような手法により、遅延
回線１３は３素子負荷ではなく２素子負荷を含んでいる
。更に、このような負荷の問題は遅延回線１３の出力側
にドライバ即ち増巾素子を｝くことにより阻止され、こ
のドライバの出力は負荷の問題を生じることなくＮＡＮ
Ｄゲート１９、ＮＯＲゲート１４およびＡＮＤゲート２
０に接続される。しかし、これはこのようなドライバ素
子の伝播遅延により決定される要因により優先ロジツク
の動作速度を低下させる作用を有する。第８図に示され
るように、口ジツク回路網１９０は、ＭＹＤＣＮＮ＋と
、及び２重取出しが要求されることを示すため例えばフ
アームウエアによつて与えられる制御信号ＤＢＦと、に
応答して２重取出し要求信号ＢＳＤＢＰＬ−を適当なバ
ス回線に発生する。回路網１９０は、応答サイクルの間
応答側装置からＢＳＤＢＰＬを発生するのに使用される
回路８３，８４，８５（第９Ａ図）、と同様なロジツク
・チエーンから成る。〔メモリー・コントローラ・バス
ーインターフエース・ロジツク］第１０図に示す如き２
重取出しメモリー・コントローラ・アドレス・ロジツク
に関して、このロジツクはメモリー・コントローラの一
例、特にこれに対して４個迄のメモリー・モジユールを
結合させた例である。

バスから素子４０により受取られたアドレスは、第２図
に示す如きフオーマツトのバス・アドレス信号ＢＳＡＤ
ＯＯ＋乃至ＢＳＡＤＯ７＋により転送される。レシーバ
４０からのアドレス信号は又以下に述べるバリテイ・チ
エツカ４７の入力として受取られる。レシーバ４０から
のアドレス信号｝よびインバータ４１の出力側のアドレ
ス信号はスイツチ４２により受取られる。このスイツチ
は、バス２００に接続された殆んどのコントローラに配
置され、特定のコントローラ装置のアドレスにセツトさ
れる。装置コントローラの場合には、このスイツチはそ
の装置をアドレス指定するため使用される値にセツトさ
れる。メモリー・コントローラの場合は、このスイツチ
は特定のメモリー・コントローラにより制御されるメモ
リーのアドレスにセツトされる。このスイツチは１６本
のリードを受入れ、その内の８本のみがその出力側で多
数人力ＮＡＮＤゲート４３に結合される。レシーバ４０
の入力側に卦けるバス・アドレス・リードは、メモリー
・コントローラにより制御される所望のメモリー・ブロ
ツクの適正なアドレスを反映するようにセツトされたビ
ツトに対し２進数零である。従つて、素子４０によりこ
の反転を行えば、２進数零としてバス２００に受取られ
るアドレスのビツトに対して２進数１の信号がスイツチ
４２の非反転入力側に与えられる。同様に、インバータ
４１からの出力リードは、バス２００の入来アドレス・
ピットに｝ける２進数１である各位置に対して２進数１
を有する。スイツチ４２の２つの入力の信号が互いに補
数である場合、１６進スイツチ又は複数のトグル・スイ
ツチ、より詳細には非ギヤング型８極２位置スイツチで
よいスイツチ２４の内部のスイツチはセツトされ、その
結果正しいメモリー・アドレスに対しては全て２進数１
の信号がスイツチ４２の８つの出力に現われる。このよ
うに、ゲート４３は全て２進数１の信号を受取り、これ
が適正なメモリー・アドレスであり又以下に説明するよ
うなメモリー・サイクルであれば、その比力側に２進数
零を与える。スイツチ４２はコンパレータの機能を与え
るよう構成され、少くとも１つのレベルのゲート作用の
必要を除き、従つて関連する伝播の遅れを除去すること
が判る。更に、このスイツチは特定のメモリー・コント
ローラのアドレスを変更するための容易な装置を提供し
、これによりシステムが構成される方法を簡素化する。
もしメモリー参照信号（ＢＳＭＲＥＦ＋）が２進数１で
あり、スイツチ４２により比較されるアドレスがスイツ
チ４２の出力側に全て２進数１を生成するならば、ＮＡ
ＮＤゲート４３はＭＹＭＡＤＤ一回線に２進数零の信号
を与えるよう完全に付勢され、この信号はそれぞれ信号
ＮＡＫｌＷＡＩＴ｝よびＡＣＫを生成するため使用され
る３つのＮＯＲゲート４４，４５，４６の各々の１つの
入力側で受取られる。実際に信号ＢＳＭＲＥＦ＋が適正
な２進状態になければ、このメモリーはアドレス指定で
きない。前に示したように、アドレス・ビツトはパリテ
イ・チエツカ４ｒの入力にて受取られ、このチエツカは
更にバスを介して受取られたアドレス・パリテイである
ＢＳＡＰＯＯ＋ビツトを受取る。

パリテイ・チエツカ４ｒは９ビツトのパリテイ検査を行
い、そのＱ出力にＭＹＭＡＤＰ−と表示された信号を生
じ、これは２進数零がゲート４４，４５および４６を部
分的に付勢する時、これによりこのパリテイが正しいこ
とを表示する。ゲート４４，４５，４６に対する第３の
入力がマルチプレクサ４８から受取られる。

マルチプレクサ４８は、例えば４つのＭＹＭＯＳＡ〜乃
至ＭＹＭＯＳＤ−と呼ばれる入力を受取り、これらはこ
の特定のコントローラに接続可能なメモリー・モジユー
ルの４つ全部又はその内のどれか１つがシステム内に実
際に存在するかどうかを表示する。これは、メモリーが
１つの完全なメモリーモジユール・アレーが部分的なア
レーかのいずれかを有するのを可能にする、即ちこのよ
うなメモリー・モジュールの唯１つがシステムに接続で
きる。以下に明らかになるように、２重取出し要求に応
答して２ワードに応答するメモリー・コントローラに対
しては、コントローラ内に２つ又は４つのメモリー・モ
ジユールが存在しなければならない。もし第１のワード
を含むメモリー・モジユールのみがこのコントローラ内
に存在するならば、コントローラはそのワードで応答し
て第２のワードが続かないことを表示する。もし第１の
ワードを含むメモリー・モジユールがコントローラに存
在しなければ、コントローラは全く応答しない。これ等
の４つのメモリー・モジユールは更にアドレス指定され
て、マルチプレクサ４８を経てこれ等が２つのバス・ア
ドレス信号ＢＳＡＤＯ８＋｝よびＢＳＡＤ２２＋によつ
て設置されているかどうかを決定するためテストされる
。マルチプレクサ４８はテキサス・インストルメンツ社
により製造され部番７４Ｓ１５１なる装置でよい。この
マルチプレクサの出力信号の２進数零の状態は、メモリ
ー・ モジユールがメモリー・コントローラに存在する
ことを表示する。このように異なる構成のシステムに対
しては、特定の１つのメモリー・コントローラに１つの
メモリー・モジユールを接続でき、また別のこのような
コントローラに２つのこのようなモジユールを接続でき
、また実際には異なるコントローラに接続される異なる
メモリー・モジユールは異なるタイプのものでもよい。

例えば、このように半導体メモリーを１つのコントロー
ラに接続でき、一方１つの磁気コア・メモリーを他のコ
ントローラに接続できる。更に、異なるサイズ即ちより
大きなあるいはより小さな記憶容量のメモリー・モジユ
ールが使用できる。更に、複数のメモリー・モジユール
を異なるコントローラに配置することにより、異なる速
度のメモリーが使用でき、これによりシステムの応答速
度を増大する。又、あるコントローラに対しては、通常
所与の電力支持及びタイミング能力が有り、一般にこの
コントローラはこれに接続し得るメモリーの特性を確保
する。従つて、例えばもしコア・メモリーと半導体メモ
リーとの間等に必要とされる異なるメモリー速度即ち異
なるタイミングがあれば、各タイプに対して異なるコン
トローラが使用されねばならない。更に、異なるコント
ローラの使用により、実際にそれらメモリーが同一のバ
スに接続されていてさえ相互に同期して本質上平行して
ランできるためそれらメモリーはより迅速にランでき、
１つのバスでは一時に唯１つの転送のみが生じ得るが、
問題は実際にはアクセス時間が既に生じたためアクセス
時間を要することなく情報がメモリー内で準備完了とな
ることであるｏ前述の如く、メモリーに対するものであ
れ又は別の周辺装置に対するものであれ各コントローラ
はそれ自体の特定のアドレスを有するのが通常である。

このように、これに接続された完全なメモリー・モジユ
ール系を有する別々のメモリー・コントローラに対して
は、隣接メモリー・アドレスが与えられる。更に詳細に
は、各メモリー・コントローラがこれに接続された４つ
のメモリー・モジユールを有しかつこの各々のモジユー
ルが約８０００ワードの記憶容量を有するものとすれば
、このような各メモリー・コントローラは３２０００ワ
ードに対するアクセスを提供することができる。更に、
２重取出しメモリーの場合、各８０００（８Ｋ）ワード
のメモリー・モジユールが８０００の偶数アドレス・ワ
ード又は８０００の奇数アドレス・ワードを第１４図に
示す如く含むと仮定する。即ち、モジユールＡとモジユ
ールＢは下位の１６０００（１６Ｋ）ワードを含み、モ
ジユールＣとＤは上位の１６０００ワードを含み、しか
も偶数のアドレス指定されるワードはモジユールＡ卦よ
びＣに、又奇数のアドレス指定されるワードはモジユー
ルＢ｝よびＤに含まれる。完全な３２０００ワードの記
憶量が各メモリー・コントローラに対するシステム内に
結合させて各メモリーのアドレスは隣接的となる。操作
の観点から、隣接メモリー・アドレスはシステムのアド
レス指定の目的のためのみでなく、システムにおいて増
大した応答のためにも重要である。前述の如く、代表的
には）メモリー・コントローラはある種の特性のメモリ
ーのためにサービスを提供できるだけである。即ち磁気
コア・メモリーはこれと関連する基本的なタイミング差
のために半導体メモリーと同じメモリー・コントローラ
に接続することができない。通常これと同じことが異な
る速度又は異なる電力の要件のメモリーについても言え
る。このように、再び各メモリー・コントローラは３２
０００ワードの記憶に対してサービスを提供できるもの
と仮定すれば、１６０００ワードのみが高速メモリーの
ために使用されるべきとき、２つのメモリー・コントロ
ーラが使用されねばならないことを意味する。しかし、
このことは代表的に、メモリー・コントローラ・アドレ
スが３２０００ワード離れているため高速メモリーと低
速メモリーと間のメモリー・アドレスが隣接的でないこ
とを意味することになる。

この場合、両方のメモリー・コントローラに同じアドレ
スを持たせることにより隣接したメモリー・アドレスを
提供することができる。しかし、このことは又、２つの
コントローラの各メモリー・モジユールの位置が各コン
トローラにおいて同じ場所に占められ得ないことを意味
することにもなる。より詳細には、第１のコントローラ
は、信号ＭＹＭＯＳＡ−訃よびＭＹＭＯＳＢ−により示
される如く第１４図のメモリー・モジユール位置Ａおよ
びＢＩＩＣ卦ぃて２つの８０００ワードのロケーシヨン
を使用することになる。他のコントローラは他の２つの
メモリー・モジユールの位置Ｃ卦よびＤを使用すること
になり、その存在は信号ＭＹＭＯＳＣ−｝よびＭＹＭＯ
ＳＤ−により表示されるであろう。このように、これ等
の２つのコントローラはシステム内であたかも１つのコ
ントローラであるかのように見える。更に例を示せば、
このような１つのコントローラはこの内部で結合された
１つのモジユールの形態の１つのこのような８０００ワ
ードのメモリーのみを有し、モジユールＡは偶数のアド
レス指定される下位の１６Ｋワードを含み、同じアドレ
スを有する他のメモリー・モジユールはこれと結合し、
他の３つの位置、即ちモジユールＢ，Ｃ，ＤｌＣ卦ける
３つ迄のこのようなメモリー・モジユールは奇数のアド
レス指定される下位の１６Ｋワードと、偶数と奇数のア
ドレス指定される上位の１６Ｋワードを含み、従つて２
４０００ワードの記憶量を提供する。マルチプレクサ４
８は、スイツチ４２とＮＡＮＤゲート４３と関連して、
２重取出し要求におけるメモリー・アドレスによりアド
レス指定されるワード（即ち、第１ワード）を含むメモ
リー・モジユールがメモリー・コントローラに存在する
かどうかを決定するように機能する。このように、信号
ＢＳＡＤＯ８＋はメモリー取出し要求において与えられ
るメモリー・アドレスが上位又は下位の１６Ｋワード、
即ちモジユールＣおよびＤあるいはモジユールＡ卦よび
Ｂにあるかどうかを決定する。信号ＢＳＡＤ２３＋は１
ワード内の左方又は左方のバイトをアドレス指定するの
に使用されるため、２重取出し要求のメモリー・アドレ
スにおいてアドレス指定されるワードが偶数のアドレス
指定されるワードであるか又は奇数のアドレス指定され
るワードであるか、即ちモジユールＡおよびＣかモジユ
ールＢおよびＤにあるかを決定するのは信号ＢＳＡＤ２
２＋である。２重取出し要求において取出されるべき２
ワードの第１のワードのメモリー・アドレスのみがバス
上に存在するため、マルチプレクサ４８は取出されるべ
き２ワードの第１のワードを含むモジユールが存在する
かどうかを表示する信号を与えることが判る。

以下の説明で判るように、他のマルチプレクサは、２重
取出し要求に応答して取出されるべき２ワードの第２の
ワードも又取出されるべき第１ワードの場合と同じメモ
リー・コントローラ内に存在するかどうかを決定する。
１つ以上のコントローラ間にメモリー・モジユールを配
置させるこの能力は必らずしも異なるタイプのメモリー
に限定されることはなく、実際にはコントローラに結合
された欠陥メモリー・モジユールの問題もアドレス指定
できる。

例えば、ある冗長メモリー・モジユールが別のコントロ
ーラに結合でき、その装置アドレスはセツトされ、故障
したメモリー・コントローラの装置アドレスは故障の検
出と同時に適宜りセツトする。再びゲート４４，４５，
４６の付勢動作について、この各ゲートは、付勢されて
この特定のメモリー・コントローラからの応答を許容す
るため、そのメモリー・コントローラのアドレスと、ア
ドレス指定されたモジユールがシステムに存在すること
の表示と、｝よびパリテイ・チエツカ４１により表示さ
れる如くアドレス・パリテイは適正であることの表示と
を受取らねばならない。

これらＮＯＲゲートに対する他の入力は、前述の如く使
用中状態ロジツクとロツク履歴ロジツクの組合せから得
られる。メモリー・コントローラの使用中信号はフロッ
プ４９により与えられ、このコントローラがデ一夕の読
出し又は書込み中、メモリーのリフレツシユ中又はバス
の待機中であることを表示する。

このＤタイプのフロツプ４９は信号ＢＳＤＣＮＮ＋によ
りクロツクされる。もしメモリー・モジユールが使用中
であれば、ＷＡＩＴ信号が生成される。このように、も
しフロツプ４９のＱ出力における信号ＭＹＢＵＳＹ−が
２進数零であれば、他の条件が満たされるときこの状態
はゲート４５を完全に付勢の状態にさせ、素子５６にお
ける関連するフロツプをセツトさせる。尚、これは、信
号ＢＳＤＣＮＤ＋が素子５６のクロツク入力で受取られ
る時行なわれる。この時、このフロツプ５６は信号ＢＳ
ＤＣＮＢ−が第９図に示すゲート２６Ｍの出力側で２進
数零から２進数１の状態に遷移する時、インバータ６３
を介してクリアされることが判る。ゲート４６の１つの
出力に結合された肯定応答信号は、ＭＹＢＵＳＹ＋によ
り示される如く、２進数零がフロツプ４９のＱ出力に生
成される時に生じる。又、ＷＡＩＴ信号はメモリーが依
然として使用中であるため非常に短い遅延があることを
意味することが判る。ＡＣＫ．．ＮＡＫｌＷＡＩＴ信号
の内どれが生成されるかを表示する他の条件はロツク信
号であり、この信号は前に述べたように多数サイクル・
バス転送を有し、これによりある装置は、操作に割込む
ことのできる他のロツクされた装置がない状態にて特定
のロケーシヨンにアクセスできる。

このロツク操作の効果は、メモリー・コントローラの使
用中の状態をある種類の操作に対する１つのサイクルの
完了を越えて拡張することである。このシーケンスの最
後のサイクルが完了する前にロツク操作の開始を試みる
装置はＮＡＫ信号を受取る。しかしメモリーは依然とし
てこ＼で説明するようにメモリー要求に応答する。これ
等サイクル間の介在時間が転送に関与する他の装置によ
つで使用できることが判る。ロツク操作は主として、２
つ以上の装置が例えばメモリーの如き同じ資源を共用す
ることが望ましい場合に使用される。どんな数のバス・
サイクルでも含むことができるロツク操作ぱ、共用資源
の制御を司つている特定の装置によつてロツクを解かれ
る。共用資源がロツクされる時、この共用資源をアクセ
スすることを欲する他の装置は、もしこの他の装置がロ
ツク制御信号を表示するならばロツクアウトされる。も
しロツク制御信号が提出されなければ、このような他の
装置は、例えば緊急の要求又は手続を処理するために共
用資源に対するアクセスを得ることが可能となる。ロツ
ク制御信号を提出する任意の装置が共用資源に対してア
クセスを得る前に、その装置はこの資源をテストしてこ
の装置がロツクされた操作に関与しているかどうかを調
べ、もしこの資源がロツクされた操作に関与していなけ
れば、同じバス・サイクルの間この装置はこの資源に対
するアクセスを得ることができる。このように、ある資
源を共用するためのロツクされた操作は適当な制御即ち
ロツク制御信号を発するこれ等装置間で有効なものであ
つて、例えば情報のテーブルが記憶される一部分のメモ
リーを共用するために使用できることが判る。

更に、もし装置の１つが共用資源における情報を変更す
ることを欲するならば、他の装置が部分的に変更された
情報に対してはアクセスできないがこの様な変更が全て
完了した後でのみアクセスを許容されるように、他の装
置がロツクアウトされ得る。読出し変更書込み操作はこ
のような場合に含まれる。ロツクされた操作を用いるこ
とにより、多重処理システムを支持できることが判る。
例えば、２つの中央処理装置を同じバス２００に接続さ
せて、両方の装置が、もしロツクされた操作を用いるな
らば干渉なしにバスに接続されたメモリー装置を共用す
ることができる。ロツクされた操作に対する信号ＢＳＳ
ＨＢＣ−は明らかなようにこれ迄述べたものと若干異な
る方法で使用されることが判る。

このロツクされた操作の間、信号ＢＳＳＨＢＣ−は、テ
スト及びロツク手段によつて共用資源に対するアクセス
を得るためかつこの装置がそのロツク操作を終えた時共
用資源のロツクを解くため１つの資源を共用しようとす
る装置によつて発される。このように、第１０図により
判るように、ロツク履歴フロツブ５０が設けられ、これ
がセツトされるときロツクされた操作が進行申であつて
これによりＮＡＫ信号をドライバ５９を経て要求側装置
へ発生させることを示す。

第１０図のロジツクが共用された資源に対するバス２０
０のインターフエース・ロジツクを表わすものと仮定す
れば、信号ＢＳＬＯＣＫ＋（２進数１の状態）はＡＮＤ
ゲート５２と素子５６のフロツブＤ３の両方により受取
られる。これにより素子５６は、ＡＮＤゲート５１の１
つの入力側で受取られる信号ＭＹＬＯＣＫ＋を生成する
。

もしロツク履歴フロツプがセツトされないとき、信号Ｎ
ＡＫＨＩＳ＋は２進数零となり、これにより、ゲート５
２に対する他の２つの入力の状態とは無関係に、ゲート
４６に対する一人力側に２進数零を生成する。もしゲー
ト４６の全ての入力側が２進数零を受取り、これにより
この装置に対する最新のアドレスが受取られたことかつ
共通の素子即ちバツフアが使用中でないことを表示し、
そのとき信号ＢＳＬＯＣＫ＋に応答して素子５６および
ドライバ６１を介してＡＣＫ信号が生成される。ＡＣＫ
信号ＭＹ′ＡＣＫＲ＋は完全にＡＮＤゲート５１を付勢
してそのＤ入力側信号ＢＳＳＨＢＣ−の２進数１の状態
に応答して履歴フロツプ５０をセツトさせる。尚、この
ＢＳＳＨＢＣ−はロツクされた操作の開始時の信号ＢＳ
ＬＯＣＫ＋の２進数１の状態と共に受取られる。このよ
うに、テスト｝よびロツク操作は同じバス・サイクルの
間に実施される。もしフロツプ５０が信号ＢＳＬＯＣＫ
＋｝よびＢＳＳＨＢＣ−の２進数１の状態を受取つた時
点で既にセツトされていたならば、２進数１の信号がＡ
ＮＤゲート５２の出力側で生成され、これにより他の全
ての条件が満たされるならばＡＮＤゲート４４をしてＡ
ＮＫ信号を生成させるように２進数零の状態をインバー
タ５８の出力側に生じる。

このように、テスト及びロツク操作はＮＡＫ応答を生じ
て別の装置が共用資源を使用することを禁止していたで
あろう。一たん共用資源を用いる装置がその操作を完了
するならば、この装置はこの資源のロツクを解かねばな
らない。

この操作は、信号ＢＳＬＯＣＫ−の２進数１の状態｝よ
び信号ＢＳＳＨＢＣ−の２進数零の状態をユーザ装置か
ら受取ることにより行われる。これは、第１０図のロジ
ツクがＡＣＫ応答を与えることを可能にしてゲート５１
を付勢し、これにより信号ＢＳＳＨＢＣ−の２進数零の
状態の故に履歴フロツプ５０を有効にりセツトする。共
用資源はこの時自由に他の装置に対してＡＧＫ応答を行
えるようになる。又この共用資源は、ロツク履歴フロツ
プ５０のクリア入力側のバス・クリア信号（信号ＢＳＭ
ＣＬＲ−の２進数零の状態）によりロツクを解くことが
できる。共用資源は信号ＢＳＬＯＣＫ＋の２進数１の状
態を提示する他の装置をロツクアウトするのみであるこ
とが判る。例えばもし信号ＮＡＫＨＩＳ十が２進数１で
あるようにその履歴フロツプをセツトさせた共用資源に
対してある装置がアクセスを得ることを欲する場合、そ
のとき信号ＢＳＩＤＣＫ＋が２進数零であれば、ＡＮＤ
ゲート５２の出力は２進数零となり、これによりＮＡＫ
応答を禁止し又他の条件に従つてＷＡＩＴ又はＡＣＫ応
答のいずれかを可能にする。このように、資源が１つの
ロツクされた操作に関与する場合でも、ある装置は共用
された資源に対してアクセスを行うことができる。この
ように、コントローラのいずれかからのＷＡＩＴ信号の
生成は高い優先順位のある装置即ちコントローラをして
バス・サイクルのシーケンスに割込ませて必要に応じて
このバスの使用を可能にすることが判る。

もしサービスを要求中のより高い優先順位の装置がなけ
れば、特定のマスター／スレーブ構成が、マスターによ
り肯定応答が受取られこれによりＷＡＩＴ条件を終了す
る迄維持される。このように、信号ＢＳＤＣＮＮ＋はス
レーブに３つの応答即ちＮＡＫ，．ＷＡＩＴ．．ＡＣＫ
信号の内どれか１つを生成させる。これ等の応答のどれ
かの終りに新らしい優先順位回路サイクルが生じ、この
装置がバスに対するアクセスを得るかあるいは別のより
高い優先順位の装置がバスを獲得する。この時、バス土
の信号状態は装置内部に示される信号に対して逆の２進
状態であることが判るであろう。例えば、バス要求信号
は、例えば第８図のドライバ１８とレシーバ１１間のバ
ス土に｝いてある状態にありかつコントローラ自体にお
いて反対の状態にあることが照合される。更に、前述の
如く、バス上で接続されたコントローラのいずれかの間
の第４の応答は全く応答がないことである。このように
もし１つのマスターがメモリーからのサービスを要求中
であり又このメモリーがシステム内に設置されていなけ
れば、当技術に卦いて公知のタイム・アウト素子は例え
ば５マイクロ秒の如きある期間の後ある信号を生じ、こ
れによりＮＡＫ信号を生成する。この時、中央プロセス
は割込みルーチン即ちトラツプ・ルーチンによる如くし
て動作を行うことができる。前述の如く、情報がメモリ
ーから転送中である時、このメモリーはＮＡＫ又はＷＡ
ＩＴ信号を決して受取れない。これは、本発明の装置の
特有の優先順位構成のためである。このメモリーは最高
優先順位の装置である。もしある装置がメモリーに対し
この装置へ情報を送ることを要請するならば、この装置
はある時点でこの情報を期待することができる。もしこ
の装置がメモリーに対してＷＡＩＴ又はＮＡＫ信号を生
成するならば、このメモリーは最高優先順位の装置であ
るため、メモリーは、データ転送を要求した特定のコン
トローラに対するアクセスを得ようと試み続け、又バス
の停止を行うことができるが、これは即ちメモリーが最
高優先順位の装置であるため前に要求を行つて＼・た特
定のコントローラによりデータが受入れられる迄これ以
上のデータ転送をバスが行うことを有効に禁止すること
ができるのである。実施においては、第９図のメモリー
・コントローラ・ロジツクにおいて明らかなように、メ
モリーに対するＷＡＩＴ又はＮＡＫ応答がＮＯＲゲート
２１Ｍの入力側に生じる信号ＢＳＷＡＩＴ＋又はＢＳＮ
ＡＫＲ＋によりメモリー付与フロツプ２２Ｍがりセツト
される結果となる。この結果、２倍長ワード関連ロジツ
ク９４およびＮＯＲゲート２９Ｍを介してユーザ・フロ
ツプ１５Ｍのりセツトを生じ、これは要求フロツプ１７
Ｍのりセツトを生じることになる。これ等フロツプのリ
セツテイングの作用はメモリーに対するＷＡＩＴ又はＮ
ＡＫ応答の結果メモリーが再びデータを要求側装置に転
送しようとしなくなり、従つてこのデータは効果上失な
われることである。このように、肯定応答のみがデータ
受入れのためメモリーからの要求に応答して行うことが
できる。しかし、コントローラは、データを失なうこと
なくＮＡＫ又はＷＡＩＴ信号を別のコントローラ又は制
御プロセサに対して生成することが許容される。更に、
一般的規則は、もし１つのコントローラがより高い優先
順位のコントローラからの情報を要求−するならば、要
求側のコントローラは情報を受入れるため準備完了して
いなければならず、従つてＡＣＫ信号で応答しなければ
ならない。もしこの装置の準備が完了していなければ、
他の条件が満たされるものとして、ＮＡＫ信号が生成さ
れる。

ＷＡＩＴ信号ではなくＮＡＫ信号が発生される理由は、
もしコントローラ２１０の如きあるコントローラが使用
中であれば、そのターミナルは一般に数マイクロ秒より
も長く使用中となるが長くても数ミリ秒使用中となるた
めである。このように、もしマスターに対する表示がマ
スターが試行を維持することであれば、サイクル時間は
浪費されることになる。むしろ、この表示は、要求側装
置が不必要にバス・サイクルを使用してシステムの全体
的な応答を遅らせるのではなくデータ処理と並行するこ
とであるべきである。要求側の装置全てが行わなければ
ならないことは都合のよいときに向先（宛先）装置を再
試行することである。再びメモリー使用中フロツプ４９
（第１０図）の作用については、データ入力はバス操作
と非同期の信号ＭＯＳＢＳＹ＋を受取るよう結合されて
いる。

この信号は、任意のコントローラに対しバスで生じてぃ
る操作の如何を問わず、いかなる時でも受取ることがで
きる。フロツプ４９のクロツク入力側でマスターから信
号ＢＳＤＣＮＮ＋が受取られる時、履歴はメモリーの状
態、即ちこのメモリーがこの時使用中であるか否かに関
して記憶される。このように、この操作はバス・サイク
ルへの応答における混乱を除去する。フロツプ４９によ
る履歴の保持が行われなければ、バスサイクルをＷＡ−
１Ｔ状態で開始し、そして同じバス・サイクルをＡＣＫ
条件を生じる状態で終了することが可能になるであろう
。このように、両方の応答は同じバス・サイクルの間に
行われるおそれがあり、これがエラー状態となる。履歴
フロツプ４９の使用により、この応答は信号ＢＳＤＣＮ
Ｎ＋が受取られるときのコントローラの状態に関し固定
され、それによりメモリー速度における許容差即ち相異
とは無関係に非同期応答を可能にする。２重取出し操作
応答サイクル 前の記述は、マスターとしての中央プロセサがメモリー
の２重取出し要求を行い、メモリー・コントローラが要
求の受入れ又は拒否のいずれかで応答する２重取出し操
作の第１のバス・サイクルの論議を尽くすものである。

次に、メモリー・コントローラがマスターであり中央プ
ロセサがスレーブとなる第２および第３のバス・サイク
ルについて論議する。これ等の２つのバス・サイクルに
おぃては、このメモリー・コントローラはバスを要求し
、中央プロセサが受入れるべき要求された情報をバスに
入れる。これ等の２つのバス・サイクルについて次に第
９図、第９Ａ図、第１１図および第１１Ａ図に関して詳
細に記述する。メモリー・コントローラの優先順位回路
網ロジツク第９図は、ロジツクの各メモリーがバス・サ
イクルを要求し、タイ遮断を行い、ＤＡＴＡＣＹＣＬＥ
ＮＯＷ信号ＢＳＤＣＮＮ−を生成することを要求するこ
とを示している。

バス上の他の全ての装置は初期接続機能のための同様な
ロジツクを有し、例えば中央プロセサは第８図に示した
優先順位回路網ロジツクを有する。又第９図に示される
のは、２重取出し操作の間メモリーの初期接続機能を変
更するロジツクである。この２倍長ワード関連ロジツ久
素子９４は第９Ａ図において更に詳細に示される。第８
図および第９図の優先順位回路網ロジツク間の論理素子
および機能が似ているため、以下にその相違点について
のみ論述する。即ち、第９図においては、素子１０Ｍ，
１１Ｍ，１３Ｍ，１４Ｍ，１６Ｍ，１８Ｍ，２０Ｍ，２
１Ｍ，２２Ｍ，２３Ｍ，２４Ｍ，２５Ｍおよび２６Ｍは
第８図の対応する素子１０乃至２６と同一であり同じよ
うに機能する。第９図の素子１２Ｍ，１５Ｍ，１ｒＭ，
１９Ｍ，２８Ｍおよび２９Ｍは第８図の各素子１２乃至
２９と同様であり、以下にその相異についてのみ記述す
る。バス要求は、メモリーが前以て要求されたデータを
転送する用意がある時（即ち、応答第２半バス・サイク
ルの始めの期間）のみメモリーにより行われる。

再び第９図において、メモリーが要求を受入れかつＭＯ
Ｓメモリーのリフレツシユサイクルを実行中でない時、
第９Ａ図のメモリータイミング・ゼネレータ９５は、回
線１８５を介してユーザ・フロツプ１５Ｍのクロツク（
Ｃ）入力側に接続されるクロツク機能信号ＤＣＮＮＧＯ
−を生成する。信号ＤＣＮＮＧＯ−が２進数零から２進
数１の状態に変る時、回線１８４を介してユーザ・フロ
ツプ１５Ｍｆ）Ｄ入力側に接続される第９Ａ図のＮＯＲ
ゲート８７からの信号１ＮＲＥＤＹ−がユーザ・フロツ
プ１５Ｍ（７）Ｑ出力に転送される。信号１ＮＲＥＤＹ
−は２進数１であるため、第９Ａ図に関する以下の論述
から明らかなように、ユーザ・フロツプ１５ＭのＱ出力
信号、即ち記憶された要求信号ＳＴＲＥＱＱ＋は２進数
１となる。ユーザ・フロツプ１５Ｍのセツト（Ｓ）入力
は、プラス電源に対するプルアツプ抵抗を介して受取ら
れる信号以外の何ものでもない信号ＭＹＰＬＵＰ＋によ
りその入力を２進数１にセツトすることにより有効に消
勢される。もしこの他に継続中のバス・サイクル要求が
なく（信号ＢＳＲＥＱＴ−は２進数１）、データ・サイ
クルは進行せず（信号ＢＳＤＣＮＮ−は２進数１）、シ
ステムは初期設定から全てのロジツクをクリア中でない
（信号ＢＳＭＣＬＲ−は２進数１）場合、ＮＯＲゲート
１４Ｍの出力である信号ＢＳＢＳＹ−は２進数１となる
。バス・クリア信号ＢＳＭＣＬＲ−は第９図のＡＮＤゲ
ート１２Ｍに対する入力で、第８図のＡＮＤゲートに対
する入力のマスター・クリア信号ＭＹＭＣＬＲ−と置換
する。従つて、２進数１の状態になる記憶された要求信
号ＳＴＲＥＱＱ＋は、ＮＡＮＤゲート１６Ｍに対する両
入力を２進数１にして、その結果ＮＡＮＤｌ６Ｍの出力
は２進数零となる。要求フロツプ１７Ｍのセツト入力に
おける２進数零の発生は、要求フロツプ１７Ｍをセツト
させることになる。フロツプ１７Ｍのクロツク入力は２
進数零に接地されており、フロツプ１７ＭはＮＡＮＤゲ
ート１６Ｍの出力によつてのみセツトされる。要求フロ
ツプ１７Ｍｆ）Ｑ出力を２進数１の状態にセツトすると
、要求がバスのタイ遮断回路網即ちＮＡＮＤゲート１９
Ｍに与えられてこのバス要求の優先順位を他の可能な即
ち同時の要求（もしあれば）と比較する。同時に、要求
フロツプ１７Ｍｆ）Ｑ出力はバス・トランシーバに送ら
れ、こＸで素子１８Ｍによつて反転されてバス上でバス
要求信号ＢＳＲＥＱＴ−となる。信号ＢＳＲＥＱＴ−が
２進数零になると、この信号はシステム内の他の要求フ
ロツプ１７Ｍを他の任意の記憶された要求がセツトしな
いようにする。どの装置もそのユーザ・フロツプ１５Ｍ
をセツトすることによつて１つのバス・サイクルを要求
できるため、いかなる時も２つ以上の要求フロツプ１ｒ
Ｍがセツトできこれは各々可能性のある将来のバス・サ
イクルを表示する。同時の要求がある時、ＮＡＮＤゲー
ト１９Ｍが適当な付与フロツプ２２Ｍをセツトすること
により最高優先順位を要求する装置にデータ・サイクル
を与える。いずれかの装置にデータ・サイクルを与える
ためにはＮＡＮＤゲート１９Ｍはその入力タイ遮断信号
の全てが２進数１でなければならない。第８図に関して
既に述べたように、最高優先順位の装置即ちメモリーに
おける素子２８Ｍは遅延素子１３Ｍと同様な遅延素子で
あり、これは例えば２０ナノ秒の遅れを有することがで
きる。最高優先順位の装置における素子２８Ｍの遅れが
なければ、このような最高優先順位の装置は常に、遅延
回線１３Ｍにより与えられる遅れを生じることなくバス
に対するアクセスを常に獲得してしまう。このように、
素子２８Ｍに遅れを与えることにより、最高優先順位の
装置即ちメモリーがその要求フロツプ１７Ｍをセツトす
る時から例えば２０ナノ秒間の遅延期間だけその付与フ
ロツプ２２Ｍをセツトすることを阻止する。最高優先順
位の装置においては、遅延素子２８Ｍと並列の直接接続
が要求フロツプ１７ＭのＱ出力からＮＡＮＤゲート１９
Ｍの入カへ与えられ、それにより例えば第９図のロジツ
クにおける競争条件の故に、フロツプ１７Ｍｆ）Ｑ出力
側に生成された瞬間的なパルスに因るゲート１９Ｍの付
勢を回避する。メモリーは、その要求フロツプ１７Ｍが
バス・サイクルが与えられる時迄に準備完了しているこ
とを予期してこのフロツプ１７Ｍをセツトすることによ
りバスを予め要求しないため、第８図の中央プロセサの
優先順位回路網ロジツクに対して前述した如く信号ＭＣ
ＤＣＮＰ＋と対応するＮＡＮＤゲート１９Ｍに対する入
力としてのユーザ準備完了信号はない。ＮＡＮＤゲート
１９Ｍの他の入力は、第８図のＮＡＮＤゲート１９の入
力と同様に作用する。各装置は、バス要求を行う時その
ＡＮＤゲート２０Ｍの出力を２進数零に駆動する。この
ように、信号ＢＳＭＹＯＫ＋は２進数零にセツトされ、
そしてこの信号はバスに送られてそこでより低ぃ順位の
装置におけるＮＡＮＤゲート１９Ｍであるタイ遮断ゲー
トに対する消勢信号となる。メモリーは、常にバス上の
最高優先順位の位置を占有する。

この位置においてタイ遮断信号はプルアツプ抵抗からの
２進数１の信号に結合される。システム内に更に高い優
先順位のメモリー・コントローラがなければ、メモリー
が信号ＭＹＲＥＱＴ＋を生成する時、ＮＡＮＤゲート１
９Ｍの入力には２進数零のタイ遮断信号がなく、この状
態はＮＡＮＤゲート１９Ｍの出力が２進数零になること
を禁止し、このため付与フロツプ２２Ｍをセツトする。
フロツプ２２Ｍのクロツク入力は接地即ち２進数零であ
り、フロツプ２２ＭはＮＡＮＤゲート１９Ｍの出力のみ
によつてセツトされる。付与フロツプ２２Ｍのセツト動
作は、２進数１となる付与フロツプ２２Ｍｆ）Ｑ出力側
に信号ＭＹＤＣＮＮ＋を生じこれはバス・トランシーバ
２３Ｍを経て反転されてバス上に信号ＢＳＤＣＮＮ一と
して送出される。

又回線１８２上の信号ＭＹＤＣＮＮ＋は、後に述べるよ
うな２重取出し転送がなければ、ユーザ・フロツプ１５
Ｍを（２倍長ワード関連ロジツク９４、回線１８３の信
号ＳＴＲＥＱＲ＋およびＮＯＲゲート２９Ｍを介して）
りセツトする。

又信号ＭＹＤＣＮＮ＋は、バス上にメモリー・データ・
メモリー識別コードおよびある他の制御信号を通す。２
重取出し操作の間、要求側装置はメモリーに対して、２
倍長ワードが２重取出し信号ＢＳＤＢＰＬ一をバス上で
２進数零にセツトすることにより要求されることを通知
する。

タイミング・ゼネレータとおよびバス制御ロジツクの一
部とは、２重取出しメモリーをして以下に述べるように
１ワードではなく２ワードで応答させる。２重取出し転
送に使用されるバス制御および応答ロジツクは第９図お
よび第９Ａ図に示される。

次に第９図において、単一取出し転送の間、信号ＭＹＤ
ＣＮＮ＋はメモリーが１つのバスサイクルを与えられて
いる時付与フロツプ２２Ｍにより生成され、所要のデー
タ・ワードを送り戻す。メモリー・ユーザ・フロツプ１
５Ｍは、ＮＯＲゲート２９Ｍを介して信号ＳＴＲＥＱＲ
＋の前縁部時にりセツトされる。回線１８３上の信号Ｓ
ＴＲＥＱＲ＋は、以下において判るように回線１８２上
の信号ＭＹＤＣＮＮ＋に応答して２倍長ワード関連ロジ
ツク９４により生成される。ユーザ・フロツプ１５Ｍの
りセツト動作は、そのＱ出力信号ＳＴＲＥＱＱ−を２進
数１にさせ、ＮＡＮＤゲート７０を介してメモリーの要
求フロツプ１７Ｍをりセツトする。要求フロツプ１７Ｍ
のりセツト動作は、そのＱ出力の信号ＭＹＲＥＱＴ−を
２進数１にし、ＡＮＤゲート２０Ｍを経て信号ＢＳＭＹ
ＯＫ＋を２進数１にし、これにより次の操作のためバス
を解放する。このように、単一取出し操作の場合に、信
号ＭＹＤＣＮＮ＋は第１の応答サイクルが生じた後ユー
ザ・フロツプ１５Ｍをりセツトするが、以下において判
るように、２重取出し操作においてはユーザ・フロツプ
１５Ｍがりセツトされる前に２つの応答サイクルが要求
されることが判る。２倍長ワード関連ロジツク９４は、
また回線１８７及び１８８を介してバス信号ＢＳＤＢＰ
Ｌ一及びＢＳＷＲＩＴ−を受け取ｖ、そして第９Ａ図に
関して以下に説明する方法で回線１８４，１８５及び１
８９を介して出力信号１ＮＲＥＤＹ−，ＤＣＮＮＧＯ一
及びＢＳＤＢＰＬ−を夫々発生する。

第９図は又、メモリー要求の間バス・データ・リードの
内容を記憶するためメモリー・コントローラにより使用
されるロジツクを示している。バス・データ・リード信
号ＢＳＤＴＯＯ一乃至ＢＳＤＴｌ５−は第９図の１６の
レシーバ９７により受取られて反転される。その結果得
る信号ＢＳＤＴＯＯ＋乃至ＢＳＤＴｌ５＋は、スレーブ
としてメモリー・コントローラがメモリー要求に肯定応
答する時、第１０図のロジツクからの回線１８６上の信
号ＭＹＡＣＫＲ＋によりレジスタ９８にクロツクされる
。レジスタ９８は１６のＤタイプのフロツプからなり、
バスデータ・リードの内容を想起するために使用される
。メモリーに対する書込み要求の間、バス・データ回線
は、メモリーに書込まれるべき１６ビツト・ワードのデ
ータを含んでいる。メモリー読出し要求の間、バス・デ
ータ回線は要求側のチヤネル番号および機能コードを第
４図に示されたフオーマツトで包含する。読出し要求の
応答サイクルの間、単一取出し又は２重取出しの読出し
要求、チヤネル番号、および機能コードは、第３図に示
されたフオーマツトでバス・アドレス回線における要求
側装置に折返される。このチヤネル番号と機能コードの
折返し操作は信号ＭＹＤＣＮＮ−により実行され、この
信号は、マスターとしてのメモリー・コントローラがバ
スを与えられている時レジスタ９８の内容をバス・アド
レス回線に通すよう１６のドライバ９９を付勢する。以
下の説明で判るように、応答サイクルの間の機能コード
の折返し動作は、データの単一取出し要求に応答するメ
モリー応答サイクルと、手順の２重取出し要求に対する
応答であるメモリー応答サイクルとを中央プロセサに識
別させる。次に第９Ａ図において、メモリーが２倍長ワ
ード読出し要求を受入れる時、メモリーがＭＯＳメモリ
ー・リフレツシユ・サイクルにないものとすればＡＮＤ
ゲート７６の出力の２倍長ワード取出し信号ＤＦＥＴＣ
Ｈ＋は２進数１となる。

信号ＤＦＥＴＣＨ＋は２つの連続する信号ＭＹＤＣＮＮ
＋をメモリーに発生させ、これら信号が以下に述べるよ
うにマスターによつて要求された２つのデータ・ワード
を送出する。マスターが２重取出し要求を行う時、バス
上及び入力回線１８８上の信号ＢＳＷＲＩＴ−は２進数
１であり読出し要求を表示し、従つてレシーバ（反転増
巾器）７１の出力は２進数零となる。叉、２重取出し要
求の間、バス上及び入力回線１８７上の２重取出し信号
ＢＳＤＢＰＬ−は２進数零であるため、レシーバ７２の
出力は２進数１となる。もし取出されるべきワードの最
初のもの、即ちバス・アドレス回線ＢＳＡＤＯＯ一乃至
ＢＳＡＤ２２−によりアドレス指定されるワードを含む
メモリーが特定のメモリーに存在しこのメモリーが使用
中でない場合、第１０図のメモリー・コントローラ・ロ
ジツクは信号ＭＹＡＣＫＲ＋を２進数零から２進数１の
状態に変換させ、この状態はＤ入力を素子７４のＱ出力
にクロツクする。即ち、入力ＤＯにおける２進数零の信
号ＢＳＷＲＩＴ＋はＱＯ出力にクロツクされて書込みメ
モリー信号ＷＲＩＴＭＭ＋を２進数零に、ＱＯ出力の読
出しメモリー信号ＲＥＡＤＭＭ＋を２進数１にする。

素子７４のＤ１入力における２進数１の信号ＢＳＤＢＰ
Ｌ＋はそのＱ１出力にクロツクされて信号ＭＤＦＥＴＣ
Ｈ＋を２進数１にする。メモリーのリフレツシユが進行
中でない状態において、信号ＲＥＦＣＯＭ−は２進数１
であり、メモリーがテストされないため２倍長ワードの
禁止が進行中でない状態において信号ＤＷＤＩＮＨ−は
２進数１であり、かつ信号ＲＥＡＤＭＭ＋が２進数１に
セツトするとＮＯＲゲート７５の出力の信号ＤＦＨＩＮ
Ｈ−は２進数１になる。ＡＮＤゲートＲ６への両入力が
２進数１になると、その出力の信号ＤＦＥＴＣＨ＋は２
進数１になる。ＮＡＮＤゲート７８に対する入力におけ
る、信号ＭＹＡＣＫＲ＋を例えば１００ナノ秒遅れさせ
るメモリー・タイミング・ゼネレータ９５により生成さ
れる信号ＤＷＤＳＥＴ＋と信号ＤＦＥＴＣＨ＋との一致
は、その出力の信号ＤＷＤＳＥＴ−を２進数零にしてこ
れにより２重取出し履歴フロツプ８０をセツトする。

２重取出し履歴フロツプ８０の目的は、メモリーが２重
取出し操作に応答している最中であることを記憶するこ
とであり、その結果メモリーは、バスの制御を獲得して
２つの応答サイクルの最初の応答サイクル中応答すると
き、２重取出し信号ＢＳＤＢＰＬ−をロジツク回路８３
，８４及び８５並びに出力回路１８９を経て２進数零に
セツトして要求側に対しこれが２ワードの内の最初のも
のであることを通知する。

２重取出し履歴フロツプ８０のＱ出力側において２進数
零である信号ＤＷＤＨＩＳ−は、ＮＡＮＤゲート８１の
出力が、最初の応答サイクルの間回線１８２上の２進数
１の信号ＭＹＤＣＮＮ＋でメモリーが応答する時、ＮＡ
ＮＤゲート８１の出力が２進数零になることを禁止する
。

信号ＤＷＤＨＩＳ−によるこの禁止状態は、２進数１で
ある信号ＭＹＤＣＮＮ＋に応答してインバータ８２の出
力が２進数１にならないようにし、これによりメモリー
のユーザ・フロツプ１５Ｍが第９図のＮＯＲゲート２９
Ｍを経てりセツトすることを禁示する。２重取出し履歴
フロツプによるメモリー・ユーザ・フロップ１５Ｍのこ
の禁止状態はメモリー要求フロップ１７Ｈのりセツトを
禁止してその結果信号ＭＹＲＥＱＴ＋は２進数１に止ま
り、更にメモリーがドライバ１８Ｍを経てバス・サイク
ルを要求し続ける結果となる。

第１のメモリー応答サイクルの間、回線１８２の信号Ｍ
ＹＤＣＮＮ＋の前縁部はＮＡＮＤゲート８３の出力側に
２重応答信号ＤＷＲＥＳＰ−を生じ、このゲート８３は
又２重取出し履歴フロツプ８０のＱ出力である２進数１
の信号ＤＷＤＨＩＴ＋を入力として有する。２進数零で
ある信号ＤＷＲＥＳＰ−は、インバータ８４により反転
され、再びドライバ８５により反転されて２進数零の信
号ＢＳＤＢＰＬ−としてバスに送出される。

信号ＤＷＲＥＳＰ−も又、そのＤ入力におけるＱ出力を
そのＱおよびＱ出力にクロツクすることにより２重取出
し履歴フロツプ８０をりセツトする。２重取出し履歴フ
ロツプ８０のこのりセツト動作はその０出力を２進数１
にすることになり、その結果ＮＡＮＤゲート８１に生じ
る次の信号ＭＹＤＣＮＮ＋はインバータ８２とＮＯＲゲ
ート２９Ｍを介してメモリー・ユーザ・フロツプ１５Ｍ
をりセツトするよう作用する。

ユーザ・フロツプ１５Ｍのりセツト動作はメモリー要求
フロツプ１７Ｍのりセツト動作を生じ、そのメモリー要
求フロツプ１７Ｍの出力側の信号ＭＹＲＥＱＴ＋は２進
数零となつてその結果メモリーはもはやドライバ１８Ｍ
を介してバス・サイクルを要求しない。本事例における
要求側の装置である中央プロセサは２進数零である信号
ＢＳＡＣＫＲ−で応答することにより最初のデータ・ワ
ードを肯定応答し、これがメモリーの付与フロツプ２２
Ｍをりセツトする。

もしこの要求側の装置がこのメモリー応答サイクルを否
定応答又は待機するか、あるいは応答しない場合、デー
タは失われる。メモリー要求フロツプ１７Ｍは最初のメ
モリー応答サイクルに応答してりセツトされないため、
メモリーは２進数零の状態を維持する信号ＢＳＲＥＱＴ
−を介してバスを要求し続ける。従つて、メモリーは、
ＮＡＮＤゲート１９Ｍおよび付与フロツプ２２Ｍを介し
て２進数１の別の信号ＭＹＤＣＮＮ＋を生じて第２のデ
ータ・ワードを送出する。２重取出し履歴フロツプ８０
が最初の応答サイクルの終りにりセツトされるため、第
２の応答サイクルの間信号ＭＹＤＣＮＮ＋はユーザ・フ
ロツプ１５Ｍおよび要求フロツプ１７Ｍをりセツトする
。

又、信号ＢＳＤＢＰＬ−は、２進数零の状態には駆動さ
れず、要求側の装置により予期されるべき別の情報がな
いことを表示する。もし何かの理由により第２のデータ
・ワードがメモリー・コントローラから得ることができ
ない場合、（例えば、もし中央プロセサが２重取出し操
作を要求しかつ与えられるメモリー・アドレス即ち２ワ
ードの最初のワードのアドレスがこのメモリー・コント
ローラにおける最高位のロケーシヨンのアドレスである
場合）、メモリーは、信号１２ＷＲＥＳ−、０Ｒゲート
JモVおよびインバータ７９を経て２重取出し履歴フロツ
プ８０をそのりセツト入力側の２進数零である信号ＤＷ
ＤＲＥＳ一によりりセツトする。

フロツプ８０のこのリセツト動作は、そのセツト入力側
の２進数零である信号ＤＷＤＳＥＴ−によるそのセツト
動作の後であるが、以下に述べるようにメモリーの最初
の応答サイクルの前即ち第２ワードが存在しない時に生
じ、タイミング・ゼネレータ９５からの信号ＤＷＤＳＥ
Ｔ＋は２進数１の状態になりそしてＮＯＲゲート９３か
らのＩ２ＷＲＥＳ一信号が生じる前に２進数零の状態に
戻る。この場合、メモリー・コントローラは第１のデー
タ・ワードの送出の間信号ＢＳＤＢＰＬ−を２進数零に
セツトせず、要求側の装置に対して第２のワードが来て
いなぃことを表示する。アドレス・レジスタ８９と９０
はマルチプレクサ９１，９２およびＮＯＲゲート９３と
組合さつて、２重取出し要求の第１ワードを含むメモリ
ーコントローラと同じメモリー・コントローラに２重取
出し要求の第２のワードが存在するかどうかを決定する
。

この決定は、マスター装置例えば中央プロセサが２重取
出し要求を行う時下記の如く行われる。素子８８は各バ
ス・アドレス信号ＢＳＡＤＯＯ一乃至ＢＳＡＤ２２−に
対する回線レシーバを有し、反転信号ＢＳＡＤＯＯ＋乃
至ＢＳＡＤ２２＋をアドレス・レジスタ８９，９０に対
し使用可能にする。アドレス・レジスタ８９，９０はそ
れぞれ６つのカスケード接続された同期する４ビツトの
アツプ／ダウン・カウンタからなり、そのタイプは例え
ばテキサス・インストルメンツ社により製造される部番
ＳＮ７４ｌ９４である。これ等のアドレス・レジスタは
、そのロード（Ｌ）入力側における２進数零の信号形態
でロードされた情報を保持する能力と、１つだけ増分し
てこの増分された値を保持する能力を有する。アドレス
・レジスタは、その＋１の入力側の信号が２進数零から
２進数１の状態に変る時１だけその内容を増分する。マ
スターの２重取出し要求サイクルの間、メモリー・コン
トローラが２進数１になる信号ＭＹＡＣＫＲ＋により２
重取出し要求を肯定応答する時、前記信号はインバータ
９６を介してレジスタ８９，９０のＬ入力側に２進数零
の信号ＭＹＡＣＫＲ−を生じこのとき、バス・アドレス
信号が両方のレジスタ８９と９０にゲートされる。第１
のワードのアドレスがこのように両レジスタ８９，９０
にロードされると、図示しない他のロジツクはこのアド
レスが奇数か偶数かを決定する。もし第１のワードのメ
モリー・アドレスが奇数であれば、偶数ワード・アドレ
スの＋１入力における信号ＭＡＲＥＵＣ−は２進数零か
ら２進数１に変り、これにより偶数ワード・アドレス・
レジスタ９０の内容を増分する。このように、偶数ワー
ド゜アドレス・レジスタ９０はメモリーから取出される
べき第２の（偶数の）ワードのアドレスを含む。同様に
、もしメモリーから取出されるべき第１ワードのアドレ
スが偶数であれば、奇数ワード・アドレス・レジスタ８
９の＋１入力側の信号ＭＡＲＯＵＣ−は２進数零から２
進数１の状態に変化し、これによりレジスタ８９の内容
を増分し、その結果このレジスタぱメモリーから取出さ
れるべき第２の（奇数の）ワードのアドレスを含む。こ
の時、第１ワードのアドレスが奇数又は偶数のいずれで
あつたかどうかの如何に拘わらず、レジスタ８９は奇数
ワード・アドレスを、レジスタ９０は偶数ワード・アド
レスを含んでいる。マルチプレクサ９１と９２は、取出
されるべき２ワードの第２のワードを含む８Ｋのメモリ
ー・モジユールがコントローラに存在するかどうかを決
定する際第１０図のマルチプレクサ４８の場合と同様な
方法で作用する。偶数ワード・アドレス・レジスタによ
りアドレス指定されるワードが下位の１６Ｋワードにあ
るか上位の１６Ｋワードにあるかを表示するため偶数ワ
ード・アドレス・レジスタ９０から得た信号ＭＡＲＥＯ
８＋を用いることにより、マルチプレクサ９１と９２は
その出力側に対して入力の１つを選択的にゲートする。
即ち、もし信号ＭＡＲＥＯ８＋が２進数零であれば、信
号ＭＹＭＯＳＢ−はマルチプレクサ９１の出力側にゲー
トされ、信号ＭＹＭＯＳＡ−はマルチプレクサ９２の出
力側にゲートされる。もし信号ＭＡＲＥＯ８＋が２進数
１であれば、信号ＭＹＭＯＳＤ−はマルチプレクサ９１
の出力側にゲートされ、信号ＭＹＭＯＳＣ−はマルチプ
レクサ９２の出力側にゲートされる。これ迄の第１０図
のマルチプレクサ４８に関する論述から明らかなように
、もし信号ＭＡＲＥＯ８＋が２進数零でありこれがメモ
リー・コントローラの下位の．１６Ｋワードが偶数ワー
ド・アドレス・レジスタによりアドレス指定されつつあ
ることを表示する場合、マルチプレクサ９１の出力側の
２進数零はメモリーモジユールＢが存在することを表示
し、又マルチプレクサ９２の出力側の２進数零の状態は
メモリー・モジユールＡが存在することを表示する。

もし信号ＭＡＲＥＯ８＋が２進数１であつてこれが偶数
ワード・アドレス・レジスタがメモリー・コントローラ
の上位の１６Ｋワードの１つのワードをアドレス指定し
ていることを表示する場合、マルチプレクサ９１の出力
側２進数零の状態はメモリー・モジユールＤがコントロ
ーラに存在することを、又マルチプレクサ９２の出力側
の２進数零はメモリー・モジユールＣが存在することを
表示する。アドレス・レジスタ８９と９０に関するマル
チプレクサ９１と９２の作用は、第１４図を照合して境
界に跨る場合を調べることにより最もよく判る。

もし偶数ワード・アドレス・レジスタ９０に含まれるア
ドレスがメモリーの下位の１６Ｋワードにある、即ち信
号ＭＡＲＥＯ８＋が２進数零であるならば、境界付近の
場合は偶数のワード・アドレス・レジスタが０と１６３
８２の間のあるアドレスを含む場合である。もし偶数ワ
ード・アドレス・レジスタ９０がアドレスＯを含む場合
には、奇数ワード・アドレス・レジスタ８９は次に高い
順位のワードのアドレス即ちワード１を含まねばならず
、そして第９Ａ図のマルチプレクサ９１，９２はメモリ
ー・モジユールＡ，Ｂがメモリー・コントローラに存在
すべきことを要求する。偶数ワード・レジスタ９０がア
ドレスＯを含む場合は、奇数ワード・アドレス・レジス
タは次に低いアドレスを含むことができない。その理由
は、バス上のアドレス即ち取出されるべき第１のワード
のアドレスがコントローラ内に存在しなかつたことに因
り第９図のメモリー・コントローラ・ロジツクが応答せ
ず従つてこのバス上のアドレスがアドレス・レジスタ８
９，９０に通されなかつたためである。もし偶数ワード
・アドレス・レジスタ９０のアドレスがモジユールＡの
最終のワード即ちアドレス１６３８２である場合、奇数
ワード・レジスタ８９によりアドレス指定可能な次に高
いワードおよび次に低ぃワードがメモリー・モジユール
Ｂに含まれ、マルチプレクサ９１と９２はメモリー・モ
ジユールＡおよびＢの存在を表示する。もし信号ＭＡＲ
ｌＥＯ８＋が２進数１であつてこれが偶数ワード・アド
レス・レジスタ９０に含まれたアドレスがメモリーの上
位の１６Ｋワード内にあることを表示する場合、マルチ
プレクサ９１と９２はメモリー・モジユールＣとＤの存
在を表示する。上位１６Ｋメモリー・ワードの場合には
、もし偶数ワード・アドレス・レジスタがメモリー・モ
ジユールＣの第１のワード即ちアドレス１６３８４をア
ドレス指定するならば、次に順位の高いアドレスはメモ
リー・モジユールＤに含まれ、その存在はマルチプレク
サ９１により表示され、あるいはもし次に低いワード即
ち１６３８３番目のワードがアドレス指定される場合、
メモリー・モジユールＢの存在は、２重取出し要求が最
初行われた時第１０図のマルチプレクサ４８による第１
のバス・サイクルの間表示されていた。もし偶数ワード
・アドレス・レジスタ９０がメモリー・モジユールＣの
最後のワード即ち３２７６６番目のワードのアドレスを
含む場合、次に高いアドレス・ワードおよび次に低いア
ドレス・ワードがメモリー・モジユールＤに含まれ、そ
の存在は再びマルチプレクサ９１により表示される。残
る１つの境界に接する場合は、２重取出し要求がメモリ
ー・コントローラの最後のワード即ちアドレス３２７６
７をアドレス指定する場合である。この場合、アドレス
がバスからゲートされそしてアドレス・レジスタ８９と
９０にロードされた後、偶数ワード・アドレス・レジス
タ９０は１だけ増分されてアドレス３２７６８を生じる
。この結果、信号ＭＡＲＥＯ８＋は２進数零となつて、
前述の如くこのためマルチプレクサ９１と９２がメモリ
ー・モジユールＡとＢの存在又は不存在を表示し、これ
が特定のメモリー・コントローラ上のメモリーの下位の
１６Ｋワードを構成する。

この場合、２重取出し要求においてアドレス指定された
最初のワードはメモリー・コントローラの最終のワード
であり、第２のワードは実際にメモリーの下位の１６Ｋ
ワードに存在するが、これは現在のメモリー・コントロ
ーラではなく次のメモリー・コントローラにおいてであ
る。この状態は、アドレスが増分されるとき偶数ワード
・アドレス・レジスタ９０のビツト位置８からビツト位
置７に生じる桁上げに応答して２進数１になる第９Ａ図
の信号ＭＡＲＯＯＬ＋によつて検出される。マルチプレ
クサ９１と９２の出力と、アドレス桁上げ信号ＭＡＲＯ
ＯＬ＋と、及び２ワード禁止信号ＩＮＨ２ＷＤ＋（通常
は２進数零）とをＮＯＲゲート９３に入れることにより
、その出力の信号１２ＷＲＥＳ−は、２重取出し要求の
第２のワードが特定のメモリー・コントローラに存在す
る時２進数１となる。

信号１２ＷＲＥＳ−は、第２のワードがメモリー・コン
トローラに存在しない時２進数零であり、又０Ｒゲート
JモVとインバータ７９を経て２重取出し履歴フロツプ８
０のリセツ卜動作を生じる。アドレス・レジスタ８９と
９０は、第９Ａ図には示されない他のロジツクと共に、
メモリー・モジユールから検索される時奇数および偶数
ワードをアドレス指定するためにも使用される。

このため２ワードが重なつた状態で検索されることにな
り、１つのワードは偶数アドレス指定ワードを含むメモ
リー・モジユールからそして他のワードは奇数アドレス
指定ワードを含むメモリー・モジユールからである。第
２ワードの検索は、第１ワードの検索かられずか後例え
ば１５０ナノ秒後に開始される。この結果、第２ワード
は、要求側の装置に対する第１ワードの送出を行う応答
バス・サイクルの完了前にメモリー・コントローラで使
用可能となつて、これにより第２の応答バス・サイクル
の間要求側の装置に対する即時の転送のため第２ワード
を使用可能にすることによりシステムの処理能力を増大
する。第９図のメモリー・コントローラのユーザ・フロ
ツプ１５Ｍは下記の方法でセツトされる。

再び第９Ａ図において、前に述べたことから判るように
、メモリー・コントローラが読出し要求を肯定応答する
時、素子７４の出力である読出しメモリー信号ＲＥＡＤ
ＭＭ＋が２進数１となり、これは、初期設定が進行中で
ないことを表示する２進数１の初期設定信号１ＮＩＴＭ
Ｍ−と共にＡＮＤゲート８６の出力を２進数１にする。
この２進数１は、２進数１でメモリー・リフレツシユ・
サイクルが進行中でないことを表示する２進数１のメモ
リー・リフレツシユ信号と共に、ＮＯＲゲート８７の出
力である回線１８４上の信号１ＮＲＥＤＹ−をユーザ・
フロツプ１５Ｍｆ）Ｄ入力側で２進数１にする。フロツ
プ１５Ｍのクロツク入力における回線１８５上の信号Ｄ
ＣＮＮＧＯ−の２進数零から２進数１への遷移の遅れた
発生例えば信号ＭＹＡＣＫＲ＋の２進数零から２進数１
への遷移の後４００ナノ秒遅れた発生は、Ｄ入力をその
出力側ヘクロツクすることによりユーザ・フロツプ１５
Ｍのセツト動作を生ぜしめる。

尚、このクロツキングが生じる時、ＮＯＲゲート２９Ｍ
の出力は２進数１である。再び第９Ａ図において、素子
７４のフロツプの出力はＮＯＲゲート１３の出力の発生
によりクリアされ、信号ＣＬＲＭＯＤ−はその入力のい
ずれかが２進数零即ち初期設定の状態バス・クリア又は
メモリー・リフレツシユが生じることに応答して２進数
零となる２重取出し操作の間メモリー・コントローラ信
号におけるタイミング関係は、以下に述べる第１２図の
下部に示される。〔中央プロセサのバス・インターフエ
ース・ロジツク〕次に、第１１図の典型的な中央プロセ
サ・バス結合ロジツクにおいては、信号は素子９９に含
まれるレシーバによつてバスから受取られる。

信号ＢＳＭＲＥＦ−はこのようなレシーバの１つにより
受取られ、もし受取られるアドレスがメモリー・アドレ
スでない場合部分的にＡＮＤゲート１００を付勢するた
め使用される。信号ＭＹＤＣＮＮ＋は、もし中央プロセ
サは現時点のバス・マスターでない（即ち、中央プロセ
サがバス上にアドレスを置いていない）場合、ＡＮＤゲ
ート１００を更に付勢する。ＡＮＤゲート１００の出力
は、このようなコンパレータを付勢するためコンパレー
タ１０３の１入力を与える。コンパレータ１０３による
比較のための入力の１つが中央プロセサ・アドレスで、
これは本例においては数が４つであり信号ＢＳＡＤｌ４
＋乃至ＢＳＡＤｌ７＋で表示される。コンパレータ１０
３の１つの入力で受取られるこのアドレスは、中央プロ
セサ自体において例えば１６進スイツチ１０１によりセ
ツトされるアドレスと比較される。この受取つたアドレ
スとスイツチ１０１が与えたアドレスとが比較されて等
しい事が判ると、コンパレータ１０３は信号ＩＴＳＡＭ
Ｅ＋を生成し、これが部分的にゲート１０６と１０７を
付勢する。別のアドレス・ビツトＢＳＡＤＯ８＋乃至Ｂ
ＳＡＤｌ３＋は、これ等のビツトが全て零であるかどう
かを決定するＡＮＤゲート１０４の入力側で受取られる
。

もしこれ等が全て零であれば、信号１ＴＳＭＥＡ＋が生
成されこれも又ゲート１０６と１０７を部分的に付勢す
る。ゲート１０６又は１０７のいずれかの更に別の入力
を付勢することにより、素子１１３における各フロツプ
を有効にセツトする。ＡＮＤゲート１０６の残りの入力
は第２の半バス・サイクル信号ＢＳＳＨＢＣ＋で、これ
はインバータ１１６を介してゲート１０６に結合されて
いる。

この第２の半バス・サイクル信号はまたＡＮＤゲート１
０７の１入力において受取られる。このように、ＡＮＤ
ゲート１０７は、もしその入力の内の２つの入力がこれ
がアドレス指定された装置であつてかつその残りの入力
からこれが信号ＢＳＳＨＢＣ＋で示される如き第２の半
バス・サイクルであることを表示する場合、完全に付勢
される。

このように、ＡＮＤゲート１０７の付勢によつて信号Ｍ
ＹＳＨＲＣ−が生成され、０Ｒゲート１１４の１入力に
結合される。０Ｒゲート１１４はドライバ１１５を介し
てＡＣＫ信号（ＢＳＡＣＫＲ−）を与える。

ＡＮＤゲート１０７の完全な付勢は、素子１１３のＱ１
出力側のＭＹＳＨＲＣ一信号の発生に加えて、素子１１
３に含まれる同じフロツプのＱ１出力側の信号ＭＹＳＨ
ＲＣ＋を生じる。

信号ＭＹＳＨＲＣ＋の２進数零から２進数１への遷移は
素子１１０の各フロツプの入力のその出力側へのクロツ
クのため使用される。

第３図に示す機能コード・フィールドの上位ビツト即ち
信号ＢＳＡＤｌ８＋が素子１１０のＤＯ入力側で２進数
１であり（機能コード２０、ベース１６）、この信号が
装置（例、メモリー）が２重取出し要求に応答中である
ことを表示する場合、素子１１０のＱＯ出力側の信号Ｍ
ＹＳＨＲＰ−は２進数零となつてこの第２半バス・サイ
クルが中央プロセサによる２重取出し（手続）要求に応
答していることを表示する。

もし信号ＢＳＡＤｌ８＋が２進数零であり（機能コード
００、ベース１６）これが装置が単一取出し（データ）
要求に応答中であることを表示する場合、２進数１が素
子１１０のＤ１入力側でインバータ１０９により生成さ
れ、その結果素子１１０のＱ１出力側の信号ＭＹＳＨＲ
Ｄ＋が２進数１となり、これがこの第２半バス・サイク
ルが中央プロセサによる単一取出し要求に応答している
ことを表示する。中央プロセサの多重サイクル取出し操
作においては、この場合プロセサはスレーブからの応答
サイクルを予期しているが信号ＭＹＳＨＲＰ−およびＭ
ＹＳＨＲＤ＋が用いられて中央プロセサに対して第２の
半バス・サイクルが前の２重又は単一の取出し要求から
のそれぞれの予期されたデータを提示することを表示す
る。素子１１０のフロツプは、同じタイプのフロツプ素
子について前に論述したと同様にインバータ１２５を介
して信号ＢＳＤＣＮＢ−によりクリアされ、これにより
バス・サイクルに続いてフロツプを初期設定する。適正
な装置のアドレスが受取られる時かつこれが第２の半バ
ス・サイクルでない場合、ゲート１０６が完全に付勢さ
れ、この状態がこれにより素子１１３に含まれる１つの
フロツプの出力側にＭＹｌＮＴＲ＋と表示される正のパ
ルスを生成する。

信号ＭＹＩＮＴＲ＋は第１１図のロジツクにＡＣＫ又は
ＮＡＫ信号が生成されるかどうかを決定させる。この信
号のどれが生成されるかは、処理時間をシークする装置
の割込みレベルと比較してその時点で本システムにおい
て作用中の割込みレベルに依存する。割込みレベルが十
分であるかどうかに関する決定は、Ａ入力がＢ入力より
小さいかどうかを決定するためのコンパレータであるコ
ンパレータ１１７により決定される。

コンパレータ１１７のＡ入力は信号ＢＳＤＴｌＯ＋乃至
ＢＳＤＴｌ５＋を受取り、この信号は第５図に示される
フオーマツトにおいてはデータ処理時間をシークしてい
るバスと結合された装置の割込みレベルを表示する。本
システムには複数の割込みレベルが与えられる。割込み
レベル番号０はデータ処理時間に対して最も大きなアク
セス能力を与えられ、従つて割込み不可能である。この
ように、割込みレベル番号が小さければ、この装置の現
在続行中の処理が割込まれる機会は少くなくなる。この
ように、もしコンパレータ１１７のＡ入力において受取
られるレベル番号がプロツク１１８のレベル番号により
表示される如き中央プロセサにおいて作用する現時点の
レベルより低ければ、入力Ａにおいて受取られる信号に
より表示される如き割込みをシークする装置は実際にこ
の割込みを行うことができる。もしＡ入力がＢ入力と等
しいかあるいはこれより大きければ信号ＬＶＬＢＬＳ＋
は生成されず、以下に述べるようにドライバ１０８とフ
ロツプ１２０によりＮＡＫ信号が与えられる。このよう
に、もしコンパレータ１１７の入力Ａにおいて受取られ
た割込みレベルが入力Ｂにおいて受取られる割込みレベ
ルより低ければ信号ＬＶＬＢＬＳ＋は２進数１となつて
両方のフロツプ１２０と１２１のＤ人力に結合される。

尚、フロツプ１２０のＤ入力は反転信号である。もしＡ
信号がコンパレータ１１７により表示されるようにＢ信
号と等しいか大きければ、２進数零の信号が信号ＬＶＬ
ＢＬＳ＋に対して生成され、この信号はフロツプ１２０
の否定入力において受取られる。これは、もし信号ＭＹ
ＩＮＴＲ＋が素子１１３における各フロップのセツト動
作によりフロツプ１２０のクロツク入力側に受取られる
ならばＮＡＫ信号を生成する。もしこのレベルが十分で
あつた場合即ちもしＡ入力がコンパレータ１１７により
表示される如くＢ入力より低かつた場合、２進数１は信
号ＬＶＬＢＬＳ＋で生成され、従つて信号ＭＹＩＮＴＲ
＋はこれを０Ｒゲート１１４の一人力に対するフロツプ
１２１のＱ出力にクロツクし、０Ｒゲート１１４はドラ
イバ１１５を介してＡＣＫ信号を生成する。このように
もし信号ＭＹＮＡＫＲ＋が２進数１であれば、ＮＡＫ信
号が生成され、もし信号ＭＹＩＮＴＦ−が２進数零であ
ればＡＣＫ信号が生成される。素子１１３のフロツプは
、同じタイプのフロツプの素子について前に述べたと同
じ方法でインバータ１２５によりクリアされる。尚、も
し実際にこれが第２の半バス・サイクルであれば、コン
パレータ１１７による表示とは無関係にＡＣＫ信号が生
成されることが判るであろう。このような場合には、信
号ＭＹＳＨＲＣ−は、０Ｒゲート１１４の他の入力側に
結合される如き素子１１３のフロツプの１つであり、２
進数零の状態のときＡＣＫ信号を生成してこれによりフ
ロツプ１２１からのいずれの表示も無視する。前述の如
く、インバータ１２５を介する信号ＢＳＤＣＮＢ−はフ
ロツプ１２１とフロツプ１２０をりセツトし、これによ
りバス・サイクルに続いてフロツプを初期設定する。

更に、フロツプ１２０はフロツプ１２７と関連するロジ
ツクによりセツトされ、前記フロツプ１２７は信号ＢＴ
ＩＭＯＴ−を生成してバス・タイム・アウト条件、即ち
存在しない装置がアドレス指定されたこと、および実際
にＮＡＫ．ＡＣＫ又はＷＡＩＴのいずれかの応答がいず
れかの潜在するスレーブ装置によつて生成されていない
ことを表示する。従つて、ワン・シヨツト・マルチバイ
ブレータ１２６が提供され、これは例えば５マイクロ秒
の持続期間を有するようセツトできる。このマルチバイ
ブレータ１２６は信号ＢＳＤＣＮＤ＋、即ちバツフア１
１９の入力側に受取られるストローブ信号の受取りによ
りトリカーされる。マルチバイブレータ１２６のタイミ
ングは動作状態にあるため、もしバス．サイクルの終り
を表示する信号ＢＳＤＣＮＢ＋が受取られない場合、マ
ルチバイブレータ１２６によつてセツトされた期間後に
信号ＢＴＩＭＯＴ−はフロツプ１２７のＤ入力側に受取
られた信号ＢＳＤＣＮＮ＋のクロツキングを経てフロツ
プ１２７のＱ出力側に生成される。

尚、信号ＢＳＤＣＮＮ＋がこのバス・サイクルが依然と
して進行中であることを表示する。

信号ＢＴＩＭＯＴ一はフロツプ１２０に作用してドライ
バ１０８を介してＮＡＫ信号（ＢＳＮＡＫＲ−）を生成
する。もし一方信号ＢＳＤＣＮＢ＋がマルチバイブレー
タ１２６によりセツトされる期間の終りの前に終了する
場合、マルチバイブレータ１２６のタイミングは終了し
、フロツプ１２７の信号ＢＴＩＭＯＴ−の生成は阻止さ
れる。第１１図における中央プロセサ・ロジツクはＮＡ
Ｋ又はＡＣＫ信号のいずれかを生成するが、ＷＡＩＴ信
号は中央プロセサ・ロジツクによりそのように生成され
ないことが判る。

その理由は、中央プロセサが常に最も低い優先頓位を有
するためであり、従つてもしこれがＷＡＩＴ信号を生成
するならば、中央プロセサに対するサービスの要求を生
成する他の装置が、もし例えば更に高い優先順位の装置
がマスターであつてこれに対して中央プロセサがＷＡＩ
Ｔ信号で応答した場合、おそらくバス上で停止を経験す
ることになつてしまう。このように、高い優先頓位の装
置が最も低い頓位の装置即ち中央プロセサを待機するた
め、他の装置はバスを使用することを禁止されることに
なつてしまう。第１１図に関する前の記述は、前の中央
プロセサの単一又は２重の取出し（メモリー読出し）要
求により要求された情報を利用可能にするマスターのメ
モリーに応答するスレーブの中央プロセサの動作につい
て論述した。

次に第１１Ａ図においては、中央プロセサの動作につい
て、メモリーによりバスに入れられたデータがいかにし
て中央プロセサにより緩衝されるかに関し、又中央プロ
セサがメモリーの単一又は２重の取出し要求を行うこと
を決定する基準に関して論述する。望ましい実施態様に
おいては、中央プロセサは、１つのメモリー読出し要求
でもつて、中央プロセサが単一のワードをメモリーから
要求するかあるいは２つの連続ワードのメモリーからの
送出を要求する（即ち、単一又は２重の取出し要求を行
う）ことを通知することができる。更に、望ましい実施
態様においては、中央プロセサは、１つのメモリー・コ
ントローラに向けられた単一取出し要求と、別のメモリ
ー・コントローラに向けられた２重取出し要求との２つ
の未処理の要求を同時に有することができる。もし同じ
メモリー・コントローラ内に単一および２重の取出し要
求の両アドレス・ロケーシヨンが含まれるならば、２番
目の要求は、第１０図のロジツクに関する論義において
判るようにメモリー・コントローラによつて拒否される
。メモリー・コントローラは、もし依然として最初の要
求のサービスに使用中であればＷＡＩＴ信号を生成する
ことにより２番目の要求を拒否する。２重取出し操作を
要求する時、中央プロセサは２重取出し信号を生成する
（ＢＳＤＢＰＬ−は２進数零である）。

メモリーからの最初のワードの戻りと関連する第２半バ
ス・サイクルの間、メモリー・コントローラは、別のワ
ードが続くことを表示する２進数零の２重取出し信号Ｂ
ＳＤＢＰＬ一を再び送る。メモリーからの第２のワード
の戻りと関連する第２の半バス・サイクルの間、メモリ
ーは信号ＢＳＤＢＰＬ−を再び送出せず、これによりこ
れが送出されるべきデータの最後のワードであることを
表示する。単一取出し要求に応答してメモリーから単一
ワードの戻りと関連する第２の半バス・サイクルの間、
メモリー・コントローラは信号ＢＳＤＢＰＬ−を再び送
出せず、これにより単一取出しのみが実行されこれ以上
の第２半バス・サイクルが続かないことを表示する。次
に第１１Ａ図に関して、２重取出しデータは常に中央プ
ロセサにおいてＰ１およびＰ２レジスタ即ち素子１５２
および１５３に記憶されるが、単一取出しデータはＤＴ
レジスタの素子１５１に記憶される。単一の中央プロセ
サは同時に未処理の２重取出しおよび単＝取出しの両要
求を有することができるため、中央プロセサ４は要求時
に第４図に示される機能コード・フイールドの要求にタ
グを付ける。単一取出し要求は機能コード００でタグ付
けされ、２重取出し要求は機能コード２０、ベース１６
でタグ付けされる。中央プロセサ取出し要求の間、バス
・データ回線信号ＢＳＤＴｌＯ一乃至ＢＳＤＴｌ５−は
このタグを構成する。

メモリー応答サイクルの間、アドレス回線信号ＢＳＡＤ
ｌ８一乃至ＢＳＡＤ２３−は第３図に示す機能コード・
フイールドにおけるメモリーで折り返されたタグを構成
する。第１１Ａ図の典形的な中央プロセサ・バス結合ロ
ジツクに関しては、要求されたデータは素子１５０に含
まれるレシーバによりバスから受取られた信号として受
取られる。

１つの１６ビツトのデータ・ワードを構成する信号ＢＳ
ＤＴＯＯ＋乃至ＢＳＤＴｌ５＋はそれぞれＤＴレジスタ
１５１、Ｐ１レジスタ１５２、およびＰ２レジスタ１５
３のデータ入力に接続される。

レジスタ１５１，１５２および１５３は１６ビツトのレ
ジスタであり各レジスタはテキサス・インストルメンツ
社の部番ＳＮ７４Ｓ３７４の２つの集積回路からなり、
その各々は８つのエツジ・トリカー・Ｄタイプフロツプ
を含有する。データは、クロツク信号の２進数零の状態
から２進数１の状態への遷移によりこれ等レジスタヘク
ロツクされる。単一取出し要求に応答する第２の半バス
・サイクルの間、第１１図の素子１１０からの信号ＭＹ
ＳＨＲＤ＋は２進数零から２進数１の状態に遷移し、メ
モリーからのワードをＤＴレジスタ１５１にクロツクす
る。２重取出し要求に応答して第１の半バス・サイクル
の間、信号ＭＹＳＨＰｌ＋はデータＰ１レジスタ１５２
にクロツクする。

２重取出し要求に応答する第２の半バス・サイクルの間
、信号ＭＹＳＨＰ２＋はデータをＰ２レジスタ１５３に
クロツクする。

信号ＭＹＳＨＰｌ＋およびＭＹＳＨＰ２＋は常に、２重
取出し要求に応答して第１のデータ・ワードがＰ１レジ
スタ１５２にロードされ、第２のデータ・ワードがもし
メモリー・コントローラに存在するならばＰ２レジスタ
１５３にロードされるように、生成される。

一旦ロードされると、レジスタ１５１，１５２，１５３
に含まれるデータは、各レジスタの出力制御部における
２進数零の信号の発生により、即ち２進数零の状態にな
る信号ＥＮＤＴＢＩ−，ＥＮＰｌＢＩ−およびＥＮＰ２
ＢＩ−により、１６の信号ＢＩＸＸｌＯ＋乃至ＢＩＸＸ
ｌＦ＋として中央プロセサの内部バス１５４に対して選
択的にゲートされる。

２つのＪ−Ｋタイプのフロツプの素子３１および３２は
、２重取出し操作の間メモリー・コントローラにより戻
される第２の半バス・サイクル信号の記録を残す。

素子３１および３２は、テキサス・インストルメンツ社
の部番ＳＮ７４Ｓｌｌ２なるプリセツトおよびクリアを
有するＪ−Ｋ負エツジ・トリカー・フロツプである。Ｐ
ＡＳＫＡ７ロツプ３１とＰＡＳＫＢフロツプ３２は、Ｎ
ＡＮＤゲート２７からの信号ＭＹＰＡＳＫ−によりセツ
トされ、そして第１１図の素子１１０からの信号ＭＹＳ
ＨＲＰ−で中央プロセサにより肯定応答される時第２半
バス・サイクルをサンプルする。ＮＡＮＤゲート２７は
、第８図のユーザ・フロツプ１５の出力である信号ＭＹ
ＡＳＫＫ＋が２進数１の状態にあつて中央プロセサがバ
ス要求を求めていることを表示する時、部分的に付勢さ
れる。ＮＡＮＤゲート２７は、もしレジスタＰ１および
Ｐ２が空である場合２重取出し読出しが行われるべきこ
とを表示する２進数１の信号ＣＲＤＢＰＬ＋により付勢
される。

ＮＡＮＤゲート２７は２進数１であるＣＰＵタイミング
信号ＭＬＲＶＬＤ＋により更に付勢される。もし２つの
第２の半バス・サイクルが２進数１である信号ＢＳＤＢ
ＰＬ−により表示される如く受取られるならば、第１の
第２半バス・サイクルが受取られた後にフロツプ３１が
りセツトされ、フロツプ３２は第２の第２半バス・サイ
クルが受取られた後りセツトされる。第１ワードのみが
メモリー・コントローラに存在する２重取出し要求の場
合における如く１つの第２の半バス・サイクルのみが受
取られる場合、フロツプ３２のみがりセツトされる。フ
ロツプ３１および３２は両方ともバス・クリア信号（Ｂ
ＳＭＣＬＲ−は２進数零）の発生により、あるいはある
信号（ＴＣＳＬ３ｌ−は２進数零）によるタイム・アウ
ト又はマスター・クリアの如き除外条件によりりセツト
される。２つの他のフロツプである素子１５５および１
５６は、中央プロセサがＰ１およびＰ２レジスタ１５２
および１５３からのデータを使用する時の記録を残す。

Ｐ１使用フロツプ１５５は、中央プロセサが第１ワード
即ちＰ１レジスタ１５２に含まれたワードを使用する時
りセツトされ、そしてＰ２使用フロツプ１５６は、中央
プロセサが第２ワード即ちＰ２レジスタ１５３に含まれ
るワードを使用する時りセツトされる。フロツプ１５５
および１５６は、両方ともＮＡＮＤゲート２７からの信
号ＭＹＰＡＳＫ−によりセツトされる。

２進数零である信号 ＭＹＰＡＳＫ−は、このようにフロツプ３１と３２をセ
ツトしてレジスタＰ１およびＰ２が充填されつＸあるこ
とを表示し、かつフロツプ１５５と１５６をセツトして
Ｐ１およびＰ２の内容が未だ使用されていないことを表
示する。

Ｐ１又はＰ２レジスタは、これが充填中でなくかつ使用
されない場合のみ充填されている。フロツプ１５５と１
５６は、パージ条件が生じる時（例えば、中央プロセサ
命令カウンタが、分岐命令、割込み又はトラツプ条件に
応答してロードされるとき）、２進数零である信号ＰＲ
ＴＡＫＲ−によりりセツトされてＰ１およびＰ２が使用
されることを記録する。Ｐ１使用フロツプ１５５は又信
号ＰＲＴＡＫＴ＋によりりセツトされ、これは中央プロ
セサが手続ワードを使用したことを表示し、接地された
データ入力側における２進数零をその出力側にクロツク
する。

Ｐ２使用フロツプ１５６も又信号ＰＲＴＡＫＴ＋により
りセツトされてそのデータ入力側の信号ＰＲＴＡＫＣ＋
をその出力側にクロツクする。第１の手続ワードが使用
される前はＰＲＴＡＫＣ＋は２進数１であり、第１の手
続ワードが読出される時フロツプ１５５がりセツトされ
る。第１の手続ワードが使用された後ＰＲＴＡＫＣ＋が
２進数零となり、第２の手続ワードが使用される時はフ
ロツプ１５６がりセツトされる結果となる。Ｐ１又はＰ
２レジスタ１５２，１５３が両方共空でありかつ中央プ
ロセサが現在別の未完の２重取出し要求を有していない
場合のみ、２重取出し操作が中央プロセサにより要求さ
れる。

ＮＡＮＤゲート３４が出力するＰレジスタ空信号ＰＲＭ
ＰＴＹ−は、中央プロセサがフロツプ３１，３２，１５
５，１５６の状況に基いて２重取出し要求を行うべきか
を判断するのに用いられる。

Ｐ２使用フロツプ１５６のＱ出力における信号ＰＲＴＡ
ＫＤ＋が２進数零であつてこれがＰ２レジスタ１５６が
空であることを表示する場合か、あるいはフロツプ３１
のＱ出力の信号Ｐ比ＡＳＫＡ一が２進数零であつてこれ
が１ワードのみが最新の２重取出し要求に応答して受取
られたことを表示する場合、０Ｒゲート３３の出力は２
進数１であり部分的にＮＡＮＤゲート３４を付勢する。
もしＰ１使用フロツプ１５５のＱ出力即ち信号ＰＲＴＡ
ＫＣ−が２進数１であつてＰ１レジスタ１５２が空であ
る（使用される）ことを表示する場合、ＮＡＮＤゲート
３４は更に付勢される。

もしフロツプ３２のｑ出力の信号ＰＲＡＳＫＢ−が２進
数１であり２重取出し操作に応答して受取られることを
期待される全てのデータが受取られていることを表示す
る場合、ＮＡＮＤゲート３４は更に付勢される。このよ
うに、Ｐ１およびＰ２レジスタ１５２および１５３にお
けるデータが使用されたときかつＰ１およびＰ２レジス
タの充填プロセス中に未完の２重取出し要求がない場合
は常に、ＮＡＮＤゲート３４が完全に付勢されてＰＲＭ
ＴＰＹ−は２進数零となる。信号ＰＲＭＰＴＹ−が２進
数零でこれがＰ１およびＰ２レジスタが空であり充填中
でないことを表示するか、あるいは信号ＣＳＢＳＯｌ＋
２進数零でこれが中央プロセサが他の理由で２重取出し
操作の実行を要求することを表示するかする時は常に、
０Ｒゲート３６の出力の信号ＰＲＴＡＳＫ＋は２進数１
である。

２進数１である信号 ＰＲＴＡＳＫ＋はＡＮＤゲート３８を部分的に付勢し、
このゲートは、中央処理プロセサが単一又は２重の取出
し操作、入出力操作又は書込み操作のためのバスの使用
を要求することを表示する２進数１の信号ＣＳＢＳＯＯ
＋により更に付勢される。

ＡＮＤゲート３８が完全に付勢される時、回線１８１上
の信号ＭＹＡＳＫＤ＋は２進数１となり、クロツキング
信号ＭＣＬＯＣＫ＋に関連して第８図のユーザ・フロツ
プ１５のセツト動作を生じ、これが中央プロセサがバス
の使用を欲することを表示する。望ましい実施態様にお
いては、中央プロセサによる１つの命令の実行中、中央
プロセサはメモリーの２ワードを先取りしてこれをレジ
スタＰ１およびＰ２に記憶する。

メモリーからの命令ワードのこの先取り即ち手続はＰ１
とＰ２の両レジスタが空である場合のみ生じる。例えば
、もし中央プロセサが現在ロケーシヨン１０００に位置
された命令を実行中であれば、中央プロセサはこれへメ
モリーから送られるべきロケーシヨン１００１および１
００２を求める２重取出し要求を行う。しかし、もし中
央プロセサが分岐命令を実行する場合、その時未だメモ
リーから到着していてはいけないものを含むＰ１および
Ｐ２レジスタ１５２，１５３の先取り手続は放棄しなけ
ればならない。前述の事例において、もしロケーシヨン
１０００の実行中にロケーシヨン１００１および１００
２が先取りされる場合かつロケーシヨン１００１におけ
る命令がロケーシヨン１００７への分岐命令を含む場合
、Ｐ１レジスタ１５２に一時的に記憶されていたロケー
シヨン１００１からの分岐命令が実行される時は、Ｐ２
レジスタ１５３に一時的に記憶されるロケーシヨン１０
０２の内容は放棄されねばならず、分岐命令が制御を移
転するロケーシヨン１００７とおよびロケーシヨン１０
０８に対して新らしい２重取出し要求がされねばならな
い。ＮＡＮＤゲート３９に対する入力の１つの信号ＰＵ
ＲＧＥＦ＋は、前に要求された全てのワードが到着する
迄２進数１の状態を維持することにより、２重取出し要
求を記憶する。フロツプ３２のＱ出力の信号ＰＲＡＳＫ
Ｂ−が２進数１になりこれが２重取出し操作に応答して
受取られることを予期される全データが受取られたこと
を表示する時、かつ信号ＣＲＤＢＰＬ＋が２進数１であ
つてこれがもしレジスタＰ１およびＰ２が空であるなら
ば２重取出し操作が行われるべきであることを表示する
時は、２進数１である信号ＰＵＲＧＥＦ＋と関連してＮ
ＡＮＤゲート３９が完全に付勢されて、回線１８０上の
信号ＭＹＡＳＫＳ−は２進数零となつて、これにより第
８図のユーザ・フロツプ１５をセツトし、その結果中央
プロセサがメモリー取出し操作を行うバス・サイクルを
要求することになる。

中央プロセサがＰ２レジスタ１５３から第２の手続ワー
ドを用いる場合のように、第８図のユーザ・フロツプ１
５は信号ＭＹＡＳＫＤ＋をクロツクする信号ＭＣＬＯＣ
Ｋ＋により通常セツトされる。２重取出し要求が行われ
た後まだ完了していないときにパージが生じる場合、Ｐ
１およびＰ２レジスタ１５２および１５３が充填プロセ
スにある間分岐命令が実行される場合をカバーするため
、ユーザフロツプ１５をセツトするのに信号ＭＹＡＳＫ
Ｓ−が用いられる。

単一取出しは、少くとも２つの中央プロセサのステツプ
を要求する。

第１の中央プロセサ・ステツプは、メモリーの単一取出
し読出し要求を生じてメモリー（又は入出力装置）がこ
の単一取出し要求を受入れる時標識をセツトさせる。第
１のステツプの後のどんな数の中央プロセス・ステツプ
でもよい第２の中央プロセサ・ステツプは、ＤＴレジス
タ１５１からのデータを中央プロセサの内部バス１５４
にゲートしようとする。もしこの単一取出し要求に応答
するメモリーと関連する第２の半バス・サイクルが未到
着であれば、第１１図の素子１１０からの信号ＭＹＳＨ
ＲＤ＋が前にセツトされた標識をクリアする迄この標識
が中央プロセサ・クロツクを停止させる。第１１Ａ図に
関する前の論述により、２重取出し操作と関連するシス
テムのロジツクの論議を尽くした。

次に、第１２図のタイミング・ダイヤグラムを参照して
、中央プロセサ、バスおよびメモリー・コントローラの
前述の制御信号に関し説明する。第１２図の一番上の４
つの信号のセツトは２重取出し要求を行う中央プロセサ
の信号である。これらの信号は、第８図、第１１図、お
よび第１１Ａ図に示されたロジツクにより与えられる。
第１２図の中間に示した信号は、中央プロセサのロジツ
クをメモリー・ロジツクへ接続するデータ処理システム
のデータ・バスと関連する信号である。第１２図の下部
の８つの信号は、第９図、第９Ａ図および第１０図に示
したロジツクにより生成されるメモリー・コントローラ
の信号を表示する。第１２図は更に縦方向に３つの欄に
分割される。最も左方の欄は、メモリーの２重取出し要
求を行う中央プロセサと関連する信号のセツトを示す。
第１２図の中央欄は、メモリー・コントローラが中央プ
ロセサに対して２重取出し要求に要求される第１ワード
を戻す最初の第２半バス・サイクルと関連する信号を示
す。第１２図の右欄は、２番目の第２半バス・サイクル
の間２重取出し要求において要求される第２ワードを中
央プロセサに対して戻すメモリー・コントローラと関連
する信号を示す。この２重取出し操作は、第１２図にお
いて時点１２Ａにて２進数１の状態になつてマスターと
しての中央プロセサがスレーブとしてのメモリーから２
データ・ワードを要求することを表示するＣＰＵ信号Ｍ
ＹＡＳＫＫ＋により開始される。ＣＰＵ信号ＭＹＡＳＫ
Ｋ＋が２進数１となる時、第８図の中央プロセサの優先
頓位回路網ロジツクはバス信号ＢＳＲＥＱＴ−を２進数
零の状態に強制し、もし他にこれより高い優先順位の装
置がバス・サイクルを要求していなければ、中央プロセ
サにはこのバスが与えられてＣＰＵ信号ＭＹＤＣＮＮ＋
を２進数１の状態に強制する。一たん中央プロセサにバ
スが許与されると、中央プロセサは、このバスに対し、
２重取出し操作において取出されるべき第１ワードのア
ドレスと、中央プロセサのチヤネル番号と、および２重
取出しメモリー読出し操作であることを表示する他の信
号と共に２倍長取出し要求であることを表示する機能コ
ードと、をおく。第９図、第９Ａ図、および第１０図の
メモリー・コントローラ・ロジツクは、バス上の信号を
安定状態にさせるため遅延を生じた後、バス上のアドレ
スをメモリー・コントローラにより制御されたアドレス
と比較し、もし２重取出し要求の第１ワードがこのコン
トローラ内に含まれるならばＡＣＫ信号を発生し、この
信号は中央プロセサ・ロジツクに戻されて次のユーザに
対してバスの制御を断念させる。メモリー・コントロー
ラにより生成されたＡＣＫ信号は又メモリー・コントロ
ーラの検査を惹起して、２重取出し要求によりアドレス
指定された第２ワードがそのコントローラ内に存在する
かどうかを調べさせ、もし存在するならば、第９Ａ図の
２倍長ワード履歴フロツプ８０がセツトされ、２重取出
し操作が実施されてメモリーが実質的に平行（重なつた
）状態で別個のメモリー・モジユールから２ワードの情
報を検索するよう進行することを表示するＯデータの第
１ワードがメモリー・コントローラにおいて使用可能に
なると、メモリー・コントローラ信号ＤＣＮＮＧＯ−は
時点１２−Ｂで２進数１になり、第９図のメモリー優先
頓位回路網ロジツクがバス信号ＢＳＲＥＱＴ−を２進数
零の状態に強制することによりバスに対して送信権要求
を行い、第１応答サイクル、即ちメモリーをマスター、
ＣＰＵをスレーブとする最初の第２半バス・サイクルを
開始する。

もしバスが使用中でなく、かつメモリーがこのバスを要
求する最高優先頓位の装置であれば、このバスはメモリ
ー・コントローラに許与されてメモリー・コントローラ
信号ＭＹＤＣＮＮ＋は２進数１となる。バスのメモリー
●コントローラへの許与の結果、メモリー・コントロー
ラ・ロジツクはバス・データ回線上に２重取出し要求に
要求された第１ワードをゲートする。２重取出し要求を
行つた中央プロセサのチヤネル番号は、２重取出し要求
機能コードと共にバス・アドレス回線にゲートされ、２
重取出し要求の第１の応答サイクルであることを表示す
る他の信号は他のバス回線にゲートされる。

中央プロセサ・ロジツクは、パス上の信号を安定化させ
るため遅延を生じた後でバス信号をサンプルし、もしバ
ス・アドレス回線上の中央プロセサ・チャネル番号が特
定の中央プロセサのチヤネル番号ならば、最初の第２半
バス・サイクルを肯定応答してバス・データ回線上のメ
モリー・ワードをＰ１レジスタ１５２にゲートする。第
１の応答サイクルの中央プロセサによる肯定応答の結果
、メモリー・コントローラ・ロジツクはバスを解放し、
２倍長ワード履歴フロツプ８０をりセツトする。これに
より第１のメモリー応答サイクル、即ち最初の第２半バ
ス・サイクルを完了する。メモリー・コントローラに対
してデータの第２ワードが利用可能であれば、マスター
としてのメモリー・コントローラは、バスに対し送信権
の要求を続けて時点１２−Ｃで許与されると、このデー
タの第２ワードをバスに対してゲートする。

中央プロセサは２番目の第２半バス・サイクルを肯定応
答し、メモリーの第２ワードをＰ２レジスタ１５３にゲ
ートし、これにより２重取出し操作を完了する。尚、留
意されたいことは、バスがメモリー・コントローラに対
し許与される２回目にメモリー・コントローラ信号ＭＹ
ＤＣＮＮ＋が２進数１の状態になり、その結果メモリー
・コントローラ信号ＳＴＲＥＱＲ＋が２進数１になり、
この結果第９図のメモリー要求フロツプＩＴＭがりセツ
トされてメモリーコントローラがこれ以上バスを要求し
なくなる。第１２図を簡単にするため、ＣｐＵ信号 ＢＳＤＣＮＤ−は、ＣＰＵがマスターである２重取出し
要求サイクルの間、２進数１になるバス信号ＢＳＤＣＮ
Ｎ−に応答して２進数１の状態になることが示されてい
ないことが判る。

同様に、メモリーがマスターになる第１と第２の応答サ
イクルの間、２進数１の状態になるバス信号ＢＳＤＣＮ
Ｎ−に応答してメモリー信号 ＢＳＤＣＮＤ−は２進数１の状態になることが示されて
いない。

第８図および第９図は、コントローラ信号ＢＳＤＣＮＮ
−は素子２５と２５Ｍのそれぞれの遅れの後コントロー
ラがマスターかスレーブかにはかかわらずバス信号ＢＳ
ＤＣＮＮ−に応答するが、第１２図の目的のためにはス
レープ信号ＢＳＤＣＮＤ−のみが有意義であり従つてこ
れが応答中であることのみが示される。本発明の装置が
隣接したメモリー空間のアドレス指定を可能にする方法
は、速度及びタイプに基くメモリーのタイプ即ち磁気コ
アか半導体又は他の特性のメモリーの混合とは無関係に
、第１３図に関して更に詳細に説明されている。

バス２００は、コントローラ２１０や中央プロセサ２０
６の如き他のコントローラと同様、メモリー・コントロ
ーラ２０２，２０３，２０４に対して結合されるように
示される。前述のように、例えば各メモリー・コントロ
ーラは４個迄のメモリー・モジユールをアドレス指定す
ることができる。これ等のモジユールは、第１４図に示
す如く各メモリー・コントローラの位置Ａ，Ｂ，Ｃ，Ｄ
に接続できる。各メモリー ・コントローラは、これと
関連するモジユールのアドレスと共にそれ自体のアドレ
スを受取る。モジユールのアドレスはバス２００上で２
ビツトとして受取られ、これ等のビツトは第１０図で示
す如くＢＳＡＤＯ８＋およびＢＳＡＤ２２＋の如く表示
される。メモリー ・コントローラのアドレスはビツト
ＢＳＡＤＯＯ−乃至ＢＳＡＤＯＴ＋として受取られる。
このように、アドレス指定されるコントローラの有する
メモリー・モジユールのみが応答する。従つて、通常の
場合において判るように、メモリー ・コントローラ２
０４は、その位置Ａ，Ｂ，Ｃ，Ｄのメモリー・モジユー
ルＡ−３５８と、メモリー・モジユールＢ−３６０と、
メモリー ・モジユールＣ−３６２と、メモリー・モジ
ユールＤ−３６４に接続している。もしメモリー ・コ
ントローラ２０４がアドレス指定され、２ビツトのサブ
・アドレスが例えばモジユールＣ−３６２を表示するな
らば、モジユールＣは単一ワード要求に応答し、モジユ
ールＣおよびＤは２重取出し要求に応答する。前述の如
く、もし例えば前述の特性により示される如きメモリー
．タイプの混合があり、このような混合が、例えば３２
．０００ワードの記憶の如きメモリー・コントローラ補
数全体より少く、かつこの場合各モジユールが８０００
記憶ワードを含むべき場合、３２．０００ワードのアド
レス空間が後日システムの記憶容量を増大することがで
きるようにするため各メモリー・コントローラに対して
使用可能の状態にしておかねばならないため、隣接する
メモリー・アドレスは使用できない。

第１３図から判るように、このような連続的なアドレス
指定を行うため、このような各メモリー・コントローラ
の一部のみを使用することができる。このように、第１
３図において、モジユールＡ一３５０とＢ−３５２はあ
るメモリー・タイプのものであり、又モジユールＣ−３
５４とＤ−３５６は別のメモリー・タイプのものである
ものとすれば、メモリー・コントローラ２０２はモジユ
ールＡとＢのアクセスを制御するよう接続でき、メモリ
ー・コントローラ２０３はモジユールＣとＤのアクセス
を制御するように接続できる。このような場合、メモリ
ー・コントローラ２０２と２０３は同じアドレスを有す
る。このような構成においては、コントローラ２０２の
位置Ｃ．ｌ！：．Ｄ、およびコントローラ２０３の位置
ＡとＢは、本システムが完全に再構成されなければ使用
できるようにはならない。このように、両メモリー・コ
ントローラ２０２，２０３がそのアドレス即ち同一のア
ドレスを見出す時、この両方のコントローラは、バス２
００において受取つた２つのモジユール・アドレスＢＳ
ＡＤＯ８＋（上位又は下位の１６Ｋワード）によりモジ
ユールＡ，Ｂ，Ｃ又はＤのどれがアドレス指定されるか
によつて応答するようシークする。このように、唯１つ
のコントローラ２０２又は２０３がどのモジユールがア
ドレス指 Ｊ定されるかに従つて応答する。前述の事は
例示としてのみ示すもので、例えば、４つ以上のこのよ
うなモジユールがあるコントローラと結合されることを
理解すべきで、本例においてはコントローラ２０２は唯
１個のモジユール ＪＡに接続され、コントローラ２０
３は同じ位置でモジユールＢ，ＣおよびＤと接続できる
。

前述の如く、本構成、即ち１つのコントローラ上のモジ
ュールＡおよび第２の（２重取出し）メモリー・コント
ローラにおけるモジユールＢ，ＣおよびＤ４の本構成に
より、モジユールＡ＜５−Ｂに位置されたワードをアド
レス指定する２重取出し要求の結果として単一ワードが
戻され、またモジユールＣおよびＤにおかれたワード（
モジユールＤの最後のワードを除く）をアドレス指定す
る２倍長取出し要求の結果として２ワードが戻される。
本例から明らかなように、もし第３のモジユールがコン
トローラ２０２の位置Ｃに接続されかつモジユールＣ−
３５４がコントローラ２０３に接続されかつもしそのモ
ジユールＣがアドレス指定され、かつコントローラ２０
２と２０３が同じアドレスを有する場合、このコントロ
ーラは共にその同じアドレスの受取りと同時に応答して
モジユールＣのアドレスはエラー条件を生じることが判
るであろう。このように、本システムにおいて結合され
たメモリー特性の如何に拘わらず、本発明の適用により
いかにして隣接するアドレスが得られるかが判る。再び
第１３図において、メモリー・コントローラ２０２が単
一取出しメモリー・コントローラであり、メモリー・コ
ントローラ２０３と２０４が２重取出しメモリー・コン
トローラであり、これらの各メモリー・コントローラが
四つのメモリー・モジユールを有し、各メモリー・コン
トローラが異なるアドレスを有するように構成されるも
のと仮定すれば、いかにして９６Ｋワードの隣接メモリ
ーが提供されるかが判る。単一取出しメモリー・コント
ローラ２０２は構成的には米国特許第４．０３０．０７
５号に記載されたメモリー・コントローラと似ており、
信号ＢＳＤＢＰＬ−が２進数１の状態を維持しこれが最
後の応答転送サイクルであることを表示する単一応答転
送サイクルの間、１ワードのデータを与えることにより
一つのメモリー要求に応答する。このように、中央プロ
セサ２０６は、データがメモリー・コントローラ２０２
，２０３，２０４のいずれかにあるか、即ち単一又は２
重取出しメモリーのいずれにあるか、又は所要の両ワー
ドがメモリー・コントローラにアクセス可能なメモリー
・モジユール内にあるかどうか、に無関係に第１ワード
のアドレスを与えることによつてデータの２ワードに対
する２重取出し要求を行うことができる。更に、本シス
テムを本文に記述した如く構成することにより、メモリ
ー・コントローラは、２ワードの第１ワードのみが特定
のメモリー・コントローラによつて制御されるメモリー
内に含まれる時の如き異常な状態からロジツクを回復さ
せる必要がなくなる。要求側の装置、本例では中央プロ
セサに、情報ワードが受取られる時、要求された各ワー
ドが受取られることを要さずしかも応答側装置により転
送されるであろう最後のワードが受取られることさえ必
要としないで、それら情報ワードを使用させるよう構成
することによつて、システムの処理能力はデータの個個
のワードが要求側の装置に使用可能になる時これら個々
のワードを使用させることにより増大するのである。本
発明においては２重取出し操作を実施する望ましい実施
態様に関して特に例示し記述したが、多重取出し操作が
、最後の応答サイクルを除く最初および他の全ての応答
サイクルをして２重（多重）取出し信号Ｂ−ＳＤＢＰＬ
−を転送させることによつて実施することができること
は当業者には理解されよう。

更に、中央プロセサおよびメモリー・コントローラ以外
の諸装置間で２重および多重取出し操作が実施できるこ
とも理解されよう。又更に、当業者ならば、本発明の主
旨および範囲から逸脱することなく前記およびその他の
変更が可能であることも理解されよう。

【図面の簡単な説明】

第１図は本発明の全体的構成を示すプロツク図、第２図
乃至第６図は本発明の共通バスにわたり転送される種々
の情報のフオーマツト図、第７図は本発明のバスの作用
を示すタイミング図、第８図は本発明の中央プロセサの
優先頓位回路網のロジツク図、第９図および第９Ａ図は
本発明のメモリー・コントローラ優先須位回路網のロジ
ツク図、第１０図は本発明のバスと結合された典型的な
メモリー●コントローラのバス●インターフエース●ロ
ジツク回路図、第１１図および第１１Ａ図は本発明のバ
スと結合された中央プロセサのバス・インターフエース
・ロジツク回路図、第１２図は本発明の中央プロセサ、
バスおよびメモリー・コントローラの作用を示すタイミ
ング図、第１３図は本発明のアドレス指定法を示す図、
および第１４図は本発明のメモリー基板およびメモリー
・モジユールを示す図である。 ２００・・・多重回線バス、２０６・・・中央プロセサ
、２０８・・・科学計算装置、２１０，２１２，２１４
・・・コントローラ、２１６，２１８，２２０・・・周
辺装置。

Claims (1)

1. 【特許請求の範囲】 １ 複数の装置２０２〜２１４を含んでおりこれら装置
   が非同期的に生成される情報転送サイクルの間前記複数
   の装置の内の任意の２つの装置の間で共通バス２００を
   介して情報を転送するように接続されて成るシステムに
   おいて、（イ）前記複数の装置の第１の装置に含まれて
   おり、第１の情報転送サイクルの間取出し要求（ＢＳＷ
   ＲＩＴ−＝１）を前記共通バスを介して前記複数の装置
   の内の他の装置へ送出する要求手段であつて、前記取出
   し要求は多数部分から成る応答情報を要求する多数取出
   し信号（ＢＳＤＢＰＬ−＝０）を含むこと。 （ロ）前記他の装置に含まれており、前記取出し要求に
   応答して応答情報を取出すための取出し手段（第９図、
   第９Ａ図）。 （ハ）該取出し手段と共働して前記応答情報を前記第１
   装置へ前記共通バスを介して転送するのを付勢するため
   の応答手段１５Ｍ、１７Ｍ、２２Ｍ、ＭＹＤＣＮＮであ
   つて、該応答手段は、前記多数取出し信号に応答して１
   よりも多い所定数の応答転送サイクルの間生ずる前記応
   答情報の転送を調時するサイクル手段９４を含むこと。 （ニ）前記応答手段に含まれており、前記取出し手段の
   所定条件（Ｉ２ＷＲＥＳ−＝０）に応答して前記サイク
   ル手段を制御してそれにより前記所定数よりも少ない数
   の応答転送サイクルの間生ずる前記応答情報の転送を調
   時するための制御手段８０、及び（ホ）前記応答手段に
   含まれており、前記応答転送サイクルの最後のものを識
   別する信号（ＢＳＤＢＰＬ−＝１）を前記応答情報に含
   ませるための手段８３、８４、８５、から成るシステム
   。 ２ 特許請求の範囲第１項記載のシステムにおいて、前
   記第１の装置は、前記最後の転送サイクルを識別する信
   号を受信するまで、別の取出し要求を送出することが前
   記多数取出し信号により禁止されること、を特徴とする
   システム。 ３ 共通バス２００と、及び該共通バスに結合された複
   数の装置２０２〜２１４であつて前記バスの１つのサイ
   クルの間に前記複数の装置の任意の２つの装置の間で情
   報の転送を付勢する複数の装置２０２〜２１４とから成
   るデータ処理システムにおいて、前記複数の装置は少な
   くとも１つの要求装置と及び少なくとも１つの応答装置
   とを含んでおり、（イ）前記要求装置は前記バスに前記
   応答装置への要求信号（ＢＳＷＲＩＴ−＝１、ＢＳＤＢ
   ＰＬ−＝０）を前記サイクルの１つの間に送信し、前記
   要求信号は、前記応答装置が前記要求装置のために複数
   のデータを取出すことについての要求を表わすこと、（
   ロ）前記応答装置は前記要求信号に応答して前記複数の
   データの少なくとも１つを取出し、取出したデータの夫
   々を別の前記サイクルの間に前記バスを通して前記要求
   装置へ送信すること、（ハ）前記応答装置は取出した前
   記複数のデータの最終のデータを送信する前記サイクル
   の間に前記バスに最終データ信号（ＢＳＤＢＰＬ−＝１
   ）を送信し、該最終データ信号は、前記最終データが前
   記応答装置により前記要求信号に応答して送信されるこ
   とを表わすこと、及び（ニ）前記要求装置は、前記応答
   装置により与えられるデータの数に無関係に、前記バス
   から前記最終データを受け取るため前記最終データ信号
   に応答する手段３２を含むこと、から成るデータ処理シ
   ステム。 ４ 特許請求の範囲第３項記載のシステムにおいて、前
   記要求装置はプロセサであり、前記応答装置はメモリで
   あり、前記データはワードであること、を特徴とするデ
   ータ処理システム。