JPH0724044B2 - Ｄｍａアクセスが可能なコンピユータ・システム - Google Patents
Ｄｍａアクセスが可能なコンピユータ・システムInfo
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- JPH0724044B2 JPH0724044B2 JP63022177A JP2217788A JPH0724044B2 JP H0724044 B2 JPH0724044 B2 JP H0724044B2 JP 63022177 A JP63022177 A JP 63022177A JP 2217788 A JP2217788 A JP 2217788A JP H0724044 B2 JPH0724044 B2 JP H0724044B2
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は周辺装置による直接メモリ・アクセス（DMA）
が可能なコンピユータ・システムに係り、特にアービト
レーシヨン回路を持つている周辺装置も持つていない周
辺装置も共にDMAチヤネルにアクセスできるコンピユー
タ・システムに係る。
が可能なコンピユータ・システムに係り、特にアービト
レーシヨン回路を持つている周辺装置も持つていない周
辺装置も共にDMAチヤネルにアクセスできるコンピユー
タ・システムに係る。
B.従来技術 今日のコンピユータ・システムの多くは、CPUの介在な
しに周辺装置が主として主記憶装置との間でデータを転
送できるようにするためDMAチヤネルを備えている。周
辺装置のデータ転送にCPUが関与しないので、データ転
送速度を速度くすることができ、またその間CPUは他の
タスクを実行できるので、システムの全体的な効率が上
がる。
しに周辺装置が主として主記憶装置との間でデータを転
送できるようにするためDMAチヤネルを備えている。周
辺装置のデータ転送にCPUが関与しないので、データ転
送速度を速度くすることができ、またその間CPUは他の
タスクを実行できるので、システムの全体的な効率が上
がる。
DMAに関しては、現在のところ、DMAアクセスを許される
周辺装置毎に１つの物理DMAチヤネルを設けるという方
式が最も一般的である。この方式を採用しているコンピ
ユータ・システムの１つにIBMパーソナル・コンピユー
タ（IBM PC）がある。
周辺装置毎に１つの物理DMAチヤネルを設けるという方
式が最も一般的である。この方式を採用しているコンピ
ユータ・システムの１つにIBMパーソナル・コンピユー
タ（IBM PC）がある。
ところで、システムに接続される周辺装置の数は増える
傾向にあり、その種類も、光デイスク読取装置、追加通
信装置、ハード・フアイル、テープ・バツクアツプ装
置、高速プリンタのように様々なものがある。これらは
すべてDMAアクセスが可能である。
傾向にあり、その種類も、光デイスク読取装置、追加通
信装置、ハード・フアイル、テープ・バツクアツプ装
置、高速プリンタのように様々なものがある。これらは
すべてDMAアクセスが可能である。
これに対して、物理DMAチヤネルの数を増やすことは、I
CV、ボード及びバスを含むシステム・ハードウエアのコ
スト高につながる。従つて、オペレーシヨンが相互に排
他的であるという制約のもとに、DMAチヤネルを複数の
周辺装置で共用することが考えられた。DMAチヤネルの
共用は、例えばIBM PC/XT及びPC/ATで行われている。
CV、ボード及びバスを含むシステム・ハードウエアのコ
スト高につながる。従つて、オペレーシヨンが相互に排
他的であるという制約のもとに、DMAチヤネルを複数の
周辺装置で共用することが考えられた。DMAチヤネルの
共用は、例えばIBM PC/XT及びPC/ATで行われている。
C.発明が解決しようとする問題点 上述のように複数の周辺装置でDMAチヤネルを共用しよ
うとすると、各DMAチヤネルに関連する周辺装置が同時
に動作するのを阻止するためのサブルーチンを追加する
必要があり、従つてオペレーテイング・システムをなか
り修正しなければならない。また、フアイル制御装置の
能力不足のため並行シーク動作ができなければ、パフオ
ーマンスに影響が出る。この問題は、ある状況下、例え
ばLAN機構及びフアイル制御装置が同じDMAレベルを共用
していて、LANフアイル・サーバ・ルーチンが２つの装
置を交互に切替えねばならない場合には、より一層面倒
なものになる。
うとすると、各DMAチヤネルに関連する周辺装置が同時
に動作するのを阻止するためのサブルーチンを追加する
必要があり、従つてオペレーテイング・システムをなか
り修正しなければならない。また、フアイル制御装置の
能力不足のため並行シーク動作ができなければ、パフオ
ーマンスに影響が出る。この問題は、ある状況下、例え
ばLAN機構及びフアイル制御装置が同じDMAレベルを共用
していて、LANフアイル・サーバ・ルーチンが２つの装
置を交互に切替えねばならない場合には、より一層面倒
なものになる。
上述の問題を解決するため、各周辺装置にアービトレー
シヨン回路を持たせることが提案されている（1987年３
月27日付の米国特許第30786号）。これらのアービトレ
ーシヨン回路はアービトレーシヨン・バスを介して相互
に及び中央アービトレーシヨン回路と接続される。各周
辺装置はDMAチヤネルへのアクセスを希望する時に、ア
ービトレーシヨン・バス上に自身のチヤネル優先順位割
当て値を置く。この割当て値が最高優先順位であれば、
当該周辺装置は使用可能なDMAチヤネルを割当てられ
る。これによれば、DMAチヤネル及びDMAチヤネル要求線
の数を増すことなく、周辺装置をシステムに追加するこ
とができる。
シヨン回路を持たせることが提案されている（1987年３
月27日付の米国特許第30786号）。これらのアービトレ
ーシヨン回路はアービトレーシヨン・バスを介して相互
に及び中央アービトレーシヨン回路と接続される。各周
辺装置はDMAチヤネルへのアクセスを希望する時に、ア
ービトレーシヨン・バス上に自身のチヤネル優先順位割
当て値を置く。この割当て値が最高優先順位であれば、
当該周辺装置は使用可能なDMAチヤネルを割当てられ
る。これによれば、DMAチヤネル及びDMAチヤネル要求線
の数を増すことなく、周辺装置をシステムに追加するこ
とができる。
しかし、アービトレーシヨン回路を持たない既存の周辺
装置を上述の如きコンピユータ・システムで使用したい
場合には問題がある。というのは、そのような既存の周
辺装置はDMAチヤネルへのアクセスを要求する手段を全
く備えていないので、システムに直接接続することがで
きないからである。
装置を上述の如きコンピユータ・システムで使用したい
場合には問題がある。というのは、そのような既存の周
辺装置はDMAチヤネルへのアクセスを要求する手段を全
く備えていないので、システムに直接接続することがで
きないからである。
ハードウエアの共用を優先順位に基いて制御する技術が
幾つか提案されているが（米国特許第3925766号、同第4
400771号等）、これらはDMAアクセスに関するものでは
ない。
幾つか提案されているが（米国特許第3925766号、同第4
400771号等）、これらはDMAアクセスに関するものでは
ない。
従つて本発明の目的は、アービトレーシヨン回路を持た
ない周辺装置も接続できる、DMAアクセスの可能なコン
ピユータ・システムを提供することにある。
ない周辺装置も接続できる、DMAアクセスの可能なコン
ピユータ・システムを提供することにある。
D.問題点を解決するための手段 本発明によれば、アービトレーシヨン回路を持つ周辺装
置も持たない周辺装置も共に同じバスに接続される。以
下では、アービトレーシヨン回路付きの周辺装置を第１
周辺装置と呼び、アービトレーシヨン回路のない周辺装
置を第２周辺装置と呼ぶことにする。第１周辺装置は、
使用可能なDMAチヤネルへのアクセスを自律的に調停す
ることができる。第２周辺装置に対しては、調停のため
のソフト要求アービタが外部に設けられる。本発明は、
電源投入時等にDMAチヤネルを検査するための診断手段
としても有用である。
置も持たない周辺装置も共に同じバスに接続される。以
下では、アービトレーシヨン回路付きの周辺装置を第１
周辺装置と呼び、アービトレーシヨン回路のない周辺装
置を第２周辺装置と呼ぶことにする。第１周辺装置は、
使用可能なDMAチヤネルへのアクセスを自律的に調停す
ることができる。第２周辺装置に対しては、調停のため
のソフト要求アービタが外部に設けられる。本発明は、
電源投入時等にDMAチヤネルを検査するための診断手段
としても有用である。
E.実施例 本発明に従うコンピユータ・システムの一例を第１図に
示す。
示す。
CPU10はシステム・バス26を介して、主記憶装置15、オ
プシヨンの数値計算用コプロセツサ14、DMA制御装置12
及びバス制御装置16に接続される。フアミリー・バス27
は周辺装置接続用のもので、バス制御装置16を介してシ
ステム・バス26に接続される。このような接続構成は公
知であり、例えばIBM PC/ATで実施されている。
プシヨンの数値計算用コプロセツサ14、DMA制御装置12
及びバス制御装置16に接続される。フアミリー・バス27
は周辺装置接続用のもので、バス制御装置16を介してシ
ステム・バス26に接続される。このような接続構成は公
知であり、例えばIBM PC/ATで実施されている。
フアミリー・バス27には様々な型の周辺装置を接続でき
るが、第１図では例として、補助記憶装置17、通信装置
18、ハード・フアイル20、光デイスク21、並びに２台の
フロツピー・デイスク22及び23を示してある。これらの
周辺装置は、アービトレーシヨン回路28を備えた第１周
辺装置（DMAスレーブ25として一般的に示す）及びアー
ビトレーシヨン回路を持たない第２周辺装置（DMAスレ
ーブ24として一般的に示す）に分けられる。フアミリー
・バス27は、バス制御装置16の他に、DMA制御装置12、
中央アービトレーシヨン制御回路11及び本発明に従つて
設けられているソフト要求アービトレーシヨン・ユニツ
ト29（以下、SRAユニツトという）にも接続される。第
１図の下方に示すように、フアミリー・バス27は、デー
タ・バス27−１、アドレス・バス27−２、制御バス27−
３及びアービトレーシヨン・バス27−４を含む。
るが、第１図では例として、補助記憶装置17、通信装置
18、ハード・フアイル20、光デイスク21、並びに２台の
フロツピー・デイスク22及び23を示してある。これらの
周辺装置は、アービトレーシヨン回路28を備えた第１周
辺装置（DMAスレーブ25として一般的に示す）及びアー
ビトレーシヨン回路を持たない第２周辺装置（DMAスレ
ーブ24として一般的に示す）に分けられる。フアミリー
・バス27は、バス制御装置16の他に、DMA制御装置12、
中央アービトレーシヨン制御回路11及び本発明に従つて
設けられているソフト要求アービトレーシヨン・ユニツ
ト29（以下、SRAユニツトという）にも接続される。第
１図の下方に示すように、フアミリー・バス27は、デー
タ・バス27−１、アドレス・バス27−２、制御バス27−
３及びアービトレーシヨン・バス27−４を含む。
前記の米国特許願の明細書にも記載されているように、
第１周辺装置はDMAチヤネルの使用を要求する時に自身
のチヤネル優先順位割当て値をアービトレーシヨン・バ
ス27−４に送り出す。同時に複数の第１周辺装置がDMA
チヤネルの使用を要求した場合には、アービトレーシヨ
ン・バス上の値は、所定のアービトレーシヨン期間の終
了時に、最高優先順位の割当て値になつている。中央ア
ービトレーシヨン制御回路11はその時どのDMAチヤネル
を勝者となつた周辺装置に割当てるかをDMA制御装置12
に知らせる。
第１周辺装置はDMAチヤネルの使用を要求する時に自身
のチヤネル優先順位割当て値をアービトレーシヨン・バ
ス27−４に送り出す。同時に複数の第１周辺装置がDMA
チヤネルの使用を要求した場合には、アービトレーシヨ
ン・バス上の値は、所定のアービトレーシヨン期間の終
了時に、最高優先順位の割当て値になつている。中央ア
ービトレーシヨン制御回路11はその時どのDMAチヤネル
を勝者となつた周辺装置に割当てるかをDMA制御装置12
に知らせる。
本発明によれば、DMAスレーブ24で代表される第２周辺
装置もDMAチヤネルの使用を要求することができ、条件
が合えば使用を許される。そのために設けられたのがSR
Aユニツト29である。SRAユニツト29は、CPU10からの、
命令を受けて、第２周辺装置に代つて調停作業を行う。
これにより、第２周辺装置を第１周辺装置と同じバスに
接続することができる。
装置もDMAチヤネルの使用を要求することができ、条件
が合えば使用を許される。そのために設けられたのがSR
Aユニツト29である。SRAユニツト29は、CPU10からの、
命令を受けて、第２周辺装置に代つて調停作業を行う。
これにより、第２周辺装置を第１周辺装置と同じバスに
接続することができる。
SRAユニツト29の構成並びにDMA制御装置12及び中央アー
ビトレーシヨン制御回路11との接続の詳細を第２図に示
す。データ・バス27−１はソフト・アービタ31及び２つ
のレジスタ32、33への入力を与える。ソフト・アービタ
31はアービトレーシヨン・バス27−４にも接続されてお
り、更に制御バス27−３からも幾つか制御信号を受取
る。本実施例では、ソフト・アービタ31に関連するチヤ
ネルは２つである。アービトレーシヨン・バス27−４に
は、比較器34及び35の第１入力も接続されている。比較
器34及び35の第２入力はそれぞれレジスタ32及び33の出
力を受取る。比較器34及び35の出力はそれぞれフリツプ
フロツプ38及び39のＤ入力に接続される。フリツプフロ
ツプ38及び39のクロツク入力CLKはソフト・アービタ31
から供給されるソフト優先信号−SOFTPREである
（“−”記号は負レベルが真であること、すなわち論理
０が活動状態を表わすことを示している）。フリツプフ
ロツプ38及び39のＱ出力はDMA制御装置12のDMAチヤネル
要求入力DREQ1及びDREQ0に接続される。フリツプフロツ
プ38及び39は、DMA制御装置12からの肯定応答信号−DAC
K1及び−DACK0によつてそれぞれクリアされる。DMA制御
装置12は、チヤネルを介する最終データ転送が完了した
ことを示す最終カウント信号−TCを発生する。この信号
は、要求された回数のデータ転送が完了した時にソフト
・アービタ31をリセツトするため、比較器34及び35の出
力によつてゲートされる。すなわち、比較器34及び35の
出力はそれぞれフリツプフロツプ38及び39を介してNOR
ゲート36へ追加され、その出力が−TCと共にORゲート37
へ印加されて信号−TCCを発生する。従つて、−TCCは、
ソフト・アービタ31に関連する２つのチヤネルの何れか
について活動DMA要求がある時に−TCパルスが発生され
ると、活動状態（論理０）になる。
ビトレーシヨン制御回路11との接続の詳細を第２図に示
す。データ・バス27−１はソフト・アービタ31及び２つ
のレジスタ32、33への入力を与える。ソフト・アービタ
31はアービトレーシヨン・バス27−４にも接続されてお
り、更に制御バス27−３からも幾つか制御信号を受取
る。本実施例では、ソフト・アービタ31に関連するチヤ
ネルは２つである。アービトレーシヨン・バス27−４に
は、比較器34及び35の第１入力も接続されている。比較
器34及び35の第２入力はそれぞれレジスタ32及び33の出
力を受取る。比較器34及び35の出力はそれぞれフリツプ
フロツプ38及び39のＤ入力に接続される。フリツプフロ
ツプ38及び39のクロツク入力CLKはソフト・アービタ31
から供給されるソフト優先信号−SOFTPREである
（“−”記号は負レベルが真であること、すなわち論理
０が活動状態を表わすことを示している）。フリツプフ
ロツプ38及び39のＱ出力はDMA制御装置12のDMAチヤネル
要求入力DREQ1及びDREQ0に接続される。フリツプフロツ
プ38及び39は、DMA制御装置12からの肯定応答信号−DAC
K1及び−DACK0によつてそれぞれクリアされる。DMA制御
装置12は、チヤネルを介する最終データ転送が完了した
ことを示す最終カウント信号−TCを発生する。この信号
は、要求された回数のデータ転送が完了した時にソフト
・アービタ31をリセツトするため、比較器34及び35の出
力によつてゲートされる。すなわち、比較器34及び35の
出力はそれぞれフリツプフロツプ38及び39を介してNOR
ゲート36へ追加され、その出力が−TCと共にORゲート37
へ印加されて信号−TCCを発生する。従つて、−TCCは、
ソフト・アービタ31に関連する２つのチヤネルの何れか
について活動DMA要求がある時に−TCパルスが発生され
ると、活動状態（論理０）になる。
本実施例では、DMA制御装置12としてインテル社の8327
プログラマブルDMA制御装置を使用している。その場
合、CPU10としては、インテル社のIAPX86シリーズのマ
イクロプロセツサ（8088/8086/80286）の何れをも使用
できる。このようなDMA制御装置とCPUの相互接続の詳細
については、1985Intel Microsystem Components Handb
ookの２−57〜２−71頁を参照されたい。
プログラマブルDMA制御装置を使用している。その場
合、CPU10としては、インテル社のIAPX86シリーズのマ
イクロプロセツサ（8088/8086/80286）の何れをも使用
できる。このようなDMA制御装置とCPUの相互接続の詳細
については、1985Intel Microsystem Components Handb
ookの２−57〜２−71頁を参照されたい。
−DACK0及び−DACK1はそれぞれ反転器40及び41を介して
ANDゲート42及び43の入力に印加される。ANDゲート42及
び43の他の入力には、DMA制御装置12からの入出力読取
り信号−IOR及び入出力書込み信号−IOWが印加される。
ANDゲート42及び43の出力はそれぞれレジスタ46及び45
のイネーブル入力ENに接続される。レジスタ46及び45の
クロツク入力にはCPU10からのストローブ信号が印加さ
れる。レジスタ45及び46の入力ポートはデータ・バス27
−１に接続され、出力ポートはアドレス・バス27−２に
接続される。
ANDゲート42及び43の入力に印加される。ANDゲート42及
び43の他の入力には、DMA制御装置12からの入出力読取
り信号−IOR及び入出力書込み信号−IOWが印加される。
ANDゲート42及び43の出力はそれぞれレジスタ46及び45
のイネーブル入力ENに接続される。レジスタ46及び45の
クロツク入力にはCPU10からのストローブ信号が印加さ
れる。レジスタ45及び46の入力ポートはデータ・バス27
−１に接続され、出力ポートはアドレス・バス27−２に
接続される。
次に、第５図のフローチヤートを参照しながらSRAユニ
ツト29の動作について説明する。
ツト29の動作について説明する。
CPU10は、DMAチヤネルの使用を要求する割込み信号が周
辺妥置から出されるのを待つ。要求がアービトレーシヨ
ン回路28を持つた周辺装置、すなわち第１周辺装置から
のものであれば、前記米国特許願の明細書に記載されて
いるようなアービトレーシヨン（調停）が行われる。こ
れに対して、アービトレーシヨン回路28を持たない周辺
装置、すなわち第２周辺装置が要求を出した場合には、
その要求は「ソフト要求」として扱われ、機能的に第１
周辺装置のためのチヤネル優先順位割当て値に対応する
チヤネル優先順位当て値がソフト・アービタ31へ送られ
る。同じチヤネル優先順位割当て値がレジスタ32又は33
にも書込まれる。どちらのレジスタが選択されるかは、
あとのアービトレーシヨンで勝者となる周辺装置に割当
てられるべきDMAチヤネルによる。
辺妥置から出されるのを待つ。要求がアービトレーシヨ
ン回路28を持つた周辺装置、すなわち第１周辺装置から
のものであれば、前記米国特許願の明細書に記載されて
いるようなアービトレーシヨン（調停）が行われる。こ
れに対して、アービトレーシヨン回路28を持たない周辺
装置、すなわち第２周辺装置が要求を出した場合には、
その要求は「ソフト要求」として扱われ、機能的に第１
周辺装置のためのチヤネル優先順位割当て値に対応する
チヤネル優先順位当て値がソフト・アービタ31へ送られ
る。同じチヤネル優先順位割当て値がレジスタ32又は33
にも書込まれる。どちらのレジスタが選択されるかは、
あとのアービトレーシヨンで勝者となる周辺装置に割当
てられるべきDMAチヤネルによる。
本実施例では、（１）アービトレーシヨン回路を持たな
い２台の第２周辺装置の間で同時にアービトレーシヨン
を実行させ（その場合、上述のステツプが２番目の第２
周辺装置に対して繰返されることになる）、且つ（２）
ソフト要求の第２周辺装置に対して２つの異なつたDMA
チヤネル（DMA制御装置12のDREQ1及びDREQ0にそれぞれ
対応するチヤネル１及びチヤネル０）の何れかを選択さ
せるために、関連するハードウエアが２つずつ設けられ
ている（レジスタ32及び33、フリツプフロツプ38及び3
9、レジスタ45及び46など）。勿論、このようなハード
ウエアの数は、同時にサービスされる第２周辺装置の
数、及び第２周辺装置が使用できるDMAチヤネルの数に
よつて変つてくる。
い２台の第２周辺装置の間で同時にアービトレーシヨン
を実行させ（その場合、上述のステツプが２番目の第２
周辺装置に対して繰返されることになる）、且つ（２）
ソフト要求の第２周辺装置に対して２つの異なつたDMA
チヤネル（DMA制御装置12のDREQ1及びDREQ0にそれぞれ
対応するチヤネル１及びチヤネル０）の何れかを選択さ
せるために、関連するハードウエアが２つずつ設けられ
ている（レジスタ32及び33、フリツプフロツプ38及び3
9、レジスタ45及び46など）。勿論、このようなハード
ウエアの数は、同時にサービスされる第２周辺装置の
数、及び第２周辺装置が使用できるDMAチヤネルの数に
よつて変つてくる。
更に、要求元の周辺装置のポート・アドレスが選択され
たDMAチヤネル（チヤネル１又はチヤネル０）に対応す
るレジスタ45又は46に書込まれる。次に、アービトレー
シヨン期間を示す信号＋ARB/−GRTが制御バスからソフ
ト・アービタ31に供給される。これについては、あとで
第３図及び第４図を参照しながら説明する。次に、アー
ビトレーシヨン・バス27−４において複数の周辺装置
（第１及び第２の両方を含んでいてもよい）の間でアー
ビトレーシヨンが実行される。
たDMAチヤネル（チヤネル１又はチヤネル０）に対応す
るレジスタ45又は46に書込まれる。次に、アービトレー
シヨン期間を示す信号＋ARB/−GRTが制御バスからソフ
ト・アービタ31に供給される。これについては、あとで
第３図及び第４図を参照しながら説明する。次に、アー
ビトレーシヨン・バス27−４において複数の周辺装置
（第１及び第２の両方を含んでいてもよい）の間でアー
ビトレーシヨンが実行される。
アービトレーシヨンが完了するのに十分な時間が経過し
た後、ソフト・アービタ31からのソフト優先使用信号−
SOFTPREが“1"状態へ遷移する。アービトレーシヨンで
勝者になつたのが第２周辺装置であれば、比較器34又は
35の出力に“1"が生じ、その結果対応するフリツプフロ
ツプ38又は39が“1"状態にセツトされる。これは、DMA
制御装置12の対応するDMAチヤネル要求入力DREQ1又はDR
EQ0を活動化する。DMA制御装置12は、対応する肯定応答
出力−DACK1又は−DACK0を“0"状態にセツトすることに
より要求に答える。−IOR及び−IOWが“1"状態にあつ
て、DMA入出力アクセスが可能なことを示していると、
レジスタ45又は46がイネーブルされ、その中に記憶して
いる周辺装置ポート・アドレスをアドレス・バス27−２
に置く。その後、周知のやり方でDMAデータ転送が行わ
れる。
た後、ソフト・アービタ31からのソフト優先使用信号−
SOFTPREが“1"状態へ遷移する。アービトレーシヨンで
勝者になつたのが第２周辺装置であれば、比較器34又は
35の出力に“1"が生じ、その結果対応するフリツプフロ
ツプ38又は39が“1"状態にセツトされる。これは、DMA
制御装置12の対応するDMAチヤネル要求入力DREQ1又はDR
EQ0を活動化する。DMA制御装置12は、対応する肯定応答
出力−DACK1又は−DACK0を“0"状態にセツトすることに
より要求に答える。−IOR及び−IOWが“1"状態にあつ
て、DMA入出力アクセスが可能なことを示していると、
レジスタ45又は46がイネーブルされ、その中に記憶して
いる周辺装置ポート・アドレスをアドレス・バス27−２
に置く。その後、周知のやり方でDMAデータ転送が行わ
れる。
ソフト・アービタ31の論理構成を第３図に示す。
データ・バス上を送られてきたチヤネル優先順位割当て
値は、復号器61でのアドレス検出により発生されるロー
ド信号に応答してレジスタ92に書込まれる。このオペレ
ーシヨンでは通常のポート・アドレス指定方式を用い
る。レジスタ92にチヤネル優先順次割当て値がロードさ
れた状態で、ソフト要求アービトレーシヨン・サイクル
の実行を要求する命令がCPU10から復号器61に送られて
くると、復号器61はフリツプフロツプ62のクロツク入力
となるセツト信号を発生し、それによりソフト要求信号
＋SOFTREQが活動状態になる（第４図参照）。その後、
アービトレーシヨン期間指示信号＋ARB/−GRTのパルス
が受取られると、フリツプフロツプ63がセツトされて、
ソフト優先使用信号−SOFTREを発生する。更に、フリツ
プフロツプ64の出力が活動状態になつて高レベルの信号
APRIOを発生する。これにより、バス・アービタ80は、
チヤネル優先順位割当て値をアービトレーシヨン・バス
に出力するよう条件づけられる。
値は、復号器61でのアドレス検出により発生されるロー
ド信号に応答してレジスタ92に書込まれる。このオペレ
ーシヨンでは通常のポート・アドレス指定方式を用い
る。レジスタ92にチヤネル優先順次割当て値がロードさ
れた状態で、ソフト要求アービトレーシヨン・サイクル
の実行を要求する命令がCPU10から復号器61に送られて
くると、復号器61はフリツプフロツプ62のクロツク入力
となるセツト信号を発生し、それによりソフト要求信号
＋SOFTREQが活動状態になる（第４図参照）。その後、
アービトレーシヨン期間指示信号＋ARB/−GRTのパルス
が受取られると、フリツプフロツプ63がセツトされて、
ソフト優先使用信号−SOFTREを発生する。更に、フリツ
プフロツプ64の出力が活動状態になつて高レベルの信号
APRIOを発生する。これにより、バス・アービタ80は、
チヤネル優先順位割当て値をアービトレーシヨン・バス
に出力するよう条件づけられる。
アービトレーシヨンは、＋ARB/−GRTが活動状態の時に
遂行される。＋ARB/−GRTはアービトレーシヨン期間の
終りに低レベルに戻る。アービトレーシヨンで勝者にな
ると、バス・アービタ80にあるNANDゲート85の出力が低
レベルになり、ORゲート70及びANDゲート71を介してフ
リツプフロツプ63をリセツトする。この結果、ソフト優
先使用信号−SOFTREが非活動状態（高レベル）になつ
て、第２図のフリツプフロツプ38及び39のクロツク入力
を条件づけ、これにより要求信号がDMA制御装置12に送
られる。ANDゲート72の両入力は高レベルであつて、フ
リツプフロツプ64のデータ入力Ｄを高レベルにしてお
り、従つて信号APRIOも高レベルに保たれて、アービト
レーシヨン・バス上のチヤネル優先順位割当て値を維持
させる。その後、周辺装置のアドレスが既に述べたよう
にしてアドレス・バス27−２に置かれる。データ転送が
完了すると、DMA制御装置12は−TCを活動状態（低レベ
ル）にする。これは−TCCのパルスとしてソフト・アー
ビタ31に印加され、反転器67、ORゲート69及びNOR66を
介してフリツプフロツプ62をリセツトする。かくして、
ソフト要求信号＋SOFTREQが非活動状態になる。
遂行される。＋ARB/−GRTはアービトレーシヨン期間の
終りに低レベルに戻る。アービトレーシヨンで勝者にな
ると、バス・アービタ80にあるNANDゲート85の出力が低
レベルになり、ORゲート70及びANDゲート71を介してフ
リツプフロツプ63をリセツトする。この結果、ソフト優
先使用信号−SOFTREが非活動状態（高レベル）になつ
て、第２図のフリツプフロツプ38及び39のクロツク入力
を条件づけ、これにより要求信号がDMA制御装置12に送
られる。ANDゲート72の両入力は高レベルであつて、フ
リツプフロツプ64のデータ入力Ｄを高レベルにしてお
り、従つて信号APRIOも高レベルに保たれて、アービト
レーシヨン・バス上のチヤネル優先順位割当て値を維持
させる。その後、周辺装置のアドレスが既に述べたよう
にしてアドレス・バス27−２に置かれる。データ転送が
完了すると、DMA制御装置12は−TCを活動状態（低レベ
ル）にする。これは−TCCのパルスとしてソフト・アー
ビタ31に印加され、反転器67、ORゲート69及びNOR66を
介してフリツプフロツプ62をリセツトする。かくして、
ソフト要求信号＋SOFTREQが非活動状態になる。
アービトレーシヨン・バス27−４でのアービトレーシヨ
ンを遂行するのはバス・アービタ80であるが、この回路
の詳細は、1983年６月13日にInstitute of Electrical
and Electronics Engineers、Inc.から発行されたAmeri
can National Standard/IEEE Standard NO.ANSI/IEEE S
td 696-1983に記載されている。一般に、このような回
路はアービトレーシヨン方式を採る各装置に設けられ、
アービトレーシヨン・バスを介して相互に接続される。
本実施例におけるアービトレーシヨン・バス27−４は４
本のデータ線TMA0〜TMA3を有し、16種類のアービトレー
シヨン・レベルを可能にしている。勿論、この数は任意
に決めてよい。バスの制御権を得たいすべての装置は、
指示されたアービトレーシヨン期間の間、それぞれのア
ービトレーシヨン・レベルをバスに送り出す。これが生
じるのは信号APRIOが“1"状態になつた時である。この
時、レジスタ92に保持されているチヤネル優先順次割当
て値（これが装置のアービトレーシヨン・レベルであ
る）がANDゲート91を通つてバス・アービタ80に供給さ
れ、そこからアービトレーシヨン・バス線TMA0〜TMA3に
出力される。アービトレーシヨン期間の終りには、線TM
A0〜TMA3上の値は、同時に出力された幾つかのアービト
レーシヨン・レベルのうちの最高レベルの値になる。
ンを遂行するのはバス・アービタ80であるが、この回路
の詳細は、1983年６月13日にInstitute of Electrical
and Electronics Engineers、Inc.から発行されたAmeri
can National Standard/IEEE Standard NO.ANSI/IEEE S
td 696-1983に記載されている。一般に、このような回
路はアービトレーシヨン方式を採る各装置に設けられ、
アービトレーシヨン・バスを介して相互に接続される。
本実施例におけるアービトレーシヨン・バス27−４は４
本のデータ線TMA0〜TMA3を有し、16種類のアービトレー
シヨン・レベルを可能にしている。勿論、この数は任意
に決めてよい。バスの制御権を得たいすべての装置は、
指示されたアービトレーシヨン期間の間、それぞれのア
ービトレーシヨン・レベルをバスに送り出す。これが生
じるのは信号APRIOが“1"状態になつた時である。この
時、レジスタ92に保持されているチヤネル優先順次割当
て値（これが装置のアービトレーシヨン・レベルであ
る）がANDゲート91を通つてバス・アービタ80に供給さ
れ、そこからアービトレーシヨン・バス線TMA0〜TMA3に
出力される。アービトレーシヨン期間の終りには、線TM
A0〜TMA3上の値は、同時に出力された幾つかのアービト
レーシヨン・レベルのうちの最高レベルの値になる。
本発明は診断ツールとしても有用であるので、次にそれ
について述べる。
について述べる。
本発明に従えば、例えば電源投入時の診断で各DMAチヤ
ネルを順に検査することができる。その場合、既に説明
したソフト要求DMAルーチンが各チヤネルについて順に
実行される。
ネルを順に検査することができる。その場合、既に説明
したソフト要求DMAルーチンが各チヤネルについて順に
実行される。
第６図を参照しながら、このような診断ルーチンの例を
説明する。
説明する。
すべてのDMAチヤネルを順に検査するため、まずチヤネ
ル番号CHを０に設定する。後は、チヤネル番号CHがシス
テムに設けられているDMAチヤネルの総数♯CHSを越える
まで以下のループを繰返す。最初に、チヤネル・アドレ
ス・レジスタ、カウント・レジスタ、モード・レジスタ
及びマスク・レジスタの書込みを行う。次に、割当てレ
ジスタ（第３図のレジスタ92）にチヤネル番号CHを書込
み、時間カウンタTIMEを０に設定し、そしてソフト・ア
ービタ31の復号器61に制御信号を送ることによりソフト
要求ラツチ（フリツプフロツプ62）をセツトする。この
結果、ソフト要求信号＋SOFTREQが“1"状態になつて、
ソフト要求アービトレーシヨン・サイクルを開始する。
時間カウンタTIMEが最大時間Tmaxを越えていなければ、
DMA制御装置12の状況レジスタ（図示せず）の内容を読
取る。アービトレーシヨン・サイクルが完了すると、チ
ヤネル・アドレス・レジスタ、カウント・レジスタ、モ
ード・レジスタ及びマスク・レジスタの読取りを行う。
これらが正しい値を含んでいると、検査したチヤネルは
正常に動作していると判断し、次のチヤネルの検査に移
る。読取つた値が正しくなければ、エラー・メツセージ
を表示（又は印刷）する。時間カウンタTIMEが最大値T
maxを越えていた場合にもエラー・メツセージを表示す
る。
ル番号CHを０に設定する。後は、チヤネル番号CHがシス
テムに設けられているDMAチヤネルの総数♯CHSを越える
まで以下のループを繰返す。最初に、チヤネル・アドレ
ス・レジスタ、カウント・レジスタ、モード・レジスタ
及びマスク・レジスタの書込みを行う。次に、割当てレ
ジスタ（第３図のレジスタ92）にチヤネル番号CHを書込
み、時間カウンタTIMEを０に設定し、そしてソフト・ア
ービタ31の復号器61に制御信号を送ることによりソフト
要求ラツチ（フリツプフロツプ62）をセツトする。この
結果、ソフト要求信号＋SOFTREQが“1"状態になつて、
ソフト要求アービトレーシヨン・サイクルを開始する。
時間カウンタTIMEが最大時間Tmaxを越えていなければ、
DMA制御装置12の状況レジスタ（図示せず）の内容を読
取る。アービトレーシヨン・サイクルが完了すると、チ
ヤネル・アドレス・レジスタ、カウント・レジスタ、モ
ード・レジスタ及びマスク・レジスタの読取りを行う。
これらが正しい値を含んでいると、検査したチヤネルは
正常に動作していると判断し、次のチヤネルの検査に移
る。読取つた値が正しくなければ、エラー・メツセージ
を表示（又は印刷）する。時間カウンタTIMEが最大値T
maxを越えていた場合にもエラー・メツセージを表示す
る。
本発明の他の実施例を第７図に示す。
周辺装置の最大データ転送（受信及び送信）速度は装置
によつて異なつていることがある。もしこの最大データ
転送速度がDMAチヤネルで可能な速度よりも遅ければ、
関連する周辺装置で受信データのオーバーランが生じる
おそれがある。第７図の実施例では、このような事態を
避けるために、許されたソフト要求アービトレーシヨン
・サイクル間の間隔がオーバーランを生じないように制
御される。
によつて異なつていることがある。もしこの最大データ
転送速度がDMAチヤネルで可能な速度よりも遅ければ、
関連する周辺装置で受信データのオーバーランが生じる
おそれがある。第７図の実施例では、このような事態を
避けるために、許されたソフト要求アービトレーシヨン
・サイクル間の間隔がオーバーランを生じないように制
御される。
第７図の実施例は、フリツプフロツプ51、ORゲート52及
びANDゲート53を図示のように挿入することによりソフ
ト優先使用信号−SOFTPREを抑え、DMA要求の生起割合を
所定の最大値に制限する。この最大値は、フリツプフロ
ツプ51のクロツク入力CLKに印加される割込み信号INTの
発生間隔によつて決まる。フリツプフロツプ51のＱ出力
は、割込み信号INTに応答して、ORゲート52を介してソ
フト優先使用信号−SOFTPREをオン／オフする。ソフト
要求サイクルが完了すると、フリツプフロツプ51は−DA
CK0又は−DACK1によりANDゲート53を介してリセツトさ
れる。以後のソフト要求サイクルは、割込み信号INTが
再び活動化されるまで禁止される。
びANDゲート53を図示のように挿入することによりソフ
ト優先使用信号−SOFTPREを抑え、DMA要求の生起割合を
所定の最大値に制限する。この最大値は、フリツプフロ
ツプ51のクロツク入力CLKに印加される割込み信号INTの
発生間隔によつて決まる。フリツプフロツプ51のＱ出力
は、割込み信号INTに応答して、ORゲート52を介してソ
フト優先使用信号−SOFTPREをオン／オフする。ソフト
要求サイクルが完了すると、フリツプフロツプ51は−DA
CK0又は−DACK1によりANDゲート53を介してリセツトさ
れる。以後のソフト要求サイクルは、割込み信号INTが
再び活動化されるまで禁止される。
F.発明の効果 本発明によれば、アービトレーシヨン回路を持たない周
辺装置のために、ソフト要求アービトレーシヨン・ユニ
ツトが周辺装置外部に設けられ、アービトレーシヨン回
路を持つた周辺装置との間でのDMAチヤネル使用に関す
るアービトレーシヨン（調停）を可能にしているので、
両方の周辺装置を同じバスに接続することができる。
辺装置のために、ソフト要求アービトレーシヨン・ユニ
ツトが周辺装置外部に設けられ、アービトレーシヨン回
路を持つた周辺装置との間でのDMAチヤネル使用に関す
るアービトレーシヨン（調停）を可能にしているので、
両方の周辺装置を同じバスに接続することができる。
第１図は本発明を適用したコンピユータ・システムのブ
ロツク図。 第２図はSRAユニツト29の詳細を示す回路７図。 第３図はソフト・アービタ31の回路図。 第４図は第３図の回路に生じる主要な信号の波形図。 第５図はソフト要求を処理するためのCPUのオペレーシ
ヨンを示すフローチヤート。 第６図は診断ルーチンのフローチヤート。 第７図は他の実施例のSRAユニツト29を示す回路図。
ロツク図。 第２図はSRAユニツト29の詳細を示す回路７図。 第３図はソフト・アービタ31の回路図。 第４図は第３図の回路に生じる主要な信号の波形図。 第５図はソフト要求を処理するためのCPUのオペレーシ
ヨンを示すフローチヤート。 第６図は診断ルーチンのフローチヤート。 第７図は他の実施例のSRAユニツト29を示す回路図。
フロントページの続き (72)発明者 ジヨージ・イー・レンタ アメリカ合衆国フロリダ州ボカ・ラトン、 181番地サークル・サウス18320番地 (72)発明者 ロング・デイー・ジユエン アメリカ合衆国フロリダ州ボカ・ラトン、 オレゴン・ロード9666番地 (56)参考文献 特開 昭58−223833（ＪＰ，Ａ) インターフェース10〔12〕（昭59−12) ＣＱ出版，Ｐ．258
Claims (1)
- 【請求項１】CPU（10）、DMAコントローラ（12）、複数
の周辺装置、前記DMAコントローラに前記周辺装置を接
続する接続手段（27）、および前記周辺装置からの要求
に基づいて前記接続手段の使用を調停する中央アービト
レーション制御回路（11）、を備えたコンピュータ・シ
ステムにおいて、前記周辺装置は、前記中央アービトレ
ーション制御回路との調停回路を有する第１の周辺装置
（25）と、前記中央アービトレーション制御回路との調
停回路を有さない第２の周辺装置（24）と、を含み、更
に、前記第２の周辺装置が割り込み要求を前記CPUに発
して前記接続手段の利用の要求を知らせると、その後の
調停手続きを前記第２の周辺装置に代わって行うソフト
要求アービトレーション回路（29）を含むコンピュータ
・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US3078887A | 1987-03-27 | 1987-03-27 | |
| US30788 | 1987-03-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244161A JPS63244161A (ja) | 1988-10-11 |
| JPH0724044B2 true JPH0724044B2 (ja) | 1995-03-15 |
Family
ID=21856040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63022177A Expired - Lifetime JPH0724044B2 (ja) | 1987-03-27 | 1988-02-03 | Ｄｍａアクセスが可能なコンピユータ・システム |
Country Status (19)
| Country | Link |
|---|---|
| EP (1) | EP0283580B1 (ja) |
| JP (1) | JPH0724044B2 (ja) |
| KR (1) | KR950008228B1 (ja) |
| CN (1) | CN1012295B (ja) |
| AR (1) | AR244899A1 (ja) |
| AT (1) | ATE75865T1 (ja) |
| BE (1) | BE1001290A4 (ja) |
| BR (1) | BR8800739A (ja) |
| CA (1) | CA1299295C (ja) |
| DE (1) | DE3778877D1 (ja) |
| ES (1) | ES2032288T3 (ja) |
| FR (1) | FR2613096A1 (ja) |
| GB (1) | GB2202975B (ja) |
| GR (1) | GR3004930T3 (ja) |
| HK (1) | HK65392A (ja) |
| IT (1) | IT1217359B (ja) |
| MY (1) | MY103351A (ja) |
| NL (1) | NL185312C (ja) |
| SG (1) | SG67992G (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7089344B1 (en) * | 2000-06-09 | 2006-08-08 | Motorola, Inc. | Integrated processor platform supporting wireless handheld multi-media devices |
| JP2010165175A (ja) | 2009-01-15 | 2010-07-29 | Internatl Business Mach Corp <Ibm> | バスの使用権を制御する装置および方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3603935A (en) * | 1969-05-12 | 1971-09-07 | Xerox Corp | Memory port priority access system with inhibition of low priority lock-out |
| IT971304B (it) * | 1972-11-29 | 1974-04-30 | Honeywell Inf Systems | Sistema di accesso a priorita variabile dinamicamente |
| US4281381A (en) * | 1979-05-14 | 1981-07-28 | Bell Telephone Laboratories, Incorporated | Distributed first-come first-served bus allocation apparatus |
| US4371932A (en) * | 1979-07-30 | 1983-02-01 | International Business Machines Corp. | I/O Controller for transferring data between a host processor and multiple I/O units |
-
1987
- 1987-12-04 BE BE8701396A patent/BE1001290A4/fr not_active IP Right Cessation
- 1987-12-08 FR FR8717529A patent/FR2613096A1/fr not_active Withdrawn
- 1987-12-10 GB GB8728921A patent/GB2202975B/en not_active Revoked
- 1987-12-15 AT AT87118542T patent/ATE75865T1/de not_active IP Right Cessation
- 1987-12-15 DE DE8787118542T patent/DE3778877D1/de not_active Expired - Fee Related
- 1987-12-15 EP EP87118542A patent/EP0283580B1/en not_active Expired - Lifetime
- 1987-12-15 ES ES198787118542T patent/ES2032288T3/es not_active Expired - Lifetime
-
1988
- 1988-01-29 CA CA000557758A patent/CA1299295C/en not_active Expired - Fee Related
- 1988-02-03 JP JP63022177A patent/JPH0724044B2/ja not_active Expired - Lifetime
- 1988-02-23 BR BR8800739A patent/BR8800739A/pt unknown
- 1988-02-25 CN CN88100963A patent/CN1012295B/zh not_active Expired
- 1988-02-26 MY MYPI88000198A patent/MY103351A/en unknown
- 1988-02-27 KR KR1019880002040A patent/KR950008228B1/ko not_active IP Right Cessation
- 1988-03-23 AR AR88310380A patent/AR244899A1/es active
- 1988-03-24 NL NLAANVRAGE8800737,A patent/NL185312C/xx not_active IP Right Cessation
- 1988-03-25 IT IT19946/88A patent/IT1217359B/it active
-
1992
- 1992-06-17 GR GR920401290T patent/GR3004930T3/el unknown
- 1992-07-02 SG SG67992A patent/SG67992G/en unknown
- 1992-09-03 HK HK653/92A patent/HK65392A/xx unknown
Non-Patent Citations (1)
| Title |
|---|
| インターフェース１０〔１２〕（昭５９−１２）ＣＱ出版，Ｐ．２５８ |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2613096A1 (fr) | 1988-09-30 |
| EP0283580B1 (en) | 1992-05-06 |
| AR244899A1 (es) | 1993-11-30 |
| BR8800739A (pt) | 1988-10-04 |
| NL185312B (nl) | 1989-10-02 |
| BE1001290A4 (fr) | 1989-09-19 |
| MY103351A (en) | 1993-06-30 |
| DE3778877D1 (de) | 1992-06-11 |
| CA1299295C (en) | 1992-04-21 |
| CN88100963A (zh) | 1988-12-28 |
| HK65392A (en) | 1992-09-11 |
| IT1217359B (it) | 1990-03-22 |
| KR880011679A (ko) | 1988-10-29 |
| GB2202975B (en) | 1991-09-25 |
| GB2202975A (en) | 1988-10-05 |
| NL185312C (nl) | 1990-03-01 |
| CN1012295B (zh) | 1991-04-03 |
| KR950008228B1 (ko) | 1995-07-26 |
| GB8728921D0 (en) | 1988-01-27 |
| ES2032288T3 (es) | 1993-02-01 |
| IT8819946A0 (it) | 1988-03-25 |
| SG67992G (en) | 1992-09-04 |
| ATE75865T1 (de) | 1992-05-15 |
| NL8800737A (nl) | 1988-10-17 |
| EP0283580A1 (en) | 1988-09-28 |
| GR3004930T3 (ja) | 1993-04-28 |
| JPS63244161A (ja) | 1988-10-11 |
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