JP3231583B2 - マルチバス・ダイナミック・アービタ - Google Patents
マルチバス・ダイナミック・アービタInfo
- Publication number
- JP3231583B2 JP3231583B2 JP16864495A JP16864495A JP3231583B2 JP 3231583 B2 JP3231583 B2 JP 3231583B2 JP 16864495 A JP16864495 A JP 16864495A JP 16864495 A JP16864495 A JP 16864495A JP 3231583 B2 JP3231583 B2 JP 3231583B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- memory
- peripheral
- time slot
- arbiter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/3625—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a time dependent access
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4031—Coupling between buses using bus bridges with arbitration
Description
【０００１】
【産業上の利用分野】本発明は一般にコンピュータ・シ
ステム・アーキテクチャに関し、特に、２つのバス間の
アービトレーションのためのマルチバス・ダイナミック
・アービタに関する。
ステム・アーキテクチャに関し、特に、２つのバス間の
アービトレーションのためのマルチバス・ダイナミック
・アービタに関する。
【０００２】
【従来の技術】パーソナル・コンピュータ・システムは
既知である。一般にパーソナル・コンピュータ・システ
ム、特にＩＢＭパーソナル・コンピュータは、今日の近
代的社会の多くの分野においてコンピュータ能力を提供
するために、広範に使用されている。パーソナル・コン
ピュータは、通常、デスクトップ、据置型（floor stan
ding）、またはポータブル・マイクロコンピュータとし
て定義され、これらのコンポーネントには、単一の中央
処理ユニット（ＣＰＵ）と全てのＲＡＭ及びＢＩＯＳ
ＲＯＭを含む揮発性メモリ及び不揮発性メモリを有する
システム・ユニット、システム・モニタ、キーボード、
１つまたは複数のフレキシブル・ディスケット・ドライ
ブ、固定ディスク記憶ドライブ（"ハード・ディスク"と
しても知られる）、いわゆる"マウス"・ポインティング
・デバイス、及び任意選択のプリンタが含まれる。これ
らのシステムの際立った特徴は、これらのコンポーネン
トを一緒に電気的に接続するマザーボードまたはシステ
ム・プレーナの使用である。これらのシステムは主に、
単一ユーザに独立の計算能力を提供するように設計さ
れ、個人または小事業主による購入を対象として、安価
に価格設定される。こうしたコンピュータ・システムの
例に、ＩＢＭ社のPERSONAL COMPUTER AT（IBM PC/A
T）、PERSONAL SYSTEM/1（IBM PS/1）、及びPERSONAL S
YSTEM/2（IBM PS/2）がある。
既知である。一般にパーソナル・コンピュータ・システ
ム、特にＩＢＭパーソナル・コンピュータは、今日の近
代的社会の多くの分野においてコンピュータ能力を提供
するために、広範に使用されている。パーソナル・コン
ピュータは、通常、デスクトップ、据置型（floor stan
ding）、またはポータブル・マイクロコンピュータとし
て定義され、これらのコンポーネントには、単一の中央
処理ユニット（ＣＰＵ）と全てのＲＡＭ及びＢＩＯＳ
ＲＯＭを含む揮発性メモリ及び不揮発性メモリを有する
システム・ユニット、システム・モニタ、キーボード、
１つまたは複数のフレキシブル・ディスケット・ドライ
ブ、固定ディスク記憶ドライブ（"ハード・ディスク"と
しても知られる）、いわゆる"マウス"・ポインティング
・デバイス、及び任意選択のプリンタが含まれる。これ
らのシステムの際立った特徴は、これらのコンポーネン
トを一緒に電気的に接続するマザーボードまたはシステ
ム・プレーナの使用である。これらのシステムは主に、
単一ユーザに独立の計算能力を提供するように設計さ
れ、個人または小事業主による購入を対象として、安価
に価格設定される。こうしたコンピュータ・システムの
例に、ＩＢＭ社のPERSONAL COMPUTER AT（IBM PC/A
T）、PERSONAL SYSTEM/1（IBM PS/1）、及びPERSONAL S
YSTEM/2（IBM PS/2）がある。
【０００３】パーソナル・コンピュータ・システムは、
通常、文書処理、スプレッドシートによるデータ処理、
データベースにおけるデータ収集及び関連付け、グラフ
ィックスの表示、及びシステム設計ソフトウェアを用い
た電気システムまたは機械システムの設計などの、様々
な活動を達成するソフトウェアを実行するために使用さ
れる。
通常、文書処理、スプレッドシートによるデータ処理、
データベースにおけるデータ収集及び関連付け、グラフ
ィックスの表示、及びシステム設計ソフトウェアを用い
た電気システムまたは機械システムの設計などの、様々
な活動を達成するソフトウェアを実行するために使用さ
れる。
【０００４】こうしたコンピュータ・システムにおい
て、コンポーネントは電気信号を介して通信する。これ
らの電気信号は、通常、システム・コンポーネント間の
電気接続により伝達される。通常のタイプの電気接続に
は、プリント回路基板（ＰＣＢ）上の金属トレース、多
層ＰＣＢの異なる層間のバイア、めっきスルー・ホー
ル、プラグ及びシステム・コンポーネントのピン間で接
続される個々のワイヤが含まれる。通常、電気信号のグ
ループ及び電気信号を伝達する電気接続のグループ
は、"バス"として参照される。従って、"バス"と称する
場合には、これは電気信号のグループ、若しくは電気信
号を伝達する電気接続のグループ、またはプロトコルを
形成する電気信号のグループと、電気信号を伝達する電
気接続のグループの両方を意味しうる。バスは"バス・
ライン"から成る。個々の"バス・ライン"を言及する場
合には、これはバスの１本の電気接続またはバスの１電
気信号を意味しうる。
て、コンポーネントは電気信号を介して通信する。これ
らの電気信号は、通常、システム・コンポーネント間の
電気接続により伝達される。通常のタイプの電気接続に
は、プリント回路基板（ＰＣＢ）上の金属トレース、多
層ＰＣＢの異なる層間のバイア、めっきスルー・ホー
ル、プラグ及びシステム・コンポーネントのピン間で接
続される個々のワイヤが含まれる。通常、電気信号のグ
ループ及び電気信号を伝達する電気接続のグループ
は、"バス"として参照される。従って、"バス"と称する
場合には、これは電気信号のグループ、若しくは電気信
号を伝達する電気接続のグループ、またはプロトコルを
形成する電気信号のグループと、電気信号を伝達する電
気接続のグループの両方を意味しうる。バスは"バス・
ライン"から成る。個々の"バス・ライン"を言及する場
合には、これはバスの１本の電気接続またはバスの１電
気信号を意味しうる。
【０００５】通常のコンピュータ・システムは複数の異
なるバスを有し、こうしたバスには、ホスト・プロセッ
サ・バス、メモリ・バス及び１つまたは複数の周辺バス
が含まれる。ホスト・プロセッサ・バスは各プロセッサ
に固有であり、そのプロセッサのアーキテクチャにより
指定される。メモリ・バスは、通常、一般的で安価なメ
モリ・ユニットを使用するための複数のメモリ・バスの
１つに標準化される。例えば、多岐に渡って異なるアー
キテクチャを有する多くのシステムが、一般的なシング
ル・インライン・メモリ・モジュール（ＳＩＭＭ）を用
いて設計される。周辺バスはこれまでに多数の標準へと
発展してきた。既知の周辺バスの例として、ＩＳＡ（In
dustry Standard Architecture）バス、"マイクロチャ
ネル"・アーキテクチャ（ＭＣＡ）・バス、及びＰＣＩ
（Peripheral Component Interconnect）バスがある。
なるバスを有し、こうしたバスには、ホスト・プロセッ
サ・バス、メモリ・バス及び１つまたは複数の周辺バス
が含まれる。ホスト・プロセッサ・バスは各プロセッサ
に固有であり、そのプロセッサのアーキテクチャにより
指定される。メモリ・バスは、通常、一般的で安価なメ
モリ・ユニットを使用するための複数のメモリ・バスの
１つに標準化される。例えば、多岐に渡って異なるアー
キテクチャを有する多くのシステムが、一般的なシング
ル・インライン・メモリ・モジュール（ＳＩＭＭ）を用
いて設計される。周辺バスはこれまでに多数の標準へと
発展してきた。既知の周辺バスの例として、ＩＳＡ（In
dustry Standard Architecture）バス、"マイクロチャ
ネル"・アーキテクチャ（ＭＣＡ）・バス、及びＰＣＩ
（Peripheral Component Interconnect）バスがある。
【０００６】システム内のバスは、通常、様々なバスと
の間で資源を共用しなければならない。例えばホスト・
プロセッサ・バスと周辺バスの両者は、通常、メモリ・
バスへのアクセスを有さねばならない。同一のバスをア
クセスしようとするバス間の衝突を回避するために、同
一バスへのアクセスを要求する２つ以上のバスを調停す
るアービタ（arbiter）が設計される。
の間で資源を共用しなければならない。例えばホスト・
プロセッサ・バスと周辺バスの両者は、通常、メモリ・
バスへのアクセスを有さねばならない。同一のバスをア
クセスしようとするバス間の衝突を回避するために、同
一バスへのアクセスを要求する２つ以上のバスを調停す
るアービタ（arbiter）が設計される。
【０００７】コンピュータ業界においては今日、例えば
ＰＣＩバスとＩＳＡバスを有するシステムなど、複数の
バスを有するシステムを設計する傾向にある。こうした
システムは複雑となる。なぜなら、アービタがメモリ・
バスへのアクセスを調停するときに、両方の周辺バスを
考慮しなければならないからである。
ＰＣＩバスとＩＳＡバスを有するシステムなど、複数の
バスを有するシステムを設計する傾向にある。こうした
システムは複雑となる。なぜなら、アービタがメモリ・
バスへのアクセスを調停するときに、両方の周辺バスを
考慮しなければならないからである。
【０００８】特に複雑なシステムは、ＰＣＩバスとＭＣ
Ａバスとを有するシステムである。ＰＣＩバスとＭＣＡ
バスは、バス・マスタがその特定のバスの制御を支配す
ることを許可する。従って、これらのバスの両者は、そ
れらのそれぞれのバスの制御を調停するアービタを有す
る。従って、ＰＣＩバスとＭＣＡバスを有するシステム
は、４つのアービタ、すなわち１）メモリ・バス・アー
ビタ、２）ＰＣＩバス・アービタ、３）ＭＣＡバス・ア
ービタ、及び４）ＰＣＩバス・アービタとＭＣＡバス・
アービタとの間を調停するマルチバス・アービタを有さ
ねばならない。従って、ＰＣＩバス・アービタとＭＣＡ
バス・アービタは、多くのバス・マスタの間で、任意の
時にメモリ・バスをアクセスしてよいバス・マスタを決
定するために、メモリ・バス・アービタとインタフェー
スされなければならない。
Ａバスとを有するシステムである。ＰＣＩバスとＭＣＡ
バスは、バス・マスタがその特定のバスの制御を支配す
ることを許可する。従って、これらのバスの両者は、そ
れらのそれぞれのバスの制御を調停するアービタを有す
る。従って、ＰＣＩバスとＭＣＡバスを有するシステム
は、４つのアービタ、すなわち１）メモリ・バス・アー
ビタ、２）ＰＣＩバス・アービタ、３）ＭＣＡバス・ア
ービタ、及び４）ＰＣＩバス・アービタとＭＣＡバス・
アービタとの間を調停するマルチバス・アービタを有さ
ねばならない。従って、ＰＣＩバス・アービタとＭＣＡ
バス・アービタは、多くのバス・マスタの間で、任意の
時にメモリ・バスをアクセスしてよいバス・マスタを決
定するために、メモリ・バス・アービタとインタフェー
スされなければならない。
【０００９】この特定の構成は一層複雑となる。なぜな
らＰＣＩバスとＭＣＡバスとは、異なる基準により、そ
れぞれのバス・マスタがそれぞれのバスの制御を提供さ
れるからである。ＭＣＡバス・マスタは、バス利用度を
最適化することが可能である限りバス上に留まるように
設計される。一方、ＰＣＩバスは、パケット・バスであ
るためＰＣＩバス・マスタはバスを獲得し、短い高速転
送を実行後、バスを去るように設計される。
らＰＣＩバスとＭＣＡバスとは、異なる基準により、そ
れぞれのバス・マスタがそれぞれのバスの制御を提供さ
れるからである。ＭＣＡバス・マスタは、バス利用度を
最適化することが可能である限りバス上に留まるように
設計される。一方、ＰＣＩバスは、パケット・バスであ
るためＰＣＩバス・マスタはバスを獲得し、短い高速転
送を実行後、バスを去るように設計される。
【００１０】従来のマルチバス・アービタは、様々なバ
ス間でメモリ・バスを割当てるためにタイマを使用す
る。これは硬直的であり、様々な周辺バス間で、メモリ
・バス帯域幅の不公平な割当てを生じうる。
ス間でメモリ・バスを割当てるためにタイマを使用す
る。これは硬直的であり、様々な周辺バス間で、メモリ
・バス帯域幅の不公平な割当てを生じうる。
【００１１】
【発明が解決しようとする課題】従って、様々なバス間
で動的且つ公平なメモリ・バス帯域幅の割当てを可能に
するマルチバス・アービタを提供することが望まれる。
で動的且つ公平なメモリ・バス帯域幅の割当てを可能に
するマルチバス・アービタを提供することが望まれる。
【００１２】特に、ＰＣＩバスとＭＣＡバスとの間で動
的且つ公平なメモリ・バス帯域幅の割当てを可能にする
マルチバス・アービタを提供することが望まれる。
的且つ公平なメモリ・バス帯域幅の割当てを可能にする
マルチバス・アービタを提供することが望まれる。
【００１３】
【課題を解決するための手段】本発明によれば、第１及
び第２の周辺バス・アービタの間で、メモリ・バス・ア
ービタの制御を調停するマルチバス・アービタが提供さ
れる。マルチバス・アービタは、書込み可能割当てレジ
スタ、タイム・スロット・ポインタ、及びアービトレー
ション回路を含む。
び第２の周辺バス・アービタの間で、メモリ・バス・ア
ービタの制御を調停するマルチバス・アービタが提供さ
れる。マルチバス・アービタは、書込み可能割当てレジ
スタ、タイム・スロット・ポインタ、及びアービトレー
ション回路を含む。
【００１４】書込み可能割当てレジスタはＣＰＵと回路
接続され、ＣＰＵに応答して、マルチビット・タイム・
スロット割当て値を記憶する。それによりＣＰＵは、バ
ス間でアクセスを割当てることが可能になる。タイム・
スロット・ポインタは、書込み可能割当てレジスタの各
ビットに対応して１ポジションを有し、少なくとも１ポ
ジションを選択するように構成され、更に両方の周辺バ
ス・アービタがメモリ・バスへのアクセスを要求するこ
とに少なくとも部分的に応答して、異なるポジションを
選択するように構成される。タイム・スロット割当てビ
ットは、２つの周辺バス間で、メモリ・バスへのアクセ
スを動的に分割するために使用される。
接続され、ＣＰＵに応答して、マルチビット・タイム・
スロット割当て値を記憶する。それによりＣＰＵは、バ
ス間でアクセスを割当てることが可能になる。タイム・
スロット・ポインタは、書込み可能割当てレジスタの各
ビットに対応して１ポジションを有し、少なくとも１ポ
ジションを選択するように構成され、更に両方の周辺バ
ス・アービタがメモリ・バスへのアクセスを要求するこ
とに少なくとも部分的に応答して、異なるポジションを
選択するように構成される。タイム・スロット割当てビ
ットは、２つの周辺バス間で、メモリ・バスへのアクセ
スを動的に分割するために使用される。
【００１５】周辺バスの個々のアクセスは、優先順位に
より直接管理されるのではなく、特定の時刻におけるそ
の特定のバスの活動の相対優先順位により、割当て値が
決定される。従って、アクセス比率（各周辺バスによる
メモリ・バス・アクセス回数の比率）、すなわちアクセ
ス時間比率（各バスがメモリ・バスのアクセスに費やす
時間の比率）が、その特定の時刻におけるその特定のバ
スの活動の相対優先順位により決定される。割当て値が
割当てレジスタに書込まれると、競合の間にアクセスを
許可されるバスが、タイム・スロット・ポインタ及び各
タイム・スロットに関連付けられる割当て値により、従
属的（slavishly）に決定される。
より直接管理されるのではなく、特定の時刻におけるそ
の特定のバスの活動の相対優先順位により、割当て値が
決定される。従って、アクセス比率（各周辺バスによる
メモリ・バス・アクセス回数の比率）、すなわちアクセ
ス時間比率（各バスがメモリ・バスのアクセスに費やす
時間の比率）が、その特定の時刻におけるその特定のバ
スの活動の相対優先順位により決定される。割当て値が
割当てレジスタに書込まれると、競合の間にアクセスを
許可されるバスが、タイム・スロット・ポインタ及び各
タイム・スロットに関連付けられる割当て値により、従
属的（slavishly）に決定される。
【００１６】例えば、割当てレジスタ及びタイム・スロ
ット・ポインタが各々８ビット長であり、１ポジション
当たり１ビットが対応し、論理１が第１の周辺バスに対
応し、論理０が第２の周辺バスに対応する場合、割当て
レジスタに111011102を書込むと、第２の周辺バスによ
る毎１アクセスごとに第１の周辺バスは３回のアクセス
を許容される。ＰＣＩバスとＭＣＡバスとを有する１実
施例では、割当て値として111011102を用いると、ＰＣ
Ｉバス・マスタは７５％のアクセスを許容され、ＭＣＡ
バス・マスタは２５％のアクセスを許容され、ＰＣＩバ
スが優先の３：１のアクセス比率となる。本質的には、
メモリ・バスの競合の間、ＰＣＩバスはＭＣＡバスがメ
モリ・バスへのアクセスを許可される以前に、３回の連
続アクセスを許可される。
ット・ポインタが各々８ビット長であり、１ポジション
当たり１ビットが対応し、論理１が第１の周辺バスに対
応し、論理０が第２の周辺バスに対応する場合、割当て
レジスタに111011102を書込むと、第２の周辺バスによ
る毎１アクセスごとに第１の周辺バスは３回のアクセス
を許容される。ＰＣＩバスとＭＣＡバスとを有する１実
施例では、割当て値として111011102を用いると、ＰＣ
Ｉバス・マスタは７５％のアクセスを許容され、ＭＣＡ
バス・マスタは２５％のアクセスを許容され、ＰＣＩバ
スが優先の３：１のアクセス比率となる。本質的には、
メモリ・バスの競合の間、ＰＣＩバスはＭＣＡバスがメ
モリ・バスへのアクセスを許可される以前に、３回の連
続アクセスを許可される。
【００１７】８ビットのタイム・スロット・ポインタ及
び割当てレジスタにより、アクセスの最低の割合は、割
当てレジスタに例えば100000002または011111112を書込
むことにより１２．５％となる。ＣＰＵは様々なバス間
でアクセスを割当てる。アクセス制御の細分性は、割当
てレジスタ及びタイム・スロット・ポインタのビット数
を増すことにより増加されうる。１６ビットの割当てレ
ジスタ及びタイム・スロット・ポインタは、６．２５％
のアクセスの細分性を可能にする。更に割当てレジスタ
内の割当て値がＣＰＵにより動的に変更され、システム
内の特定の状態に依存して、異なるアクセス比率を許容
することが好ましい。別の実施例では、割当て値がＣＰ
Ｕにより変更され得ない固定値を取りうる。
び割当てレジスタにより、アクセスの最低の割合は、割
当てレジスタに例えば100000002または011111112を書込
むことにより１２．５％となる。ＣＰＵは様々なバス間
でアクセスを割当てる。アクセス制御の細分性は、割当
てレジスタ及びタイム・スロット・ポインタのビット数
を増すことにより増加されうる。１６ビットの割当てレ
ジスタ及びタイム・スロット・ポインタは、６．２５％
のアクセスの細分性を可能にする。更に割当てレジスタ
内の割当て値がＣＰＵにより動的に変更され、システム
内の特定の状態に依存して、異なるアクセス比率を許容
することが好ましい。別の実施例では、割当て値がＣＰ
Ｕにより変更され得ない固定値を取りうる。
【００１８】マルチバス・アービタは、ＰＣＩバスとＭ
ＣＡバスとの間でアクセスを調停するために特に有用で
ある。割当てレジスタ内の論理１が、ＰＣＩバス・マス
タがメモリ・バスをアクセスしうることを示し、論理０
がＭＣＡバス・マスタがメモリ・バスをアクセスしうる
ことを示すと仮定し、更に平均でＰＣＩバス・マスタが
メモリ・バスの制御を１．５μｓ、ＭＣＡバス・マスタ
が５μｓ保有すると仮定すると、各バスがバス上で費や
す実際の時間はほぼ等しくなる。すなわち、ＰＣＩバス
・マスタは平均で９μｓ（６×１．５μｓ）メモリ・バ
スの制御を許容され、ＭＣＡバス・マスタは１０μｓ
（２×５μｓ）許容される。従って、この例では、アク
セス時間比率はほぼ１：１である。
ＣＡバスとの間でアクセスを調停するために特に有用で
ある。割当てレジスタ内の論理１が、ＰＣＩバス・マス
タがメモリ・バスをアクセスしうることを示し、論理０
がＭＣＡバス・マスタがメモリ・バスをアクセスしうる
ことを示すと仮定し、更に平均でＰＣＩバス・マスタが
メモリ・バスの制御を１．５μｓ、ＭＣＡバス・マスタ
が５μｓ保有すると仮定すると、各バスがバス上で費や
す実際の時間はほぼ等しくなる。すなわち、ＰＣＩバス
・マスタは平均で９μｓ（６×１．５μｓ）メモリ・バ
スの制御を許容され、ＭＣＡバス・マスタは１０μｓ
（２×５μｓ）許容される。従って、この例では、アク
セス時間比率はほぼ１：１である。
【００１９】重要な点は、割当て値がＣＰＵにより動的
に変更され、それにより各周辺バスによるアクセス比率
を変更することである。このことはメモリ・バスへのア
クセスを、周辺バスの１つまたは複数のパラメータに依
存して、個別に適合化するために有用である。
に変更され、それにより各周辺バスによるアクセス比率
を変更することである。このことはメモリ・バスへのア
クセスを、周辺バスの１つまたは複数のパラメータに依
存して、個別に適合化するために有用である。
【００２０】従って本発明の利点は、様々なバス間で、
メモリ・バス帯域幅の動的且つ公平な割当てを可能にす
るマルチバス・アービタを提供することである。
メモリ・バス帯域幅の動的且つ公平な割当てを可能にす
るマルチバス・アービタを提供することである。
【００２１】本発明の別の利点は、ＰＣＩバスとＭＣＡ
バスとの間で、メモリ・バス帯域幅の動的且つ公平な割
当てを可能にするマルチバス・アービタを提供すること
である。
バスとの間で、メモリ・バス帯域幅の動的且つ公平な割
当てを可能にするマルチバス・アービタを提供すること
である。
【００２２】本発明のこれらの目的が、以降で述べる本
発明の詳細な説明から明らかとなろう。
発明の詳細な説明から明らかとなろう。
【００２３】
【実施例】図１を参照すると、本発明のマルチバス・ア
ービタを使用するコンピュータ・システムが示される。
コンピュータ・システム１０は、ホスト・プロセッサ・
バス５２を有するＣＰＵ５０を含む。ホスト・プロセッ
サ・バス５２は、当業者には既知のデータ・バス、アド
レス・バス及び制御バス（全て図示せず）を有する。Ｃ
ＰＵ５０を具現化する多くの可能なプロセッサが使用さ
れうる。１つの好適なプロセッサに、インテル社とアド
バンスド・マイクロ・デバイス社とにより製造される既
知の８０４８６ＤＸがある。ホスト・バス５２を介して
ＣＰＵ５０と接続されるものに、レベル２（Ｌ２）キャ
ッシュ・メモリ５４及びメモリ制御装置５６が存在す
る。Ｌ２キャッシュ５４は、ＣＰＵ５０に専用の比較的
小容量のメモリ・バンクであり、当業者には既知であ
る。
ービタを使用するコンピュータ・システムが示される。
コンピュータ・システム１０は、ホスト・プロセッサ・
バス５２を有するＣＰＵ５０を含む。ホスト・プロセッ
サ・バス５２は、当業者には既知のデータ・バス、アド
レス・バス及び制御バス（全て図示せず）を有する。Ｃ
ＰＵ５０を具現化する多くの可能なプロセッサが使用さ
れうる。１つの好適なプロセッサに、インテル社とアド
バンスド・マイクロ・デバイス社とにより製造される既
知の８０４８６ＤＸがある。ホスト・バス５２を介して
ＣＰＵ５０と接続されるものに、レベル２（Ｌ２）キャ
ッシュ・メモリ５４及びメモリ制御装置５６が存在す
る。Ｌ２キャッシュ５４は、ＣＰＵ５０に専用の比較的
小容量のメモリ・バンクであり、当業者には既知であ
る。
【００２４】メモリ制御装置５６に関連して、メモリ・
バス５８が存在する。システム・メモリ６０は、メモリ
・バス５８を介して、メモリ制御装置５６と接続され
る。これについても当業者には既知である。システム・
メモリ６０内で使用される好適なメモリには、一般的な
シングル・インライン・メモリ・モジュール（ＳＩＭ
Ｍ）が含まれる。メモリ制御装置５６はメモリ・アービ
タ６２を有する。メモリ・アービタ６２は、後述される
ように、ＣＰＵ５０と他の装置との間でのシステム・メ
モリ６０の使用を調停する。メモリ・アービタは、当業
者には既知のように、メモリ・アクセス要求ラインREQ_
MEMORY、及びメモリ・アクセス許可ラインGRANT_MEMORY
を使用する単純なアービタである。
バス５８が存在する。システム・メモリ６０は、メモリ
・バス５８を介して、メモリ制御装置５６と接続され
る。これについても当業者には既知である。システム・
メモリ６０内で使用される好適なメモリには、一般的な
シングル・インライン・メモリ・モジュール（ＳＩＭ
Ｍ）が含まれる。メモリ制御装置５６はメモリ・アービ
タ６２を有する。メモリ・アービタ６２は、後述される
ように、ＣＰＵ５０と他の装置との間でのシステム・メ
モリ６０の使用を調停する。メモリ・アービタは、当業
者には既知のように、メモリ・アクセス要求ラインREQ_
MEMORY、及びメモリ・アクセス許可ラインGRANT_MEMORY
を使用する単純なアービタである。
【００２５】図１の実施例は２つの周辺バス、すなわち
ＰＣＩバス７６とＭＣＡバス８２とを有する。しかしな
がら、本発明は２つ以上の異種のバス、或いは２つ以上
の別々のＰＣＩバス若しくは２つ以上の別々のＭＣＡバ
スなど、同一プロトコルを使用する２つ以上の別々のバ
スの他の組合わせについても、包含することが理解され
よう。
ＰＣＩバス７６とＭＣＡバス８２とを有する。しかしな
がら、本発明は２つ以上の異種のバス、或いは２つ以上
の別々のＰＣＩバス若しくは２つ以上の別々のＭＣＡバ
スなど、同一プロトコルを使用する２つ以上の別々のバ
スの他の組合わせについても、包含することが理解され
よう。
【００２６】更に、本発明のマルチバス・ダイナミック
・アービタは、メモリ・バスへのアクセスを競合する１
つ以上の周辺バス以外のバスの他の組合わせも包含す
る。例えば３つの別々の周辺バス、例えば３つのＰＣＩ
バスを有するシステムでは、マルチバス・ダイナミック
・アービタは、ある周辺バスへのアクセスを他の２つの
周辺バスとの間で調停するために使用される。多くの組
合わせが可能であり、例えば同期バスと非同期バス間、
マスタ・バスとスレーブ・バス間、メモリ・バスと周辺
バス間、或いはホスト・バスと周辺バス間などが含まれ
る。
・アービタは、メモリ・バスへのアクセスを競合する１
つ以上の周辺バス以外のバスの他の組合わせも包含す
る。例えば３つの別々の周辺バス、例えば３つのＰＣＩ
バスを有するシステムでは、マルチバス・ダイナミック
・アービタは、ある周辺バスへのアクセスを他の２つの
周辺バスとの間で調停するために使用される。多くの組
合わせが可能であり、例えば同期バスと非同期バス間、
マスタ・バスとスレーブ・バス間、メモリ・バスと周辺
バス間、或いはホスト・バスと周辺バス間などが含まれ
る。
【００２７】図１を再度参照すると、システム１０は既
知のＰＣＩバス制御装置７０及びＭＣＡバス制御装置７
２を有する。ＰＣＩバス制御装置７０は、ＰＣＩバス・
アービタ７４及びＰＣＩバス７６を関連して有する。Ｐ
ＣＩアービタ７４は当業者には既知のように、様々なＰ
ＣＩバス・マスタ７８ａ乃至７８ｎの間で専用のＲＥＱ
ライン及びＧＮＴラインを用いて、ＰＣＩバス７６の制
御を調停する。ＣＰＵ５０、Ｌ２キャッシュ５４、メモ
リ制御装置５６、システム・メモリ６０及びＰＣＩバス
制御装置７０を含む回路については、様々な刊行物で述
べられており、例えばIntel Corporation Literature
（P．O Box 7641、Mt．Prospect、Illinois 60056-764
1）発行の"82420 PCIset Universal Motherboard Desig
n Guide"がある。
知のＰＣＩバス制御装置７０及びＭＣＡバス制御装置７
２を有する。ＰＣＩバス制御装置７０は、ＰＣＩバス・
アービタ７４及びＰＣＩバス７６を関連して有する。Ｐ
ＣＩアービタ７４は当業者には既知のように、様々なＰ
ＣＩバス・マスタ７８ａ乃至７８ｎの間で専用のＲＥＱ
ライン及びＧＮＴラインを用いて、ＰＣＩバス７６の制
御を調停する。ＣＰＵ５０、Ｌ２キャッシュ５４、メモ
リ制御装置５６、システム・メモリ６０及びＰＣＩバス
制御装置７０を含む回路については、様々な刊行物で述
べられており、例えばIntel Corporation Literature
（P．O Box 7641、Mt．Prospect、Illinois 60056-764
1）発行の"82420 PCIset Universal Motherboard Desig
n Guide"がある。
【００２８】ＭＣＡバス制御装置７２は、ＭＣＡアービ
タ８０及びＭＣＡバス８２を関連して有し、ＭＣＡバス
制御装置はＰＣＩバス７６とインタフェースする。ＭＣ
Ａアービタは当業者には既知のように、ARB/-GNT、-Pre
empt、-Burst及び４ビット・アービトレーション・バス
を用いて、様々なＭＣＡバス・マスタ８４ａ乃至８４ｎ
の間で、ＭＣＡバス８２の制御を調停する。ＭＣＡバス
は、例えばＩＢＭ発行のIBM Personal System/2 Hardwa
re Interface Technical Referenceに述べられている。
タ８０及びＭＣＡバス８２を関連して有し、ＭＣＡバス
制御装置はＰＣＩバス７６とインタフェースする。ＭＣ
Ａアービタは当業者には既知のように、ARB/-GNT、-Pre
empt、-Burst及び４ビット・アービトレーション・バス
を用いて、様々なＭＣＡバス・マスタ８４ａ乃至８４ｎ
の間で、ＭＣＡバス８２の制御を調停する。ＭＣＡバス
は、例えばＩＢＭ発行のIBM Personal System/2 Hardwa
re Interface Technical Referenceに述べられている。
【００２９】ＰＣＩバス・アービタ７４とＭＣＡバス・
アービタ８０との間の調停は、本発明のマルチバス・ア
ービタ９０が行う。ＰＣＩバス・アービタ７４は、マル
チバス・アービタ９０に２つの信号、すなわちＰＣＩ要
求（PCIreq）ライン９２及びＰＣＩアクセス完了（PCIa
cc-c）ライン９４を提供するように設計されねばならな
い。ＰＣＩ要求ラインは、ＰＣＩバス７６がメモリ・バ
ス５８を介して、メモリ６０へのアクセスを要求するこ
とを示すために使用される。ＰＣＩアクセス完了ライン
９４は、ＰＣＩバス７６によるメモリ６０の現アクセス
が完了したことを示すために使用される。ＰＣＩアービ
タ７４は、マルチバス・アービタ９０により生成される
ＰＣＩ許可（PCIgnt）ライン９６により、メモリ・バス
５８の使用を許可される。同様にＭＣＡバス・アービタ
８０は、マルチバス・アービタ９０に２つの信号、すな
わちＭＣＡ要求ライン（MCAreq）９８及びＭＣＡアクセ
ス完了（MCAacc-c）ライン１００を提供するように設計
される。ＭＣＡアービタ８０は、マルチバス・アービタ
９０により生成されるＭＣＡ許可（MCAgnt）ライン１０
２により、メモリ・バス５８の使用を許可される。アク
セス完了（ACC-C）ラインは、いずれかの周辺バスがメ
モリ・バス５８を介して、メモリ６０へのアクセスを完
了したことを示すために使用され、ＰＣＩアクセス完了
信号とＭＣＡアクセス完了信号とを論理和することによ
り生成される。両方のバスに対応する要求ライン及び許
可ラインは、各周辺バス・アービタに対応して存在する
か、当業者により所与の信号を用いて容易に生成されう
ることが理解されよう。
アービタ８０との間の調停は、本発明のマルチバス・ア
ービタ９０が行う。ＰＣＩバス・アービタ７４は、マル
チバス・アービタ９０に２つの信号、すなわちＰＣＩ要
求（PCIreq）ライン９２及びＰＣＩアクセス完了（PCIa
cc-c）ライン９４を提供するように設計されねばならな
い。ＰＣＩ要求ラインは、ＰＣＩバス７６がメモリ・バ
ス５８を介して、メモリ６０へのアクセスを要求するこ
とを示すために使用される。ＰＣＩアクセス完了ライン
９４は、ＰＣＩバス７６によるメモリ６０の現アクセス
が完了したことを示すために使用される。ＰＣＩアービ
タ７４は、マルチバス・アービタ９０により生成される
ＰＣＩ許可（PCIgnt）ライン９６により、メモリ・バス
５８の使用を許可される。同様にＭＣＡバス・アービタ
８０は、マルチバス・アービタ９０に２つの信号、すな
わちＭＣＡ要求ライン（MCAreq）９８及びＭＣＡアクセ
ス完了（MCAacc-c）ライン１００を提供するように設計
される。ＭＣＡアービタ８０は、マルチバス・アービタ
９０により生成されるＭＣＡ許可（MCAgnt）ライン１０
２により、メモリ・バス５８の使用を許可される。アク
セス完了（ACC-C）ラインは、いずれかの周辺バスがメ
モリ・バス５８を介して、メモリ６０へのアクセスを完
了したことを示すために使用され、ＰＣＩアクセス完了
信号とＭＣＡアクセス完了信号とを論理和することによ
り生成される。両方のバスに対応する要求ライン及び許
可ラインは、各周辺バス・アービタに対応して存在する
か、当業者により所与の信号を用いて容易に生成されう
ることが理解されよう。
【００３０】本実施例では、メモリ・アービタ６２、Ｐ
ＣＩバス・アービタ７４、ＭＣＡバス・アービタ８０及
びマルチバス・アービタ９０は別々であり、従って分散
アービトレーション・システムを形成する。別の実施例
では、当業者には明らかなように、１つ以上のアービタ
６２、７４、８０及び９０が中央アービタに統合され、
より集中化されたアービトレーション・システムが形成
される。すなわち、１つ以上のアービタ６２、７４、８
０及び９０が、単一のシステム・アービタに統合され、
ここで述べられる構造及び機能を保持する。
ＣＩバス・アービタ７４、ＭＣＡバス・アービタ８０及
びマルチバス・アービタ９０は別々であり、従って分散
アービトレーション・システムを形成する。別の実施例
では、当業者には明らかなように、１つ以上のアービタ
６２、７４、８０及び９０が中央アービタに統合され、
より集中化されたアービトレーション・システムが形成
される。すなわち、１つ以上のアービタ６２、７４、８
０及び９０が、単一のシステム・アービタに統合され、
ここで述べられる構造及び機能を保持する。
【００３１】図２及び図３を参照すると、本発明のマル
チバス・アービタ９０の内部コンポーネントを示すブロ
ック図が示される。マルチバス・アービタ９０は割当て
レジスタ１１０、入力調整回路１１２、アービトレーシ
ョン・ストローブ状態マシン１１４、タイム・スロット
・ポインタ１１６、アービトレーション回路１１８、及
び出力調整回路１２０を含み、これら全ては図示のよう
に互いに接続される。
チバス・アービタ９０の内部コンポーネントを示すブロ
ック図が示される。マルチバス・アービタ９０は割当て
レジスタ１１０、入力調整回路１１２、アービトレーシ
ョン・ストローブ状態マシン１１４、タイム・スロット
・ポインタ１１６、アービトレーション回路１１８、及
び出力調整回路１２０を含み、これら全ては図示のよう
に互いに接続される。
【００３２】割当てレジスタ１１０は、ＣＰＵ５０のホ
スト・バス５２及びアービトレーション回路１１８と回
路接続される。
スト・バス５２及びアービトレーション回路１１８と回
路接続される。
【００３３】入力調整回路１１２は、ＰＣＩアービタ７
４、ＭＣＡアービタ８０、タイム・スロット・ポインタ
１１６及び状態マシン１１４に回路接続され、入力をタ
イム・スロット・ポインタ１１６及び状態マシン１１４
のために調整する。例えば、タイム・スロット・ポイン
タ１１６及び状態マシン１１４は、同期信号を期待す
る。更にアクセス完了（ACC-C）信号は、状態マシン１
１４において適切に機能するために、１クロック・サイ
クル長であることが期待される。従って、入力調整回路
は非同期信号を同期化し、ACC-Cパルスが１サイクル長
となるように保証する。従って特定の入力調整回路１１
２は、動的に調停される特定のバスに依存する。
４、ＭＣＡアービタ８０、タイム・スロット・ポインタ
１１６及び状態マシン１１４に回路接続され、入力をタ
イム・スロット・ポインタ１１６及び状態マシン１１４
のために調整する。例えば、タイム・スロット・ポイン
タ１１６及び状態マシン１１４は、同期信号を期待す
る。更にアクセス完了（ACC-C）信号は、状態マシン１
１４において適切に機能するために、１クロック・サイ
クル長であることが期待される。従って、入力調整回路
は非同期信号を同期化し、ACC-Cパルスが１サイクル長
となるように保証する。従って特定の入力調整回路１１
２は、動的に調停される特定のバスに依存する。
【００３４】後に詳細に述べられるように、特定の実施
例では、入力調整回路１１２は、１）ＰＣＩアービタ７
４から同期PCIreq（ＰＣＩバス・マスタ要求）信号９２
を受諾して、同期REQ#1信号を生成し、２）ＭＣＡアー
ビタ８０から非同期MCAreq（ＭＣＡバス・マスタ要求）
信号９８を受諾して、同期REQ#2信号を生成し、３）同
期PCIacc-c（ＰＣＩバス・マスタ・アクセス完了）信号
及び非同期MCAacc-c（ＭＣＡバス・マスタ・アクセス完
了）信号の両方を、それぞれＰＣＩアービタ７４及びＭ
ＣＡアービタ８０から受諾し、単一のACC-C（アクセス
完了）信号を生成する。このACC-C信号は、クロックに
同期する１クロック・サイクル長の信号である。
例では、入力調整回路１１２は、１）ＰＣＩアービタ７
４から同期PCIreq（ＰＣＩバス・マスタ要求）信号９２
を受諾して、同期REQ#1信号を生成し、２）ＭＣＡアー
ビタ８０から非同期MCAreq（ＭＣＡバス・マスタ要求）
信号９８を受諾して、同期REQ#2信号を生成し、３）同
期PCIacc-c（ＰＣＩバス・マスタ・アクセス完了）信号
及び非同期MCAacc-c（ＭＣＡバス・マスタ・アクセス完
了）信号の両方を、それぞれＰＣＩアービタ７４及びＭ
ＣＡアービタ８０から受諾し、単一のACC-C（アクセス
完了）信号を生成する。このACC-C信号は、クロックに
同期する１クロック・サイクル長の信号である。
【００３５】状態マシン１１４は、入力調整回路１１２
からREQ#1、REQ#2及びACC-C信号を受諾し、ARB_STROBE
（アービトレーション・ストローブ）信号を生成する。
この信号はアービトレーション回路１１８により使用さ
れる。
からREQ#1、REQ#2及びACC-C信号を受諾し、ARB_STROBE
（アービトレーション・ストローブ）信号を生成する。
この信号はアービトレーション回路１１８により使用さ
れる。
【００３６】タイム・スロット・ポインタ１１６は、ア
ービトレーション回路１１８及び入力調整回路１１２に
回路接続される。タイム・スロット・ポインタ１１６
は、入力調整回路１１２からREQ#1、REQ#2及びACC-C信
号を受諾し、ｎビット数をアービトレーション回路１１
８に送信する。
ービトレーション回路１１８及び入力調整回路１１２に
回路接続される。タイム・スロット・ポインタ１１６
は、入力調整回路１１２からREQ#1、REQ#2及びACC-C信
号を受諾し、ｎビット数をアービトレーション回路１１
８に送信する。
【００３７】アービトレーション回路１１８は、割当て
レジスタ１１０、状態マシン１１４、タイム・スロット
・ポインタ１１６、メモリ・アービタ６２及び出力調整
回路１２０に回路接続される。アービトレーション回路
１１８は、割当てレジスタ１１０からｎビット値を、ま
たタイム・スロット・ポインタ１１６から同様にｎビッ
ト値を、状態マシン１１４からARB_STROBE信号を、メモ
リ・アービタ６２からGRANT_MEMORY（メモリ・バス・ア
クセス許可）信号をそれぞれ入力として受諾し、REQ_ME
MORY（メモリ・バス・アクセス要求）信号をメモリ・ア
ービタ６２に生成し、GRANT#1信号及びGRANT#2信号を出
力調整回路１２０に生成する。
レジスタ１１０、状態マシン１１４、タイム・スロット
・ポインタ１１６、メモリ・アービタ６２及び出力調整
回路１２０に回路接続される。アービトレーション回路
１１８は、割当てレジスタ１１０からｎビット値を、ま
たタイム・スロット・ポインタ１１６から同様にｎビッ
ト値を、状態マシン１１４からARB_STROBE信号を、メモ
リ・アービタ６２からGRANT_MEMORY（メモリ・バス・ア
クセス許可）信号をそれぞれ入力として受諾し、REQ_ME
MORY（メモリ・バス・アクセス要求）信号をメモリ・ア
ービタ６２に生成し、GRANT#1信号及びGRANT#2信号を出
力調整回路１２０に生成する。
【００３８】出力調整回路１２０は、アービトレーショ
ン回路１１８、ＰＣＩアービタ７４及びＭＣＡアービタ
８０に回路接続される。入力調整回路１１２の場合同
様、出力調整回路はマルチバス・アービタ９０内部から
の同期信号を、アービタ９０の外部の信号の条件に合致
するように調整する。特に出力調整回路１２０は、GRAN
T#1及びGRANT#2信号から、それぞれPCIgnt（ＰＣＩバス
にメモリ・バスの制御を許可する）信号及びMCAgnt（Ｍ
ＣＡバスにメモリ・バスの制御を許可する）信号を生成
する。
ン回路１１８、ＰＣＩアービタ７４及びＭＣＡアービタ
８０に回路接続される。入力調整回路１１２の場合同
様、出力調整回路はマルチバス・アービタ９０内部から
の同期信号を、アービタ９０の外部の信号の条件に合致
するように調整する。特に出力調整回路１２０は、GRAN
T#1及びGRANT#2信号から、それぞれPCIgnt（ＰＣＩバス
にメモリ・バスの制御を許可する）信号及びMCAgnt（Ｍ
ＣＡバスにメモリ・バスの制御を許可する）信号を生成
する。
【００３９】図４乃至図６を参照すると、入力調整回路
１１２の１実施例の回路が示される。上述のように、必
要とされる特定の回路は、調停される２つのバスの性質
に完全に依存する。この特定の実施例では、２つのバス
はＰＣＩバス７６及びＭＣＡバス８２である。PCIreq信
号は既にシステム・クロックと同期しており、従って入
力調整は不要であり、PCIreq信号がそのままREQ#1信号
となる。REQ#1信号を生成するために、せいぜいPCIreq
信号の論理レベルを反転する必要が有りうるに過ぎな
い。別の実施例において、ＰＣＩバス・クロックがＣＰ
Ｕクロックと異なる場合には、REQ#1信号をＣＰＵクロ
ックと同期するために、後述の図４で示される回路に類
似の回路が必要となる。
１１２の１実施例の回路が示される。上述のように、必
要とされる特定の回路は、調停される２つのバスの性質
に完全に依存する。この特定の実施例では、２つのバス
はＰＣＩバス７６及びＭＣＡバス８２である。PCIreq信
号は既にシステム・クロックと同期しており、従って入
力調整は不要であり、PCIreq信号がそのままREQ#1信号
となる。REQ#1信号を生成するために、せいぜいPCIreq
信号の論理レベルを反転する必要が有りうるに過ぎな
い。別の実施例において、ＰＣＩバス・クロックがＣＰ
Ｕクロックと異なる場合には、REQ#1信号をＣＰＵクロ
ックと同期するために、後述の図４で示される回路に類
似の回路が必要となる。
【００４０】一方、MCAreq信号は非同期であり、同期RE
Q#2信号を生成するために、入力調整回路１１２により
調整されなければならない。この調整を達成する回路が
図４に示される。図中、２つのクロック式Ｄフリップ・
フロップ１３０が回路接続される。システムのパワーオ
ン時に、当業者には既知のように、システム・パワーオ
ン・リセット（ＰＯＲ）信号がアサートされると、両方
のＤフリップ・フロップ１３０、１３２がリセットさ
れ、それぞれのＱ出力が論理０にセットされる。非同期
MCAreq信号が論理０から論理１に遷移すると、１番目の
Ｄフリップ・フロップ１３０がセットされ、そのＱ出力
がクロック信号（CLK）の次の立上りエッジに応答して
論理１となる。クロック信号（CLK）の次の立上りエッ
ジで、２番目のＤフリップ・フロップ１３２が１番目の
Ｄフリップ・フロップ１３０によりセットされ、そのＱ
出力がクロック信号に同期して、（僅かの遅延の後に）
論理１となる。２番目のＤフリップ・フロップ１３２か
らのＱ信号は、REQ#2信号となる。
Q#2信号を生成するために、入力調整回路１１２により
調整されなければならない。この調整を達成する回路が
図４に示される。図中、２つのクロック式Ｄフリップ・
フロップ１３０が回路接続される。システムのパワーオ
ン時に、当業者には既知のように、システム・パワーオ
ン・リセット（ＰＯＲ）信号がアサートされると、両方
のＤフリップ・フロップ１３０、１３２がリセットさ
れ、それぞれのＱ出力が論理０にセットされる。非同期
MCAreq信号が論理０から論理１に遷移すると、１番目の
Ｄフリップ・フロップ１３０がセットされ、そのＱ出力
がクロック信号（CLK）の次の立上りエッジに応答して
論理１となる。クロック信号（CLK）の次の立上りエッ
ジで、２番目のＤフリップ・フロップ１３２が１番目の
Ｄフリップ・フロップ１３０によりセットされ、そのＱ
出力がクロック信号に同期して、（僅かの遅延の後に）
論理１となる。２番目のＤフリップ・フロップ１３２か
らのＱ信号は、REQ#2信号となる。
【００４１】２つのＤフリップ・フロップ１３０、１３
２は、MCAreq信号が論理１から論理０に遷移するまで、
セットされたままの状態を維持する。その後、クロック
信号の次の立上りエッジに応答して、１番目のＤフリッ
プ・フロップ１３０が論理０にリセットされる。クロッ
ク信号の次の立上りエッジに応答して、２番目のＤフリ
ップ・フロップ１３２が１番目のＤフリップ・フロップ
１３０により、論理０にリセットされる。その結果、RE
Q#2信号がクロック信号に同期して、（僅かのゲート遅
延の後に）論理０となる。このようにして、非同期MCAr
eq信号が同期req#2信号として調整される。ここでREQ#2
信号は、MCAreq信号が論理１状態を維持する限り、論理
１状態を連続して維持する。
２は、MCAreq信号が論理１から論理０に遷移するまで、
セットされたままの状態を維持する。その後、クロック
信号の次の立上りエッジに応答して、１番目のＤフリッ
プ・フロップ１３０が論理０にリセットされる。クロッ
ク信号の次の立上りエッジに応答して、２番目のＤフリ
ップ・フロップ１３２が１番目のＤフリップ・フロップ
１３０により、論理０にリセットされる。その結果、RE
Q#2信号がクロック信号に同期して、（僅かのゲート遅
延の後に）論理０となる。このようにして、非同期MCAr
eq信号が同期req#2信号として調整される。ここでREQ#2
信号は、MCAreq信号が論理１状態を維持する限り、論理
１状態を連続して維持する。
【００４２】図５を参照すると、PCIacc-c信号を調整す
るために使用される回路が示される。PCIacc-c信号はク
ロック信号に同期しているが、その長さが１クロック・
サイクルよりも長い。図５の回路は、PCIacc-c信号を単
一クロック・サイクル長に短縮する。図示のように、Ｄ
フリップ・フロップ１４０及びＲ−Ｓラッチ１４２は、
２つの２入力ＡＮＤゲート１４４、１４６並びに２つの
インバータ１４８、１５０に回路接続される。システム
のパワーオン時にシステムＰＯＲ信号がアサートされる
と、Ｄフリップ・フロップ１４０及びＲ−Ｓラッチ１４
２がリセットされ、それぞれのＱ出力が論理０となる。
PCIacc-c信号が論理１になると、Ｄフリップ・フロップ
１４０がＡＮＤゲート１４４を介して、反転クロック信
号の次の立上りエッジ（クロック信号の次の立下りエッ
ジ）に応答してセットされ、そのＱ出力がクロック信号
に同期して、（僅かの遅延の後に）論理１となる。Ｄフ
リップ・フロップ１４０からのＱ信号は、PCI_ACC-C信
号となる。
るために使用される回路が示される。PCIacc-c信号はク
ロック信号に同期しているが、その長さが１クロック・
サイクルよりも長い。図５の回路は、PCIacc-c信号を単
一クロック・サイクル長に短縮する。図示のように、Ｄ
フリップ・フロップ１４０及びＲ−Ｓラッチ１４２は、
２つの２入力ＡＮＤゲート１４４、１４６並びに２つの
インバータ１４８、１５０に回路接続される。システム
のパワーオン時にシステムＰＯＲ信号がアサートされる
と、Ｄフリップ・フロップ１４０及びＲ−Ｓラッチ１４
２がリセットされ、それぞれのＱ出力が論理０となる。
PCIacc-c信号が論理１になると、Ｄフリップ・フロップ
１４０がＡＮＤゲート１４４を介して、反転クロック信
号の次の立上りエッジ（クロック信号の次の立下りエッ
ジ）に応答してセットされ、そのＱ出力がクロック信号
に同期して、（僅かの遅延の後に）論理１となる。Ｄフ
リップ・フロップ１４０からのＱ信号は、PCI_ACC-C信
号となる。
【００４３】クロック信号の立上り時に、Ｒ−Ｓラッチ
１４２が２番目のＡＮＤゲート１４６によりセットさ
れ、そのＱ出力がクロック信号に同期して、（僅かの遅
延の後に）論理１となる。Ｒ−Ｓラッチ１４２からのＱ
信号は、１番目のＡＮＤゲート１４４に帰還される。反
転クロック信号の次の立上りエッジ（クロック信号の次
の立下りエッジ）で、Ｄフリップ・フロップがリセット
され、そのＱ出力及びPCI_ACC-C信号が論理０となる。P
CIacc-c信号が論理１から再度論理０に立ち下がると、
Ｒ−Ｓラッチ１４２がリセットされ、前述のサイクルが
再開される。
１４２が２番目のＡＮＤゲート１４６によりセットさ
れ、そのＱ出力がクロック信号に同期して、（僅かの遅
延の後に）論理１となる。Ｒ−Ｓラッチ１４２からのＱ
信号は、１番目のＡＮＤゲート１４４に帰還される。反
転クロック信号の次の立上りエッジ（クロック信号の次
の立下りエッジ）で、Ｄフリップ・フロップがリセット
され、そのＱ出力及びPCI_ACC-C信号が論理０となる。P
CIacc-c信号が論理１から再度論理０に立ち下がると、
Ｒ−Ｓラッチ１４２がリセットされ、前述のサイクルが
再開される。
【００４４】従って、様々な長さの同期PCIacc-c信号
が、１クロック・サイクル長の同期PCI_ACC-C信号に調
整される。当業者には明らかなように、状態マシン１１
４は、様々な信号が１クロック・パルス長であることを
要求しないようにも設計されうる。しかしながら、こう
した方が状態マシン１１４の設計を容易且つ単純化する
ことができる。
が、１クロック・サイクル長の同期PCI_ACC-C信号に調
整される。当業者には明らかなように、状態マシン１１
４は、様々な信号が１クロック・パルス長であることを
要求しないようにも設計されうる。しかしながら、こう
した方が状態マシン１１４の設計を容易且つ単純化する
ことができる。
【００４５】図６を参照すると、様々な長さの非同期信
号を１クロック・サイクル長の同期信号に調整するため
に使用される回路が示される。特に図６の回路は、非同
期MCAacc-c信号を１クロック・サイクル長の同期MCA_AC
C-C信号に調整する。図示のように、Ｄフリップ・フロ
ップ１６０、１６２及びＲ−Ｓラッチ１６４が２つの２
入力ＡＮＤゲート１７０、１７２及び２つのインバータ
１７８、１８０に回路接続される。システムのパワーオ
ン時にシステムＰＯＲ信号がアサートされると、Ｄフリ
ップ・フロップ１６０、１６２及びＲ−Ｓラッチ１６４
がリセットされ、それぞれのＱ出力が論理０となる。MC
Aacc-c信号が論理１となると、１番目のＤフリップ・フ
ロップ１６０が、反転クロック信号の次の立上りエッジ
（クロック信号の次の立下りエッジ）に応答してセット
され、そのＱ出力がクロック信号に同期して、（僅かの
遅延の後に）論理１となる。反転クロック信号の次の立
上りエッジ（クロック信号の次の立下りエッジ）で、２
番目のＤフリップ・フロップ１６２がＡＮＤゲート１７
０を介して、そのエッジに応答してセットされ、そのＱ
出力がクロック信号に同期して、（僅かの遅延の後に）
論理１となる。２番目のＤフリップ・フロップ１６２か
らのＱ信号が、MCA_ACC-C信号となる。
号を１クロック・サイクル長の同期信号に調整するため
に使用される回路が示される。特に図６の回路は、非同
期MCAacc-c信号を１クロック・サイクル長の同期MCA_AC
C-C信号に調整する。図示のように、Ｄフリップ・フロ
ップ１６０、１６２及びＲ−Ｓラッチ１６４が２つの２
入力ＡＮＤゲート１７０、１７２及び２つのインバータ
１７８、１８０に回路接続される。システムのパワーオ
ン時にシステムＰＯＲ信号がアサートされると、Ｄフリ
ップ・フロップ１６０、１６２及びＲ−Ｓラッチ１６４
がリセットされ、それぞれのＱ出力が論理０となる。MC
Aacc-c信号が論理１となると、１番目のＤフリップ・フ
ロップ１６０が、反転クロック信号の次の立上りエッジ
（クロック信号の次の立下りエッジ）に応答してセット
され、そのＱ出力がクロック信号に同期して、（僅かの
遅延の後に）論理１となる。反転クロック信号の次の立
上りエッジ（クロック信号の次の立下りエッジ）で、２
番目のＤフリップ・フロップ１６２がＡＮＤゲート１７
０を介して、そのエッジに応答してセットされ、そのＱ
出力がクロック信号に同期して、（僅かの遅延の後に）
論理１となる。２番目のＤフリップ・フロップ１６２か
らのＱ信号が、MCA_ACC-C信号となる。
【００４６】その後、クロック信号が立ち上がると、Ｒ
−Ｓラッチ１６４が２番目のＡＮＤゲート１７２により
セットされ、そのＱ出力がクロック信号に同期して、
（僅かの遅延の後に）論理１となる。Ｒ−Ｓラッチ１６
４からのＱ信号は、１番目のＡＮＤゲート１７０に帰還
される。反転クロック信号の次の立上りエッジ（クロッ
ク信号の次の立下りエッジ）で、２番目のＤフリップ・
フロップ１６２がリセットされ、そのＱ出力及びMCA_AC
C-C信号が論理０となる。MCAacc-c信号が論理１から論
理０に再度立ち下がると、Ｒ−Ｓラッチ１６４がリセッ
トされ、前述のサイクルが再開される。
−Ｓラッチ１６４が２番目のＡＮＤゲート１７２により
セットされ、そのＱ出力がクロック信号に同期して、
（僅かの遅延の後に）論理１となる。Ｒ−Ｓラッチ１６
４からのＱ信号は、１番目のＡＮＤゲート１７０に帰還
される。反転クロック信号の次の立上りエッジ（クロッ
ク信号の次の立下りエッジ）で、２番目のＤフリップ・
フロップ１６２がリセットされ、そのＱ出力及びMCA_AC
C-C信号が論理０となる。MCAacc-c信号が論理１から論
理０に再度立ち下がると、Ｒ−Ｓラッチ１６４がリセッ
トされ、前述のサイクルが再開される。
【００４７】従って、様々な長さの同期MCAacc-c信号
が、１クロック・サイクル長の同期MCA_ACC-C信号に調
整される。MCA_ACC-C信号及びPCI_ACC-C信号はＯＲゲー
ト（図示せず）により論理和されてACC-C信号を形成
し、この信号はマルチバス・アービタ９０内の他の様々
な回路により使用される。
が、１クロック・サイクル長の同期MCA_ACC-C信号に調
整される。MCA_ACC-C信号及びPCI_ACC-C信号はＯＲゲー
ト（図示せず）により論理和されてACC-C信号を形成
し、この信号はマルチバス・アービタ９０内の他の様々
な回路により使用される。
【００４８】図７を参照すると、ARB_STROBE信号の生成
を管理する状態マシン１１４が示される。この図では、
状態０ １９０、状態１ １９２及び状態２ １９４の
３状態が、REQ#1、REQ#2及びACC-C信号により制御され
る。状態マシンは状態０ １９０に初期化される。状態
１ １９２は、REQ#1またはREQ#2のいずれかがアサート
されると（論理１）、状態０ １９０または状態２ １
９４から入力される。状態２ １９４は、ACC-C信号が
アサートされると（論理１）、状態１ １９２から入力
される。ARB_STROBE信号は、３つの状態のある状態から
他の２つの状態のいずれかに変化するとき、１クロック
・サイクルの間アサートされる（論理１）。当業者は、
図７に示される状態図、仕様及び例えばカルノー図など
の他の図を用いて、適切な回路を生成しうることであろ
う。
を管理する状態マシン１１４が示される。この図では、
状態０ １９０、状態１ １９２及び状態２ １９４の
３状態が、REQ#1、REQ#2及びACC-C信号により制御され
る。状態マシンは状態０ １９０に初期化される。状態
１ １９２は、REQ#1またはREQ#2のいずれかがアサート
されると（論理１）、状態０ １９０または状態２ １
９４から入力される。状態２ １９４は、ACC-C信号が
アサートされると（論理１）、状態１ １９２から入力
される。ARB_STROBE信号は、３つの状態のある状態から
他の２つの状態のいずれかに変化するとき、１クロック
・サイクルの間アサートされる（論理１）。当業者は、
図７に示される状態図、仕様及び例えばカルノー図など
の他の図を用いて、適切な回路を生成しうることであろ
う。
【００４９】図８及び図９を参照すると、割当てレジス
タ１１０、状態マシン１１４、タイム・スロット・ポイ
ンタ１１６、及びアービトレーション回路１１８の回路
が示される。
タ１１０、状態マシン１１４、タイム・スロット・ポイ
ンタ１１６、及びアービトレーション回路１１８の回路
が示される。
【００５０】ＣＰＵ５０は様々なバス間でアクセスを割
当てる。割当てレジスタ１１０は、ＣＰＵ５０により書
込まれるマルチポジション・タイム・スロット割当て値
を保持する。各ポジションは特定のタイム・スロットに
対応し、その特定のタイム・スロットに割当てられたバ
スの識別を提供する。好適には、各ポジションは１ビッ
ト長であり、従って、２つの周辺バスを識別することが
できる。例えば、割当てレジスタ１１０及びタイム・ス
ロット・ポインタ１１６が各々８ビット長であり、論理
１が第１の周辺バスに対応し、論理０が第２の周辺バス
に対応するものとすると、割当てレジスタへの11101110
2の書込みは、（２つのバス間でメモリ・バス５８に対
する競合が存在するとき、）第２の周辺バスによる毎１
アクセスごとに、第１の周辺バスによる連続する３回の
アクセスを可能にする。
当てる。割当てレジスタ１１０は、ＣＰＵ５０により書
込まれるマルチポジション・タイム・スロット割当て値
を保持する。各ポジションは特定のタイム・スロットに
対応し、その特定のタイム・スロットに割当てられたバ
スの識別を提供する。好適には、各ポジションは１ビッ
ト長であり、従って、２つの周辺バスを識別することが
できる。例えば、割当てレジスタ１１０及びタイム・ス
ロット・ポインタ１１６が各々８ビット長であり、論理
１が第１の周辺バスに対応し、論理０が第２の周辺バス
に対応するものとすると、割当てレジスタへの11101110
2の書込みは、（２つのバス間でメモリ・バス５８に対
する競合が存在するとき、）第２の周辺バスによる毎１
アクセスごとに、第１の周辺バスによる連続する３回の
アクセスを可能にする。
【００５１】ＰＣＩバス７６及びＭＣＡバス８２を使用
する実施例では、そのタイム・スロットに割当てられる
１がＰＣＩバスに対応し、そのタイム・スロットに割当
てられる０がＭＣＡバスに対応するものと仮定すると、
ＰＣＩバス・マスタは７５％のアクセスを許可され、Ｍ
ＣＡバス・マスタは２５％のアクセスを許可される。
する実施例では、そのタイム・スロットに割当てられる
１がＰＣＩバスに対応し、そのタイム・スロットに割当
てられる０がＭＣＡバスに対応するものと仮定すると、
ＰＣＩバス・マスタは７５％のアクセスを許可され、Ｍ
ＣＡバス・マスタは２５％のアクセスを許可される。
【００５２】８ビットによりアクセスの最低の割合は、
割当てレジスタ１１０に例えば100000002または0111111
12を書込むことにより、１２．５％となる。アクセス制
御の細分性は、割当てレジスタ１１０及びタイム・スロ
ット・ポインタ１１６のビット数を増すことにより増加
されうる。１６ビットの割当てレジスタ１１０及びタイ
ム・スロット・ポインタ１１６は、６．２５％のアクセ
スの細分性を可能にする。更に割当てレジスタ１１０内
の割当て値がＣＰＵ５０により動的に変更され、システ
ム内の特定の状態に依存して、異なるアクセス比率を許
容する。
割当てレジスタ１１０に例えば100000002または0111111
12を書込むことにより、１２．５％となる。アクセス制
御の細分性は、割当てレジスタ１１０及びタイム・スロ
ット・ポインタ１１６のビット数を増すことにより増加
されうる。１６ビットの割当てレジスタ１１０及びタイ
ム・スロット・ポインタ１１６は、６．２５％のアクセ
スの細分性を可能にする。更に割当てレジスタ１１０内
の割当て値がＣＰＵ５０により動的に変更され、システ
ム内の特定の状態に依存して、異なるアクセス比率を許
容する。
【００５３】図８に示されるように、割当てレジスタ１
１０はｎビットの書込み可能レジスタ２００であり、
（８ビット・レジスタが所望される場合には、）例えば
標準のＴＴＬ指定素子７４２７３、またはプログラマブ
ル・ロジック・デバイス（ＰＬＤ）、フィールド・プロ
グラマブル・ロジック・アレイ（ＦＰＬＡ）、特定アプ
リケーション向け集積回路（ＡＳＩＣ）などにおける等
価回路が使用されうる。実際に、図に示されるマルチバ
ス・アービタ９０の回路は、適切なサイズのＰＬＤ、Ｆ
ＰＬＡ、ＡＳＩＣなどに再生されうる。レジスタ２００
のデータ・ライン２０２ａ乃至２０２ｎは、ＣＰＵ５０
のデータ・バス（図示せず）に接続され、書込みライン
２０４は、当業者には既知のようにデータがＣＰＵ５０
から書込まれて、割当てレジスタ２００にラッチされる
ように、ＣＰＵ５０の１つ以上のアドレス・ライン及び
制御ライン（図示せず）をデコードすることにより生成
される。パワーオン時、レジスタ２００内のｎビットは
論理０である。これらの値はＣＰＵ５０が値を書込むと
変更される。
１０はｎビットの書込み可能レジスタ２００であり、
（８ビット・レジスタが所望される場合には、）例えば
標準のＴＴＬ指定素子７４２７３、またはプログラマブ
ル・ロジック・デバイス（ＰＬＤ）、フィールド・プロ
グラマブル・ロジック・アレイ（ＦＰＬＡ）、特定アプ
リケーション向け集積回路（ＡＳＩＣ）などにおける等
価回路が使用されうる。実際に、図に示されるマルチバ
ス・アービタ９０の回路は、適切なサイズのＰＬＤ、Ｆ
ＰＬＡ、ＡＳＩＣなどに再生されうる。レジスタ２００
のデータ・ライン２０２ａ乃至２０２ｎは、ＣＰＵ５０
のデータ・バス（図示せず）に接続され、書込みライン
２０４は、当業者には既知のようにデータがＣＰＵ５０
から書込まれて、割当てレジスタ２００にラッチされる
ように、ＣＰＵ５０の１つ以上のアドレス・ライン及び
制御ライン（図示せず）をデコードすることにより生成
される。パワーオン時、レジスタ２００内のｎビットは
論理０である。これらの値はＣＰＵ５０が値を書込むと
変更される。
【００５４】好適には、割当てレジスタ１１０は、ＣＰ
Ｕ５０による書込みに応答して、割当て値を保持する。
別の実施例では、割当てレジスタは固定の所定割当て値
を保持する装置である。例えば、書込み可能レジスタ２
００が８個のプルアップ及びプルダウン抵抗により置換
され、所定の固定値、例えば111011102を生成する。こ
うした値はアクセス比率の動的制御を可能にしないが、
特定の状況においては有効である。
Ｕ５０による書込みに応答して、割当て値を保持する。
別の実施例では、割当てレジスタは固定の所定割当て値
を保持する装置である。例えば、書込み可能レジスタ２
００が８個のプルアップ及びプルダウン抵抗により置換
され、所定の固定値、例えば111011102を生成する。こ
うした値はアクセス比率の動的制御を可能にしないが、
特定の状況においては有効である。
【００５５】上述のように、タイム・スロット・ポイン
タ１１６は、入力調整回路１１２及びアービトレーショ
ン回路１１８と回路接続される。図８はタイム・スロッ
ト・ポインタ１１６の１実施例を示す。図示のように、
タイム・スロット・ポインタ１１６は、当業者には既知
のパワーオン・リセット（ＰＯＲ）信号及びシステム・
クロックにも回路接続される。
タ１１６は、入力調整回路１１２及びアービトレーショ
ン回路１１８と回路接続される。図８はタイム・スロッ
ト・ポインタ１１６の１実施例を示す。図示のように、
タイム・スロット・ポインタ１１６は、当業者には既知
のパワーオン・リセット（ＰＯＲ）信号及びシステム・
クロックにも回路接続される。
【００５６】この特定の実施例では、タイム・スロット
・ポインタ１１６は図８に示されるように、１個のＲ−
Ｓフリップ・フロップ２０８、及びｎ個のＤフリップ・
フロップ２１０ａ乃至２１０ｎを含み、これらはインバ
ータ２１２、３入力ＡＮＤゲート２１４、及び様々な２
入力ＡＮＤゲート及び２入力ＯＲゲートに回路接続され
る。これらの素子は論理１を有する自己開始式リング・
カウンタを形成するように回路接続され、REQ#1、REQ#2
及びACC-C信号がアクティブ（論理１）であることに応
答して、フリップ・フロップを通じて論理１を受渡す。
当業者には明らかなように、ＡＮＤゲート及びＯＲゲー
トの正確な数は、特定の値ｎに依存する。上述のよう
に、ｎの値は所望のアクセスの特定の細分性に依存す
る。図から明らかなように、別のステージの追加は１ス
テージ当たり、２個の２入力ＡＮＤゲート、１個の２入
力ＯＲゲート及び１個のＤフリップ・フロップの追加を
含む。
・ポインタ１１６は図８に示されるように、１個のＲ−
Ｓフリップ・フロップ２０８、及びｎ個のＤフリップ・
フロップ２１０ａ乃至２１０ｎを含み、これらはインバ
ータ２１２、３入力ＡＮＤゲート２１４、及び様々な２
入力ＡＮＤゲート及び２入力ＯＲゲートに回路接続され
る。これらの素子は論理１を有する自己開始式リング・
カウンタを形成するように回路接続され、REQ#1、REQ#2
及びACC-C信号がアクティブ（論理１）であることに応
答して、フリップ・フロップを通じて論理１を受渡す。
当業者には明らかなように、ＡＮＤゲート及びＯＲゲー
トの正確な数は、特定の値ｎに依存する。上述のよう
に、ｎの値は所望のアクセスの特定の細分性に依存す
る。図から明らかなように、別のステージの追加は１ス
テージ当たり、２個の２入力ＡＮＤゲート、１個の２入
力ＯＲゲート及び１個のＤフリップ・フロップの追加を
含む。
【００５７】当業者には明らかなように、タイム・スロ
ット・ポインタ回路は、アクセス・サイクルの始め、ア
クセス・サイクルの終り（本発明の場合）、またはアク
セス・サイクルの間の様々な時点で、ポインタを増分す
るように変更しうる。タイム・スロット・ポインタ１１
６を増分する厳密な条件は、第１及び第２の周辺バスの
特定の時点における競合である。従って、本発明では、
タイム・スロット・ポインタ値は、両方の周辺バスがメ
モリ・バスへのアクセスを要求することに少なくとも部
分的に応答して変化する。特定の実施例では、タイム・
スロット・ポインタを増分する以前に、他の条件が満た
されることを要求しうる。例えば図８の実施例では、タ
イム・スロット・ポインタは、両方の周辺バスがメモリ
・バスを要求しており、且つ一方の周辺バスがメモリ・
バスのアクセスを丁度終了し、且つクロック信号の立上
りエッジが発生するとき増分される。他の実施例では、
例えば競合時におけるクロック信号の立下りエッジまた
はサイクルの開始などの他の条件を使用する。重要な態
様は、タイム・スロット・ポインタ値が、両方の周辺バ
スがメモリ・バスへのアクセスを要求することに少なく
とも部分的に応答して、変化することである。
ット・ポインタ回路は、アクセス・サイクルの始め、ア
クセス・サイクルの終り（本発明の場合）、またはアク
セス・サイクルの間の様々な時点で、ポインタを増分す
るように変更しうる。タイム・スロット・ポインタ１１
６を増分する厳密な条件は、第１及び第２の周辺バスの
特定の時点における競合である。従って、本発明では、
タイム・スロット・ポインタ値は、両方の周辺バスがメ
モリ・バスへのアクセスを要求することに少なくとも部
分的に応答して変化する。特定の実施例では、タイム・
スロット・ポインタを増分する以前に、他の条件が満た
されることを要求しうる。例えば図８の実施例では、タ
イム・スロット・ポインタは、両方の周辺バスがメモリ
・バスを要求しており、且つ一方の周辺バスがメモリ・
バスのアクセスを丁度終了し、且つクロック信号の立上
りエッジが発生するとき増分される。他の実施例では、
例えば競合時におけるクロック信号の立下りエッジまた
はサイクルの開始などの他の条件を使用する。重要な態
様は、タイム・スロット・ポインタ値が、両方の周辺バ
スがメモリ・バスへのアクセスを要求することに少なく
とも部分的に応答して、変化することである。
【００５８】再度図８を参照して、パワーオン時、Ｒ−
Ｓフリップ・フロップ２０８及びｎ個のＤフリップ・フ
ロップ２１０ａ乃至２１０ｎは、論理０にリセットされ
る。ＰＯＲ信号に応答して、１番目のＤフリップ・フロ
ップ２１０ａが論理１にセットされる。その後、タイム
・スロット・ポインタ１１６は、REQ#1、REQ#2及びACC-
C信号がアクティブ（論理１）であることに応答して、
クロックの立上りエッジの間に、論理１をフリップ・フ
ロップを通じて順次、受渡す。再度述べるが、重要な態
様は、タイム・スロット・ポインタ値が、両方の周辺バ
スがメモリ・バスへのアクセスを要求することに少なく
とも部分的に応答して、変化することである。この実施
例では、初期化の後、全ての時点において、単一の論理
１だけが必ず存在する。例えば８ビット・システムで
は、タイム・スロット・ポインタ１１６は100000002か
ら開始し、REQ#1、REQ#2及びACC-C信号がアクティブ
（論理１）であることに応答して、順次、010000002、0
01000002、000100002、000010002、000001002、0000001
02、000000012、そして再度100000002へと変化する。別
の実施例では、値が次のように変化する。すなわち、00
0000012、000000102、000001002、000010002、00010000
2、001000002、010000002、100000002、そして再度0000
00012へと復帰する。特定の増分及び減分方向は重要で
はなく、重要な点は割当てレジスタ内の割当て値が、タ
イム・スロット・ポインタの関連ステージに対応するこ
とである。
Ｓフリップ・フロップ２０８及びｎ個のＤフリップ・フ
ロップ２１０ａ乃至２１０ｎは、論理０にリセットされ
る。ＰＯＲ信号に応答して、１番目のＤフリップ・フロ
ップ２１０ａが論理１にセットされる。その後、タイム
・スロット・ポインタ１１６は、REQ#1、REQ#2及びACC-
C信号がアクティブ（論理１）であることに応答して、
クロックの立上りエッジの間に、論理１をフリップ・フ
ロップを通じて順次、受渡す。再度述べるが、重要な態
様は、タイム・スロット・ポインタ値が、両方の周辺バ
スがメモリ・バスへのアクセスを要求することに少なく
とも部分的に応答して、変化することである。この実施
例では、初期化の後、全ての時点において、単一の論理
１だけが必ず存在する。例えば８ビット・システムで
は、タイム・スロット・ポインタ１１６は100000002か
ら開始し、REQ#1、REQ#2及びACC-C信号がアクティブ
（論理１）であることに応答して、順次、010000002、0
01000002、000100002、000010002、000001002、0000001
02、000000012、そして再度100000002へと変化する。別
の実施例では、値が次のように変化する。すなわち、00
0000012、000000102、000001002、000010002、00010000
2、001000002、010000002、100000002、そして再度0000
00012へと復帰する。特定の増分及び減分方向は重要で
はなく、重要な点は割当てレジスタ内の割当て値が、タ
イム・スロット・ポインタの関連ステージに対応するこ
とである。
【００５９】この実施例では、アービトレーション回路
１１８は図８の回路２２０及び図９の回路を含む。回路
２２０はｎ個のＡＮＤゲート２２２ａ乃至２２２ｎ及び
ｎ入力ＯＲゲート２２４を含み、ｎ対１のセレクタとし
て構成される。BUS_SEL信号の値は、論理１を有するタ
イム・スロット・ポインタ１１６のビットに対応する、
割当てレジスタ１１０内の割当て値のビット値である。
例えば割当てレジスタが値111011102を記憶し、タイム
・スロット・ポインタが現在001000002の場合、BUS_SEL
信号は論理１となり、次の競合アクセス・サイクルの間
に、第１の周辺バスがアクセスを与えられることを示
す。ＰＣＩバス及びＭＣＡバスを使用する実施例では、
ＰＣＩバスがアクセスを与えられる。
１１８は図８の回路２２０及び図９の回路を含む。回路
２２０はｎ個のＡＮＤゲート２２２ａ乃至２２２ｎ及び
ｎ入力ＯＲゲート２２４を含み、ｎ対１のセレクタとし
て構成される。BUS_SEL信号の値は、論理１を有するタ
イム・スロット・ポインタ１１６のビットに対応する、
割当てレジスタ１１０内の割当て値のビット値である。
例えば割当てレジスタが値111011102を記憶し、タイム
・スロット・ポインタが現在001000002の場合、BUS_SEL
信号は論理１となり、次の競合アクセス・サイクルの間
に、第１の周辺バスがアクセスを与えられることを示
す。ＰＣＩバス及びＭＣＡバスを使用する実施例では、
ＰＣＩバスがアクセスを与えられる。
【００６０】図９を参照すると、GRANT#1及びGRANT#2信
号を生成するために使用されるアービトレーション回路
１１８の１部が示される。この回路は２個のＤフリップ
・フロップ２３０、２３２を有し、これらは図示のよう
に、６個の２入力ＡＮＤゲート２３４、２３５、２３
６、２３７、２３８及び２３９と、２個の２入力ＯＲゲ
ート２４０、２４２と、１個のインバータ２４４に回路
接続される。この回路は次のように機能する。両方のＤ
フリップ・フロップ２３０、２３２が論理０に初期化さ
れる。１）第１の周辺バス（ＰＣＩバス）だけがメモリ
・バス５８へのアクセスを要求しているか（REQ#1信号
がアサートされ、REQ#2信号はアサートされない）、
２）第１の周辺バス（ＰＣＩバス）がメモリ・バス５８
へのアクセスを要求し（REQ#1信号がアサートされ
る）、BUS_SEL信号が、第１の周辺バス（ＰＣＩバス）
がメモリ・バス５８の制御を与えられるべきことを示す
と（すなわち論理１）、REQ#2がアサートされているか
否かに関わらず、ARB_STROBE信号の立上りエッジに応答
して、Ｄフリップ・フロップ２３０に論理１が記憶され
る。このラッチされた論理１が、メモリ・バス５８がア
クセスされうることを示すGRANT_MEMORY信号（論理１）
に応答して、GRANT#1ラインをアサートする（論理１と
する）。
号を生成するために使用されるアービトレーション回路
１１８の１部が示される。この回路は２個のＤフリップ
・フロップ２３０、２３２を有し、これらは図示のよう
に、６個の２入力ＡＮＤゲート２３４、２３５、２３
６、２３７、２３８及び２３９と、２個の２入力ＯＲゲ
ート２４０、２４２と、１個のインバータ２４４に回路
接続される。この回路は次のように機能する。両方のＤ
フリップ・フロップ２３０、２３２が論理０に初期化さ
れる。１）第１の周辺バス（ＰＣＩバス）だけがメモリ
・バス５８へのアクセスを要求しているか（REQ#1信号
がアサートされ、REQ#2信号はアサートされない）、
２）第１の周辺バス（ＰＣＩバス）がメモリ・バス５８
へのアクセスを要求し（REQ#1信号がアサートされ
る）、BUS_SEL信号が、第１の周辺バス（ＰＣＩバス）
がメモリ・バス５８の制御を与えられるべきことを示す
と（すなわち論理１）、REQ#2がアサートされているか
否かに関わらず、ARB_STROBE信号の立上りエッジに応答
して、Ｄフリップ・フロップ２３０に論理１が記憶され
る。このラッチされた論理１が、メモリ・バス５８がア
クセスされうることを示すGRANT_MEMORY信号（論理１）
に応答して、GRANT#1ラインをアサートする（論理１と
する）。
【００６１】一方、１）第２の周辺バス（ＭＣＡバス）
だけがメモリ・バス５８へのアクセスを要求しているか
（REQ#2信号がアサートされ、REQ#1信号はアサートされ
ない）、２）第２の周辺バス（ＭＣＡバス）がメモリ・
バス５８へのアクセスを要求し（REQ#2信号がアサート
される）、BUS_SEL信号が、第２の周辺バス（ＭＣＡバ
ス）がメモリ・バス５８の制御を与えられるべきことを
示すと（すなわち論理０）、REQ#1がアサートされてい
るか否かに関わらず、ARB_STROBE信号の立上りエッジに
応答してＤフリップ・フロップ２３２に論理１が記憶さ
れる。このラッチされた論理１が、メモリ・バス５８が
アクセスされうることを示すGRANT_MEMORY信号（論理
１）に応答して、GRANT#2ラインをアサートする（論理
１とする）。
だけがメモリ・バス５８へのアクセスを要求しているか
（REQ#2信号がアサートされ、REQ#1信号はアサートされ
ない）、２）第２の周辺バス（ＭＣＡバス）がメモリ・
バス５８へのアクセスを要求し（REQ#2信号がアサート
される）、BUS_SEL信号が、第２の周辺バス（ＭＣＡバ
ス）がメモリ・バス５８の制御を与えられるべきことを
示すと（すなわち論理０）、REQ#1がアサートされてい
るか否かに関わらず、ARB_STROBE信号の立上りエッジに
応答してＤフリップ・フロップ２３２に論理１が記憶さ
れる。このラッチされた論理１が、メモリ・バス５８が
アクセスされうることを示すGRANT_MEMORY信号（論理
１）に応答して、GRANT#2ラインをアサートする（論理
１とする）。
【００６２】GRANT#1及びGRANT#2信号がアービトレーシ
ョン回路１１８により生成されると、これらの信号は論
理１に連続的に保持され、その間、対応するバスがメモ
リ・バス５８へのアクセスを有する。特定のバスでは、
この構成はバス・アービタとの互換性が無いことも有り
うる。その場合には、GRANT信号が調整される必要があ
ろう。例えばバスがシステム・クロックに非同期のパル
スまたは信号を必要とするかもしれない。この場合に
は、いずれかまたは両方のGRANT信号がバスのパラメー
タに合致するように、出力調整回路１２０が構成されよ
う。ＰＣＩバス及びＭＣＡバスを使用する実施例では、
アービトレーション回路１１８により生成されるGRANT#
1及びGRANT#2信号が使用されうる。調整が不要な場合に
は、出力調整回路は単に、GRANT#1信号をＰＣＩアービ
タ７４のPCIgnt入力に渡し、GRANT#2信号をＭＣＡアー
ビタ８０のMCAgnt入力に渡す。
ョン回路１１８により生成されると、これらの信号は論
理１に連続的に保持され、その間、対応するバスがメモ
リ・バス５８へのアクセスを有する。特定のバスでは、
この構成はバス・アービタとの互換性が無いことも有り
うる。その場合には、GRANT信号が調整される必要があ
ろう。例えばバスがシステム・クロックに非同期のパル
スまたは信号を必要とするかもしれない。この場合に
は、いずれかまたは両方のGRANT信号がバスのパラメー
タに合致するように、出力調整回路１２０が構成されよ
う。ＰＣＩバス及びＭＣＡバスを使用する実施例では、
アービトレーション回路１１８により生成されるGRANT#
1及びGRANT#2信号が使用されうる。調整が不要な場合に
は、出力調整回路は単に、GRANT#1信号をＰＣＩアービ
タ７４のPCIgnt入力に渡し、GRANT#2信号をＭＣＡアー
ビタ８０のMCAgnt入力に渡す。
【００６３】本発明のマルチバス・アービタ９０を使用
することは、かなり直接的である。所望のアクセス比率
及び所望のアクセス時間比率に対応する割当て値が、Ｃ
ＰＵ５０または任意の他の装置により、割当てレジスタ
１１０に書込まれる。その時点で、メモリ・バス５８へ
のアクセスがメモリ制御装置５６、メモリ・アービタ６
２及びマルチバス・アービタ９０により制御される。
することは、かなり直接的である。所望のアクセス比率
及び所望のアクセス時間比率に対応する割当て値が、Ｃ
ＰＵ５０または任意の他の装置により、割当てレジスタ
１１０に書込まれる。その時点で、メモリ・バス５８へ
のアクセスがメモリ制御装置５６、メモリ・アービタ６
２及びマルチバス・アービタ９０により制御される。
【００６４】図１０を参照すると、マルチバス・アービ
タ９０の競合が存在しない場合の機能を示すタイミング
図が示される。（図全体において信号の幅は基準化され
ておらず、ARB_STROBE信号及びACC-C信号は、信号間の
因果関係を示すために、伸長されて示される。）図中、
ある時点において、１つのバスだけがメモリ・バス５８
へのアクセスを要求する。従ってタイム・スロット・ポ
インタ１１６はシフトされない。
タ９０の競合が存在しない場合の機能を示すタイミング
図が示される。（図全体において信号の幅は基準化され
ておらず、ARB_STROBE信号及びACC-C信号は、信号間の
因果関係を示すために、伸長されて示される。）図中、
ある時点において、１つのバスだけがメモリ・バス５８
へのアクセスを要求する。従ってタイム・スロット・ポ
インタ１１６はシフトされない。
【００６５】記号"α"で示される時間領域では、第１の
周辺バス（ＰＣＩバス）がメモリ・バス５８へのアクセ
スを要求し、それを許可される。REQ#1信号がアクティ
ブであることに応答して、ARB_STROBE信号がパルスを発
生し、これがGRANT#1信号をアクティブにする。第１の
周辺バス（ＰＣＩバス）がメモリ・バス５８のアクセス
を終了すると、ACC-C信号がパルスを発生し、これがARB
_STROBE信号にパルスを発生させ、それによりGRANT#1信
号が非アクティブとなる。
周辺バス（ＰＣＩバス）がメモリ・バス５８へのアクセ
スを要求し、それを許可される。REQ#1信号がアクティ
ブであることに応答して、ARB_STROBE信号がパルスを発
生し、これがGRANT#1信号をアクティブにする。第１の
周辺バス（ＰＣＩバス）がメモリ・バス５８のアクセス
を終了すると、ACC-C信号がパルスを発生し、これがARB
_STROBE信号にパルスを発生させ、それによりGRANT#1信
号が非アクティブとなる。
【００６６】同様に、記号"β"で示される時間領域で
は、第２の周辺バス（ＭＣＡバス）がメモリ・バス５８
へのアクセスを要求し、それを許可される。REQ#2信号
がアクティブであることに応答して、ARB_STROBE信号が
パルスを発生し、これがGRANT#2信号をアクティブにす
る。第２の周辺バス（ＭＣＡバス）がメモリ・バス５８
のアクセスを終了すると、ACC-C信号がパルスを発生
し、これがARB_STROBE信号にパルスを発生させ、それに
よりGRANT#2信号が非アクティブとなる。
は、第２の周辺バス（ＭＣＡバス）がメモリ・バス５８
へのアクセスを要求し、それを許可される。REQ#2信号
がアクティブであることに応答して、ARB_STROBE信号が
パルスを発生し、これがGRANT#2信号をアクティブにす
る。第２の周辺バス（ＭＣＡバス）がメモリ・バス５８
のアクセスを終了すると、ACC-C信号がパルスを発生
し、これがARB_STROBE信号にパルスを発生させ、それに
よりGRANT#2信号が非アクティブとなる。
【００６７】最後に図１０の記号"γ"で示される時間領
域では、第１の周辺バス（ＰＣＩバス）が連続的にメモ
リ・バス５８へのアクセスを要求し、要求通りにアクセ
スを許可される。REQ#1信号がアクティブであることに
応答して、ARB_STROBE信号がパルスを発生し、GRANT#1
信号をアクティブにする。第１の周辺バス（ＰＣＩバ
ス）がメモリ・バス５８のアクセスを終了する度に、AC
C-C信号がパルスを発生し、これがARB_STROBE信号にパ
ルスを発生させる。しかしながら、上記α領域の場合と
は異なり、GRANT#1信号がARB_STROBE信号により連続的
に再生される。
域では、第１の周辺バス（ＰＣＩバス）が連続的にメモ
リ・バス５８へのアクセスを要求し、要求通りにアクセ
スを許可される。REQ#1信号がアクティブであることに
応答して、ARB_STROBE信号がパルスを発生し、GRANT#1
信号をアクティブにする。第１の周辺バス（ＰＣＩバ
ス）がメモリ・バス５８のアクセスを終了する度に、AC
C-C信号がパルスを発生し、これがARB_STROBE信号にパ
ルスを発生させる。しかしながら、上記α領域の場合と
は異なり、GRANT#1信号がARB_STROBE信号により連続的
に再生される。
【００６８】図１０のタイミング図の期間を通じて、タ
イム・スロット・ポインタはタイム・スロットｎを指し
示し続ける。
イム・スロット・ポインタはタイム・スロットｎを指し
示し続ける。
【００６９】図１１及び図１２を参照すると、メモリ・
バス５８の競合を示すタイミング図が示される。（図１
０のタイミング図と同様、図１１及び図１２は時間的に
基準化されておらず、信号間の因果関係を示すために、
ARB_STROBE及びACC-C信号が伸長されて示される。）タ
イム・スロット・ポインタが、スロットｎ、ｎ＋１、ｎ
＋２などを指し示すように示される。この特定の例で
は、スロットｎ乃至ｎ＋６が、割当て値．．．110111
02．．．．に対応する。すなわち、スロットｎは割当て
値１に、スロットｎ＋１は割当て値１に、スロットｎ＋
２は割当て値０に、スロットｎ＋３は割当て値１に、ス
ロットｎ＋４は割当て値１に、スロットｎ＋５は割当て
値１に、そしてスロットｎ＋６は割当て値０に、それぞ
れ対応する。
バス５８の競合を示すタイミング図が示される。（図１
０のタイミング図と同様、図１１及び図１２は時間的に
基準化されておらず、信号間の因果関係を示すために、
ARB_STROBE及びACC-C信号が伸長されて示される。）タ
イム・スロット・ポインタが、スロットｎ、ｎ＋１、ｎ
＋２などを指し示すように示される。この特定の例で
は、スロットｎ乃至ｎ＋６が、割当て値．．．110111
02．．．．に対応する。すなわち、スロットｎは割当て
値１に、スロットｎ＋１は割当て値１に、スロットｎ＋
２は割当て値０に、スロットｎ＋３は割当て値１に、ス
ロットｎ＋４は割当て値１に、スロットｎ＋５は割当て
値１に、そしてスロットｎ＋６は割当て値０に、それぞ
れ対応する。
【００７０】図示のように、２５０で示される期間に、
ＰＣＩアービタ７４がPCIreq信号によりメモリ・バス５
８を要求し、REQ#1信号が発生する。ＭＣＡバス・アー
ビタ８０はメモリ・バス５８へのアクセスを要求してい
ないので、ＰＣＩバス・アービタ７４は図１０の場合と
同様に、メモリ・バス５８へのアクセスを許可される。
ＰＣＩアービタ７４がPCIreq信号によりメモリ・バス５
８を要求し、REQ#1信号が発生する。ＭＣＡバス・アー
ビタ８０はメモリ・バス５８へのアクセスを要求してい
ないので、ＰＣＩバス・アービタ７４は図１０の場合と
同様に、メモリ・バス５８へのアクセスを許可される。
【００７１】その直後、ＭＣＡアービタ８０がMCAreq信
号によりメモリ・バス５８へのアクセスを要求し、これ
が上述のように入力調整回路１１２により調整されて、
REQ#2信号が発生される。２５２で示される期間には、
メモリ・バス５８に対する２つのバス・アービタ７４、
８０の間の競合が存在するので、タイム・スロット・ポ
インタ１１６は、ＰＣＩアービタ７４がPCIacc-c信号を
アサートすることにより、メモリ・バス５８のアクセス
の終了を伝えると増分される。ここでPCIacc-c信号は入
力調整回路１１２により調整され、ACC-C信号をアサー
トする。
号によりメモリ・バス５８へのアクセスを要求し、これ
が上述のように入力調整回路１１２により調整されて、
REQ#2信号が発生される。２５２で示される期間には、
メモリ・バス５８に対する２つのバス・アービタ７４、
８０の間の競合が存在するので、タイム・スロット・ポ
インタ１１６は、ＰＣＩアービタ７４がPCIacc-c信号を
アサートすることにより、メモリ・バス５８のアクセス
の終了を伝えると増分される。ここでPCIacc-c信号は入
力調整回路１１２により調整され、ACC-C信号をアサー
トする。
【００７２】２つのアービタ７４、８０の間で競合が存
在するので、スロットｎ＋１及び関連割当て値が、メモ
リ・バス５８をアクセスする周辺バス・アービタを決定
する。２５０で示される期間から明らかなように、スロ
ットｎに関連付けられる割当て値は論理１であるので、
GRANT#1信号が単に論理１を保持する以外は、図１０に
関連して述べられたように、ＰＣＩバス・アービタ７４
が再度、メモリ・バス５８へのアクセスを許可される。
在するので、スロットｎ＋１及び関連割当て値が、メモ
リ・バス５８をアクセスする周辺バス・アービタを決定
する。２５０で示される期間から明らかなように、スロ
ットｎに関連付けられる割当て値は論理１であるので、
GRANT#1信号が単に論理１を保持する以外は、図１０に
関連して述べられたように、ＰＣＩバス・アービタ７４
が再度、メモリ・バス５８へのアクセスを許可される。
【００７３】同様に２５２で示される期間では、競合が
存在し、ＰＣＩアービタがACC-C信号をアサートすると
き、タイム・スロット・ポインタはスロットｎ＋２に増
分し、このスロットは割当て値０に関連付けられる。従
って、期間２５４で示されるように、メモリ・バス５８
がＭＣＡバスによりアクセスされる。
存在し、ＰＣＩアービタがACC-C信号をアサートすると
き、タイム・スロット・ポインタはスロットｎ＋２に増
分し、このスロットは割当て値０に関連付けられる。従
って、期間２５４で示されるように、メモリ・バス５８
がＭＣＡバスによりアクセスされる。
【００７４】同様に２５６、２５８、２６０及び２６２
で示される期間では、競合が存在する。従って、図示の
ように、期間２５６、２５８、２６０及び２６２では、
メモリ・バス５８はＰＣＩバス、ＰＣＩバス、ＰＣＩバ
ス、そしてＭＣＡバスにより順次アクセスされる。
で示される期間では、競合が存在する。従って、図示の
ように、期間２５６、２５８、２６０及び２６２では、
メモリ・バス５８はＰＣＩバス、ＰＣＩバス、ＰＣＩバ
ス、そしてＭＣＡバスにより順次アクセスされる。
【００７５】図１３を参照すると、図１０乃至図１２の
事象を示すタイミング図が、より基準化されて示され
る。２６４で示される期間は、周辺バスがメモリ・バス
５８へのアクセスを競合する図１１及び図１２の事象を
示す。２６６で示される期間は、周辺バスが競合無し
に、メモリ・バス５８をアクセスする図１０の事象を示
す。
事象を示すタイミング図が、より基準化されて示され
る。２６４で示される期間は、周辺バスがメモリ・バス
５８へのアクセスを競合する図１１及び図１２の事象を
示す。２６６で示される期間は、周辺バスが競合無し
に、メモリ・バス５８をアクセスする図１０の事象を示
す。
【００７６】重要な点は、割当て値がＣＰＵ５０により
動的に変更され、それにより各周辺バスによるアクセス
比率が動的に変化することである。このことは周辺バス
７６、８２の１つ以上のパラメータに依存して、メモリ
・バス５８へのアクセスを個別に適合化するために有用
である。例えば現割当て値が110011002（アクセス比率
は１：１で、いずれのバスにも優先権は無く、アクセス
時間比率は１．５μｓ：５μｓでＭＣＡバスが優先）
で、ＰＣＩバス７６上の装置７８ａが、メモリ・バス５
８にほぼ一定のアクセスを要求するクリティカルなタイ
ミングで実時間活動を開始すると、割当て値がそれに従
い変更されうる。割当て値を110011002から111111102に
変更すると、この例ではアクセス比率が１：１から７：
１へと、ＰＣＩバスが優先となるように変化し、アクセ
ス時間比率は、１０．５μＳ（７×１．５μＳ）：５μ
ｓすなわち約２：１となり、ＰＣＩバスが優先となる。
動的に変更され、それにより各周辺バスによるアクセス
比率が動的に変化することである。このことは周辺バス
７６、８２の１つ以上のパラメータに依存して、メモリ
・バス５８へのアクセスを個別に適合化するために有用
である。例えば現割当て値が110011002（アクセス比率
は１：１で、いずれのバスにも優先権は無く、アクセス
時間比率は１．５μｓ：５μｓでＭＣＡバスが優先）
で、ＰＣＩバス７６上の装置７８ａが、メモリ・バス５
８にほぼ一定のアクセスを要求するクリティカルなタイ
ミングで実時間活動を開始すると、割当て値がそれに従
い変更されうる。割当て値を110011002から111111102に
変更すると、この例ではアクセス比率が１：１から７：
１へと、ＰＣＩバスが優先となるように変化し、アクセ
ス時間比率は、１０．５μＳ（７×１．５μＳ）：５μ
ｓすなわち約２：１となり、ＰＣＩバスが優先となる。
【００７７】上述の特定の実施例では、マルチバス・ア
ービタ９０は、メモリ・バス５８をアクセスする周辺バ
ス上の装置が、メモリ・バス５８の使用を終了するのを
待機する。別の実施例では、アービタ９０は、各装置が
メモリ・バス５８をアクセスする時間長を制限するよう
に構成されうる。
ービタ９０は、メモリ・バス５８をアクセスする周辺バ
ス上の装置が、メモリ・バス５８の使用を終了するのを
待機する。別の実施例では、アービタ９０は、各装置が
メモリ・バス５８をアクセスする時間長を制限するよう
に構成されうる。
【００７８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００７９】（１）複数のバス構成をサポートできるコ
ンピュータ・システムであって、 ａ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｂ）前記ＣＰＵに回路接続され、複数の周辺バス上での
情報転送を制御する複数のバス制御装置と、 ｃ）前記の各周辺バス間でのアクセスを調停するバス・
アービタと、 ｄ）前記ＣＰＵ及び前記バス・アービタに回路接続さ
れ、前記ＣＰＵに応答してタイム・スロット割当て値を
動的に記憶する、動的に可変なタイム・スロット割当て
レジスタであって、前記タイム・スロット割当て値が、
ある前記バス制御装置へのアクセス時間を、他の前記複
数のバス制御装置との間で動的に分割するために使用さ
れる、前記タイム・スロット割当てレジスタと、を含
む、コンピュータ・システム。 （２）前記バス・アービタが、前記の各周辺バス間でア
クセスを調停する集中化バス・アービタを含む、前記
（１）記載のコンピュータ・システム。 （３）前記バス・アービタが、各々が前記複数の周辺バ
スの少なくとも１つに関連付けられ、前記の各周辺バス
間のアクセスを調停する複数のバス・アービタを含む、
前記（１）記載のコンピュータ・システム。 （４）前記割当てレジスタの各ポジションに対応して少
なくとも１つのタイム・スロット・ポインタ・ポジショ
ンを有し、少なくとも１つの前記タイム・スロット・ポ
インタ・ポジションを選択するように構成されるタイム
・スロット・ポインタを含み、該タイム・スロット・ポ
インタが、別の前記周辺バスへのアクセスを要求する少
なくとも２つの前記周辺バス制御装置に少なくとも部分
的に応答して、異なる前記タイム・スロット・ポインタ
・ポジションを選択するように構成される、前記（１）
記載のコンピュータ・システム。 （５）前記ＣＰＵに回路接続されるメモリ回路を含み、
少なくとも１つの前記周辺バスがメモリ・バスである、
前記（１）記載のコンピュータ・システム。 （６）コンピュータ・システムであって、 ａ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｂ）前記ＣＰＵに前記ホスト・プロセッサ・バスを介し
て回路接続され、メモリ・バス及びメモリ・バス・アー
ビタを関連して有するメモリ制御装置と、 ｃ）前記メモリ制御装置に前記メモリ・バスを介して回
路接続されるメモリと、 ｄ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第１の周辺バス制御装置であって、第１の周辺バスと
第１の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第１の周辺バス制御装置と、 ｅ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第２の周辺バス制御装置であって、第２の周辺バスと
第２の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第２の周辺バス制御装置と、 ｆ）前記ＣＰＵ、前記第１及び第２の周辺バス・アービ
タ、及び前記メモリ・バス・アービタに回路接続される
マルチバス・アービタとを含み、前記マルチバス・アー
ビタは、 １）各ポジションが少なくとも１データ・ビットに関連
付けられる固定の所定マルチポジション・タイム・スロ
ット割当て値を記憶する割当てレジスタであって、前記
割当て値が、前記第１の周辺バスによる前記メモリ・バ
スへのアクセスと、前記第２の周辺バスによる前記メモ
リ・バスへのアクセスとの競合の間の、前記両アクセス
の比率を事前決定する、前記割当てレジスタと、 ２）前記割当てレジスタの各ポジションに対応して少な
くとも１つのタイム・スロット・ポインタ・ポジション
を有し、少なくとも１つの前記タイム・スロット・ポイ
ンタ・ポジションを選択するように構成されるタイム・
スロット・ポインタであって、前記両方の周辺バス・ア
ービタが前記メモリ・バスへのアクセスを要求すること
に少なくとも部分的に応答して、異なる前記タイム・ス
ロット・ポインタ・ポジションを選択するように構成さ
れる、前記タイム・スロット・ポインタと、 ３）前記メモリ・バス・アービタ、前記割当てレジスタ
及び前記タイム・スロット・ポインタに回路接続され、
ｉ）前記メモリ・バスへのアクセスを許可する前記メモ
リ・バス・アービタと、ｉｉ）前記選択タイム・スロッ
ト・ポインタ・ポジションと、ｉｉｉ）前記選択タイム
・スロット・ポインタ・ポジションに関連付けられる前
記タイム・スロット割当て値の前記ポジションの値とに
応答して、前記メモリ・バスへのアクセス権を与えられ
る前記周辺バスを決定するように構成される、アービト
レーション回路と、を含むことを特徴とする、コンピュ
ータ・システム。 （７）前記タイム・スロット・ポインタ及び前記割当て
レジスタが８ビット長で、前記１ポジション当たり１ビ
ットを有する、前記（６）記載のコンピュータ・システ
ム。 （８）前記タイム・スロット・ポインタが、前記両方の
バス・アービタが前記メモリ・バスへのアクセスを要求
し、且つ一方の前記周辺バス・アービタが前記メモリ・
バスの現アクセスの完了を示すことに少なくとも部分的
に応答して、１つの論理１を前記リングを循環してパス
するように構成されるリング・カウンタを含む、前記
（６）記載のコンピュータ・システム。 （９）前記タイム・スロット・ポインタが、２n個のデ
コーダの１つに回路接続され、前記両方のバス・アービ
タが前記メモリ・バスへのアクセスを要求し、且つ一方
の前記周辺バス・アービタが前記メモリ・バスの現アク
セスの完了を示すことに少なくとも部分的に応答して、
カウントするように構成される、ｎ段２進カウンタを含
む、前記（６）記載のコンピュータ・システム。 （１０）コンピュータ・システムであって、 ａ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｂ）前記ＣＰＵに前記ホスト・プロセッサ・バスを介し
て回路接続され、メモリ・バス及びメモリ・バス・アー
ビタを関連して有するメモリ制御装置と、 ｃ）前記メモリ制御装置に前記メモリ・バスを介して回
路接続されるメモリと、 ｄ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第１の周辺バス制御装置であって、第１の周辺バスと
第１の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第１の周辺バス制御装置と、 ｅ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第２の周辺バス制御装置であって、第２の周辺バスと
第２の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第２の周辺バス制御装置と、 ｆ）前記ＣＰＵ、前記第１及び第２の周辺バス・アービ
タ及び前記メモリ・バス・アービタに回路接続されるマ
ルチバス・アービタとを含み、前記マルチバス・アービ
タは、 １）前記ＣＰＵに回路接続され、前記ＣＰＵによる書込
みに応答して、各ポジションが少なくとも１データ・ビ
ットに関連付けられるマルチポジション・タイム・スロ
ット割当て値を記憶する書込み可能割当てレジスタであ
って、前記割当て値が、前記第１の周辺バスによる前記
メモリ・バスへのアクセスと、前記第２の周辺バスによ
る前記メモリ・バスへのアクセスとの競合の間の、前記
両アクセスの比率を事前決定する、前記書込み可能割当
てレジスタと、 ２）前記書込み可能割当てレジスタの各ポジションに対
応して少なくとも１つのタイム・スロット・ポインタ・
ポジションを有し、少なくとも１つの前記タイム・スロ
ット・ポインタ・ポジションを選択するように構成され
るタイム・スロット・ポインタであって、前記両方の周
辺バス・アービタが前記メモリ・バスへのアクセスを要
求することに少なくとも部分的に応答して、異なる前記
タイム・スロット・ポインタ・ポジションを選択するよ
うに構成される、前記タイム・スロット・ポインタと、 ３）前記メモリ・バス・アービタ、前記書込み可能割当
てレジスタ、及び前記タイム・スロット・ポインタに回
路接続され、（ｉ）前記メモリ・バスへのアクセスを許
可する前記メモリ・バス・アービタと、（ｉｉ）前記選
択タイム・スロット・ポインタ・ポジションと、（ｉｉ
ｉ）前記選択タイム・スロット・ポインタ・ポジション
に関連付けられる前記タイム・スロット割当て値の前記
ポジションの値とに応答して、前記メモリ・バスへのア
クセス権を与えられる前記周辺バスを決定するように構
成される、アービトレーション回路と、を含むことを特
徴とする、コンピュータ・システム。 （１１）前記タイム・スロット・ポインタ及び前記割当
てレジスタが８ビット長で、前記１ポジション当たり１
ビットを有する、前記（１０）記載のコンピュータ・シ
ステム。 （１２）前記タイム・スロット・ポインタが、前記両方
のバス・アービタが前記メモリ・バスへのアクセスを要
求し、且つ一方の前記周辺バス・アービタが前記メモリ
・バスの現アクセスの完了を示すことに少なくとも部分
的に応答して、１つの論理１を前記リングを循環してパ
スするように構成されるリング・カウンタを含む、前記
（１０）記載のコンピュータ・システム。 （１３）前記タイム・スロット・ポインタが、２n個の
デコーダの１つに回路接続され、前記両方のバス・アー
ビタが前記メモリ・バスへのアクセスを要求し、一方の
前記周辺バス・アービタが前記メモリ・バスの現アクセ
スの完了を示すことに少なくとも部分的に応答して、カ
ウントするように構成される、ｎ段２進カウンタを含
む、前記（１０）記載のコンピュータ・システム。 （１４）第１及び第２の周辺バスの間でのメモリへのア
クセスを調停する方法であって、 ａ）コンピュータ・システムを提供するステップであっ
て、前記コンピュータ・システムが、 ｉ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｉｉ）前記ＣＰＵに前記ホスト・プロセッサ・バスを介
して回路接続され、メモリ・バス及びメモリ・バス・ア
ービタを関連して有するメモリ制御装置と、 ｉｉｉ）前記メモリ制御装置に前記メモリ・バスを介し
て回路接続されるメモリと、 ｉｖ）前記ＣＰＵ及び前記メモリ制御装置に回路接続さ
れる第１の周辺バス制御装置であって、第１の周辺バス
と第１の周辺バス・アービタとを関連して有し、前記メ
モリ制御装置の前記メモリ・バス・アービタを介して、
前記メモリへのアクセスを要求するように構成される、
前記第１の周辺バス制御装置と、 ｖ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第２の周辺バス制御装置であって、第２の周辺バスと
第２の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第２の周辺バス制御装置と、 ｖｉ）前記ＣＰＵ、前記第１及び第２の周辺バス・アー
ビタ及び前記メモリ・バス・アービタに回路接続される
マルチバス・アービタであって、 １）前記ＣＰＵに回路接続され、前記ＣＰＵによる書込
みに応答して、各ポジションが少なくとも１データ・ビ
ットに関連付けられるマルチポジション・タイム・スロ
ット割当て値を記憶する書込み可能割当てレジスタと、 ２）前記書込み可能割当てレジスタの各ポジションに対
応して少なくとも１つのタイム・スロット・ポインタ・
ポジションを有するタイム・スロット・ポインタと、 ３）前記メモリ・バス・アービタ、前記書込み可能割当
てレジスタ及び前記タイム・スロット・ポインタに回路
接続されるアービトレーション回路と、を含む前記マル
チバス・アービタと、を含む、前記コンピュータ・シス
テムの前記提供ステップと、 ｂ）前記ＣＰＵにより前記書込み可能レジスタに、各ポ
ジションが前記第１または第２の周辺バスのいずれかに
対応するマルチポジション割当て値を書込むことによ
り、前記第１の周辺バスによる前記メモリ・バスへのア
クセスと、前記第２の周辺バスによる前記メモリ・バス
へのアクセスの競合の間の、前記両アクセスの比率を事
前決定する、前記書込みステップと、 ｃ）特定の前記タイム・スロット・ポインタ・ポジショ
ンを選択するステップと、 ｄ）前記第１及び第２の周辺バスが同時に前記メモリ・
バスへのアクセスを要求することに少なくとも部分的に
応答して、前記選択タイム・スロット・ポインタ・ポジ
ションを変更するステップと、 ｅ）ｉ）前記メモリ・バスへのアクセスを許可する前記
メモリ・バス・アービタと、ｉｉ）前記選択タイム・ス
ロット・ポインタ・ポジションと、ｉｉｉ）前記選択タ
イム・スロット・ポインタ・ポジションに関連付けられ
る前記タイム・スロット割当て値の前記ポジションの値
とに応答して、前記メモリ・バスへのアクセスを許可す
るステップと、を含む、方法。 （１５）ａ）前記第１及び第２の周辺バスの少なくとも
１つのパラメータを決定するステップと、 ｂ）前記第１及び第２の周辺バスの前記少なくとも１つ
の決定パラメータの値に依存して、前記割当てレジスタ
に記憶される前記割当て値を動的に変更することによ
り、前記第１の周辺バスによる前記メモリ・バスへのア
クセスと、前記第２の周辺バスによる前記メモリ・バス
へのアクセスの競合の間の、前記両アクセスの比率を変
更するステップと、を含む、前記（１４）記載の方法。 （１６）コンピュータ・システムであって、 ａ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｂ）前記ＣＰＵに前記ホスト・プロセッサ・バスを介し
て回路接続され、メモリ・バス及びメモリ・バス・アー
ビタを関連して有するメモリ制御装置と、 ｃ）前記メモリ制御装置に前記メモリ・バスを介して回
路接続されるメモリと、 ｄ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第１の周辺バス制御装置であって、第１の周辺バスと
第１の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第１の周辺バス制御装置と、 ｅ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第２の周辺バス制御装置であって、第２の周辺バスと
第２の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第２の周辺バス制御装置と、 ｆ）前記ＣＰＵ、前記第１及び第２の周辺バス・アービ
タ、及び前記メモリ・バス・アービタに回路接続される
マルチバス・アービタとを含み、前記マルチバス・アー
ビタは、 １）各ポジションが少なくとも１データ・ビットに関連
付けられる所定のマルチポジション・タイム・スロット
割当て値を記憶する割当てレジスタであって、前記割当
て値が、前記第１の周辺バスによる前記メモリ・バスへ
のアクセスと、前記第２の周辺バスによる前記メモリ・
バスへのアクセスとの競合の間の、前記両アクセスの比
率を事前決定する、前記割当てレジスタと、 ２）前記割当てレジスタの各ポジションに対応して少な
くとも１つのタイム・スロット・ポインタ・ポジション
を有し、少なくとも１つの前記タイム・スロット・ポイ
ンタ・ポジションを選択するように構成されるタイム・
スロット・ポインタであって、前記両方の周辺バス・ア
ービタが前記メモリ・バスへのアクセスを要求すること
に少なくとも部分的に応答して、異なる前記タイム・ス
ロット・ポインタ・ポジションを選択するように構成さ
れる、前記タイム・スロット・ポインタと、 ３）前記メモリ・バス・アービタ、前記割当てレジス
タ、及び前記タイム・スロット・ポインタに回路接続さ
れ、ｉ）前記メモリ・バスへのアクセスを許可する前記
メモリ・バス・アービタと、ｉｉ）前記選択タイム・ス
ロット・ポインタ・ポジションと、ｉｉｉ）前記選択タ
イム・スロット・ポインタ・ポジションに関連付けられ
る前記タイム・スロット割当て値の前記ポジションの値
とに応答して、前記メモリ・バスへのアクセス権を与え
られる前記周辺バスを決定するように構成される、アー
ビトレーション回路と、を含むことを特徴とする、コン
ピュータ・システム。 （１７）第１及び第２の周辺バスの間でのメモリへのア
クセスを調停する方法であって、 ａ）コンピュータ・システムを提供するステップであっ
て、前記コンピュータ・システムが、 ｉ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｉｉ）前記ＣＰＵに前記ホスト・プロセッサ・バスを介
して回路接続され、メモリ・バス及びメモリ・バス・ア
ービタを関連して有するメモリ制御装置と、 ｉｉｉ）前記メモリ制御装置に前記メモリ・バスを介し
て回路接続されるメモリと、 ｉｖ）前記ＣＰＵ及び前記メモリ制御装置に回路接続さ
れる第１の周辺バス制御装置であって、第１の周辺バス
と第１の周辺バス・アービタとを関連して有し、前記メ
モリ制御装置の前記メモリ・バス・アービタを介して、
前記メモリへのアクセスを要求するように構成される、
前記第１の周辺バス制御装置と、 ｖ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第２の周辺バス制御装置であって、第２の周辺バスと
第２の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第２の周辺バス制御装置と、 ｖｉ）前記ＣＰＵ、前記第１及び第２の周辺バス・アー
ビタ及び前記メモリ・バス・アービタに回路接続される
マルチバス・アービタであって、 １）各ポジションが少なくとも１データ・ビットに関連
付けられるマルチポジション・タイム・スロット割当て
値を記憶する割当てレジスタと、 ２）前記割当てレジスタの各ポジションに対応して少な
くとも１タイム・スロット・ポインタ・ポジションを有
するタイム・スロット・ポインタと、 ３）前記メモリ・バス・アービタ、前記割当てレジスタ
及び前記タイム・スロット・ポインタに回路接続される
アービトレーション回路と、を含む前記マルチバス・ア
ービタと、を含む、前記コンピュータ・システムの前記
提供ステップと、 ｂ）前記書込み可能レジスタに、各ポジションが前記第
１または第２の周辺バスのいずれかに対応する固定の所
定マルチポジション割当て値を記憶することにより、前
記第１の周辺バスによる前記メモリ・バスへのアクセス
と、前記第２の周辺バスによる前記メモリ・バスへのア
クセスの競合の間の、前記両アクセスの比率を事前決定
する、前記記憶ステップと、 ｃ）特定の前記タイム・スロット・ポインタ・ポジショ
ンを選択するステップと、 ｄ）前記第１及び第２の周辺バスが同時に前記メモリ・
バスへのアクセスを要求することに少なくとも部分的に
応答して、前記選択タイム・スロット・ポインタ・ポジ
ションを変更するステップと、 ｅ）ｉ）前記メモリ・バスへのアクセスを許可する前記
メモリ・バス・アービタと、ｉｉ）前記選択タイム・ス
ロット・ポインタ・ポジションと、ｉｉｉ）前記選択タ
イム・スロット・ポインタ・ポジションに関連付けられ
る前記タイム・スロット割当て値の前記ポジションの値
とに応答して、前記メモリ・バスへのアクセスを許可す
るステップと、を含む、方法。
ンピュータ・システムであって、 ａ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｂ）前記ＣＰＵに回路接続され、複数の周辺バス上での
情報転送を制御する複数のバス制御装置と、 ｃ）前記の各周辺バス間でのアクセスを調停するバス・
アービタと、 ｄ）前記ＣＰＵ及び前記バス・アービタに回路接続さ
れ、前記ＣＰＵに応答してタイム・スロット割当て値を
動的に記憶する、動的に可変なタイム・スロット割当て
レジスタであって、前記タイム・スロット割当て値が、
ある前記バス制御装置へのアクセス時間を、他の前記複
数のバス制御装置との間で動的に分割するために使用さ
れる、前記タイム・スロット割当てレジスタと、を含
む、コンピュータ・システム。 （２）前記バス・アービタが、前記の各周辺バス間でア
クセスを調停する集中化バス・アービタを含む、前記
（１）記載のコンピュータ・システム。 （３）前記バス・アービタが、各々が前記複数の周辺バ
スの少なくとも１つに関連付けられ、前記の各周辺バス
間のアクセスを調停する複数のバス・アービタを含む、
前記（１）記載のコンピュータ・システム。 （４）前記割当てレジスタの各ポジションに対応して少
なくとも１つのタイム・スロット・ポインタ・ポジショ
ンを有し、少なくとも１つの前記タイム・スロット・ポ
インタ・ポジションを選択するように構成されるタイム
・スロット・ポインタを含み、該タイム・スロット・ポ
インタが、別の前記周辺バスへのアクセスを要求する少
なくとも２つの前記周辺バス制御装置に少なくとも部分
的に応答して、異なる前記タイム・スロット・ポインタ
・ポジションを選択するように構成される、前記（１）
記載のコンピュータ・システム。 （５）前記ＣＰＵに回路接続されるメモリ回路を含み、
少なくとも１つの前記周辺バスがメモリ・バスである、
前記（１）記載のコンピュータ・システム。 （６）コンピュータ・システムであって、 ａ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｂ）前記ＣＰＵに前記ホスト・プロセッサ・バスを介し
て回路接続され、メモリ・バス及びメモリ・バス・アー
ビタを関連して有するメモリ制御装置と、 ｃ）前記メモリ制御装置に前記メモリ・バスを介して回
路接続されるメモリと、 ｄ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第１の周辺バス制御装置であって、第１の周辺バスと
第１の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第１の周辺バス制御装置と、 ｅ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第２の周辺バス制御装置であって、第２の周辺バスと
第２の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第２の周辺バス制御装置と、 ｆ）前記ＣＰＵ、前記第１及び第２の周辺バス・アービ
タ、及び前記メモリ・バス・アービタに回路接続される
マルチバス・アービタとを含み、前記マルチバス・アー
ビタは、 １）各ポジションが少なくとも１データ・ビットに関連
付けられる固定の所定マルチポジション・タイム・スロ
ット割当て値を記憶する割当てレジスタであって、前記
割当て値が、前記第１の周辺バスによる前記メモリ・バ
スへのアクセスと、前記第２の周辺バスによる前記メモ
リ・バスへのアクセスとの競合の間の、前記両アクセス
の比率を事前決定する、前記割当てレジスタと、 ２）前記割当てレジスタの各ポジションに対応して少な
くとも１つのタイム・スロット・ポインタ・ポジション
を有し、少なくとも１つの前記タイム・スロット・ポイ
ンタ・ポジションを選択するように構成されるタイム・
スロット・ポインタであって、前記両方の周辺バス・ア
ービタが前記メモリ・バスへのアクセスを要求すること
に少なくとも部分的に応答して、異なる前記タイム・ス
ロット・ポインタ・ポジションを選択するように構成さ
れる、前記タイム・スロット・ポインタと、 ３）前記メモリ・バス・アービタ、前記割当てレジスタ
及び前記タイム・スロット・ポインタに回路接続され、
ｉ）前記メモリ・バスへのアクセスを許可する前記メモ
リ・バス・アービタと、ｉｉ）前記選択タイム・スロッ
ト・ポインタ・ポジションと、ｉｉｉ）前記選択タイム
・スロット・ポインタ・ポジションに関連付けられる前
記タイム・スロット割当て値の前記ポジションの値とに
応答して、前記メモリ・バスへのアクセス権を与えられ
る前記周辺バスを決定するように構成される、アービト
レーション回路と、を含むことを特徴とする、コンピュ
ータ・システム。 （７）前記タイム・スロット・ポインタ及び前記割当て
レジスタが８ビット長で、前記１ポジション当たり１ビ
ットを有する、前記（６）記載のコンピュータ・システ
ム。 （８）前記タイム・スロット・ポインタが、前記両方の
バス・アービタが前記メモリ・バスへのアクセスを要求
し、且つ一方の前記周辺バス・アービタが前記メモリ・
バスの現アクセスの完了を示すことに少なくとも部分的
に応答して、１つの論理１を前記リングを循環してパス
するように構成されるリング・カウンタを含む、前記
（６）記載のコンピュータ・システム。 （９）前記タイム・スロット・ポインタが、２n個のデ
コーダの１つに回路接続され、前記両方のバス・アービ
タが前記メモリ・バスへのアクセスを要求し、且つ一方
の前記周辺バス・アービタが前記メモリ・バスの現アク
セスの完了を示すことに少なくとも部分的に応答して、
カウントするように構成される、ｎ段２進カウンタを含
む、前記（６）記載のコンピュータ・システム。 （１０）コンピュータ・システムであって、 ａ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｂ）前記ＣＰＵに前記ホスト・プロセッサ・バスを介し
て回路接続され、メモリ・バス及びメモリ・バス・アー
ビタを関連して有するメモリ制御装置と、 ｃ）前記メモリ制御装置に前記メモリ・バスを介して回
路接続されるメモリと、 ｄ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第１の周辺バス制御装置であって、第１の周辺バスと
第１の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第１の周辺バス制御装置と、 ｅ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第２の周辺バス制御装置であって、第２の周辺バスと
第２の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第２の周辺バス制御装置と、 ｆ）前記ＣＰＵ、前記第１及び第２の周辺バス・アービ
タ及び前記メモリ・バス・アービタに回路接続されるマ
ルチバス・アービタとを含み、前記マルチバス・アービ
タは、 １）前記ＣＰＵに回路接続され、前記ＣＰＵによる書込
みに応答して、各ポジションが少なくとも１データ・ビ
ットに関連付けられるマルチポジション・タイム・スロ
ット割当て値を記憶する書込み可能割当てレジスタであ
って、前記割当て値が、前記第１の周辺バスによる前記
メモリ・バスへのアクセスと、前記第２の周辺バスによ
る前記メモリ・バスへのアクセスとの競合の間の、前記
両アクセスの比率を事前決定する、前記書込み可能割当
てレジスタと、 ２）前記書込み可能割当てレジスタの各ポジションに対
応して少なくとも１つのタイム・スロット・ポインタ・
ポジションを有し、少なくとも１つの前記タイム・スロ
ット・ポインタ・ポジションを選択するように構成され
るタイム・スロット・ポインタであって、前記両方の周
辺バス・アービタが前記メモリ・バスへのアクセスを要
求することに少なくとも部分的に応答して、異なる前記
タイム・スロット・ポインタ・ポジションを選択するよ
うに構成される、前記タイム・スロット・ポインタと、 ３）前記メモリ・バス・アービタ、前記書込み可能割当
てレジスタ、及び前記タイム・スロット・ポインタに回
路接続され、（ｉ）前記メモリ・バスへのアクセスを許
可する前記メモリ・バス・アービタと、（ｉｉ）前記選
択タイム・スロット・ポインタ・ポジションと、（ｉｉ
ｉ）前記選択タイム・スロット・ポインタ・ポジション
に関連付けられる前記タイム・スロット割当て値の前記
ポジションの値とに応答して、前記メモリ・バスへのア
クセス権を与えられる前記周辺バスを決定するように構
成される、アービトレーション回路と、を含むことを特
徴とする、コンピュータ・システム。 （１１）前記タイム・スロット・ポインタ及び前記割当
てレジスタが８ビット長で、前記１ポジション当たり１
ビットを有する、前記（１０）記載のコンピュータ・シ
ステム。 （１２）前記タイム・スロット・ポインタが、前記両方
のバス・アービタが前記メモリ・バスへのアクセスを要
求し、且つ一方の前記周辺バス・アービタが前記メモリ
・バスの現アクセスの完了を示すことに少なくとも部分
的に応答して、１つの論理１を前記リングを循環してパ
スするように構成されるリング・カウンタを含む、前記
（１０）記載のコンピュータ・システム。 （１３）前記タイム・スロット・ポインタが、２n個の
デコーダの１つに回路接続され、前記両方のバス・アー
ビタが前記メモリ・バスへのアクセスを要求し、一方の
前記周辺バス・アービタが前記メモリ・バスの現アクセ
スの完了を示すことに少なくとも部分的に応答して、カ
ウントするように構成される、ｎ段２進カウンタを含
む、前記（１０）記載のコンピュータ・システム。 （１４）第１及び第２の周辺バスの間でのメモリへのア
クセスを調停する方法であって、 ａ）コンピュータ・システムを提供するステップであっ
て、前記コンピュータ・システムが、 ｉ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｉｉ）前記ＣＰＵに前記ホスト・プロセッサ・バスを介
して回路接続され、メモリ・バス及びメモリ・バス・ア
ービタを関連して有するメモリ制御装置と、 ｉｉｉ）前記メモリ制御装置に前記メモリ・バスを介し
て回路接続されるメモリと、 ｉｖ）前記ＣＰＵ及び前記メモリ制御装置に回路接続さ
れる第１の周辺バス制御装置であって、第１の周辺バス
と第１の周辺バス・アービタとを関連して有し、前記メ
モリ制御装置の前記メモリ・バス・アービタを介して、
前記メモリへのアクセスを要求するように構成される、
前記第１の周辺バス制御装置と、 ｖ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第２の周辺バス制御装置であって、第２の周辺バスと
第２の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第２の周辺バス制御装置と、 ｖｉ）前記ＣＰＵ、前記第１及び第２の周辺バス・アー
ビタ及び前記メモリ・バス・アービタに回路接続される
マルチバス・アービタであって、 １）前記ＣＰＵに回路接続され、前記ＣＰＵによる書込
みに応答して、各ポジションが少なくとも１データ・ビ
ットに関連付けられるマルチポジション・タイム・スロ
ット割当て値を記憶する書込み可能割当てレジスタと、 ２）前記書込み可能割当てレジスタの各ポジションに対
応して少なくとも１つのタイム・スロット・ポインタ・
ポジションを有するタイム・スロット・ポインタと、 ３）前記メモリ・バス・アービタ、前記書込み可能割当
てレジスタ及び前記タイム・スロット・ポインタに回路
接続されるアービトレーション回路と、を含む前記マル
チバス・アービタと、を含む、前記コンピュータ・シス
テムの前記提供ステップと、 ｂ）前記ＣＰＵにより前記書込み可能レジスタに、各ポ
ジションが前記第１または第２の周辺バスのいずれかに
対応するマルチポジション割当て値を書込むことによ
り、前記第１の周辺バスによる前記メモリ・バスへのア
クセスと、前記第２の周辺バスによる前記メモリ・バス
へのアクセスの競合の間の、前記両アクセスの比率を事
前決定する、前記書込みステップと、 ｃ）特定の前記タイム・スロット・ポインタ・ポジショ
ンを選択するステップと、 ｄ）前記第１及び第２の周辺バスが同時に前記メモリ・
バスへのアクセスを要求することに少なくとも部分的に
応答して、前記選択タイム・スロット・ポインタ・ポジ
ションを変更するステップと、 ｅ）ｉ）前記メモリ・バスへのアクセスを許可する前記
メモリ・バス・アービタと、ｉｉ）前記選択タイム・ス
ロット・ポインタ・ポジションと、ｉｉｉ）前記選択タ
イム・スロット・ポインタ・ポジションに関連付けられ
る前記タイム・スロット割当て値の前記ポジションの値
とに応答して、前記メモリ・バスへのアクセスを許可す
るステップと、を含む、方法。 （１５）ａ）前記第１及び第２の周辺バスの少なくとも
１つのパラメータを決定するステップと、 ｂ）前記第１及び第２の周辺バスの前記少なくとも１つ
の決定パラメータの値に依存して、前記割当てレジスタ
に記憶される前記割当て値を動的に変更することによ
り、前記第１の周辺バスによる前記メモリ・バスへのア
クセスと、前記第２の周辺バスによる前記メモリ・バス
へのアクセスの競合の間の、前記両アクセスの比率を変
更するステップと、を含む、前記（１４）記載の方法。 （１６）コンピュータ・システムであって、 ａ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｂ）前記ＣＰＵに前記ホスト・プロセッサ・バスを介し
て回路接続され、メモリ・バス及びメモリ・バス・アー
ビタを関連して有するメモリ制御装置と、 ｃ）前記メモリ制御装置に前記メモリ・バスを介して回
路接続されるメモリと、 ｄ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第１の周辺バス制御装置であって、第１の周辺バスと
第１の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第１の周辺バス制御装置と、 ｅ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第２の周辺バス制御装置であって、第２の周辺バスと
第２の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第２の周辺バス制御装置と、 ｆ）前記ＣＰＵ、前記第１及び第２の周辺バス・アービ
タ、及び前記メモリ・バス・アービタに回路接続される
マルチバス・アービタとを含み、前記マルチバス・アー
ビタは、 １）各ポジションが少なくとも１データ・ビットに関連
付けられる所定のマルチポジション・タイム・スロット
割当て値を記憶する割当てレジスタであって、前記割当
て値が、前記第１の周辺バスによる前記メモリ・バスへ
のアクセスと、前記第２の周辺バスによる前記メモリ・
バスへのアクセスとの競合の間の、前記両アクセスの比
率を事前決定する、前記割当てレジスタと、 ２）前記割当てレジスタの各ポジションに対応して少な
くとも１つのタイム・スロット・ポインタ・ポジション
を有し、少なくとも１つの前記タイム・スロット・ポイ
ンタ・ポジションを選択するように構成されるタイム・
スロット・ポインタであって、前記両方の周辺バス・ア
ービタが前記メモリ・バスへのアクセスを要求すること
に少なくとも部分的に応答して、異なる前記タイム・ス
ロット・ポインタ・ポジションを選択するように構成さ
れる、前記タイム・スロット・ポインタと、 ３）前記メモリ・バス・アービタ、前記割当てレジス
タ、及び前記タイム・スロット・ポインタに回路接続さ
れ、ｉ）前記メモリ・バスへのアクセスを許可する前記
メモリ・バス・アービタと、ｉｉ）前記選択タイム・ス
ロット・ポインタ・ポジションと、ｉｉｉ）前記選択タ
イム・スロット・ポインタ・ポジションに関連付けられ
る前記タイム・スロット割当て値の前記ポジションの値
とに応答して、前記メモリ・バスへのアクセス権を与え
られる前記周辺バスを決定するように構成される、アー
ビトレーション回路と、を含むことを特徴とする、コン
ピュータ・システム。 （１７）第１及び第２の周辺バスの間でのメモリへのア
クセスを調停する方法であって、 ａ）コンピュータ・システムを提供するステップであっ
て、前記コンピュータ・システムが、 ｉ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｉｉ）前記ＣＰＵに前記ホスト・プロセッサ・バスを介
して回路接続され、メモリ・バス及びメモリ・バス・ア
ービタを関連して有するメモリ制御装置と、 ｉｉｉ）前記メモリ制御装置に前記メモリ・バスを介し
て回路接続されるメモリと、 ｉｖ）前記ＣＰＵ及び前記メモリ制御装置に回路接続さ
れる第１の周辺バス制御装置であって、第１の周辺バス
と第１の周辺バス・アービタとを関連して有し、前記メ
モリ制御装置の前記メモリ・バス・アービタを介して、
前記メモリへのアクセスを要求するように構成される、
前記第１の周辺バス制御装置と、 ｖ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第２の周辺バス制御装置であって、第２の周辺バスと
第２の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第２の周辺バス制御装置と、 ｖｉ）前記ＣＰＵ、前記第１及び第２の周辺バス・アー
ビタ及び前記メモリ・バス・アービタに回路接続される
マルチバス・アービタであって、 １）各ポジションが少なくとも１データ・ビットに関連
付けられるマルチポジション・タイム・スロット割当て
値を記憶する割当てレジスタと、 ２）前記割当てレジスタの各ポジションに対応して少な
くとも１タイム・スロット・ポインタ・ポジションを有
するタイム・スロット・ポインタと、 ３）前記メモリ・バス・アービタ、前記割当てレジスタ
及び前記タイム・スロット・ポインタに回路接続される
アービトレーション回路と、を含む前記マルチバス・ア
ービタと、を含む、前記コンピュータ・システムの前記
提供ステップと、 ｂ）前記書込み可能レジスタに、各ポジションが前記第
１または第２の周辺バスのいずれかに対応する固定の所
定マルチポジション割当て値を記憶することにより、前
記第１の周辺バスによる前記メモリ・バスへのアクセス
と、前記第２の周辺バスによる前記メモリ・バスへのア
クセスの競合の間の、前記両アクセスの比率を事前決定
する、前記記憶ステップと、 ｃ）特定の前記タイム・スロット・ポインタ・ポジショ
ンを選択するステップと、 ｄ）前記第１及び第２の周辺バスが同時に前記メモリ・
バスへのアクセスを要求することに少なくとも部分的に
応答して、前記選択タイム・スロット・ポインタ・ポジ
ションを変更するステップと、 ｅ）ｉ）前記メモリ・バスへのアクセスを許可する前記
メモリ・バス・アービタと、ｉｉ）前記選択タイム・ス
ロット・ポインタ・ポジションと、ｉｉｉ）前記選択タ
イム・スロット・ポインタ・ポジションに関連付けられ
る前記タイム・スロット割当て値の前記ポジションの値
とに応答して、前記メモリ・バスへのアクセスを許可す
るステップと、を含む、方法。
【００８０】
【発明の効果】以上、本発明は特定の実施例に関連して
詳細に述べられてきたが、本発明はこれらの実施例に限
られるものではなく、当業者には別の利点及び変更が容
易に考案されよう。例えば、各タイム・スロットに関連
付けられるバスの識別を十分に記憶するように、割当て
レジスタ１１０の１タイム・スロット・ポインタ・ポジ
ションにつき、十分なビット（例えば３ビット）を持た
せることにより、回路が３つ以上の異種の周辺バスを調
停するように変更されうる。別の例では、マルチバス・
アービタが同一タイプの２つのバス、例えば２つの別々
のＰＣＩバスまたは２つの別々のＭＣＡバスを調停する
ように構成されうる。更に別の例では、セットアップ時
間の違反に容易に遭遇する点で、しばしば信号が数クロ
ック・サイクル分遅延され、図示の回路がかなり保守的
となる。当業者においては、同一機能を達成するための
より魅力的な回路が見い出せよう。従って、本発明は特
定の詳細、上述された装置及び方法、並びに言及された
例に限るものではなく、本発明の精神及び範囲から逸脱
することなしに、新たな発展が考案されうるものであ
る。
詳細に述べられてきたが、本発明はこれらの実施例に限
られるものではなく、当業者には別の利点及び変更が容
易に考案されよう。例えば、各タイム・スロットに関連
付けられるバスの識別を十分に記憶するように、割当て
レジスタ１１０の１タイム・スロット・ポインタ・ポジ
ションにつき、十分なビット（例えば３ビット）を持た
せることにより、回路が３つ以上の異種の周辺バスを調
停するように変更されうる。別の例では、マルチバス・
アービタが同一タイプの２つのバス、例えば２つの別々
のＰＣＩバスまたは２つの別々のＭＣＡバスを調停する
ように構成されうる。更に別の例では、セットアップ時
間の違反に容易に遭遇する点で、しばしば信号が数クロ
ック・サイクル分遅延され、図示の回路がかなり保守的
となる。当業者においては、同一機能を達成するための
より魅力的な回路が見い出せよう。従って、本発明は特
定の詳細、上述された装置及び方法、並びに言及された
例に限るものではなく、本発明の精神及び範囲から逸脱
することなしに、新たな発展が考案されうるものであ
る。
【図１】本発明のマルチバス・アービタを用いるコンピ
ュータ・システムのシステム概要を示すブロック図であ
る。
ュータ・システムのシステム概要を示すブロック図であ
る。
【図２】本発明のマルチバス・アービタの特定の内部部
分を示すブロック図である。
分を示すブロック図である。
【図３】本発明のマルチバス・アービタの特定の内部部
分を示すブロック図である。
分を示すブロック図である。
【図４】ＰＣＩバス信号及びＭＣＡバス信号を他の回路
に好適な信号に変換するための入力調整回路を示す図で
ある。
に好適な信号に変換するための入力調整回路を示す図で
ある。
【図５】ＰＣＩバス信号及びＭＣＡバス信号を他の回路
に好適な信号に変換するための入力調整回路を示す図で
ある。
に好適な信号に変換するための入力調整回路を示す図で
ある。
【図６】ＰＣＩバス信号及びＭＣＡバス信号を他の回路
に好適な信号に変換するための入力調整回路を示す図で
ある。
に好適な信号に変換するための入力調整回路を示す図で
ある。
【図７】ARB_STROBE信号を生成するための状態遷移を示
す状態マシン図である。
す状態マシン図である。
【図８】本発明のマルチバス・アービタの実施例の回路
図である。
図である。
【図９】本発明のマルチバス・アービタの実施例の回路
図である。
図である。
【図１０】図８及び図９で示される本発明のマルチ・バ
ス・アービタの実施例の様々な信号間のタイミング及び
因果関係を示すタイミング図である。
ス・アービタの実施例の様々な信号間のタイミング及び
因果関係を示すタイミング図である。
【図１１】図８及び図９で示される本発明のマルチ・バ
ス・アービタの実施例の様々な信号間のタイミング及び
因果関係を示すタイミング図である。
ス・アービタの実施例の様々な信号間のタイミング及び
因果関係を示すタイミング図である。
【図１２】図８及び図９で示される本発明のマルチ・バ
ス・アービタの実施例の様々な信号間のタイミング及び
因果関係を示すタイミング図である。
ス・アービタの実施例の様々な信号間のタイミング及び
因果関係を示すタイミング図である。
【図１３】図８及び図９で示される本発明のマルチ・バ
ス・アービタの実施例の様々な信号間のタイミング及び
因果関係を示すタイミング図である。
ス・アービタの実施例の様々な信号間のタイミング及び
因果関係を示すタイミング図である。
１０ コンピュータ・システム ５０ 中央処理ユニット（ＣＰＵ） ５２ ホスト・プロセッサ・バス ５４ レベル２（Ｌ２）キャッシュ・メモリ ５６ メモリ制御装置 ５８ メモリ・バス ６０ システム・メモリ ６２ メモリ・アービタ ７０ ＰＣＩバス制御装置 ７２ ＭＣＡバス制御装置 ７４ ＰＣＩバス・アービタ ７６ ＰＣＩバス ８０ ＭＣＡバス・アービタ ８２ ＭＣＡバス ９０ マルチバス・アービタ ９２ ＰＣＩ要求（PCIreq）ライン ９４ ＰＣＩアクセス完了ライン ９６ ＰＣＩ許可（PCIgnt）ライン ９８ ＭＣＡ要求ライン（MCAreq） １００ ＭＣＡアクセス完了（MCAacc_c） １０２ ＭＣＡ許可（MCAgnt）ライン １１０ 割当てレジスタ １１２ 入力調整回路 １１４ アービトレーション・ストローブ状態マシン １１６ タイム・スロット・ポインタ １１８ アービトレーション回路 １２０ 出力調整回路 １３０ １３２、１４０、１６０、１６２、２３０、２
３２ Ｄフリップ・フロップ １４２、１６４ Ｒ−Ｓラッチ １４４、１４６、１７０、１７２ ２入力ＡＮＤゲート １４８、１５０、１７８、１８０、２１２、２２４ イ
ンバータ ２００ 書込み可能レジスタ ２０４ 書込みライン ２０８ Ｒ−Ｓフリップ・フロップ ２１４ ３入力ＡＮＤゲート ２２４ ＯＲゲート ２４０、２４２ ２入力ＯＲゲート
３２ Ｄフリップ・フロップ １４２、１６４ Ｒ−Ｓラッチ １４４、１４６、１７０、１７２ ２入力ＡＮＤゲート １４８、１５０、１７８、１８０、２１２、２２４ イ
ンバータ ２００ 書込み可能レジスタ ２０４ 書込みライン ２０８ Ｒ−Ｓフリップ・フロップ ２１４ ３入力ＡＮＤゲート ２２４ ＯＲゲート ２４０、２４２ ２入力ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−179042（ＪＰ，Ａ) 特開 平４−32950（ＪＰ，Ａ) 特開 平11−85681（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/362 G06F 13/36 G06F 13/16
Claims (17)
- 【請求項１】複数のバス構成をサポートできるコンピュ
ータ・システムであって、 ａ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｂ）前記ＣＰＵに回路接続され、複数の周辺バス上での
情報転送を制御する複数のバス制御装置と、 ｃ）前記の各周辺バス間でのアクセスを調停するバス・
アービタと、 ｄ）前記ＣＰＵ及び前記バス・アービタに回路接続さ
れ、前記ＣＰＵに応答してタイム・スロット割当て値を
動的に記憶する、動的に可変なタイム・スロット割当て
レジスタであって、前記タイム・スロット割当て値が、
ある前記バス制御装置へのアクセス時間を、他の前記複
数のバス制御装置との間で動的に分割するために使用さ
れる、前記タイム・スロット割当てレジスタと、 を含む、コンピュータ・システム。 - 【請求項２】前記バス・アービタが、前記の各周辺バス
間でアクセスを調停する集中化バス・アービタを含む、
請求項１記載のコンピュータ・システム。 - 【請求項３】前記バス・アービタが、各々が前記複数の
周辺バスの少なくとも１つに関連付けられ、前記の各周
辺バス間のアクセスを調停する複数のバス・アービタを
含む、請求項１記載のコンピュータ・システム。 - 【請求項４】前記割当てレジスタの各ポジションに対応
して少なくとも１つのタイム・スロット・ポインタ・ポ
ジションを有し、少なくとも１つの前記タイム・スロッ
ト・ポインタ・ポジションを選択するように構成される
タイム・スロット・ポインタを含み、該タイム・スロッ
ト・ポインタが、別の前記周辺バスへのアクセスを要求
する少なくとも２つの前記周辺バス制御装置に少なくと
も部分的に応答して、異なる前記タイム・スロット・ポ
インタ・ポジションを選択するように構成される、請求
項１記載のコンピュータ・システム。 - 【請求項５】前記ＣＰＵに回路接続されるメモリ回路を
含み、少なくとも１つの前記周辺バスがメモリ・バスで
ある、請求項１記載のコンピュータ・システム。 - 【請求項６】コンピュータ・システムであって、 ａ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｂ）前記ＣＰＵに前記ホスト・プロセッサ・バスを介し
て回路接続され、メモリ・バス及びメモリ・バス・アー
ビタを関連して有するメモリ制御装置と、 ｃ）前記メモリ制御装置に前記メモリ・バスを介して回
路接続されるメモリと、 ｄ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第１の周辺バス制御装置であって、第１の周辺バスと
第１の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第１の周辺バス制御装置と、 ｅ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第２の周辺バス制御装置であって、第２の周辺バスと
第２の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第２の周辺バス制御装置と、 ｆ）前記ＣＰＵ、前記第１及び第２の周辺バス・アービ
タ、及び前記メモリ・バス・アービタに回路接続される
マルチバス・アービタとを含み、 前記マルチバス・アービタは、 １）各ポジションが少なくとも１データ・ビットに関連
付けられる固定の所定マルチポジション・タイム・スロ
ット割当て値を記憶する割当てレジスタであって、前記
割当て値が、前記第１の周辺バスによる前記メモリ・バ
スへのアクセスと、前記第２の周辺バスによる前記メモ
リ・バスへのアクセスとの競合の間の、前記両アクセス
の比率を事前決定する、前記割当てレジスタと、 ２）前記割当てレジスタの各ポジションに対応して少な
くとも１つのタイム・スロット・ポインタ・ポジション
を有し、少なくとも１つの前記タイム・スロット・ポイ
ンタ・ポジションを選択するように構成されるタイム・
スロット・ポインタであって、前記両方の周辺バス・ア
ービタが前記メモリ・バスへのアクセスを要求すること
に少なくとも部分的に応答して、異なる前記タイム・ス
ロット・ポインタ・ポジションを選択するように構成さ
れる、前記タイム・スロット・ポインタと、 ３）前記メモリ・バス・アービタ、前記割当てレジスタ
及び前記タイム・スロット・ポインタに回路接続され、
ｉ）前記メモリ・バスへのアクセスを許可する前記メモ
リ・バス・アービタと、ｉｉ）前記選択タイム・スロッ
ト・ポインタ・ポジションと、ｉｉｉ）前記選択タイム
・スロット・ポインタ・ポジションに関連付けられる前
記タイム・スロット割当て値の前記ポジションの値とに
応答して、前記メモリ・バスへのアクセス権を与えられ
る前記周辺バスを決定するように構成される、アービト
レーション回路と、 を含むことを特徴とする、 コンピュータ・システム。 - 【請求項７】前記タイム・スロット・ポインタ及び前記
割当てレジスタが８ビット長で、前記１ポジション当た
り１ビットを有する、請求項６記載のコンピュータ・シ
ステム。 - 【請求項８】前記タイム・スロット・ポインタが、前記
両方のバス・アービタが前記メモリ・バスへのアクセス
を要求し、且つ一方の前記周辺バス・アービタが前記メ
モリ・バスの現アクセスの完了を示すことに少なくとも
部分的に応答して、１つの論理１を前記リングを循環し
てパスするように構成されるリング・カウンタを含む、
請求項６記載のコンピュータ・システム。 - 【請求項９】前記タイム・スロット・ポインタが、２n
個のデコーダの１つに回路接続され、前記両方のバス・
アービタが前記メモリ・バスへのアクセスを要求し、且
つ一方の前記周辺バス・アービタが前記メモリ・バスの
現アクセスの完了を示すことに少なくとも部分的に応答
して、カウントするように構成される、ｎ段２進カウン
タを含む、請求項６記載のコンピュータ・システム。 - 【請求項１０】コンピュータ・システムであって、 ａ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｂ）前記ＣＰＵに前記ホスト・プロセッサ・バスを介し
て回路接続され、メモリ・バス及びメモリ・バス・アー
ビタを関連して有するメモリ制御装置と、 ｃ）前記メモリ制御装置に前記メモリ・バスを介して回
路接続されるメモリと、 ｄ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第１の周辺バス制御装置であって、第１の周辺バスと
第１の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第１の周辺バス制御装置と、 ｅ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第２の周辺バス制御装置であって、第２の周辺バスと
第２の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第２の周辺バス制御装置と、 ｆ）前記ＣＰＵ、前記第１及び第２の周辺バス・アービ
タ及び前記メモリ・バス・アービタに回路接続されるマ
ルチバス・アービタとを含み、 前記マルチバス・アービタは、 １）前記ＣＰＵに回路接続され、前記ＣＰＵによる書込
みに応答して、各ポジションが少なくとも１データ・ビ
ットに関連付けられるマルチポジション・タイム・スロ
ット割当て値を記憶する書込み可能割当てレジスタであ
って、前記割当て値が、前記第１の周辺バスによる前記
メモリ・バスへのアクセスと、前記第２の周辺バスによ
る前記メモリ・バスへのアクセスとの競合の間の、前記
両アクセスの比率を事前決定する、前記書込み可能割当
てレジスタと、 ２）前記書込み可能割当てレジスタの各ポジションに対
応して少なくとも１つのタイム・スロット・ポインタ・
ポジションを有し、少なくとも１つの前記タイム・スロ
ット・ポインタ・ポジションを選択するように構成され
るタイム・スロット・ポインタであって、前記両方の周
辺バス・アービタが前記メモリ・バスへのアクセスを要
求することに少なくとも部分的に応答して、異なる前記
タイム・スロット・ポインタ・ポジションを選択するよ
うに構成される、前記タイム・スロット・ポインタと、 ３）前記メモリ・バス・アービタ、前記書込み可能割当
てレジスタ、及び前記タイム・スロット・ポインタに回
路接続され、（ｉ）前記メモリ・バスへのアクセスを許
可する前記メモリ・バス・アービタと、（ｉｉ）前記選
択タイム・スロット・ポインタ・ポジションと、（ｉｉ
ｉ）前記選択タイム・スロット・ポインタ・ポジション
に関連付けられる前記タイム・スロット割当て値の前記
ポジションの値とに応答して、前記メモリ・バスへのア
クセス権を与えられる前記周辺バスを決定するように構
成される、アービトレーション回路と、 を含むことを特徴とする、 コンピュータ・システム。 - 【請求項１１】前記タイム・スロット・ポインタ及び前
記割当てレジスタが８ビット長で、前記１ポジション当
たり１ビットを有する、請求項１０記載のコンピュータ
・システム。 - 【請求項１２】前記タイム・スロット・ポインタが、前
記両方のバス・アービタが前記メモリ・バスへのアクセ
スを要求し、且つ一方の前記周辺バス・アービタが前記
メモリ・バスの現アクセスの完了を示すことに少なくと
も部分的に応答して、１つの論理１を前記リングを循環
してパスするように構成されるリング・カウンタを含
む、請求項１０記載のコンピュータ・システム。 - 【請求項１３】前記タイム・スロット・ポインタが、２
n個のデコーダの１つに回路接続され、前記両方のバス
・アービタが前記メモリ・バスへのアクセスを要求し、
一方の前記周辺バス・アービタが前記メモリ・バスの現
アクセスの完了を示すことに少なくとも部分的に応答し
て、カウントするように構成される、ｎ段２進カウンタ
を含む、請求項１０記載のコンピュータ・システム。 - 【請求項１４】第１及び第２の周辺バスの間でのメモリ
へのアクセスを調停する方法であって、 ａ）コンピュータ・システムを提供するステップであっ
て、前記コンピュータ・システムが、 ｉ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｉｉ）前記ＣＰＵに前記ホスト・プロセッサ・バスを介
して回路接続され、メモリ・バス及びメモリ・バス・ア
ービタを関連して有するメモリ制御装置と、 ｉｉｉ）前記メモリ制御装置に前記メモリ・バスを介し
て回路接続されるメモリと、 ｉｖ）前記ＣＰＵ及び前記メモリ制御装置に回路接続さ
れる第１の周辺バス制御装置であって、第１の周辺バス
と第１の周辺バス・アービタとを関連して有し、前記メ
モリ制御装置の前記メモリ・バス・アービタを介して、
前記メモリへのアクセスを要求するように構成される、
前記第１の周辺バス制御装置と、 ｖ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第２の周辺バス制御装置であって、第２の周辺バスと
第２の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第２の周辺バス制御装置と、 ｖｉ）前記ＣＰＵ、前記第１及び第２の周辺バス・アー
ビタ及び前記メモリ・バス・アービタに回路接続される
マルチバス・アービタであって、 １）前記ＣＰＵに回路接続され、前記ＣＰＵによる書込
みに応答して、各ポジションが少なくとも１データ・ビ
ットに関連付けられるマルチポジション・タイム・スロ
ット割当て値を記憶する書込み可能割当てレジスタと、 ２）前記書込み可能割当てレジスタの各ポジションに対
応して少なくとも１つのタイム・スロット・ポインタ・
ポジションを有するタイム・スロット・ポインタと、 ３）前記メモリ・バス・アービタ、前記書込み可能割当
てレジスタ及び前記タイム・スロット・ポインタに回路
接続されるアービトレーション回路と、 を含む前記マルチバス・アービタと、 を含む、前記コンピュータ・システムの前記提供ステッ
プと、 ｂ）前記ＣＰＵにより前記書込み可能レジスタに、各ポ
ジションが前記第１または第２の周辺バスのいずれかに
対応するマルチポジション割当て値を書込むことによ
り、前記第１の周辺バスによる前記メモリ・バスへのア
クセスと、前記第２の周辺バスによる前記メモリ・バス
へのアクセスの競合の間の、前記両アクセスの比率を事
前決定する、前記書込みステップと、 ｃ）特定の前記タイム・スロット・ポインタ・ポジショ
ンを選択するステップと、 ｄ）前記第１及び第２の周辺バスが同時に前記メモリ・
バスへのアクセスを要求することに少なくとも部分的に
応答して、前記選択タイム・スロット・ポインタ・ポジ
ションを変更するステップと、 ｅ）ｉ）前記メモリ・バスへのアクセスを許可する前記
メモリ・バス・アービタと、ｉｉ）前記選択タイム・ス
ロット・ポインタ・ポジションと、ｉｉｉ）前記選択タ
イム・スロット・ポインタ・ポジションに関連付けられ
る前記タイム・スロット割当て値の前記ポジションの値
とに応答して、前記メモリ・バスへのアクセスを許可す
るステップと、 を含む、方法。 - 【請求項１５】ａ）前記第１及び第２の周辺バスの少な
くとも１つのパラメータを決定するステップと、 ｂ）前記第１及び第２の周辺バスの前記少なくとも１つ
の決定パラメータの値に依存して、前記割当てレジスタ
に記憶される前記割当て値を動的に変更することによ
り、前記第１の周辺バスによる前記メモリ・バスへのア
クセスと、前記第２の周辺バスによる前記メモリ・バス
へのアクセスの競合の間の、前記両アクセスの比率を変
更するステップと、 を含む、請求項１４記載の方法。 - 【請求項１６】コンピュータ・システムであって、 ａ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｂ）前記ＣＰＵに前記ホスト・プロセッサ・バスを介し
て回路接続され、メモリ・バス及びメモリ・バス・アー
ビタを関連して有するメモリ制御装置と、 ｃ）前記メモリ制御装置に前記メモリ・バスを介して回
路接続されるメモリと、 ｄ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第１の周辺バス制御装置であって、第１の周辺バスと
第１の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第１の周辺バス制御装置と、 ｅ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第２の周辺バス制御装置であって、第２の周辺バスと
第２の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第２の周辺バス制御装置と、 ｆ）前記ＣＰＵ、前記第１及び第２の周辺バス・アービ
タ、及び前記メモリ・バス・アービタに回路接続される
マルチバス・アービタとを含み、 前記マルチバス・アービタは、 １）各ポジションが少なくとも１データ・ビットに関連
付けられる所定のマルチポジション・タイム・スロット
割当て値を記憶する割当てレジスタであって、前記割当
て値が、前記第１の周辺バスによる前記メモリ・バスへ
のアクセスと、前記第２の周辺バスによる前記メモリ・
バスへのアクセスとの競合の間の、前記両アクセスの比
率を事前決定する、前記割当てレジスタと、 ２）前記割当てレジスタの各ポジションに対応して少な
くとも１つのタイム・スロット・ポインタ・ポジション
を有し、少なくとも１つの前記タイム・スロット・ポイ
ンタ・ポジションを選択するように構成されるタイム・
スロット・ポインタであって、前記両方の周辺バス・ア
ービタが前記メモリ・バスへのアクセスを要求すること
に少なくとも部分的に応答して、異なる前記タイム・ス
ロット・ポインタ・ポジションを選択するように構成さ
れる、前記タイム・スロット・ポインタと、 ３）前記メモリ・バス・アービタ、前記割当てレジス
タ、及び前記タイム・スロット・ポインタに回路接続さ
れ、ｉ）前記メモリ・バスへのアクセスを許可する前記
メモリ・バス・アービタと、ｉｉ）前記選択タイム・ス
ロット・ポインタ・ポジションと、ｉｉｉ）前記選択タ
イム・スロット・ポインタ・ポジションに関連付けられ
る前記タイム・スロット割当て値の前記ポジションの値
とに応答して、前記メモリ・バスへのアクセス権を与え
られる前記周辺バスを決定するように構成される、アー
ビトレーション回路と、 を含むことを特徴とする、 コンピュータ・システム。 - 【請求項１７】第１及び第２の周辺バスの間でのメモリ
へのアクセスを調停する方法であって、 ａ）コンピュータ・システムを提供するステップであっ
て、前記コンピュータ・システムが、 ｉ）ホスト・プロセッサ・バスを有する中央処理ユニッ
ト（ＣＰＵ）と、 ｉｉ）前記ＣＰＵに前記ホスト・プロセッサ・バスを介
して回路接続され、メモリ・バス及びメモリ・バス・ア
ービタを関連して有するメモリ制御装置と、 ｉｉｉ）前記メモリ制御装置に前記メモリ・バスを介し
て回路接続されるメモリと、 ｉｖ）前記ＣＰＵ及び前記メモリ制御装置に回路接続さ
れる第１の周辺バス制御装置であって、第１の周辺バス
と第１の周辺バス・アービタとを関連して有し、前記メ
モリ制御装置の前記メモリ・バス・アービタを介して、
前記メモリへのアクセスを要求するように構成される、
前記第１の周辺バス制御装置と、 ｖ）前記ＣＰＵ及び前記メモリ制御装置に回路接続され
る第２の周辺バス制御装置であって、第２の周辺バスと
第２の周辺バス・アービタとを関連して有し、前記メモ
リ制御装置の前記メモリ・バス・アービタを介して、前
記メモリへのアクセスを要求するように構成される、前
記第２の周辺バス制御装置と、 ｖｉ）前記ＣＰＵ、前記第１及び第２の周辺バス・アー
ビタ及び前記メモリ・バス・アービタに回路接続される
マルチバス・アービタであって、 １）各ポジションが少なくとも１データ・ビットに関連
付けられるマルチポジション・タイム・スロット割当て
値を記憶する割当てレジスタと、 ２）前記割当てレジスタの各ポジションに対応して少な
くとも１タイム・スロット・ポインタ・ポジションを有
するタイム・スロット・ポインタと、 ３）前記メモリ・バス・アービタ、前記割当てレジスタ
及び前記タイム・スロット・ポインタに回路接続される
アービトレーション回路と、 を含む前記マルチバス・アービタと、 を含む、前記コンピュータ・システムの前記提供ステッ
プと、 ｂ）前記書込み可能レジスタに、各ポジションが前記第
１または第２の周辺バスのいずれかに対応する固定の所
定マルチポジション割当て値を記憶することにより、前
記第１の周辺バスによる前記メモリ・バスへのアクセス
と、前記第２の周辺バスによる前記メモリ・バスへのア
クセスの競合の間の、前記両アクセスの比率を事前決定
する、前記記憶ステップと、 ｃ）特定の前記タイム・スロット・ポインタ・ポジショ
ンを選択するステップと、 ｄ）前記第１及び第２の周辺バスが同時に前記メモリ・
バスへのアクセスを要求することに少なくとも部分的に
応答して、前記選択タイム・スロット・ポインタ・ポジ
ションを変更するステップと、 ｅ）ｉ）前記メモリ・バスへのアクセスを許可する前記
メモリ・バス・アービタと、ｉｉ）前記選択タイム・ス
ロット・ポインタ・ポジションと、ｉｉｉ）前記選択タ
イム・スロット・ポインタ・ポジションに関連付けられ
る前記タイム・スロット割当て値の前記ポジションの値
とに応答して、前記メモリ・バスへのアクセスを許可す
るステップと、 を含む、方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/287,213 US5598542A (en) | 1994-08-08 | 1994-08-08 | Method and apparatus for bus arbitration in a multiple bus information handling system using time slot assignment values |
| US287213 | 1994-08-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0863429A JPH0863429A (ja) | 1996-03-08 |
| JP3231583B2 true JP3231583B2 (ja) | 2001-11-26 |
Family
ID=23101926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16864495A Expired - Fee Related JP3231583B2 (ja) | 1994-08-08 | 1995-07-04 | マルチバス・ダイナミック・アービタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5598542A (ja) |
| EP (1) | EP0702307A1 (ja) |
| JP (1) | JP3231583B2 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5765027A (en) * | 1994-09-26 | 1998-06-09 | Toshiba American Information Systems, Inc. | Network controller which enables the local processor to have greater access to at least one memory device than the host computer in response to a control signal |
| US6064803A (en) * | 1995-03-01 | 2000-05-16 | Matsushita Electric Industrial Co., Ltd. | Image information decoder with a reduced capacity frame memory |
| WO1996041274A1 (en) * | 1995-06-07 | 1996-12-19 | Advanced Micro Devices, Inc. | Dynamically reconfigurable data bus |
| US5948094A (en) * | 1995-09-29 | 1999-09-07 | Intel Corporation | Method and apparatus for executing multiple transactions within a single arbitration cycle |
| US5754807A (en) * | 1995-11-20 | 1998-05-19 | Advanced Micro Devices, Inc. | Computer system including a multimedia bus which utilizes a separate local expansion bus for addressing and control cycles |
| US5930487A (en) * | 1996-03-06 | 1999-07-27 | Vlsi Technology, Inc. | PCI bus master with cascaded PCI arbitration |
| US5732226A (en) * | 1996-04-08 | 1998-03-24 | Vlsi Technology, Inc. | Apparatus for granting either a CPU data bus or a memory data bus or a memory data bus access to a PCI bus |
| US5845097A (en) * | 1996-06-03 | 1998-12-01 | Samsung Electronics Co., Ltd. | Bus recovery apparatus and method of recovery in a multi-master bus system |
| US5870570A (en) * | 1996-10-29 | 1999-02-09 | Vlsi Technology, Inc. | Multiple bus agent integrated circuit device for connecting to an external bus |
| US6141351A (en) * | 1996-12-20 | 2000-10-31 | International Business Machines Corporation | Radio frequency bus for broadband microprocessor communications |
| US5996037A (en) * | 1997-06-03 | 1999-11-30 | Lsi Logic Corporation | System and method for arbitrating multi-function access to a system bus |
| US6115756A (en) * | 1997-06-27 | 2000-09-05 | Sun Microsystems, Inc. | Electro-optically connected multiprocessor and multiring configuration for dynamically allocating time |
| US6118462A (en) * | 1997-07-01 | 2000-09-12 | Memtrax Llc | Computer system controller having internal memory and external memory control |
| JP3524337B2 (ja) | 1997-07-25 | 2004-05-10 | キヤノン株式会社 | バス管理装置及びそれを有する複合機器の制御装置 |
| JPH11250005A (ja) * | 1998-03-05 | 1999-09-17 | Nec Corp | バス制御方法、バス制御装置及びバス制御プログラムを記憶した記憶媒体 |
| US7558472B2 (en) | 2000-08-22 | 2009-07-07 | Tivo Inc. | Multimedia signal processing system |
| US6233389B1 (en) | 1998-07-30 | 2001-05-15 | Tivo, Inc. | Multimedia time warping system |
| US6446151B1 (en) * | 1999-09-29 | 2002-09-03 | Agere Systems Guardian Corp. | Programmable time slot interface bus arbiter |
| US6845277B1 (en) | 1999-11-05 | 2005-01-18 | Hewlett-Packard Development Company, L.P. | Hardware monitoring process having on screen display capability |
| CN100353349C (zh) * | 1999-11-05 | 2007-12-05 | 模拟装置公司 | 通讯处理器的总线结构和共享总线判优方法 |
| US6738845B1 (en) | 1999-11-05 | 2004-05-18 | Analog Devices, Inc. | Bus architecture and shared bus arbitration method for a communication device |
| US6496890B1 (en) * | 1999-12-03 | 2002-12-17 | Michael Joseph Azevedo | Bus hang prevention and recovery for data communication systems employing a shared bus interface with multiple bus masters |
| FR2805906A1 (fr) * | 2000-03-06 | 2001-09-07 | Cit Alcatel | Procede et circuit integre de gestion de l'acces d'au moins deux maitres a un bus commun |
| US6674766B1 (en) * | 2000-06-07 | 2004-01-06 | Lucent Technologies Inc. | Method and apparatus for plug-and-shift packing of time slots |
| US6795875B2 (en) * | 2000-07-31 | 2004-09-21 | Microsoft Corporation | Arbitrating and servicing polychronous data requests in direct memory access |
| JP3523181B2 (ja) * | 2000-11-01 | 2004-04-26 | Ｎｅｃマイクロシステム株式会社 | 非同期バスインタフェース回路及びマイクロコンピュータ |
| US7058740B2 (en) * | 2001-03-08 | 2006-06-06 | Sony Corporation | Effective bus utilization using multiple buses and multiple bus controllers |
| US7162554B1 (en) * | 2001-07-11 | 2007-01-09 | Advanced Micro Devices, Inc. | Method and apparatus for configuring a peripheral bus |
| US6671748B1 (en) * | 2001-07-11 | 2003-12-30 | Advanced Micro Devices, Inc. | Method and apparatus for passing device configuration information to a shared controller |
| KR100455396B1 (ko) * | 2002-10-14 | 2004-11-06 | 삼성전자주식회사 | 마스터 블록들의 우선 순위를 결정하는 파라미터 발생회로 및 파라미터 발생 방법. |
| US7149829B2 (en) * | 2003-04-18 | 2006-12-12 | Sonics, Inc. | Various methods and apparatuses for arbitration among blocks of functionality |
| US7186318B2 (en) * | 2003-12-19 | 2007-03-06 | Kimberly-Clark Worldwide, Inc. | Soft tissue hydrophilic tissue products containing polysiloxane and having unique absorbent properties |
| JP2007066109A (ja) * | 2005-08-31 | 2007-03-15 | Fujitsu Ltd | データ送受信制御装置およびデータ送受信制御方法 |
| WO2007096983A1 (ja) | 2006-02-24 | 2007-08-30 | Fujitsu Limited | データ入出力制御装置 |
| US20080059674A1 (en) * | 2006-09-01 | 2008-03-06 | Jiaxiang Shi | Apparatus and method for chained arbitration of a plurality of inputs |
| US20090082483A1 (en) * | 2007-09-20 | 2009-03-26 | Petrovic Zoran S | Polyglycerol based polyols and polyurethanes and methods for producing polyols and polyurethanes |
| US9805775B1 (en) * | 2013-11-08 | 2017-10-31 | Altera Corporation | Integrated circuits with improved memory controllers |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4334288A (en) * | 1979-06-18 | 1982-06-08 | Booher Robert K | Priority determining network having user arbitration circuits coupled to a multi-line bus |
| AU518682B2 (en) * | 1979-11-05 | 1981-10-15 | Litton Resources Systems Inc. | Computer system with direct access between peripheral devices |
| US4339808A (en) * | 1980-03-04 | 1982-07-13 | Motorola, Inc. | Asynchronous event prioritizing circuit |
| FR2494010B1 (fr) * | 1980-11-07 | 1986-09-19 | Thomson Csf Mat Tel | Dispositif d'arbitration decentralisee de plusieurs unites de traitement d'un systeme multiprocesseur |
| US4473880A (en) * | 1982-01-26 | 1984-09-25 | Intel Corporation | Arbitration means for controlling access to a bus shared by a number of modules |
| US4719567A (en) * | 1982-04-29 | 1988-01-12 | Motorola, Inc. | Method and apparatus for limiting bus utilization |
| FR2531550B1 (fr) * | 1982-08-06 | 1987-09-25 | Ozil Maurice | Dispositif de couplage universel pour la mise en communication d'ensembles de traitement d'informations et d'au moins une unite peripherique |
| US4620278A (en) * | 1983-08-29 | 1986-10-28 | Sperry Corporation | Distributed bus arbitration according each bus user the ability to inhibit all new requests to arbitrate the bus, or to cancel its own pending request, and according the highest priority user the ability to stop the bus |
| US4785394A (en) * | 1986-09-19 | 1988-11-15 | Datapoint Corporation | Fair arbitration technique for a split transaction bus in a multiprocessor computer system |
| US5168568A (en) * | 1989-02-06 | 1992-12-01 | Compaq Computer Corporation | Delaying arbitration of bus access in digital computers |
| US4969120A (en) * | 1989-02-13 | 1990-11-06 | International Business Machines Corporation | Data processing system for time shared access to a time slotted bus |
| US4977557A (en) * | 1989-12-14 | 1990-12-11 | Northern Telecom Limited | Method of providing effective priority access in a dual bus system |
| JP2986176B2 (ja) * | 1990-05-11 | 1999-12-06 | 株式会社日立製作所 | バス権制御方式およびバスシステム |
| JPH0810445B2 (ja) * | 1990-09-21 | 1996-01-31 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 動的バス調停方法及び装置 |
| JP2705709B2 (ja) * | 1991-06-17 | 1998-01-28 | 大日本スクリーン製造株式会社 | データの時分割転送装置 |
| CA2072198A1 (en) * | 1991-06-24 | 1992-12-25 | Scott C. Farrand | Remote console emulator for computer system manager |
| US5241632A (en) * | 1992-01-30 | 1993-08-31 | Digital Equipment Corporation | Programmable priority arbiter |
| DE69320508T2 (de) * | 1992-03-04 | 1999-03-04 | Motorola Inc | Verfahren und Gerät zur Busarbitrierungsdurchführung mit einem Arbiter in einem Datenverarbeitungssystem |
-
1994
- 1994-08-08 US US08/287,213 patent/US5598542A/en not_active Expired - Fee Related
-
1995
- 1995-07-04 JP JP16864495A patent/JP3231583B2/ja not_active Expired - Fee Related
- 1995-07-26 EP EP95305223A patent/EP0702307A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5598542A (en) | 1997-01-28 |
| JPH0863429A (ja) | 1996-03-08 |
| EP0702307A1 (en) | 1996-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3231583B2 (ja) | マルチバス・ダイナミック・アービタ | |
| US4901234A (en) | Computer system having programmable DMA control | |
| US5280591A (en) | Centralized backplane bus arbiter for multiprocessor systems | |
| US5388228A (en) | Computer system having dynamically programmable linear/fairness priority arbitration scheme | |
| US6073199A (en) | History-based bus arbitration with hidden re-arbitration during wait cycles | |
| US5392436A (en) | Two level system bus arbitration having lower priority multiprocessor arbitration and higher priority in a single processor and a plurality of bus masters arbitration | |
| US4730268A (en) | Distributed bus arbitration for a multiprocessor system | |
| US4594657A (en) | Semaphore for memory shared by two asynchronous microcomputers | |
| US5581782A (en) | Computer system with distributed bus arbitration scheme for symmetric and priority agents | |
| EP0464715B1 (en) | Interlock queueing | |
| US5603050A (en) | Direct memory access controller having programmable timing | |
| US5293491A (en) | Data processing system and memory controller for lock semaphore operations | |
| US5548762A (en) | Implementation efficient interrupt select mechanism | |
| US4974148A (en) | Bus arbiter with equitable priority scheme | |
| US5313591A (en) | Computer bus arbitration for N processors requiring only N unidirectional signal leads | |
| US5513331A (en) | Method and apparatus for automatically configuring system memory address space of a computer system having a memory subsystem with indeterministic number of memory units of indeterministic sizes during system reset | |
| US5241661A (en) | DMA access arbitration device in which CPU can arbitrate on behalf of attachment having no arbiter | |
| US5455957A (en) | Method and apparatus for conducting bus transactions between two clock independent bus agents of a computer system using a transaction by transaction deterministic request/response protocol | |
| JPH0690701B2 (ja) | 仲裁回路 | |
| US5307466A (en) | Distributed programmable priority arbitration | |
| US6279066B1 (en) | System for negotiating access to a shared resource by arbitration logic in a shared resource negotiator | |
| EP0139568A2 (en) | Message oriented interrupt mechanism for multiprocessor systems | |
| US5241628A (en) | Method wherein source arbitrates for bus using arbitration number of destination | |
| US7130947B2 (en) | Method of arbitration which allows requestors from multiple frequency domains | |
| CA1313414C (en) | Data processing system having a shared bus and a priority determination circuit therefor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |