JPH11250005A - バス制御方法、バス制御装置及びバス制御プログラムを記憶した記憶媒体 - Google Patents
バス制御方法、バス制御装置及びバス制御プログラムを記憶した記憶媒体Info
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- JPH11250005A JPH11250005A JP10053296A JP5329698A JPH11250005A JP H11250005 A JPH11250005 A JP H11250005A JP 10053296 A JP10053296 A JP 10053296A JP 5329698 A JP5329698 A JP 5329698A JP H11250005 A JPH11250005 A JP H11250005A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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Abstract
(57)【要約】
【課題】 簡単な構成かつ効率的な動作で汎用性を持た
せると共に、手間をかけずに、各データ入出力手段の割
当要求の変化に柔軟かつ迅速に対応してバスの使用効率
を向上させる。 【解決手段】 開示されるバス制御方法は、タイマ３３
がリセットされてからオーバー・フロー信号ＳＯＦが出
力されるまでの時間内に、バスに接続された４個のデー
タ入出力手段から供給されるバスの割当要求信号ＲＥＱ
1〜ＲＥＱ4に基づいて、どのデータ入出力手段にバスを
割り当てるかを制御する。
せると共に、手間をかけずに、各データ入出力手段の割
当要求の変化に柔軟かつ迅速に対応してバスの使用効率
を向上させる。 【解決手段】 開示されるバス制御方法は、タイマ３３
がリセットされてからオーバー・フロー信号ＳＯＦが出
力されるまでの時間内に、バスに接続された４個のデー
タ入出力手段から供給されるバスの割当要求信号ＲＥＱ
1〜ＲＥＱ4に基づいて、どのデータ入出力手段にバスを
割り当てるかを制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、バス制御方法、
バス制御装置及びバス制御プログラムを記憶した記憶媒
体に係り、詳しくは、バスに複数のデータ入出力手段が
接続された制御システムにおいて各データ入出力手段か
らのバスの割当要求に応じてバスをどのデータ入出力手
段に割り当てるかを制御するバス制御方法、バス制御装
置及びバス制御プログラムを記憶した記憶媒体に関す
る。
バス制御装置及びバス制御プログラムを記憶した記憶媒
体に係り、詳しくは、バスに複数のデータ入出力手段が
接続された制御システムにおいて各データ入出力手段か
らのバスの割当要求に応じてバスをどのデータ入出力手
段に割り当てるかを制御するバス制御方法、バス制御装
置及びバス制御プログラムを記憶した記憶媒体に関す
る。
【０００２】
【従来の技術】図１２は、特開平６−３３２８４１号公
報に開示された従来のバス制御装置を適用したコンピュ
ータ・システムの電気的構成例を示すブロック図であ
る。この種のコンピュータ・システムは、ＣＰＵ（中央
処理装置）１と、メモリ２と、データ入出力手段３〜５
と、バス制御装置６とから概略構成されており、これら
はバス７を介して接続されている。ＣＰＵ１及びデータ
入出力手段３〜５（これらの総称をデバイスとする）
は、バス７を介したメモリ２や他のデバイスへのアクセ
スを希望する場合には、バス制御装置６へそれぞれ割当
要求信号ＲＥＱ1〜ＲＥＱ4を供給する。これにより、バ
ス制御装置６は、複数のデバイスが同時にバス７を介し
たアクセスをするのを防止するために、いずれのデバイ
スにバス７を介したアクセスを割当許諾するかを決定
し、決定したデバイスに割当許諾信号ＧＮＴ1〜ＧＮＴ4
を供給する。割当許諾信号ＧＮＴが供給されたデバイス
は、バス７を介してメモリ２や他のデバイスへアクセス
し、アクセスが終了すると、終了信号ＤＯＮをバス制御
装置６へ供給する。また、バス制御装置６は、いずれの
デバイスにバス７を介したアクセスを割当許諾するかを
検討中にエラーを検出した場合には、エラー信号ＥＲＲ
をＣＰＵ１に供給する。
報に開示された従来のバス制御装置を適用したコンピュ
ータ・システムの電気的構成例を示すブロック図であ
る。この種のコンピュータ・システムは、ＣＰＵ（中央
処理装置）１と、メモリ２と、データ入出力手段３〜５
と、バス制御装置６とから概略構成されており、これら
はバス７を介して接続されている。ＣＰＵ１及びデータ
入出力手段３〜５（これらの総称をデバイスとする）
は、バス７を介したメモリ２や他のデバイスへのアクセ
スを希望する場合には、バス制御装置６へそれぞれ割当
要求信号ＲＥＱ1〜ＲＥＱ4を供給する。これにより、バ
ス制御装置６は、複数のデバイスが同時にバス７を介し
たアクセスをするのを防止するために、いずれのデバイ
スにバス７を介したアクセスを割当許諾するかを決定
し、決定したデバイスに割当許諾信号ＧＮＴ1〜ＧＮＴ4
を供給する。割当許諾信号ＧＮＴが供給されたデバイス
は、バス７を介してメモリ２や他のデバイスへアクセス
し、アクセスが終了すると、終了信号ＤＯＮをバス制御
装置６へ供給する。また、バス制御装置６は、いずれの
デバイスにバス７を介したアクセスを割当許諾するかを
検討中にエラーを検出した場合には、エラー信号ＥＲＲ
をＣＰＵ１に供給する。
【０００３】バス制御装置６は、図示しないが、アービ
タ・コントローラと、アービタ・メモリと、履歴レジス
タとから概略構成されている。アービタ・コントローラ
は、割当要求信号ＲＥＱ1〜ＲＥＱ4のいずれかが供給さ
れると、供給された割当要求信号ＲＥＱに対応したビッ
トに１をセットした４ビットのデータ（要求ビット）を
アービタ・メモリのアドレスの低位ビットとしてアービ
タ・メモリへ供給する。一方、履歴レジスタには、先入
れ先出し方式で、各デバイスに対する過去の割当許諾の
履歴が記憶されている。この例では１度に１つのデバイ
スだけに割当許諾されるので、この過去の割当許諾の履
歴は、割当許諾されたデバイスに対応したビットだけに
１がセットされた４ビットのデータの直近の４回分、す
なわち、１６ビットのデータから構成されている。この
過去の割当許諾の履歴がアービタ・メモリのアドレスの
高位ビットとしてアービタ・メモリに供給される。アー
ビタ・メモリには、各デバイスから供給される現在の割
当要求（要求ビット）と、履歴レジスタから供給される
過去の割当許諾の履歴との様々な組み合わせに対応し
た、優先順位割当許諾アルゴリズムやラウンド・ロビン
・アルゴリズム等の割当許諾アルゴリズムが記憶されて
いる。優先順位割当許諾アルゴリズムとは、バスに接続
された複数のデバイスそれぞれに予め優先順位を付与し
ておき、複数のデバイスから同時に割当要求信号ＲＥＱ
が供給された場合には、最も優先順位の高いデバイスの
みに割当許諾するものである。また、ラウンド・ロビン
・アルゴリズムとは、全てのデバイスについて１回割当
許諾が終了するまでは複数のデバイスから同時に割当要
求信号ＲＥＱが供給された場合、過去に割当許諾されな
かったデバイスに割当許諾し、全てのデバイスについて
１回割当許諾が終了した後に複数のデバイスから同時に
割当要求信号ＲＥＱが供給された場合には、１巡目で最
も早く割当許諾したデバイスを優先して割当許諾するも
のである。これにより、供給された２０ビットのデータ
に対応した割当許諾がアービタ・メモリから読み出され
るので、アービタ・コントローラは、読み出された割当
許諾に基づいて、いずれかのデバイスに割当許諾信号Ｇ
ＮＴを供給する。この時、今読み出された割当許諾が最
新の割当許諾として先入れ先出し方式で履歴レジスタに
記憶される。なお、履歴レジスタに記憶された過去の割
当許諾の一部は、各デバイスによって変更可能である。
このような構成によれば、その時々の各デバイスの割当
要求に対して柔軟に対応でき、有効にバスを使用するこ
とができる。
タ・コントローラと、アービタ・メモリと、履歴レジス
タとから概略構成されている。アービタ・コントローラ
は、割当要求信号ＲＥＱ1〜ＲＥＱ4のいずれかが供給さ
れると、供給された割当要求信号ＲＥＱに対応したビッ
トに１をセットした４ビットのデータ（要求ビット）を
アービタ・メモリのアドレスの低位ビットとしてアービ
タ・メモリへ供給する。一方、履歴レジスタには、先入
れ先出し方式で、各デバイスに対する過去の割当許諾の
履歴が記憶されている。この例では１度に１つのデバイ
スだけに割当許諾されるので、この過去の割当許諾の履
歴は、割当許諾されたデバイスに対応したビットだけに
１がセットされた４ビットのデータの直近の４回分、す
なわち、１６ビットのデータから構成されている。この
過去の割当許諾の履歴がアービタ・メモリのアドレスの
高位ビットとしてアービタ・メモリに供給される。アー
ビタ・メモリには、各デバイスから供給される現在の割
当要求（要求ビット）と、履歴レジスタから供給される
過去の割当許諾の履歴との様々な組み合わせに対応し
た、優先順位割当許諾アルゴリズムやラウンド・ロビン
・アルゴリズム等の割当許諾アルゴリズムが記憶されて
いる。優先順位割当許諾アルゴリズムとは、バスに接続
された複数のデバイスそれぞれに予め優先順位を付与し
ておき、複数のデバイスから同時に割当要求信号ＲＥＱ
が供給された場合には、最も優先順位の高いデバイスの
みに割当許諾するものである。また、ラウンド・ロビン
・アルゴリズムとは、全てのデバイスについて１回割当
許諾が終了するまでは複数のデバイスから同時に割当要
求信号ＲＥＱが供給された場合、過去に割当許諾されな
かったデバイスに割当許諾し、全てのデバイスについて
１回割当許諾が終了した後に複数のデバイスから同時に
割当要求信号ＲＥＱが供給された場合には、１巡目で最
も早く割当許諾したデバイスを優先して割当許諾するも
のである。これにより、供給された２０ビットのデータ
に対応した割当許諾がアービタ・メモリから読み出され
るので、アービタ・コントローラは、読み出された割当
許諾に基づいて、いずれかのデバイスに割当許諾信号Ｇ
ＮＴを供給する。この時、今読み出された割当許諾が最
新の割当許諾として先入れ先出し方式で履歴レジスタに
記憶される。なお、履歴レジスタに記憶された過去の割
当許諾の一部は、各デバイスによって変更可能である。
このような構成によれば、その時々の各デバイスの割当
要求に対して柔軟に対応でき、有効にバスを使用するこ
とができる。
【０００４】
【発明が解決しようとする課題】ところで、上記した従
来のバス制御装置においては、割当許諾アルゴリズムが
記憶されたアービタ・メモリのアドレスの高位ビットと
して、履歴レジスタに記憶された直近の４回分の割当許
諾を用いると共に、アービタ・メモリのアドレスの低位
ビットとして、各デバイスからの現在の割当要求（要求
ビット）を用いて、割当許諾を選択している。ここで、
直近の４回分の割当許諾とは、各デバイスに対して各々
１回ずつ割当が許諾された記録をいう。したがって、バ
スに接続可能なデバイスの数はアービタ・メモリのアド
レスのビット数によって制約されてしまう。上記した従
来のバス制御装置においては、履歴レジスタのビット数
はデバイスの個数の２乗分に要求ビット数を加えただけ
必要となる。なお、要求ビット数はデバイスの個数と同
数である。そこで、ユーザがコンピュータ・システムに
自由にデバイスを追加できるような汎用性を持たせるた
めには、バスに接続可能なデバイスの個数分だけのビッ
ト数のアドレスを有するアービタ・メモリを設けると共
に、履歴レジスタも１個のデバイスが追加される毎に指
数関数的に余分に記憶領域が増加する。例えば、最大で
８個のデバイスを接続可能に構成しようとすると、履歴
レジスタは、７２ビット分の記憶領域が必要となり、ア
ービタ・メモリのアドレスは８ビットで２５６ワードと
なる。この場合、たとえユーザがデバイスを４個しか接
続しない場合でも、８個のデバイスが接続されているも
のとして割当許諾アルゴリズムをアービタ・メモリに予
め記憶しておかなければならないし、常に８ビットで２
５６ワードのアドレスを生成してアービタ・メモリに供
給しなければならず、効率的ではない。
来のバス制御装置においては、割当許諾アルゴリズムが
記憶されたアービタ・メモリのアドレスの高位ビットと
して、履歴レジスタに記憶された直近の４回分の割当許
諾を用いると共に、アービタ・メモリのアドレスの低位
ビットとして、各デバイスからの現在の割当要求（要求
ビット）を用いて、割当許諾を選択している。ここで、
直近の４回分の割当許諾とは、各デバイスに対して各々
１回ずつ割当が許諾された記録をいう。したがって、バ
スに接続可能なデバイスの数はアービタ・メモリのアド
レスのビット数によって制約されてしまう。上記した従
来のバス制御装置においては、履歴レジスタのビット数
はデバイスの個数の２乗分に要求ビット数を加えただけ
必要となる。なお、要求ビット数はデバイスの個数と同
数である。そこで、ユーザがコンピュータ・システムに
自由にデバイスを追加できるような汎用性を持たせるた
めには、バスに接続可能なデバイスの個数分だけのビッ
ト数のアドレスを有するアービタ・メモリを設けると共
に、履歴レジスタも１個のデバイスが追加される毎に指
数関数的に余分に記憶領域が増加する。例えば、最大で
８個のデバイスを接続可能に構成しようとすると、履歴
レジスタは、７２ビット分の記憶領域が必要となり、ア
ービタ・メモリのアドレスは８ビットで２５６ワードと
なる。この場合、たとえユーザがデバイスを４個しか接
続しない場合でも、８個のデバイスが接続されているも
のとして割当許諾アルゴリズムをアービタ・メモリに予
め記憶しておかなければならないし、常に８ビットで２
５６ワードのアドレスを生成してアービタ・メモリに供
給しなければならず、効率的ではない。
【０００５】また、上記した従来のバス制御装置におい
ては、割当許諾アルゴリズムとして優先順位割当許諾ア
ルゴリズムを用いているため、優先順位は設計段階で予
め固定されており、複数のデバイスをバス７に実装する
際には、それぞれのデバイスの優先順位をユーザが予め
予想して接続する必要がある。しかし、デバイスの実装
後状況が変化して、優先順位が低かったデバイスからの
割当要求の回数が優先順位が高かったデバイスからの割
当要求の回数より多くなった場合でも、そのデバイスの
優先順位は変更されない。そこで、割当要求の回数が増
加したデバイスの優先順位を変更するためにはバスへの
接続を変更する必要があり、手間がかかってしまう。ま
た、割当許諾アルゴリズムとしてラウンド・ロビン・ア
ルゴリズムを用いているので、過去４回の割当許諾にお
いて、たまたま最初に割当要求したデバイスの優先順位
が最も高くなり、偶然に左右され、必ずしも実情に合致
しない場合がある。
ては、割当許諾アルゴリズムとして優先順位割当許諾ア
ルゴリズムを用いているため、優先順位は設計段階で予
め固定されており、複数のデバイスをバス７に実装する
際には、それぞれのデバイスの優先順位をユーザが予め
予想して接続する必要がある。しかし、デバイスの実装
後状況が変化して、優先順位が低かったデバイスからの
割当要求の回数が優先順位が高かったデバイスからの割
当要求の回数より多くなった場合でも、そのデバイスの
優先順位は変更されない。そこで、割当要求の回数が増
加したデバイスの優先順位を変更するためにはバスへの
接続を変更する必要があり、手間がかかってしまう。ま
た、割当許諾アルゴリズムとしてラウンド・ロビン・ア
ルゴリズムを用いているので、過去４回の割当許諾にお
いて、たまたま最初に割当要求したデバイスの優先順位
が最も高くなり、偶然に左右され、必ずしも実情に合致
しない場合がある。
【０００６】さらに、上記した従来のバス制御装置にお
いては、単に過去の割当許諾の履歴と現在の割当要求だ
けを考慮しているに過ぎないので、各デバイスの割当要
求が急激に変化したり、あるデバイスを他のデバイスに
変更した場合には、割当要求の変化やデバイスの変更に
直ちに対応できない、という問題があった。
いては、単に過去の割当許諾の履歴と現在の割当要求だ
けを考慮しているに過ぎないので、各デバイスの割当要
求が急激に変化したり、あるデバイスを他のデバイスに
変更した場合には、割当要求の変化やデバイスの変更に
直ちに対応できない、という問題があった。
【０００７】この発明は、上述の事情に鑑みてなされた
もので、簡単な構成かつ効率的な動作で汎用性を持たせ
ることができると共に、手間がかかることなく、各デー
タ入出力手段の割当要求の変化の実情に合致した柔軟か
つ迅速な対応ができ、バスの使用効率を向上させること
ができるバス制御方法、バス制御装置及びバス制御プロ
グラムを記憶した記憶媒体を提供することを目的として
いる。
もので、簡単な構成かつ効率的な動作で汎用性を持たせ
ることができると共に、手間がかかることなく、各デー
タ入出力手段の割当要求の変化の実情に合致した柔軟か
つ迅速な対応ができ、バスの使用効率を向上させること
ができるバス制御方法、バス制御装置及びバス制御プロ
グラムを記憶した記憶媒体を提供することを目的として
いる。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、少なくとも１本のバスに接
続された複数のデータ入出力手段からのバスの割当要求
に応じてどのデータ入出力手段にバスを割り当てるかを
制御するバス制御方法に係り、所定時間内における各デ
ータ入出力手段からのバスの割当要求回数又は割当要求
から割当が許諾されるまでの待ち時間のいずれか一方若
しくは両方に基づいて、どのデータ入出力手段にバスを
割り当てるかを制御することを特徴としている。
に、請求項１記載の発明は、少なくとも１本のバスに接
続された複数のデータ入出力手段からのバスの割当要求
に応じてどのデータ入出力手段にバスを割り当てるかを
制御するバス制御方法に係り、所定時間内における各デ
ータ入出力手段からのバスの割当要求回数又は割当要求
から割当が許諾されるまでの待ち時間のいずれか一方若
しくは両方に基づいて、どのデータ入出力手段にバスを
割り当てるかを制御することを特徴としている。
【０００９】請求項２記載の発明は、請求項１記載のバ
ス制御方法に係り、上記割当要求回数又は上記待ち時間
は、随時計測することを特徴としている。
ス制御方法に係り、上記割当要求回数又は上記待ち時間
は、随時計測することを特徴としている。
【００１０】請求項３記載の発明は、請求項１又は２記
載のバス制御方法に係り、上記所定時間は変更可能であ
ることを特徴としている。
載のバス制御方法に係り、上記所定時間は変更可能であ
ることを特徴としている。
【００１１】請求項４記載の発明は、請求項１，２又は
３記載のバス制御方法に係り、上記バスの割当は、一時
的に変更可能に構成されていることを特徴としている。
３記載のバス制御方法に係り、上記バスの割当は、一時
的に変更可能に構成されていることを特徴としている。
【００１２】請求項５記載の発明は、請求項１，２，３
又は４記載のバス制御方法に係り、上記複数のデータ入
出力手段に対して、バスの割当許諾に関して予めそれぞ
れ優先順位を付与し、該優先順位をも考慮してどのデー
タ入出力手段にバスを割り当てるかを制御することを特
徴としている。
又は４記載のバス制御方法に係り、上記複数のデータ入
出力手段に対して、バスの割当許諾に関して予めそれぞ
れ優先順位を付与し、該優先順位をも考慮してどのデー
タ入出力手段にバスを割り当てるかを制御することを特
徴としている。
【００１３】請求項６記載の発明は、少なくとも１本の
バスに接続された複数のデータ入出力手段からのバスの
割当要求に応じてどのデータ入出力手段にバスを割り当
てるかを制御するバス制御装置に係り、所定時間内にお
ける各データ入出力手段からのバスの割当要求回数をカ
ウントする複数のカウンタと、上記各データ入出力手段
毎の割当要求回数に基づいて、どのデータ入出力手段に
バスを割り当てるかを制御する割当制御手段とを備えて
なることを特徴としている。
バスに接続された複数のデータ入出力手段からのバスの
割当要求に応じてどのデータ入出力手段にバスを割り当
てるかを制御するバス制御装置に係り、所定時間内にお
ける各データ入出力手段からのバスの割当要求回数をカ
ウントする複数のカウンタと、上記各データ入出力手段
毎の割当要求回数に基づいて、どのデータ入出力手段に
バスを割り当てるかを制御する割当制御手段とを備えて
なることを特徴としている。
【００１４】請求項７記載の発明は、請求項６記載のバ
ス制御装置に係り、上記割当要求回数は、随時計測する
ことを特徴としている。
ス制御装置に係り、上記割当要求回数は、随時計測する
ことを特徴としている。
【００１５】また、請求項８記載の発明は、少なくとも
１本のバスに接続された複数のデータ入出力手段からの
バスの割当要求に応じてどのデータ入出力手段にバスを
割り当てるかを制御するバス制御装置に係り、所定時間
毎に各データ入出力手段が割当要求してから割当が許諾
されるまでの待ち時間を計測する複数の待ち時間検出回
路と、上記各データ入出力手段毎の待ち時間に基づい
て、どのデータ入出力手段にバスを割り当てるかを制御
する割当制御手段とを備えてなることを特徴としてい
る。
１本のバスに接続された複数のデータ入出力手段からの
バスの割当要求に応じてどのデータ入出力手段にバスを
割り当てるかを制御するバス制御装置に係り、所定時間
毎に各データ入出力手段が割当要求してから割当が許諾
されるまでの待ち時間を計測する複数の待ち時間検出回
路と、上記各データ入出力手段毎の待ち時間に基づい
て、どのデータ入出力手段にバスを割り当てるかを制御
する割当制御手段とを備えてなることを特徴としてい
る。
【００１６】また、請求項９記載の発明は、請求項６，
７又は８記載のバス制御装置に係り、上記所定時間は変
更可能であることを特徴としている。
７又は８記載のバス制御装置に係り、上記所定時間は変
更可能であることを特徴としている。
【００１７】請求項１０記載の発明は、請求項６，７，
８又は９記載のバス制御装置に係り、バスの割当は、一
時的に変更可能に構成されていることを特徴としてい
る。
８又は９記載のバス制御装置に係り、バスの割当は、一
時的に変更可能に構成されていることを特徴としてい
る。
【００１８】請求項１１記載の発明は、請求項６乃至１
０のいずれか１に記載のバス制御装置に係り、上記複数
のデータ入出力手段に対して、バスの割当許諾に関して
予めそれぞれ優先順位を付与し、上記割当制御手段は、
上記優先順位をも考慮してどのデータ入出力手段にバス
を割り当てるかを制御することを特徴としている。
０のいずれか１に記載のバス制御装置に係り、上記複数
のデータ入出力手段に対して、バスの割当許諾に関して
予めそれぞれ優先順位を付与し、上記割当制御手段は、
上記優先順位をも考慮してどのデータ入出力手段にバス
を割り当てるかを制御することを特徴としている。
【００１９】さらにまた、請求項１２記載の発明に係る
記憶媒体は、コンピュータに請求項１乃至１１のいずれ
か１に記載の機能を実現させるためのバス制御プログラ
ムが記憶されていることを特徴としている。
記憶媒体は、コンピュータに請求項１乃至１１のいずれ
か１に記載の機能を実現させるためのバス制御プログラ
ムが記憶されていることを特徴としている。
【００２０】
【作用】この発明の構成によれば、簡単な構成かつ効率
的な動作で汎用性を持たせることができる。また、手間
がかかることなく、各データ入出力手段の割当要求の変
化の実情に合致した柔軟かつ迅速な対応ができる。これ
により、バスの使用効率を向上させることができる。
的な動作で汎用性を持たせることができる。また、手間
がかかることなく、各データ入出力手段の割当要求の変
化の実情に合致した柔軟かつ迅速な対応ができる。これ
により、バスの使用効率を向上させることができる。
【００２１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１の実施例 図１は、この発明の第１の実施例であるバス制御装置の
電気的構成を示すブロック図、また、図２は、同実施例
によるバス制御装置を適用したコンピュータ・システム
の電気的構成を示すブロック図である。この例のコンピ
ュータ・システムは、図２に示すように、ＣＰＵ１１
と、メモリ１２と、バス制御装置１３と、ディスプレイ
１４と、キーボード１５と、サウンド・ボード１６と、
モデム１７と、グラフィック・ボード１８とから概略構
成されている。ＣＰＵ１１は、バス制御装置１３と接続
され、メモリ１２と、バス制御装置１３と、ディスプレ
イ１４と、キーボード１５と、サウンド・ボード１６
と、モデム１７と、グラフィック・ボード１８とは、バ
ス１９を介して互いに接続されている。また、バス１９
には、ソケット２０が取り付けられており、例えば、ロ
ーカル・エリア・ネットワーク（ＬＡＮ）・ボード２１
が接続可能に構成されている。なお、以下の説明では、
サウンド・ボード１６、モデム１７、グラフィック・ボ
ード１８及びＬＡＮボード２１を総称する場合はデータ
入出力手段と呼ぶことにする。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１の実施例 図１は、この発明の第１の実施例であるバス制御装置の
電気的構成を示すブロック図、また、図２は、同実施例
によるバス制御装置を適用したコンピュータ・システム
の電気的構成を示すブロック図である。この例のコンピ
ュータ・システムは、図２に示すように、ＣＰＵ１１
と、メモリ１２と、バス制御装置１３と、ディスプレイ
１４と、キーボード１５と、サウンド・ボード１６と、
モデム１７と、グラフィック・ボード１８とから概略構
成されている。ＣＰＵ１１は、バス制御装置１３と接続
され、メモリ１２と、バス制御装置１３と、ディスプレ
イ１４と、キーボード１５と、サウンド・ボード１６
と、モデム１７と、グラフィック・ボード１８とは、バ
ス１９を介して互いに接続されている。また、バス１９
には、ソケット２０が取り付けられており、例えば、ロ
ーカル・エリア・ネットワーク（ＬＡＮ）・ボード２１
が接続可能に構成されている。なお、以下の説明では、
サウンド・ボード１６、モデム１７、グラフィック・ボ
ード１８及びＬＡＮボード２１を総称する場合はデータ
入出力手段と呼ぶことにする。
【００２２】バス制御装置１３は、データ入出力手段が
バス１９を介してメモリ１２や他のデータ入出力手段へ
アクセスするためにバス１９の割り当てを要求する割当
要求信号ＲＥＱ1〜ＲＥＱ4を供給すると、いずれのデー
タ入出力手段にバス１９の割り当てを許諾するかを決定
し、当該データ入出力手段に割当許諾信号ＧＮＴ1〜Ｇ
ＮＴ4のいずれかを供給する。ディスプレイ１４は、Ｃ
ＲＴディスプレイや液晶ディスプレイ等からなり、ＣＰ
Ｕ１１の制御の下に、文字やグラフィック・ボード１８
で作成される図形を表示する。キーボード１５は、テン
キーやファンクションキー等の各種キーやボタンから構
成されている。サウンド・ボード１６は、ＣＰＵ１１の
制御の下に、バス１９を介してメモリ１２にアクセス
し、メモリ１２に記憶された楽音データに基づいて楽音
信号を生成し、スピーカ２２から楽音を放射する。モデ
ム１７は、ＣＰＵ１１の制御の下に、バス１９を介して
メモリ１２にアクセスし、メモリ１２に記憶されたデー
タを変調して得られた変調データを電話回線（図示略）
を介して外部へ送信すると共に、外部から電話回線を介
して送信された変調データを復調して得られたデータを
メモリ１２に記憶する。グラフィック・ボード１８は、
ＣＰＵ１１の制御の下に、バス１９を介してメモリ１２
にアクセスし、メモリ１２に記憶された図形データに基
づいて図形を生成し、ディスプレイ１４に表示する。Ｌ
ＡＮボード２１は、ケーブルを介して他のコンピュータ
・システムと接続されており、ＣＰＵ１１の制御の下
に、バス１９を介してメモリ１２にアクセスし、メモリ
１２に記憶されたデータをケーブル（図示略）を介して
他のコンピュータ・システムに送信すると共に、ケーブ
ルを介して他のコンピュータ・システムから送信された
データを受信してメモリ１２に記憶する。なお、データ
入出力手段は、以上説明したサウンド・ボード１６、モ
デム１７、グラフィック・ボード１８、あるいはＬＡＮ
ボード２１に限られず、例えば、メモリ制御回路等でも
良く、またその数も図２に示す４個に限られない。
バス１９を介してメモリ１２や他のデータ入出力手段へ
アクセスするためにバス１９の割り当てを要求する割当
要求信号ＲＥＱ1〜ＲＥＱ4を供給すると、いずれのデー
タ入出力手段にバス１９の割り当てを許諾するかを決定
し、当該データ入出力手段に割当許諾信号ＧＮＴ1〜Ｇ
ＮＴ4のいずれかを供給する。ディスプレイ１４は、Ｃ
ＲＴディスプレイや液晶ディスプレイ等からなり、ＣＰ
Ｕ１１の制御の下に、文字やグラフィック・ボード１８
で作成される図形を表示する。キーボード１５は、テン
キーやファンクションキー等の各種キーやボタンから構
成されている。サウンド・ボード１６は、ＣＰＵ１１の
制御の下に、バス１９を介してメモリ１２にアクセス
し、メモリ１２に記憶された楽音データに基づいて楽音
信号を生成し、スピーカ２２から楽音を放射する。モデ
ム１７は、ＣＰＵ１１の制御の下に、バス１９を介して
メモリ１２にアクセスし、メモリ１２に記憶されたデー
タを変調して得られた変調データを電話回線（図示略）
を介して外部へ送信すると共に、外部から電話回線を介
して送信された変調データを復調して得られたデータを
メモリ１２に記憶する。グラフィック・ボード１８は、
ＣＰＵ１１の制御の下に、バス１９を介してメモリ１２
にアクセスし、メモリ１２に記憶された図形データに基
づいて図形を生成し、ディスプレイ１４に表示する。Ｌ
ＡＮボード２１は、ケーブルを介して他のコンピュータ
・システムと接続されており、ＣＰＵ１１の制御の下
に、バス１９を介してメモリ１２にアクセスし、メモリ
１２に記憶されたデータをケーブル（図示略）を介して
他のコンピュータ・システムに送信すると共に、ケーブ
ルを介して他のコンピュータ・システムから送信された
データを受信してメモリ１２に記憶する。なお、データ
入出力手段は、以上説明したサウンド・ボード１６、モ
デム１７、グラフィック・ボード１８、あるいはＬＡＮ
ボード２１に限られず、例えば、メモリ制御回路等でも
良く、またその数も図２に示す４個に限られない。
【００２３】バス制御装置１３は、図１に示すように、
カウンタ３１1〜３１4と、プロトコル更新サイクル設定
レジスタ３２と、タイマ３３と、プロトコル選択モード
・レジスタ３４と、プロトコル制御回路３５と、割当制
御回路３６とから概略構成されている。カウンタ３１1
〜３１4は、それぞれサウンド・ボード１６、モデム１
７、グラフィック・ボード１８及びＬＡＮボード２１に
対応して設けられ、対応するデータ入出力手段から供給
されるパルス状の割当要求信号ＲＥＱ1〜ＲＥＱ4の数を
カウントし、カウント値ＣＮ1〜ＣＮ4をプロトコル制御
回路３５に供給する。プロトコル更新サイクル設定レジ
スタ３２には、ＣＰＵ１１によりプロトコル更新サイク
ル値が設定される。プロトコル更新サイクル値は、どの
ような条件が満たされた場合にどのデータ入出力手段に
優先的にバス１９を割り当て許諾するかというバス１９
の割当許諾に関するプロトコルをどのサイクルで更新す
るかを示すタイマ３３がカウントすべきシステム・クロ
ックのクロック数である。このプロトコル更新サイクル
値は、２０〜１０００クロックの範囲でＣＰＵ１１によ
り任意に設定される。タイマ３３は、プロトコル更新サ
イクル設定レジスタ３２に設定されたプロトコル更新サ
イクル値がロードされることにより、０からシステム・
クロックを１ずつカウントしていき、そのカウント値が
ロードされたプロトコル更新サイクル値に等しくなる
と、オーバー・フロー信号ＳＯＦをカウンタ３１1〜３
１4及びプロトコル制御回路３５に供給すると共に、そ
のカウント値が０にリセットされる。
カウンタ３１1〜３１4と、プロトコル更新サイクル設定
レジスタ３２と、タイマ３３と、プロトコル選択モード
・レジスタ３４と、プロトコル制御回路３５と、割当制
御回路３６とから概略構成されている。カウンタ３１1
〜３１4は、それぞれサウンド・ボード１６、モデム１
７、グラフィック・ボード１８及びＬＡＮボード２１に
対応して設けられ、対応するデータ入出力手段から供給
されるパルス状の割当要求信号ＲＥＱ1〜ＲＥＱ4の数を
カウントし、カウント値ＣＮ1〜ＣＮ4をプロトコル制御
回路３５に供給する。プロトコル更新サイクル設定レジ
スタ３２には、ＣＰＵ１１によりプロトコル更新サイク
ル値が設定される。プロトコル更新サイクル値は、どの
ような条件が満たされた場合にどのデータ入出力手段に
優先的にバス１９を割り当て許諾するかというバス１９
の割当許諾に関するプロトコルをどのサイクルで更新す
るかを示すタイマ３３がカウントすべきシステム・クロ
ックのクロック数である。このプロトコル更新サイクル
値は、２０〜１０００クロックの範囲でＣＰＵ１１によ
り任意に設定される。タイマ３３は、プロトコル更新サ
イクル設定レジスタ３２に設定されたプロトコル更新サ
イクル値がロードされることにより、０からシステム・
クロックを１ずつカウントしていき、そのカウント値が
ロードされたプロトコル更新サイクル値に等しくなる
と、オーバー・フロー信号ＳＯＦをカウンタ３１1〜３
１4及びプロトコル制御回路３５に供給すると共に、そ
のカウント値が０にリセットされる。
【００２４】プロトコル選択モード・レジスタ３４に
は、ＣＰＵ１１によりプロトコル選択モードＰＳＭが設
定される。プロトコル選択モードＰＳＭは、いずれのプ
ロトコルを選択すべきかを指示するデータである。プロ
トコルとしては、順位固定割当プロトコル、順位変動割
当プロトコル等がある。順位固定割当プロトコルは、予
めデータ入出力手段に優先順位が付与されており、カウ
ント値ＣＮ1〜ＣＮ4の大きさの違いに関係なく、所定周
期毎に当該優先順位に基づいてバス１９の割当を許諾す
るプロトコルである。なお、ここでいう予めデータ入出
力手段に付与されている優先順位とは、具体的には、コ
ンピュータ・システムの各データ入出力手段を装着すべ
きスロットに付与されているものを指す。また、この優
先順位は、各データ入出力手段を識別するための識別番
号としても用いられる。したがって、図２の例でサウン
ド・ボード１６に第１の優先順位を付与する場合には、
コンピュータ・システムの複数のスロットのうち、第１
の優先順位が付与されたスロットにサウンド・ボード１
６を装着することになる。以下同様である。順位固定割
当プロトコルとしては、図３に示すように、完全型、順
位ローテーション型及び順位重視型がある。図３におい
て、〜は、データ入出力手段に付与された優先順位
及び識別番号であり、その順位の高いものほど若い数字
（第１の優先順位をとする）で表している。
は、ＣＰＵ１１によりプロトコル選択モードＰＳＭが設
定される。プロトコル選択モードＰＳＭは、いずれのプ
ロトコルを選択すべきかを指示するデータである。プロ
トコルとしては、順位固定割当プロトコル、順位変動割
当プロトコル等がある。順位固定割当プロトコルは、予
めデータ入出力手段に優先順位が付与されており、カウ
ント値ＣＮ1〜ＣＮ4の大きさの違いに関係なく、所定周
期毎に当該優先順位に基づいてバス１９の割当を許諾す
るプロトコルである。なお、ここでいう予めデータ入出
力手段に付与されている優先順位とは、具体的には、コ
ンピュータ・システムの各データ入出力手段を装着すべ
きスロットに付与されているものを指す。また、この優
先順位は、各データ入出力手段を識別するための識別番
号としても用いられる。したがって、図２の例でサウン
ド・ボード１６に第１の優先順位を付与する場合には、
コンピュータ・システムの複数のスロットのうち、第１
の優先順位が付与されたスロットにサウンド・ボード１
６を装着することになる。以下同様である。順位固定割
当プロトコルとしては、図３に示すように、完全型、順
位ローテーション型及び順位重視型がある。図３におい
て、〜は、データ入出力手段に付与された優先順位
及び識別番号であり、その順位の高いものほど若い数字
（第１の優先順位をとする）で表している。
【００２５】ここで、完全型とは、図３（１）に示すよ
うに、常時データ入出力手段に付与された優先順位だけ
に基づいてバス１９の割当を許諾するプロトコルであ
り、バス１９の利用状況は反映されないが、バス１９の
利用状況よりも各データ入出力手段の優先順位を重視し
なければならない場合に適宜用いる。順位ローテーショ
ン型とは、図３（２）に示すように、各データ入出力手
段に付与された優先順位に基づいて各周期毎にその周期
で優先すべきデータ入出力手段をローテーションで決定
するプロトコルであり、各データ入出力手段の優先度及
びバス１９の利用状況にわずかな差しかなく、当初の優
先順位をさほど重視しなくて良い場合に適宜用いる。順
位重視型とは、図３（３）に示すように、各データ入出
力手段に付与された優先順位に基づいて各周期毎にその
周期の第１の順位はローテーションで決定するが、当該
周期における第２の順位以降は予め付与された優先順位
に基づいて決定するプロトコルであり、順位ローテーシ
ョン型よりも当初の各データ入出力手段の優先順位を重
視する場合に適宜用いる。以上説明した順位固定割当プ
ロトコルは、コンピュータ・システムの設置時にユーザ
が予想した各データ入出力手段のバス１９の利用状況と
実際の利用状況とが各データ入出力手段の優先順位を変
更しなければならないほどには変化していない場合に用
いることができる。
うに、常時データ入出力手段に付与された優先順位だけ
に基づいてバス１９の割当を許諾するプロトコルであ
り、バス１９の利用状況は反映されないが、バス１９の
利用状況よりも各データ入出力手段の優先順位を重視し
なければならない場合に適宜用いる。順位ローテーショ
ン型とは、図３（２）に示すように、各データ入出力手
段に付与された優先順位に基づいて各周期毎にその周期
で優先すべきデータ入出力手段をローテーションで決定
するプロトコルであり、各データ入出力手段の優先度及
びバス１９の利用状況にわずかな差しかなく、当初の優
先順位をさほど重視しなくて良い場合に適宜用いる。順
位重視型とは、図３（３）に示すように、各データ入出
力手段に付与された優先順位に基づいて各周期毎にその
周期の第１の順位はローテーションで決定するが、当該
周期における第２の順位以降は予め付与された優先順位
に基づいて決定するプロトコルであり、順位ローテーシ
ョン型よりも当初の各データ入出力手段の優先順位を重
視する場合に適宜用いる。以上説明した順位固定割当プ
ロトコルは、コンピュータ・システムの設置時にユーザ
が予想した各データ入出力手段のバス１９の利用状況と
実際の利用状況とが各データ入出力手段の優先順位を変
更しなければならないほどには変化していない場合に用
いることができる。
【００２６】これに対し、順位変動割当プロトコルは、
コンピュータ・システムの設置時にユーザが予想した各
データ入出力手段のバス１９の利用状況と実際の利用状
況とが各データ入出力手段の優先順位を変更しなければ
ならないほどに変化したり、あるいは図２に示すＬＡＮ
ボード２１のように、新たにデータ入出力手段が追加さ
れた場合に用いることができる。順位変動割当プロトコ
ルは、予めデータ入出力手段に優先順位は付与されてい
るが、カウント値ＣＮ1〜ＣＮ4の大きさに基づいて、所
定周期毎にバス１９の割当を許諾するプロトコルであ
る。順位変動割当プロトコルとしては、図４に示すよう
に、完全型、順位ローテーション型、順位重視型及び複
合型がある。図４においても図３と同様、〜は、デ
ータ入出力手段に予め付与された優先順位及び識別番号
であり、その順位の高いものほど若い数字（第１の優先
順位をとする）で表している。また、図４では、ある
プロトコル更新サイクルにおいて、カウント値ＣＮ1〜
ＣＮ4がＣＮ2，ＣＮ4，ＣＮ1，ＣＮ3の順で大きかった
場合を想定している。
コンピュータ・システムの設置時にユーザが予想した各
データ入出力手段のバス１９の利用状況と実際の利用状
況とが各データ入出力手段の優先順位を変更しなければ
ならないほどに変化したり、あるいは図２に示すＬＡＮ
ボード２１のように、新たにデータ入出力手段が追加さ
れた場合に用いることができる。順位変動割当プロトコ
ルは、予めデータ入出力手段に優先順位は付与されてい
るが、カウント値ＣＮ1〜ＣＮ4の大きさに基づいて、所
定周期毎にバス１９の割当を許諾するプロトコルであ
る。順位変動割当プロトコルとしては、図４に示すよう
に、完全型、順位ローテーション型、順位重視型及び複
合型がある。図４においても図３と同様、〜は、デ
ータ入出力手段に予め付与された優先順位及び識別番号
であり、その順位の高いものほど若い数字（第１の優先
順位をとする）で表している。また、図４では、ある
プロトコル更新サイクルにおいて、カウント値ＣＮ1〜
ＣＮ4がＣＮ2，ＣＮ4，ＣＮ1，ＣＮ3の順で大きかった
場合を想定している。
【００２７】ここで、完全型とは、図４（１）に示すよ
うに、当初各データ入出力手段に付与された優先順位を
無視して、常時カウント値ＣＮ1〜ＣＮ4の大きさの違い
だけに基づいてバス１９の割当を許諾するプロトコルで
あり、バス１９の利用状況が最も反映される。このプロ
トコルは、コンピュータ・システムの設置時にユーザが
全く予想もしなかったバス１９の利用状況が発生した場
合に適宜用いる。順位ローテーション型とは、図４
（２）に示すように、奇数周期では各データ入出力手段
に付与された優先順位に基づいてその周期で優先すべき
データ入出力手段をローテーションで決定する（ただ
し、第１の順位にはカウント値ＣＮが最大のデータ入出
力手段は割り当てない）が、偶数周期ではカウント値Ｃ
Ｎ1〜ＣＮ4の大きさの違いだけに基づいてバス１９の割
当を許諾するプロトコルである。このプロトコルは、各
データ入出力手段の優先順位を変更する必要はあるが、
各データ入出力手段の優先度にわずかな差しかなく、当
初の優先順位をさほど重視しなくて良い場合に適宜用い
る。順位重視型とは、図４（３）に示すように、奇数周
期では各データ入出力手段に付与された優先順位に基づ
いてその周期の第１の順位をローテーションで決定する
（ただし、カウント値ＣＮが最大のデータ入出力手段は
除く）と共に、当該周期における第２の順位以降は予め
付与された優先順位に基づいて決定し、偶数周期では優
先順位をカウント値ＣＮ1〜ＣＮ4の大きさの違いだけに
基づいて決定してバス１９の割当を許諾するプロトコル
である。このプロトコルは、各データ入出力手段の優先
順位を変更する必要があるが、順位ローテーション型よ
りも当初の各データ入出力手段の優先順位を重視する場
合に適宜用いる。複合型とは、図４（４）に示すよう
に、奇数周期では各データ入出力手段に付与された優先
順位に基づいてその周期の第１の順位をローテーション
で決定する（ただし、カウント値ＣＮが最大のデータ入
出力手段は除く）と共に、当該周期における第２の順位
以降はカウント値ＣＮ1〜ＣＮ4の大きさの違いだけに基
づいて決定し、偶数周期では優先順位をカウント値ＣＮ
1〜ＣＮ4の大きさの違いだけに基づいて決定してバス１
９の割当を許諾するプロトコルである。このプロトコル
は、各データ入出力手段の優先順位を維持しつつ、最大
限バス１９の利用状況を反映したい場合に適宜用いる。
なお、以上においては、説明を簡単にするために、同一
周期内に常に全ての割当要求信号ＲＥＱ1〜ＲＥＱ4が供
給されるとして説明したが、実際には周期によって供給
される割当要求信号ＲＥＱの個数は異なる。その場合、
供給されなかった割当要求信号ＲＥＱより劣位にある割
当要求信号ＲＥＱの順位が順次繰り上げられる。例え
ば、図３（１）の第１周期（左端）において、割当要求
信号ＲＥＱ2が供給されなかった場合には、その周期に
おける割当要求信号ＲＥＱは、、、の順で優先さ
れる。
うに、当初各データ入出力手段に付与された優先順位を
無視して、常時カウント値ＣＮ1〜ＣＮ4の大きさの違い
だけに基づいてバス１９の割当を許諾するプロトコルで
あり、バス１９の利用状況が最も反映される。このプロ
トコルは、コンピュータ・システムの設置時にユーザが
全く予想もしなかったバス１９の利用状況が発生した場
合に適宜用いる。順位ローテーション型とは、図４
（２）に示すように、奇数周期では各データ入出力手段
に付与された優先順位に基づいてその周期で優先すべき
データ入出力手段をローテーションで決定する（ただ
し、第１の順位にはカウント値ＣＮが最大のデータ入出
力手段は割り当てない）が、偶数周期ではカウント値Ｃ
Ｎ1〜ＣＮ4の大きさの違いだけに基づいてバス１９の割
当を許諾するプロトコルである。このプロトコルは、各
データ入出力手段の優先順位を変更する必要はあるが、
各データ入出力手段の優先度にわずかな差しかなく、当
初の優先順位をさほど重視しなくて良い場合に適宜用い
る。順位重視型とは、図４（３）に示すように、奇数周
期では各データ入出力手段に付与された優先順位に基づ
いてその周期の第１の順位をローテーションで決定する
（ただし、カウント値ＣＮが最大のデータ入出力手段は
除く）と共に、当該周期における第２の順位以降は予め
付与された優先順位に基づいて決定し、偶数周期では優
先順位をカウント値ＣＮ1〜ＣＮ4の大きさの違いだけに
基づいて決定してバス１９の割当を許諾するプロトコル
である。このプロトコルは、各データ入出力手段の優先
順位を変更する必要があるが、順位ローテーション型よ
りも当初の各データ入出力手段の優先順位を重視する場
合に適宜用いる。複合型とは、図４（４）に示すよう
に、奇数周期では各データ入出力手段に付与された優先
順位に基づいてその周期の第１の順位をローテーション
で決定する（ただし、カウント値ＣＮが最大のデータ入
出力手段は除く）と共に、当該周期における第２の順位
以降はカウント値ＣＮ1〜ＣＮ4の大きさの違いだけに基
づいて決定し、偶数周期では優先順位をカウント値ＣＮ
1〜ＣＮ4の大きさの違いだけに基づいて決定してバス１
９の割当を許諾するプロトコルである。このプロトコル
は、各データ入出力手段の優先順位を維持しつつ、最大
限バス１９の利用状況を反映したい場合に適宜用いる。
なお、以上においては、説明を簡単にするために、同一
周期内に常に全ての割当要求信号ＲＥＱ1〜ＲＥＱ4が供
給されるとして説明したが、実際には周期によって供給
される割当要求信号ＲＥＱの個数は異なる。その場合、
供給されなかった割当要求信号ＲＥＱより劣位にある割
当要求信号ＲＥＱの順位が順次繰り上げられる。例え
ば、図３（１）の第１周期（左端）において、割当要求
信号ＲＥＱ2が供給されなかった場合には、その周期に
おける割当要求信号ＲＥＱは、、、の順で優先さ
れる。
【００２８】プロトコル制御回路３５は、図５に示すよ
うに、比較回路４１と、割当プロトコル・データ生成回
路４２とから構成されている。比較回路４１は、プロト
コル更新サイクル毎に、カウンタ３１1〜３１4から供給
されるカウント値ＣＮ1〜ＣＮ4を比較して大きい順に並
べ替え、その並べ替えられたカウント値ＣＮの順番、す
なわち、識別番号の順番を示す順番データＯＤを生成し
て出力する。割当プロトコル・データ生成回路４２は、
順番データＯＤと、プロトコル選択モード・レジスタ３
４からロードされたプロトコル選択モードＰＳＭとに基
づいて、割当プロトコル・データＡＰＤを生成して割当
制御回路３６に供給する。
うに、比較回路４１と、割当プロトコル・データ生成回
路４２とから構成されている。比較回路４１は、プロト
コル更新サイクル毎に、カウンタ３１1〜３１4から供給
されるカウント値ＣＮ1〜ＣＮ4を比較して大きい順に並
べ替え、その並べ替えられたカウント値ＣＮの順番、す
なわち、識別番号の順番を示す順番データＯＤを生成し
て出力する。割当プロトコル・データ生成回路４２は、
順番データＯＤと、プロトコル選択モード・レジスタ３
４からロードされたプロトコル選択モードＰＳＭとに基
づいて、割当プロトコル・データＡＰＤを生成して割当
制御回路３６に供給する。
【００２９】割当制御回路３６は、図６に示すように、
割当要求判定回路５１と、順位変動割当プロトコル生成
回路５２と、順位固定割当プロトコル生成回路５３と、
マルチプレクサ５４と、割当許諾信号生成回路５５とか
ら構成されている。割当要求判定回路５１は、所定周期
内に何個の割当要求信号ＲＥＱ1〜ＲＥＱ4が供給された
かを判定し、１個の割当要求信号ＲＥＱしか供給されな
かった場合には、当該割当要求信号ＲＥＱを供給してき
たデータ入出力手段に付与された識別番号をマルチプレ
クサ５４に供給する。また、割当要求判定回路５１は、
複数の割当要求信号ＲＥＱが供給された場合には、それ
らに対応した識別番号を順位変動割当プロトコル生成回
路５２及び順位固定割当プロトコル生成回路５３に供給
する。なお、割当要求判定回路５１は、既にいずれかの
データ入出力手段に対して割当許諾信号ＧＮＴが出力さ
れ、そのデータ入出力手段がバス１９を占有している以
上、重ねてバス１９の割当許諾ができないので、他のデ
ータ入出力手段からの割当要求信号ＲＥＱリクエストが
供給されてもそれに応答しない。順位変動割当プロトコ
ル生成回路５２は、上記した完全型、順位ローテーショ
ン型、順位重視型及び複合型の順位変動割当プロトコル
が予め記憶された記憶部を有し、供給された割当プロト
コル・データＡＰＤを構成するプロトコル選択モードＰ
ＳＭが上記いずれかの順位変動割当プロトコルによる割
当を指示するものである場合には、指示された順位変動
割当プロトコルを記憶部から読み出す。そして、順位変
動割当プロトコル生成回路５２は、読み出された順位変
動割当プロトコル及び、供給された割当プロトコル・デ
ータＡＰＤを構成する順番データＯＤとに基づいて、供
給された複数のデータ入出力手段の識別番号の中で当該
周期において最も優先される識別番号を決定してマルチ
プレクサ５４に供給する。順位固定割当プロトコル生成
回路５３は、上記した完全型、順位ローテーション型及
び順位重視型の順位固定割当プロトコルが予め記憶され
た記憶部を有し、供給された割当プロトコル・データＡ
ＰＤを構成するプロトコル選択モードＰＳＭが上記いず
れかの順位固定割当プロトコルによる割当を指示するも
のである場合には、指示された順位固定割当プロトコル
を記憶部から読み出す。そして、順位固定割当プロトコ
ル生成回路５３は、読み出された順位固定割当プロトコ
ル及び、供給された割当プロトコル・データＡＰＤを構
成する順番データＯＤに基づいて、供給された複数のデ
ータ入出力手段の識別番号の中で当該周期において最も
優先される識別番号を決定してマルチプレクサ５４に供
給する。マルチプレクサ５４は、割当要求判定回路５
１、順位変動割当プロトコル生成回路５２、あるいは順
位固定割当プロトコル生成回路５３から順次供給される
識別番号を、所定のタイミングで順次割当許諾信号生成
回路５５に供給する。割当許諾信号生成回路５５は、供
給された識別番号に対応した割当許諾信号ＧＮＴを随時
生成して、所定のタイミングで各データ入出力手段に供
給する。
割当要求判定回路５１と、順位変動割当プロトコル生成
回路５２と、順位固定割当プロトコル生成回路５３と、
マルチプレクサ５４と、割当許諾信号生成回路５５とか
ら構成されている。割当要求判定回路５１は、所定周期
内に何個の割当要求信号ＲＥＱ1〜ＲＥＱ4が供給された
かを判定し、１個の割当要求信号ＲＥＱしか供給されな
かった場合には、当該割当要求信号ＲＥＱを供給してき
たデータ入出力手段に付与された識別番号をマルチプレ
クサ５４に供給する。また、割当要求判定回路５１は、
複数の割当要求信号ＲＥＱが供給された場合には、それ
らに対応した識別番号を順位変動割当プロトコル生成回
路５２及び順位固定割当プロトコル生成回路５３に供給
する。なお、割当要求判定回路５１は、既にいずれかの
データ入出力手段に対して割当許諾信号ＧＮＴが出力さ
れ、そのデータ入出力手段がバス１９を占有している以
上、重ねてバス１９の割当許諾ができないので、他のデ
ータ入出力手段からの割当要求信号ＲＥＱリクエストが
供給されてもそれに応答しない。順位変動割当プロトコ
ル生成回路５２は、上記した完全型、順位ローテーショ
ン型、順位重視型及び複合型の順位変動割当プロトコル
が予め記憶された記憶部を有し、供給された割当プロト
コル・データＡＰＤを構成するプロトコル選択モードＰ
ＳＭが上記いずれかの順位変動割当プロトコルによる割
当を指示するものである場合には、指示された順位変動
割当プロトコルを記憶部から読み出す。そして、順位変
動割当プロトコル生成回路５２は、読み出された順位変
動割当プロトコル及び、供給された割当プロトコル・デ
ータＡＰＤを構成する順番データＯＤとに基づいて、供
給された複数のデータ入出力手段の識別番号の中で当該
周期において最も優先される識別番号を決定してマルチ
プレクサ５４に供給する。順位固定割当プロトコル生成
回路５３は、上記した完全型、順位ローテーション型及
び順位重視型の順位固定割当プロトコルが予め記憶され
た記憶部を有し、供給された割当プロトコル・データＡ
ＰＤを構成するプロトコル選択モードＰＳＭが上記いず
れかの順位固定割当プロトコルによる割当を指示するも
のである場合には、指示された順位固定割当プロトコル
を記憶部から読み出す。そして、順位固定割当プロトコ
ル生成回路５３は、読み出された順位固定割当プロトコ
ル及び、供給された割当プロトコル・データＡＰＤを構
成する順番データＯＤに基づいて、供給された複数のデ
ータ入出力手段の識別番号の中で当該周期において最も
優先される識別番号を決定してマルチプレクサ５４に供
給する。マルチプレクサ５４は、割当要求判定回路５
１、順位変動割当プロトコル生成回路５２、あるいは順
位固定割当プロトコル生成回路５３から順次供給される
識別番号を、所定のタイミングで順次割当許諾信号生成
回路５５に供給する。割当許諾信号生成回路５５は、供
給された識別番号に対応した割当許諾信号ＧＮＴを随時
生成して、所定のタイミングで各データ入出力手段に供
給する。
【００３０】次に、図１乃至図７を参照して、上記構成
のコンピュータ・システムの動作について説明する。ま
ず、ユーザがこのコンピュータ・システムを新たに購入
し、例えば、図２に示すように、第１〜第３の優先順位
が付与されたスロットにそれぞれサウンド・ボード１
６、モデム１７及びグラフィック・ボード１８を順に装
着すると共に、ディスプレイ１４やキーボード１５等の
必要な配線をしたとする。そして、ユーザがこのコンピ
ュータ・システムに電源を投入すると、ＣＰＵ１１がバ
ス制御装置１３を介してメモリ１２からオペレーション
・システムを読み込んで起動するなど、システム各部の
制御を開始する。この際、ＣＰＵ１１は、バス制御装置
１３に、プロトコル更新サイクル値及びプロトコル選択
モードＰＳＭを供給する。当初は、初期値としてプロト
コル更新サイクル値として５００クロックが、プロトコ
ル選択モードＰＳＭとして図３（１）に示す完全型順位
固定割当プロトコルがそれぞれ供給されたとする。これ
により、バス制御装置１３のプロトコル更新サイクル設
定レジスタ３２には、プロトコル更新サイクル値として
５００クロックが設定されると共に、プロトコル選択モ
ード・レジスタ３４には、プロトコル選択モードＰＳＭ
として完全型順位固定割当プロトコルが設定される。
のコンピュータ・システムの動作について説明する。ま
ず、ユーザがこのコンピュータ・システムを新たに購入
し、例えば、図２に示すように、第１〜第３の優先順位
が付与されたスロットにそれぞれサウンド・ボード１
６、モデム１７及びグラフィック・ボード１８を順に装
着すると共に、ディスプレイ１４やキーボード１５等の
必要な配線をしたとする。そして、ユーザがこのコンピ
ュータ・システムに電源を投入すると、ＣＰＵ１１がバ
ス制御装置１３を介してメモリ１２からオペレーション
・システムを読み込んで起動するなど、システム各部の
制御を開始する。この際、ＣＰＵ１１は、バス制御装置
１３に、プロトコル更新サイクル値及びプロトコル選択
モードＰＳＭを供給する。当初は、初期値としてプロト
コル更新サイクル値として５００クロックが、プロトコ
ル選択モードＰＳＭとして図３（１）に示す完全型順位
固定割当プロトコルがそれぞれ供給されたとする。これ
により、バス制御装置１３のプロトコル更新サイクル設
定レジスタ３２には、プロトコル更新サイクル値として
５００クロックが設定されると共に、プロトコル選択モ
ード・レジスタ３４には、プロトコル選択モードＰＳＭ
として完全型順位固定割当プロトコルが設定される。
【００３１】このような状態において、バス制御装置１
３は、以下に示す動作を行う。まず、タイマ３３は、プ
ロトコル更新サイクル設定レジスタ３２に設定されたプ
ロトコル更新サイクル値（今の場合、５００クロック）
がロードされることにより、０からシステム・クロック
を１ずつカウントしていき、そのカウント値が５００ク
ロックに等しくなると、オーバー・フロー信号ＳＯＦを
カウンタ３１1〜３１3及びプロトコル制御回路３５に供
給すると共に、そのカウント値が０にリセットされる。
カウンタ３１1〜３１3は、対応するデータ入出力手段か
ら供給される割当要求信号ＲＥＱ1〜ＲＥＱ3の数をカウ
ントし、カウント値ＣＮ1〜ＣＮ3をプロトコル制御回路
３５に供給する。今の場合、あるプロトコル更新サイク
ル（今の場合、５００クロックの期間）において、カウ
ント値ＣＮ1〜ＣＮ3がＣＮ2，ＣＮ1，ＣＮ3の順で大き
かったとする。なお、今の場合、カウンタ３１4は、対
応するデータ入出力手段が接続されていないので、作動
しない。したがって、プロトコル制御回路３５の比較回
路４１は、当該プロトコル更新サイクルについて、カウ
ンタ３１1〜３１3から供給されるカウント値ＣＮ1〜Ｃ
Ｎ3を比較して大きい順、今の場合、ＣＮ2，ＣＮ1，Ｃ
Ｎ3の順に並べ替え、その並べ替えられたカウント値Ｃ
Ｎの順番、すなわち、識別番号の順番、今の場合、，
，を示す順番データＯＤを生成して出力する。これ
により、割当プロトコル・データ生成回路４２は、順番
データＯＤと、プロトコル選択モード・レジスタ３４か
らロードされたプロトコル選択モードＰＳＭとに基づい
て、割当プロトコル・データＡＰＤを生成して割当制御
回路３６に供給する。今の場合、プロトコル選択モード
ＰＳＭとして完全型順位固定割当プロトコルが設定され
ているので、割当プロトコル・データ生成回路４２は、
，，を示す順番データＯＤと、完全型順位固定割
当プロトコルを示すプロトコル選択モードＰＳＭとに基
づいて割当プロトコル・データＡＰＤを生成して割当制
御回路３６に供給する。
３は、以下に示す動作を行う。まず、タイマ３３は、プ
ロトコル更新サイクル設定レジスタ３２に設定されたプ
ロトコル更新サイクル値（今の場合、５００クロック）
がロードされることにより、０からシステム・クロック
を１ずつカウントしていき、そのカウント値が５００ク
ロックに等しくなると、オーバー・フロー信号ＳＯＦを
カウンタ３１1〜３１3及びプロトコル制御回路３５に供
給すると共に、そのカウント値が０にリセットされる。
カウンタ３１1〜３１3は、対応するデータ入出力手段か
ら供給される割当要求信号ＲＥＱ1〜ＲＥＱ3の数をカウ
ントし、カウント値ＣＮ1〜ＣＮ3をプロトコル制御回路
３５に供給する。今の場合、あるプロトコル更新サイク
ル（今の場合、５００クロックの期間）において、カウ
ント値ＣＮ1〜ＣＮ3がＣＮ2，ＣＮ1，ＣＮ3の順で大き
かったとする。なお、今の場合、カウンタ３１4は、対
応するデータ入出力手段が接続されていないので、作動
しない。したがって、プロトコル制御回路３５の比較回
路４１は、当該プロトコル更新サイクルについて、カウ
ンタ３１1〜３１3から供給されるカウント値ＣＮ1〜Ｃ
Ｎ3を比較して大きい順、今の場合、ＣＮ2，ＣＮ1，Ｃ
Ｎ3の順に並べ替え、その並べ替えられたカウント値Ｃ
Ｎの順番、すなわち、識別番号の順番、今の場合、，
，を示す順番データＯＤを生成して出力する。これ
により、割当プロトコル・データ生成回路４２は、順番
データＯＤと、プロトコル選択モード・レジスタ３４か
らロードされたプロトコル選択モードＰＳＭとに基づい
て、割当プロトコル・データＡＰＤを生成して割当制御
回路３６に供給する。今の場合、プロトコル選択モード
ＰＳＭとして完全型順位固定割当プロトコルが設定され
ているので、割当プロトコル・データ生成回路４２は、
，，を示す順番データＯＤと、完全型順位固定割
当プロトコルを示すプロトコル選択モードＰＳＭとに基
づいて割当プロトコル・データＡＰＤを生成して割当制
御回路３６に供給する。
【００３２】次に、図７に示すフローチャートを参照し
て、割当制御回路３６の動作について説明する。まず、
割当要求判定回路５１は、割当要求信号ＲＥＱ1〜ＲＥ
Ｑ3のいずれかが供給されると、ステップＳＰ１の処理
へ進み、既に割当許諾信号ＧＮＴ1〜ＧＮＴ3のいずれか
が対応するデータ入出力手段に対して出力されているか
否かを判断する。この判断結果が「ＹＥＳ」の場合に
は、重ねて他のデータ入出力手段にバス１９を割当許諾
できないので、処理を終了する。一方、ステップＳＰ１
の判断結果が「ＮＯ」の場合、すなわち、いずれのデー
タ入出力手段に対しても割当許諾信号ＧＮＴが出力され
ていない場合には、割当要求判定回路５１は、ステップ
ＳＰ２へ進む。ステップＳＰ２では、割当要求判定回路
５１は、所定周期内に複数の割当要求信号ＲＥＱ1〜Ｒ
ＥＱ3が供給されたか否かを判断する。この判断結果が
「ＹＥＳ」の場合には、ステップＳＰ３へ進む。今、割
当要求信号ＲＥＱ1及びＲＥＱ3が供給されたとすると、
ステップＳＰ２の判断結果が「ＹＥＳ」となり、割当要
求判定回路５１は、それらに対応した識別番号、今の場
合、及びを順位変動割当プロトコル生成回路５２及
び順位固定割当プロトコル生成回路５３に供給する。こ
の後、割当制御回路３６では、ステップＳＰ３の処理が
行われる。
て、割当制御回路３６の動作について説明する。まず、
割当要求判定回路５１は、割当要求信号ＲＥＱ1〜ＲＥ
Ｑ3のいずれかが供給されると、ステップＳＰ１の処理
へ進み、既に割当許諾信号ＧＮＴ1〜ＧＮＴ3のいずれか
が対応するデータ入出力手段に対して出力されているか
否かを判断する。この判断結果が「ＹＥＳ」の場合に
は、重ねて他のデータ入出力手段にバス１９を割当許諾
できないので、処理を終了する。一方、ステップＳＰ１
の判断結果が「ＮＯ」の場合、すなわち、いずれのデー
タ入出力手段に対しても割当許諾信号ＧＮＴが出力され
ていない場合には、割当要求判定回路５１は、ステップ
ＳＰ２へ進む。ステップＳＰ２では、割当要求判定回路
５１は、所定周期内に複数の割当要求信号ＲＥＱ1〜Ｒ
ＥＱ3が供給されたか否かを判断する。この判断結果が
「ＹＥＳ」の場合には、ステップＳＰ３へ進む。今、割
当要求信号ＲＥＱ1及びＲＥＱ3が供給されたとすると、
ステップＳＰ２の判断結果が「ＹＥＳ」となり、割当要
求判定回路５１は、それらに対応した識別番号、今の場
合、及びを順位変動割当プロトコル生成回路５２及
び順位固定割当プロトコル生成回路５３に供給する。こ
の後、割当制御回路３６では、ステップＳＰ３の処理が
行われる。
【００３３】ステップＳＰ３では、順位変動割当プロト
コル生成回路５２及び順位固定割当プロトコル生成回路
５３は、割当プロトコル・データＡＰＤを構成するプロ
トコル選択モードＰＳＭに基づいて、いずれか一方のみ
が作動し、指示されたプロトコルを記憶部から読み出し
た後、読み出されたプロトコル及び、供給された割当プ
ロトコル・データＡＰＤを構成する順番データＯＤに基
づいて、供給された複数のデータ入出力手段の識別番号
の中で当該周期において最も優先される識別番号を決定
してマルチプレクサ５４に供給する。なお、プロトコル
が割当プロトコル・データＡＰＤを構成するプロトコル
選択モードＰＳＭによって変更されずに、複数の周期に
亙って使用される場合には、記憶部からのプロトコルの
読み出しは行わず、優先の順番だけが次の周期で用いる
べき順番に変更される。例えば、図３（２）に示す順位
ローテーション型順位固定割当プロトコルが使用されて
いる場合、前の周期で優先の順番が左端の列（，，
，）だった場合には、次の周期の優先の順番は左か
ら２番目の列（，，，）に変更され、それに基
づいて、供給された複数のデータ入出力手段の識別番号
の中で次の周期において最も優先される識別番号を決定
する。この後、割当制御回路３６では、ステップＳＰ３
の処理が行われる。今の場合、割当プロトコル・データ
ＡＰＤは完全型順位固定割当プロトコルを示しているの
で、順位変動割当プロトコル生成回路５２は、作動しな
い。順位固定割当プロトコル生成回路５３は、供給され
た割当プロトコル・データＡＰＤを構成するプロトコル
選択モードＰＳＭが完全型順位固定割当プロトコルを示
しているので、指示された完全型順位固定割当プロトコ
ルを記憶部から読み出した後、読み出された完全型順位
固定割当プロトコル及び、供給された割当プロトコル・
データＡＰＤを構成する順番データＯＤ（今の場合、
，，）に基づいて、供給された複数のデータ入出
力手段の識別番号（今の場合、及び）の中で次の周
期において最も優先される識別番号（今の場合、）を
決定してマルチプレクサ５４に供給する。この後、割当
制御回路３６は、ステップＳＰ４の処理を行う。
コル生成回路５２及び順位固定割当プロトコル生成回路
５３は、割当プロトコル・データＡＰＤを構成するプロ
トコル選択モードＰＳＭに基づいて、いずれか一方のみ
が作動し、指示されたプロトコルを記憶部から読み出し
た後、読み出されたプロトコル及び、供給された割当プ
ロトコル・データＡＰＤを構成する順番データＯＤに基
づいて、供給された複数のデータ入出力手段の識別番号
の中で当該周期において最も優先される識別番号を決定
してマルチプレクサ５４に供給する。なお、プロトコル
が割当プロトコル・データＡＰＤを構成するプロトコル
選択モードＰＳＭによって変更されずに、複数の周期に
亙って使用される場合には、記憶部からのプロトコルの
読み出しは行わず、優先の順番だけが次の周期で用いる
べき順番に変更される。例えば、図３（２）に示す順位
ローテーション型順位固定割当プロトコルが使用されて
いる場合、前の周期で優先の順番が左端の列（，，
，）だった場合には、次の周期の優先の順番は左か
ら２番目の列（，，，）に変更され、それに基
づいて、供給された複数のデータ入出力手段の識別番号
の中で次の周期において最も優先される識別番号を決定
する。この後、割当制御回路３６では、ステップＳＰ３
の処理が行われる。今の場合、割当プロトコル・データ
ＡＰＤは完全型順位固定割当プロトコルを示しているの
で、順位変動割当プロトコル生成回路５２は、作動しな
い。順位固定割当プロトコル生成回路５３は、供給され
た割当プロトコル・データＡＰＤを構成するプロトコル
選択モードＰＳＭが完全型順位固定割当プロトコルを示
しているので、指示された完全型順位固定割当プロトコ
ルを記憶部から読み出した後、読み出された完全型順位
固定割当プロトコル及び、供給された割当プロトコル・
データＡＰＤを構成する順番データＯＤ（今の場合、
，，）に基づいて、供給された複数のデータ入出
力手段の識別番号（今の場合、及び）の中で次の周
期において最も優先される識別番号（今の場合、）を
決定してマルチプレクサ５４に供給する。この後、割当
制御回路３６は、ステップＳＰ４の処理を行う。
【００３４】ステップＳＰ４では、マルチプレクサ５４
は、順位変動割当プロトコル生成回路５２又は順位固定
割当プロトコル生成回路５３から供給された識別番号を
所定のタイミングで割当許諾信号生成回路５５に供給す
る。これにより、割当許諾信号生成回路５５は、供給さ
れた識別番号に対応した割当許諾信号ＧＮＴを生成し
て、所定のタイミングで対応するデータ入出力手段に供
給した後、処理を終了する。今の場合、マルチプレクサ
５４には、順位固定割当プロトコル生成回路５３から識
別番号が供給されているので、それを所定のタイミン
グで割当許諾信号生成回路５５に供給する。これによ
り、割当許諾信号生成回路５５は、供給された識別番号
（今の場合、）に対応した割当許諾信号ＧＮＴ1を生
成して、所定のタイミングで対応するデータ入出力手
段、すなわち、サウンド・ボード１６に供給する。した
がって、サウンド・ボード１６は、ＣＰＵ１１の制御の
下に、バス１９を介してメモリ１２にアクセスし、メモ
リ１２に記憶された楽音データに基づいて楽音信号を生
成し、スピーカ２２から楽音を放射する。そして、サウ
ンド・ボード１６は、楽音信号の生成を終了してバス１
９の占有を終了する場合には、その旨を示す信号を生成
してバス制御装置１３に供給するか、割当要求信号ＲＥ
Ｑ1をノンアクティブにしてその旨をバス制御装置１３
に報知する。
は、順位変動割当プロトコル生成回路５２又は順位固定
割当プロトコル生成回路５３から供給された識別番号を
所定のタイミングで割当許諾信号生成回路５５に供給す
る。これにより、割当許諾信号生成回路５５は、供給さ
れた識別番号に対応した割当許諾信号ＧＮＴを生成し
て、所定のタイミングで対応するデータ入出力手段に供
給した後、処理を終了する。今の場合、マルチプレクサ
５４には、順位固定割当プロトコル生成回路５３から識
別番号が供給されているので、それを所定のタイミン
グで割当許諾信号生成回路５５に供給する。これによ
り、割当許諾信号生成回路５５は、供給された識別番号
（今の場合、）に対応した割当許諾信号ＧＮＴ1を生
成して、所定のタイミングで対応するデータ入出力手
段、すなわち、サウンド・ボード１６に供給する。した
がって、サウンド・ボード１６は、ＣＰＵ１１の制御の
下に、バス１９を介してメモリ１２にアクセスし、メモ
リ１２に記憶された楽音データに基づいて楽音信号を生
成し、スピーカ２２から楽音を放射する。そして、サウ
ンド・ボード１６は、楽音信号の生成を終了してバス１
９の占有を終了する場合には、その旨を示す信号を生成
してバス制御装置１３に供給するか、割当要求信号ＲＥ
Ｑ1をノンアクティブにしてその旨をバス制御装置１３
に報知する。
【００３５】一方、ステップＳＰ２における判断結果が
「ＮＯ」の場合、すなわち、所定周期内に複数の割当要
求信号ＲＥＱ1〜ＲＥＱ3が供給されず、１個の割当要求
信号ＲＥＱだけが供給された場合には、割当制御回路３
６は、ステップＳＰ５の処理を行う。ステップＳＰ５で
は、マルチプレクサ５４は、割当要求判定回路５１から
供給された識別番号を所定のタイミングで割当許諾信号
生成回路５５に供給する。これにより、割当許諾信号生
成回路５５は、供給された識別番号に対応した割当許諾
信号ＧＮＴを生成して、所定のタイミングで対応するデ
ータ入出力手段に供給した後、処理を終了する。
「ＮＯ」の場合、すなわち、所定周期内に複数の割当要
求信号ＲＥＱ1〜ＲＥＱ3が供給されず、１個の割当要求
信号ＲＥＱだけが供給された場合には、割当制御回路３
６は、ステップＳＰ５の処理を行う。ステップＳＰ５で
は、マルチプレクサ５４は、割当要求判定回路５１から
供給された識別番号を所定のタイミングで割当許諾信号
生成回路５５に供給する。これにより、割当許諾信号生
成回路５５は、供給された識別番号に対応した割当許諾
信号ＧＮＴを生成して、所定のタイミングで対応するデ
ータ入出力手段に供給した後、処理を終了する。
【００３６】次に、ユーザがコンピュータ・システムの
電源を一旦落とし、図２に示すように、ソケット２０に
新たにＬＡＮボード２１を装着した後、再びコンピュー
タ・システムに電源を投入した場合には、ＣＰＵ１１が
バス制御装置１３を介してメモリ１２からオペレーショ
ン・システムを読み込んで起動するなど、システム各部
の制御を開始する。この際、ＣＰＵ１１は、バス制御装
置１３に、プロトコル更新サイクル値及びプロトコル選
択モードＰＳＭを供給する。今度は、ソケット２０に新
たにＬＡＮボード２１が装着されているので、ＣＰＵ１
１はそれを認識し、プロトコル更新サイクル値として例
えば、３００クロックが、プロトコル選択モードＰＳＭ
として例えば、図４（２）に示す順位ローテーション型
順位変動割当プロトコルがそれぞれ供給されるとする。
なお、プロトコル更新サイクル値及びプロトコル選択モ
ードＰＳＭの設定は、ユーザがキーボード１５を用いて
設定するように構成しても良い。これにより、バス制御
装置１３のプロトコル更新サイクル設定レジスタ３２に
は、プロトコル更新サイクル値として３００クロックが
設定されると共に、プロトコル選択モード・レジスタ３
４には、プロトコル選択モードＰＳＭとして順位ローテ
ーション型順位変動割当プロトコルが設定される。
電源を一旦落とし、図２に示すように、ソケット２０に
新たにＬＡＮボード２１を装着した後、再びコンピュー
タ・システムに電源を投入した場合には、ＣＰＵ１１が
バス制御装置１３を介してメモリ１２からオペレーショ
ン・システムを読み込んで起動するなど、システム各部
の制御を開始する。この際、ＣＰＵ１１は、バス制御装
置１３に、プロトコル更新サイクル値及びプロトコル選
択モードＰＳＭを供給する。今度は、ソケット２０に新
たにＬＡＮボード２１が装着されているので、ＣＰＵ１
１はそれを認識し、プロトコル更新サイクル値として例
えば、３００クロックが、プロトコル選択モードＰＳＭ
として例えば、図４（２）に示す順位ローテーション型
順位変動割当プロトコルがそれぞれ供給されるとする。
なお、プロトコル更新サイクル値及びプロトコル選択モ
ードＰＳＭの設定は、ユーザがキーボード１５を用いて
設定するように構成しても良い。これにより、バス制御
装置１３のプロトコル更新サイクル設定レジスタ３２に
は、プロトコル更新サイクル値として３００クロックが
設定されると共に、プロトコル選択モード・レジスタ３
４には、プロトコル選択モードＰＳＭとして順位ローテ
ーション型順位変動割当プロトコルが設定される。
【００３７】このような状態において、バス制御装置１
３は、以下に示す動作を行う。まず、タイマ３３は、プ
ロトコル更新サイクル設定レジスタ３２に設定されたプ
ロトコル更新サイクル値（今の場合、３００クロック）
がロードされることにより、０からシステム・クロック
を１ずつカウントしていき、そのカウント値が３００ク
ロックに等しくなると、オーバー・フロー信号ＳＯＦを
カウンタ３１1〜３１4及びプロトコル制御回路３５に供
給すると共に、そのカウント値が０にリセットされる。
カウンタ３１1〜３１4は、対応するデータ入出力手段か
ら供給される割当要求信号ＲＥＱ1〜ＲＥＱ4の数をカウ
ントし、カウント値ＣＮ1〜ＣＮ4をプロトコル制御回路
３５に供給する。今の場合、あるプロトコル更新サイク
ル（今の場合、３００クロックの期間）において、カウ
ント値ＣＮ1〜ＣＮ3がＣＮ2，ＣＮ4，ＣＮ1，ＣＮ3の順
で大きかったとする。したがって、プロトコル制御回路
３５の比較回路４１は、当該プロトコル更新サイクルに
ついて、カウンタ３１1〜３１4から供給されるカウント
値ＣＮ1〜ＣＮ4を比較して大きい順、今の場合、Ｃ
Ｎ2，ＣＮ4，ＣＮ1，ＣＮ3の順に並べ替え、その並べ替
えられたカウント値ＣＮの順番、すなわち、識別番号の
順番、今の場合、，，，を示す順番データＯＤ
を生成して出力する。これにより、割当プロトコル・デ
ータ生成回路４２は、順番データＯＤと、プロトコル選
択モード・レジスタ３４からロードされたプロトコル選
択モードＰＳＭとに基づいて、割当プロトコル・データ
ＡＰＤを生成して割当制御回路３６に供給する。今の場
合、プロトコル選択モードＰＳＭとして順位ローテーシ
ョン型順位変動割当プロトコルが設定されているので、
割当プロトコル・データ生成回路４２は、，，，
を示す順番データＯＤと、順位ローテーション型順位
変動割当プロトコルを示すプロトコル選択モードＰＳＭ
とに基づいて割当プロトコル・データＡＰＤを生成して
割当制御回路３６に供給する。
３は、以下に示す動作を行う。まず、タイマ３３は、プ
ロトコル更新サイクル設定レジスタ３２に設定されたプ
ロトコル更新サイクル値（今の場合、３００クロック）
がロードされることにより、０からシステム・クロック
を１ずつカウントしていき、そのカウント値が３００ク
ロックに等しくなると、オーバー・フロー信号ＳＯＦを
カウンタ３１1〜３１4及びプロトコル制御回路３５に供
給すると共に、そのカウント値が０にリセットされる。
カウンタ３１1〜３１4は、対応するデータ入出力手段か
ら供給される割当要求信号ＲＥＱ1〜ＲＥＱ4の数をカウ
ントし、カウント値ＣＮ1〜ＣＮ4をプロトコル制御回路
３５に供給する。今の場合、あるプロトコル更新サイク
ル（今の場合、３００クロックの期間）において、カウ
ント値ＣＮ1〜ＣＮ3がＣＮ2，ＣＮ4，ＣＮ1，ＣＮ3の順
で大きかったとする。したがって、プロトコル制御回路
３５の比較回路４１は、当該プロトコル更新サイクルに
ついて、カウンタ３１1〜３１4から供給されるカウント
値ＣＮ1〜ＣＮ4を比較して大きい順、今の場合、Ｃ
Ｎ2，ＣＮ4，ＣＮ1，ＣＮ3の順に並べ替え、その並べ替
えられたカウント値ＣＮの順番、すなわち、識別番号の
順番、今の場合、，，，を示す順番データＯＤ
を生成して出力する。これにより、割当プロトコル・デ
ータ生成回路４２は、順番データＯＤと、プロトコル選
択モード・レジスタ３４からロードされたプロトコル選
択モードＰＳＭとに基づいて、割当プロトコル・データ
ＡＰＤを生成して割当制御回路３６に供給する。今の場
合、プロトコル選択モードＰＳＭとして順位ローテーシ
ョン型順位変動割当プロトコルが設定されているので、
割当プロトコル・データ生成回路４２は、，，，
を示す順番データＯＤと、順位ローテーション型順位
変動割当プロトコルを示すプロトコル選択モードＰＳＭ
とに基づいて割当プロトコル・データＡＰＤを生成して
割当制御回路３６に供給する。
【００３８】次に、割当制御回路３６の割当要求判定回
路５１は、所定周期内に複数の割当要求信号ＲＥＱが供
給された場合、例えば、割当要求信号ＲＥＱ1、ＲＥＱ3
及びＲＥＱ4が供給された場合には、それらに対応した
識別番号、今の場合、，，を順位変動割当プロト
コル生成回路５２及び順位固定割当プロトコル生成回路
５３に供給する。次に、順位変動割当プロトコル生成回
路５２及び順位固定割当プロトコル生成回路５３は、割
当プロトコル・データＡＰＤを構成するプロトコル選択
モードＰＳＭに基づいて、いずれか一方のみが作動す
る。今の場合、割当プロトコル・データＡＰＤは順位ロ
ーテーション型順位変動割当プロトコルを示しているの
で、順位固定割当プロトコル生成回路５３は、作動しな
い。順位変動割当プロトコル生成回路５２は、供給され
た割当プロトコル・データＡＰＤを構成するプロトコル
選択モードＰＳＭが順位ローテーション型順位変動割当
プロトコルを示しているので、最初の周期では指示され
た順位ローテーション型順位変動割当プロトコルを記憶
部から読み出した後、読み出された順位ローテーション
型順位変動割当プロトコル及び、供給された割当プロト
コル・データＡＰＤを構成する順番データＯＤ（今の場
合、，，，）に基づいて、供給された複数のデ
ータ入出力手段の識別番号（今の場合、，，）の
中で次の周期において最も優先される識別番号（今、次
の周期が第２の周期とすると、；図４（２）参照）を
決定してマルチプレクサ５４に供給する。これにより、
マルチプレクサ５４が順位変動割当プロトコル生成回路
５２から供給された識別番号（今の場合、）を所定の
タイミングで割当許諾信号生成回路５５に供給するの
で、割当許諾信号生成回路５５は、供給された識別番号
（今の場合、）に対応した割当許諾信号ＧＮＴ4を生
成して、所定のタイミングで対応するデータ入出力手
段、すなわち、ＬＡＮボード２１に供給する。したがっ
て、ＬＡＮボード２１は、ＣＰＵ１１の制御の下に、バ
ス１９を介してメモリ１２にアクセスし、メモリ１２に
記憶されたデータをケーブルを介して他のコンピュータ
・システムに送信すると共に、ケーブルを介して他のコ
ンピュータ・システムから送信されたデータを受信して
メモリ１２に記憶する。そして、ＬＡＮボード２１は、
データの送受信を終了してバス１９の占有を終了する場
合には、その旨を示す信号を生成してバス制御装置１３
に供給するか、割当要求信号ＲＥＱ4をノンアクティブ
にしてその旨をバス制御装置１３に報知する。
路５１は、所定周期内に複数の割当要求信号ＲＥＱが供
給された場合、例えば、割当要求信号ＲＥＱ1、ＲＥＱ3
及びＲＥＱ4が供給された場合には、それらに対応した
識別番号、今の場合、，，を順位変動割当プロト
コル生成回路５２及び順位固定割当プロトコル生成回路
５３に供給する。次に、順位変動割当プロトコル生成回
路５２及び順位固定割当プロトコル生成回路５３は、割
当プロトコル・データＡＰＤを構成するプロトコル選択
モードＰＳＭに基づいて、いずれか一方のみが作動す
る。今の場合、割当プロトコル・データＡＰＤは順位ロ
ーテーション型順位変動割当プロトコルを示しているの
で、順位固定割当プロトコル生成回路５３は、作動しな
い。順位変動割当プロトコル生成回路５２は、供給され
た割当プロトコル・データＡＰＤを構成するプロトコル
選択モードＰＳＭが順位ローテーション型順位変動割当
プロトコルを示しているので、最初の周期では指示され
た順位ローテーション型順位変動割当プロトコルを記憶
部から読み出した後、読み出された順位ローテーション
型順位変動割当プロトコル及び、供給された割当プロト
コル・データＡＰＤを構成する順番データＯＤ（今の場
合、，，，）に基づいて、供給された複数のデ
ータ入出力手段の識別番号（今の場合、，，）の
中で次の周期において最も優先される識別番号（今、次
の周期が第２の周期とすると、；図４（２）参照）を
決定してマルチプレクサ５４に供給する。これにより、
マルチプレクサ５４が順位変動割当プロトコル生成回路
５２から供給された識別番号（今の場合、）を所定の
タイミングで割当許諾信号生成回路５５に供給するの
で、割当許諾信号生成回路５５は、供給された識別番号
（今の場合、）に対応した割当許諾信号ＧＮＴ4を生
成して、所定のタイミングで対応するデータ入出力手
段、すなわち、ＬＡＮボード２１に供給する。したがっ
て、ＬＡＮボード２１は、ＣＰＵ１１の制御の下に、バ
ス１９を介してメモリ１２にアクセスし、メモリ１２に
記憶されたデータをケーブルを介して他のコンピュータ
・システムに送信すると共に、ケーブルを介して他のコ
ンピュータ・システムから送信されたデータを受信して
メモリ１２に記憶する。そして、ＬＡＮボード２１は、
データの送受信を終了してバス１９の占有を終了する場
合には、その旨を示す信号を生成してバス制御装置１３
に供給するか、割当要求信号ＲＥＱ4をノンアクティブ
にしてその旨をバス制御装置１３に報知する。
【００３９】このように、この例の構成によれば、バス
１９に接続可能なデータ入出力手段の数だけカウンタ３
１を設けるだけで良く、しかもユーザがデータ入出力手
段を接続可能な個数より少なく接続した場合でも、接続
されないデータ入出力手段に対応したカウンタ３１は動
作を停止させておくだけで良い。また、プロトコルにつ
いても、図３及び図４の例では説明を簡単にするために
バス１９に接続される全てのデータ入出力手段について
割当許諾する場合の順序を示しているが、従来の技術の
ように、データ入出力手段の個数を意識してプロトコル
を作成する必要はない。したがって、この発明の構成に
よれば、従来の技術に比べて、構成及び動作の点で汎用
性を持たせることが容易である。また、この発明の構成
によれば、順位変動割当プロトコルを用いた場合、優先
順位はあるプロトコル更新サイクルにおけるカウント値
ＣＮで決定され、従来の技術のように固定されない。し
たがって、バス１９の利用状況が優先順位を変更しなけ
ればならないほど変化したり、新たにデータ入出力手段
がバス１９に接続された場合でも、従来の技術のよう
に、データ入出力手段のバス１９への接続を変更する必
要はない。さらに、バス１９の利用状況が急激に変化し
た場合にそれに迅速に対応するためには、プロトコル更
新サイクル設定レジスタ３２に設定すべきプロトコル更
新サイクル値を小さい値にするだけで良い。
１９に接続可能なデータ入出力手段の数だけカウンタ３
１を設けるだけで良く、しかもユーザがデータ入出力手
段を接続可能な個数より少なく接続した場合でも、接続
されないデータ入出力手段に対応したカウンタ３１は動
作を停止させておくだけで良い。また、プロトコルにつ
いても、図３及び図４の例では説明を簡単にするために
バス１９に接続される全てのデータ入出力手段について
割当許諾する場合の順序を示しているが、従来の技術の
ように、データ入出力手段の個数を意識してプロトコル
を作成する必要はない。したがって、この発明の構成に
よれば、従来の技術に比べて、構成及び動作の点で汎用
性を持たせることが容易である。また、この発明の構成
によれば、順位変動割当プロトコルを用いた場合、優先
順位はあるプロトコル更新サイクルにおけるカウント値
ＣＮで決定され、従来の技術のように固定されない。し
たがって、バス１９の利用状況が優先順位を変更しなけ
ればならないほど変化したり、新たにデータ入出力手段
がバス１９に接続された場合でも、従来の技術のよう
に、データ入出力手段のバス１９への接続を変更する必
要はない。さらに、バス１９の利用状況が急激に変化し
た場合にそれに迅速に対応するためには、プロトコル更
新サイクル設定レジスタ３２に設定すべきプロトコル更
新サイクル値を小さい値にするだけで良い。
【００４０】◇第２の実施例 次に、この発明の第２の実施例について説明する。図８
は、この発明の第２の実施例であるバス制御装置６１の
電気的構成を示すブロック図である。この図において、
図１の各部に対応する部分には同一の符号を付して、そ
の説明を省略する。この例のバス制御装置６１において
は、図１に示すカウンタ３１1〜３１4及びプロトコル制
御回路３５に代えて、待ち時間検出回路６２1〜６２4及
びプロトコル制御回路６３が新たに設けられている。待
ち時間検出回路６２1〜６２4は、それぞれサウンド・ボ
ード１６、モデム１７、グラフィック・ボード１８及び
ＬＡＮボード２１に対応して設けられ、対応するデータ
入出力手段からパルス状の割当要求信号ＲＥＱ1〜ＲＥ
Ｑ4が供給されると、システム・クロックのカウントを
開始し、割当制御回路３６から対応する割当許諾信号Ｇ
ＮＴ1〜ＧＮＴ4が供給されるとシステム・クロックのカ
ウントを停止する。そして、待ち時間検出回路６２1〜
６２4は、それぞれのシステム・クロックのカウント数
を待ち時間ＬＡＴ1〜ＬＡＴ4としてプロトコル制御回路
６３に供給する。プロトコル制御回路６３は、比較回路
と割当プロトコル・データ生成回路とから構成され、比
較回路は、プロトコル更新サイクル毎に、待ち時間検出
回路６２1〜６２4から供給される待ち時間ＬＡＴ1〜Ｌ
ＡＴ4を比較して大きい順に並べ替え、その並べ替えら
れた待ち時間ＬＡＴの順番、すなわち、識別番号の順番
を示す順番データＯＤを生成して出力し、割当プロトコ
ル・データ生成回路は、順番データＯＤと、プロトコル
選択モード・レジスタ３４からロードされたプロトコル
選択モードＰＳＭとに基づいて、割当プロトコル・デー
タＡＰＤを生成して割当制御回路３６に供給する。な
お、上記構成のバス制御装置６１の動作は、各構成要素
が扱うパラメータがカウント値ＣＮ1〜ＣＮ4から待ち時
間ＬＡＴ1〜ＬＡＴ4に変更されている以外は、上記した
第１の実施例におけるバス制御装置１３の動作と略同様
であるので、その説明を省略する。このように、この例
の構成によれば、待ち時間ＬＡＴの長短に基づいてバス
１９の割当許諾がなされるので、バス１９の使用効率も
各データ入出力手段の稼働効率も向上させることができ
る。
は、この発明の第２の実施例であるバス制御装置６１の
電気的構成を示すブロック図である。この図において、
図１の各部に対応する部分には同一の符号を付して、そ
の説明を省略する。この例のバス制御装置６１において
は、図１に示すカウンタ３１1〜３１4及びプロトコル制
御回路３５に代えて、待ち時間検出回路６２1〜６２4及
びプロトコル制御回路６３が新たに設けられている。待
ち時間検出回路６２1〜６２4は、それぞれサウンド・ボ
ード１６、モデム１７、グラフィック・ボード１８及び
ＬＡＮボード２１に対応して設けられ、対応するデータ
入出力手段からパルス状の割当要求信号ＲＥＱ1〜ＲＥ
Ｑ4が供給されると、システム・クロックのカウントを
開始し、割当制御回路３６から対応する割当許諾信号Ｇ
ＮＴ1〜ＧＮＴ4が供給されるとシステム・クロックのカ
ウントを停止する。そして、待ち時間検出回路６２1〜
６２4は、それぞれのシステム・クロックのカウント数
を待ち時間ＬＡＴ1〜ＬＡＴ4としてプロトコル制御回路
６３に供給する。プロトコル制御回路６３は、比較回路
と割当プロトコル・データ生成回路とから構成され、比
較回路は、プロトコル更新サイクル毎に、待ち時間検出
回路６２1〜６２4から供給される待ち時間ＬＡＴ1〜Ｌ
ＡＴ4を比較して大きい順に並べ替え、その並べ替えら
れた待ち時間ＬＡＴの順番、すなわち、識別番号の順番
を示す順番データＯＤを生成して出力し、割当プロトコ
ル・データ生成回路は、順番データＯＤと、プロトコル
選択モード・レジスタ３４からロードされたプロトコル
選択モードＰＳＭとに基づいて、割当プロトコル・デー
タＡＰＤを生成して割当制御回路３６に供給する。な
お、上記構成のバス制御装置６１の動作は、各構成要素
が扱うパラメータがカウント値ＣＮ1〜ＣＮ4から待ち時
間ＬＡＴ1〜ＬＡＴ4に変更されている以外は、上記した
第１の実施例におけるバス制御装置１３の動作と略同様
であるので、その説明を省略する。このように、この例
の構成によれば、待ち時間ＬＡＴの長短に基づいてバス
１９の割当許諾がなされるので、バス１９の使用効率も
各データ入出力手段の稼働効率も向上させることができ
る。
【００４１】◇第３の実施例 次に、この発明の第３の実施例について説明する。図９
は、この発明の第３の実施例であるバス制御装置７１の
電気的構成を示すブロック図である。この図において、
図１の各部に対応する部分には同一の符号を付して、そ
の説明を省略する。この例のバス制御装置７１において
は、図１に示すプロトコル選択モード・レジスタ３４、
プロトコル制御回路３５及び割当制御回路３６に代え
て、プロトコル選択モード・レジスタ７２、プロトコル
制御回路７３及び割当制御回路７４が新たに設けられて
いると共に、手動プロトコル設定レジスタ７５及び割当
要求マスク・レジスタ７６が新たに設けられている。手
動プロトコル設定レジスタ７５には、ＣＰＵ１１により
手動プロトコルＭＰが設定される。手動プロトコルＭＰ
は、ユーザが現在のバス１９の利用状況に関わりなく、
一時的に各データ入出力手段へのバス１９の割当を手動
で設定したい場合に、ユーザがキーボード１５を操作し
て入力した各データ入出力手段の優先順位を示すデータ
である。プロトコル選択モード・レジスタ７２には、上
記した第１の実施例と同様、ＣＰＵ１１によりプロトコ
ル選択モードＰＳＭが設定されるが、プロトコル選択モ
ードＰＳＭとしては、上記した順位固定割当プロトコル
（完全型、順位ローテーション型及び順位重視型）及び
順位変動割当プロトコル（完全型、順位ローテーション
型、順位重視型及び複合型）の選択を指示するデータの
他、手動プロトコル設定レジスタ７５に設定された手動
プロトコルＭＰの選択を指示するデータも設定される。
は、この発明の第３の実施例であるバス制御装置７１の
電気的構成を示すブロック図である。この図において、
図１の各部に対応する部分には同一の符号を付して、そ
の説明を省略する。この例のバス制御装置７１において
は、図１に示すプロトコル選択モード・レジスタ３４、
プロトコル制御回路３５及び割当制御回路３６に代え
て、プロトコル選択モード・レジスタ７２、プロトコル
制御回路７３及び割当制御回路７４が新たに設けられて
いると共に、手動プロトコル設定レジスタ７５及び割当
要求マスク・レジスタ７６が新たに設けられている。手
動プロトコル設定レジスタ７５には、ＣＰＵ１１により
手動プロトコルＭＰが設定される。手動プロトコルＭＰ
は、ユーザが現在のバス１９の利用状況に関わりなく、
一時的に各データ入出力手段へのバス１９の割当を手動
で設定したい場合に、ユーザがキーボード１５を操作し
て入力した各データ入出力手段の優先順位を示すデータ
である。プロトコル選択モード・レジスタ７２には、上
記した第１の実施例と同様、ＣＰＵ１１によりプロトコ
ル選択モードＰＳＭが設定されるが、プロトコル選択モ
ードＰＳＭとしては、上記した順位固定割当プロトコル
（完全型、順位ローテーション型及び順位重視型）及び
順位変動割当プロトコル（完全型、順位ローテーション
型、順位重視型及び複合型）の選択を指示するデータの
他、手動プロトコル設定レジスタ７５に設定された手動
プロトコルＭＰの選択を指示するデータも設定される。
【００４２】プロトコル制御回路７３は、比較回路と割
当プロトコル・データ生成回路とから構成され、比較回
路の動作は、図５に示す比較回路４１の動作と同様であ
るが、割当プロトコル・データ生成回路は、順番データ
ＯＤと、プロトコル選択モード・レジスタ７２からロー
ドされた手動プロトコルＭＰと、プロトコル選択モード
・レジスタ３４からロードされたプロトコル選択モード
ＰＳＭとに基づいて、割当プロトコル・データＡＰＤを
生成して割当制御回路７４に供給する。すなわち、割当
プロトコル・データ生成回路は、プロトコル選択モード
ＰＳＭが手動プロトコルＭＰの選択を指示するデータで
ない場合には、上記第１の実施例における割当プロトコ
ル・データ生成回路４２の動作と同様に動作するが、プ
ロトコル選択モードＰＳＭが手動プロトコルＭＰの選択
を指示するデータである場合には、順番データＯＤと、
手動プロトコルＭＰとに基づいて、割当プロトコル・デ
ータＡＰＤを生成して割当制御回路７４に供給する。割
当要求マスク・レジスタ７６には、ユーザないしＣＰＵ
１１によって指定された割当要求を無効にすべきデータ
入出力手段の識別番号ＭＮが設定される。例えば、ＣＰ
Ｕ１１がグラフィック・ボード１８に対してメモリ１２
の所定領域に記憶されたデータに基づく図形の作成を指
示したが、データ自体が誤っていたり、メモリ１２の間
違った領域を指示したなどグラフィック・ボード１８に
よる画像作成を中止させたい場合に、グラフィック・ボ
ード１８からの割当要求信号ＲＥＱ3が割当制御回路７
４に供給されないようにするために、割当要求マスク・
レジスタ７６にグラフィック・ボード１８の識別番号
が識別番号ＭＮとして設定される。
当プロトコル・データ生成回路とから構成され、比較回
路の動作は、図５に示す比較回路４１の動作と同様であ
るが、割当プロトコル・データ生成回路は、順番データ
ＯＤと、プロトコル選択モード・レジスタ７２からロー
ドされた手動プロトコルＭＰと、プロトコル選択モード
・レジスタ３４からロードされたプロトコル選択モード
ＰＳＭとに基づいて、割当プロトコル・データＡＰＤを
生成して割当制御回路７４に供給する。すなわち、割当
プロトコル・データ生成回路は、プロトコル選択モード
ＰＳＭが手動プロトコルＭＰの選択を指示するデータで
ない場合には、上記第１の実施例における割当プロトコ
ル・データ生成回路４２の動作と同様に動作するが、プ
ロトコル選択モードＰＳＭが手動プロトコルＭＰの選択
を指示するデータである場合には、順番データＯＤと、
手動プロトコルＭＰとに基づいて、割当プロトコル・デ
ータＡＰＤを生成して割当制御回路７４に供給する。割
当要求マスク・レジスタ７６には、ユーザないしＣＰＵ
１１によって指定された割当要求を無効にすべきデータ
入出力手段の識別番号ＭＮが設定される。例えば、ＣＰ
Ｕ１１がグラフィック・ボード１８に対してメモリ１２
の所定領域に記憶されたデータに基づく図形の作成を指
示したが、データ自体が誤っていたり、メモリ１２の間
違った領域を指示したなどグラフィック・ボード１８に
よる画像作成を中止させたい場合に、グラフィック・ボ
ード１８からの割当要求信号ＲＥＱ3が割当制御回路７
４に供給されないようにするために、割当要求マスク・
レジスタ７６にグラフィック・ボード１８の識別番号
が識別番号ＭＮとして設定される。
【００４３】割当制御回路７４は、図１０に示すよう
に、ゲート回路８１と、割当要求判定回路５１と、順位
変動割当プロトコル生成回路５２と、順位固定割当プロ
トコル生成回路５３と、手動設定割当プロトコル生成回
路８２と、マルチプレクサ８３と、割当許諾信号生成回
路５５とから構成されている。これらのうち、ゲート回
路８１、手動設定割当プロトコル生成回路８２及びマル
チプレクサ８３以外の構成要素は、図６に示す割当制御
回路３６の各構成要素とその構成及び動作が略同様であ
るので、その説明を省略する。ゲート回路８１は、割当
要求マスク・レジスタ７６からロードされた識別番号Ｍ
Ｎに対応した割当要求信号ＲＥＱ以外の割当要求信号Ｒ
ＥＱだけを通過させる。割当要求判定回路５１以降に識
別番号ＭＮに対応した割当要求信号ＲＥＱが供給されな
いので、対応するデータ入出力手段にバス１９の割当が
許諾されることはない。また、手動設定割当プロトコル
生成回路８２は、供給された割当プロトコル・データＡ
ＰＤが順番データＯＤ及び手動プロトコルＭＰから構成
されている場合には、それらに基づいて、供給された複
数のデータ入出力手段の識別番号の中で当該周期におい
て最も優先される識別番号を決定してマルチプレクサ８
３に供給する。マルチプレクサ８３は、割当要求判定回
路５１、順位変動割当プロトコル生成回路５２、順位固
定割当プロトコル生成回路５３、あるいは手動設定割当
プロトコル生成回路８２から順次供給される識別番号
を、所定のタイミングで順次割当許諾信号生成回路５５
に供給する。なお、上記構成のバス制御装置７１の動作
は、ユーザが一時的に手動で設定したプロトコルに基づ
くバス１９の割当許諾も可能になると共に、適宜特定の
データ入出力手段からの割当要求を無効にできる以外
は、上記した第１の実施例におけるバス制御装置１３の
動作と略同様であるので、その説明を省略する。このよ
うに、この例の構成によれば、ユーザが緊急にある特定
のデータ入出力手段にバス１９の割当許諾を希望する場
合、例えば、図２には図示していないが、バス１９にプ
リンタが接続されており、緊急にメモリ１２に記憶され
たデータをプリンタで印刷しなければならない場合に
は、キーボード１５によりプリンタに一時的に第１の優
先順位を付与するように設定すれば良い。これにより、
プリンタのそれまでの優先順位が他のデータ入出力手段
よりも劣位であっても、データの印刷時だけ第１の優先
順位が付与されるので、ユーザの希望に沿うことができ
る。この場合、プリンタの印刷処理終了後は再び前の優
先順位で他のデータ入出力手段に対してバス１９の割当
許諾が行われるので、ユーザは他のデータ入出力手段の
動作を停止させる等、面倒な処理は必要ない。また、こ
の例の構成によれば、ある特定のデータ入出力手段に対
するバス１９の割当許諾に関し不都合な事態が生じた場
合には、割当要求マスク・レジスタ７６に当該データ入
出力手段の識別番号を設定すれば、当該データ入出力手
段からの割当要求信号ＲＥＱが割当制御回路７４に供給
されないので、無駄ないし誤った動作を防止できる。な
お、割当要求マスク・レジスタ７６及びゲート回路８１
は、第１及び第２の実施例の構成でももちろん適用でき
る。
に、ゲート回路８１と、割当要求判定回路５１と、順位
変動割当プロトコル生成回路５２と、順位固定割当プロ
トコル生成回路５３と、手動設定割当プロトコル生成回
路８２と、マルチプレクサ８３と、割当許諾信号生成回
路５５とから構成されている。これらのうち、ゲート回
路８１、手動設定割当プロトコル生成回路８２及びマル
チプレクサ８３以外の構成要素は、図６に示す割当制御
回路３６の各構成要素とその構成及び動作が略同様であ
るので、その説明を省略する。ゲート回路８１は、割当
要求マスク・レジスタ７６からロードされた識別番号Ｍ
Ｎに対応した割当要求信号ＲＥＱ以外の割当要求信号Ｒ
ＥＱだけを通過させる。割当要求判定回路５１以降に識
別番号ＭＮに対応した割当要求信号ＲＥＱが供給されな
いので、対応するデータ入出力手段にバス１９の割当が
許諾されることはない。また、手動設定割当プロトコル
生成回路８２は、供給された割当プロトコル・データＡ
ＰＤが順番データＯＤ及び手動プロトコルＭＰから構成
されている場合には、それらに基づいて、供給された複
数のデータ入出力手段の識別番号の中で当該周期におい
て最も優先される識別番号を決定してマルチプレクサ８
３に供給する。マルチプレクサ８３は、割当要求判定回
路５１、順位変動割当プロトコル生成回路５２、順位固
定割当プロトコル生成回路５３、あるいは手動設定割当
プロトコル生成回路８２から順次供給される識別番号
を、所定のタイミングで順次割当許諾信号生成回路５５
に供給する。なお、上記構成のバス制御装置７１の動作
は、ユーザが一時的に手動で設定したプロトコルに基づ
くバス１９の割当許諾も可能になると共に、適宜特定の
データ入出力手段からの割当要求を無効にできる以外
は、上記した第１の実施例におけるバス制御装置１３の
動作と略同様であるので、その説明を省略する。このよ
うに、この例の構成によれば、ユーザが緊急にある特定
のデータ入出力手段にバス１９の割当許諾を希望する場
合、例えば、図２には図示していないが、バス１９にプ
リンタが接続されており、緊急にメモリ１２に記憶され
たデータをプリンタで印刷しなければならない場合に
は、キーボード１５によりプリンタに一時的に第１の優
先順位を付与するように設定すれば良い。これにより、
プリンタのそれまでの優先順位が他のデータ入出力手段
よりも劣位であっても、データの印刷時だけ第１の優先
順位が付与されるので、ユーザの希望に沿うことができ
る。この場合、プリンタの印刷処理終了後は再び前の優
先順位で他のデータ入出力手段に対してバス１９の割当
許諾が行われるので、ユーザは他のデータ入出力手段の
動作を停止させる等、面倒な処理は必要ない。また、こ
の例の構成によれば、ある特定のデータ入出力手段に対
するバス１９の割当許諾に関し不都合な事態が生じた場
合には、割当要求マスク・レジスタ７６に当該データ入
出力手段の識別番号を設定すれば、当該データ入出力手
段からの割当要求信号ＲＥＱが割当制御回路７４に供給
されないので、無駄ないし誤った動作を防止できる。な
お、割当要求マスク・レジスタ７６及びゲート回路８１
は、第１及び第２の実施例の構成でももちろん適用でき
る。
【００４４】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、図２に示すように、バス１９が１
本のコンピュータ・システムにこの発明によるバス制御
装置を適用した例を示したが、これに限定されない。こ
の発明によるバス制御装置は、バスの本数が複数のコン
ピュータ・システムにも適用できる。例えば、図１１に
示すように、ＣＰＵ９１と、バス制御装置９２と、メモ
リ９３と、データ入出力手段９４1〜９４4と、バス９５
1及び９５2とから構成されており、ＣＰＵ９１はバス制
御装置９２に接続され、バス制御装置９２と、メモリ９
３と、データ入出力手段９４4とは、３２ｂｉｔのデー
タ等が転送可能なバス９５1を介して互いに接続され、
バス制御装置９２と、データ入出力手段９４1〜９４3と
は、１６ｂｉｔのデータ等が転送可能なバス９５2を介
して互いに接続されているコンピュータ・システムに
も、この発明によるバス制御装置を適用できる。このよ
うな構成の場合は、バス制御装置９２は、各データ入出
力手段９４1〜９４4に対して、バス９５1及び９５2の両
方の割当許諾、バス９５1又は９５2のいずれか一方の割
当許諾を行う。
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、図２に示すように、バス１９が１
本のコンピュータ・システムにこの発明によるバス制御
装置を適用した例を示したが、これに限定されない。こ
の発明によるバス制御装置は、バスの本数が複数のコン
ピュータ・システムにも適用できる。例えば、図１１に
示すように、ＣＰＵ９１と、バス制御装置９２と、メモ
リ９３と、データ入出力手段９４1〜９４4と、バス９５
1及び９５2とから構成されており、ＣＰＵ９１はバス制
御装置９２に接続され、バス制御装置９２と、メモリ９
３と、データ入出力手段９４4とは、３２ｂｉｔのデー
タ等が転送可能なバス９５1を介して互いに接続され、
バス制御装置９２と、データ入出力手段９４1〜９４3と
は、１６ｂｉｔのデータ等が転送可能なバス９５2を介
して互いに接続されているコンピュータ・システムに
も、この発明によるバス制御装置を適用できる。このよ
うな構成の場合は、バス制御装置９２は、各データ入出
力手段９４1〜９４4に対して、バス９５1及び９５2の両
方の割当許諾、バス９５1又は９５2のいずれか一方の割
当許諾を行う。
【００４５】また、上述の実施例においては、プロトコ
ル選択のためのパラメータとして、第１及び第３の実施
例ではカウント値ＣＮ1〜ＣＮ4だけを、第２の実施例で
は待ち時間ＬＡＴ1〜ＬＡＴ4だけを用いる例を示した
が、これに限定されない。第１及び第３の実施例では待
ち時間ＬＡＴ1〜ＬＡＴ4も、第２の実施例ではカウント
値ＣＮ1〜ＣＮ4もプロトコル選択のためのパラメータと
して用いても良い。この場合、例えば、カウント値ＣＮ
は小さいが待ち時間ＬＡＴが長いデータ入出力手段は、
カウント値ＣＮは大きいが待ち時間ＬＡＴが短いデータ
入出力手段より優先させるなど各パラメータの相関関係
で優先順位を求めれば良い。さらに、プロトコル選択の
ためのパラメータとしては、カウント値ＣＮや待ち時間
ＬＡＴだけでなく、各データ入出力手段のバスの使用形
態を考慮しても良い。バスの使用形態としては、１回の
サイクルでデータの読み出し・書き込みが終了する形態
や、最初のサイクルでデータを読み出し、次のサイクル
でデータを書き込む形態などが考えられる。
ル選択のためのパラメータとして、第１及び第３の実施
例ではカウント値ＣＮ1〜ＣＮ4だけを、第２の実施例で
は待ち時間ＬＡＴ1〜ＬＡＴ4だけを用いる例を示した
が、これに限定されない。第１及び第３の実施例では待
ち時間ＬＡＴ1〜ＬＡＴ4も、第２の実施例ではカウント
値ＣＮ1〜ＣＮ4もプロトコル選択のためのパラメータと
して用いても良い。この場合、例えば、カウント値ＣＮ
は小さいが待ち時間ＬＡＴが長いデータ入出力手段は、
カウント値ＣＮは大きいが待ち時間ＬＡＴが短いデータ
入出力手段より優先させるなど各パラメータの相関関係
で優先順位を求めれば良い。さらに、プロトコル選択の
ためのパラメータとしては、カウント値ＣＮや待ち時間
ＬＡＴだけでなく、各データ入出力手段のバスの使用形
態を考慮しても良い。バスの使用形態としては、１回の
サイクルでデータの読み出し・書き込みが終了する形態
や、最初のサイクルでデータを読み出し、次のサイクル
でデータを書き込む形態などが考えられる。
【００４６】また、上述の実施例においては、カウント
値ＣＮが大きい順又は待ち時間ＬＡＴが長い順に優先順
位を付与するようにしたが、これに限らず、カウント値
ＣＮが小さい順又は待ち時間ＬＡＴが短い順に優先順位
を付与しても良い。これは、例えば、停電等極めて特殊
な事態が発生した場合の事後処理に利用できる。さら
に、上述の実施例においては、バス制御装置は、ＣＰＵ
が設定したプロトコルに基づいて割当許諾するようにし
たが、これに限らない。例えば、プロトコル制御回路が
カウント値ＣＮ、待ち時間ＬＡＴ、あるいは順番データ
ＯＤを長期間記憶し、それらの統計をとってどのプロト
コルを使用すべきかを自ら決定するように構成しても良
いし、プロトコル自体を生成するように構成しても良
い。また、ＣＰＵがバス制御装置から上記カウント値Ｃ
Ｎ、待ち時間ＬＡＴ、あるいは順番データＯＤを長期間
に亙って提供を受けてメモリ等に記憶し、それらの統計
をとってプロトコル自体を生成し、例えば、図９に示す
手動プロトコル設定レジスタ７５に設定するように構成
しても良い。また、上述の実施例においては、プロトコ
ルとして図３及び図４に示す７種類のプロトコルを用い
る例を示したが、これらに限定されないことはいうまで
もない。例えば、図４（２）〜（４）に示す順位変動割
当プロトコルにおいては、２周期に１回優先順位をカウ
ント値ＣＮの大きさの違いや待ち時間ＬＡＴの長さの違
いだけに基づいて決定しているが、これらによる優先順
位の決定を３周期に１回行ったり、１０周期連続して行
ったりしても良い。
値ＣＮが大きい順又は待ち時間ＬＡＴが長い順に優先順
位を付与するようにしたが、これに限らず、カウント値
ＣＮが小さい順又は待ち時間ＬＡＴが短い順に優先順位
を付与しても良い。これは、例えば、停電等極めて特殊
な事態が発生した場合の事後処理に利用できる。さら
に、上述の実施例においては、バス制御装置は、ＣＰＵ
が設定したプロトコルに基づいて割当許諾するようにし
たが、これに限らない。例えば、プロトコル制御回路が
カウント値ＣＮ、待ち時間ＬＡＴ、あるいは順番データ
ＯＤを長期間記憶し、それらの統計をとってどのプロト
コルを使用すべきかを自ら決定するように構成しても良
いし、プロトコル自体を生成するように構成しても良
い。また、ＣＰＵがバス制御装置から上記カウント値Ｃ
Ｎ、待ち時間ＬＡＴ、あるいは順番データＯＤを長期間
に亙って提供を受けてメモリ等に記憶し、それらの統計
をとってプロトコル自体を生成し、例えば、図９に示す
手動プロトコル設定レジスタ７５に設定するように構成
しても良い。また、上述の実施例においては、プロトコ
ルとして図３及び図４に示す７種類のプロトコルを用い
る例を示したが、これらに限定されないことはいうまで
もない。例えば、図４（２）〜（４）に示す順位変動割
当プロトコルにおいては、２周期に１回優先順位をカウ
ント値ＣＮの大きさの違いや待ち時間ＬＡＴの長さの違
いだけに基づいて決定しているが、これらによる優先順
位の決定を３周期に１回行ったり、１０周期連続して行
ったりしても良い。
【００４７】さらに、上述の実施例においては、この発
明の構成によるバス制御装置をコンピュータ・システム
に適用した例を示したが、これに限定されない。この発
明によるバス制御装置は、例えば、図２に示すＣＰＵ１
１、メモリ１２、バス制御装置１３、バス１９及び各デ
ータ入出力手段のインターフェイスが同一チップ上に形
成された１チップ・マイクロ・コンピュータによって構
成されている場合にも適用できる。また、この発明によ
るバス制御装置は、ＣＰＵ、メモリ、バス制御装置や各
データ入出力手段等をそれぞれスタンド・アロン・タイ
プの装置に置き換えると共に、バスをケーブルで構成す
ることにより、全体がＬＡＮ等のシステムで構成されて
いる場合にも適用できる。そして、バス制御装置をスタ
ンド・アロン・タイプの装置に置き換えてＬＡＮ等のシ
ステムに適用した場合、上記バス制御装置を、ＣＰＵ
と、ＲＯＭやＲＡＭ等の内部記憶装置と、ＦＤＤ（フロ
ッピー・ディスク・ドライバ）、ＨＤＤ（ハード・ディ
スク・ドライバ）、ＣＤ−ＲＯＭドライバ等の外部記憶
装置と、出力手段と、入力手段とを有するコンピュータ
によって構成し、上記カウンタ、タイマ、プロトコル制
御回路及び割当制御回路がＣＰＵによって構成され、こ
れらの機能がバス制御プログラムとして、ＲＯＭ等の半
導体メモリや、ＦＤ、ＨＤやＣＤ−ＲＯＭ等の記憶媒体
に記憶されていると構成しても良い。この場合、上記内
部記憶装置、あるいは外部記憶装置がプロトコル更新サ
イクル設定レジスタ、プロトコル選択モード・レジス
タ、あるいは手動プロトコル設定レジスタとなり、バス
制御プログラムは、記憶媒体からＣＰＵに読み込まれ、
ＣＰＵの動作を制御する。ＣＰＵは、バス制御プログラ
ムが起動されると、カウンタ、タイマ、プロトコル制御
回路及び割当制御回路として機能し、バス制御プログラ
ムの制御により、上記した処理を実行するのである。
明の構成によるバス制御装置をコンピュータ・システム
に適用した例を示したが、これに限定されない。この発
明によるバス制御装置は、例えば、図２に示すＣＰＵ１
１、メモリ１２、バス制御装置１３、バス１９及び各デ
ータ入出力手段のインターフェイスが同一チップ上に形
成された１チップ・マイクロ・コンピュータによって構
成されている場合にも適用できる。また、この発明によ
るバス制御装置は、ＣＰＵ、メモリ、バス制御装置や各
データ入出力手段等をそれぞれスタンド・アロン・タイ
プの装置に置き換えると共に、バスをケーブルで構成す
ることにより、全体がＬＡＮ等のシステムで構成されて
いる場合にも適用できる。そして、バス制御装置をスタ
ンド・アロン・タイプの装置に置き換えてＬＡＮ等のシ
ステムに適用した場合、上記バス制御装置を、ＣＰＵ
と、ＲＯＭやＲＡＭ等の内部記憶装置と、ＦＤＤ（フロ
ッピー・ディスク・ドライバ）、ＨＤＤ（ハード・ディ
スク・ドライバ）、ＣＤ−ＲＯＭドライバ等の外部記憶
装置と、出力手段と、入力手段とを有するコンピュータ
によって構成し、上記カウンタ、タイマ、プロトコル制
御回路及び割当制御回路がＣＰＵによって構成され、こ
れらの機能がバス制御プログラムとして、ＲＯＭ等の半
導体メモリや、ＦＤ、ＨＤやＣＤ−ＲＯＭ等の記憶媒体
に記憶されていると構成しても良い。この場合、上記内
部記憶装置、あるいは外部記憶装置がプロトコル更新サ
イクル設定レジスタ、プロトコル選択モード・レジス
タ、あるいは手動プロトコル設定レジスタとなり、バス
制御プログラムは、記憶媒体からＣＰＵに読み込まれ、
ＣＰＵの動作を制御する。ＣＰＵは、バス制御プログラ
ムが起動されると、カウンタ、タイマ、プロトコル制御
回路及び割当制御回路として機能し、バス制御プログラ
ムの制御により、上記した処理を実行するのである。
【００４８】
【発明の効果】以上説明したように、この発明の構成に
よれば、簡単な構成かつ効率的な動作で汎用性を持たせ
ることができる。また、手間がかかることなく、各デー
タ入出力手段の割当要求の変化の実情に合致した柔軟か
つ迅速な対応ができる。これにより、バスの使用効率を
向上させることができる。
よれば、簡単な構成かつ効率的な動作で汎用性を持たせ
ることができる。また、手間がかかることなく、各デー
タ入出力手段の割当要求の変化の実情に合致した柔軟か
つ迅速な対応ができる。これにより、バスの使用効率を
向上させることができる。
【図１】この発明の第１の実施例であるバス制御装置の
電気的構成を示すブロック図である。
電気的構成を示すブロック図である。
【図２】同実施例によるバス制御装置を適用したコンピ
ュータ・システムの電気的構成を示すブロック図であ
る。
ュータ・システムの電気的構成を示すブロック図であ
る。
【図３】順位固定割当プロトコルによる優先順位付与の
一例を説明するための説明図である。
一例を説明するための説明図である。
【図４】順位変動割当プロトコルによる優先順位付与の
一例を説明するための説明図である。
一例を説明するための説明図である。
【図５】同実施例によるプロトコル制御回路の電気的構
成を示すブロック図である。
成を示すブロック図である。
【図６】同実施例による割当制御回路の電気的構成を示
すブロック図である。
すブロック図である。
【図７】同実施例における割当制御回路の動作を表すフ
ローチャートである。
ローチャートである。
【図８】この発明の第２の実施例であるバス制御装置の
電気的構成を示すブロック図である。
電気的構成を示すブロック図である。
【図９】この発明の第３の実施例であるバス制御装置の
電気的構成を示すブロック図である。
電気的構成を示すブロック図である。
【図１０】同実施例による割当制御回路の電気的構成を
示すブロック図である。
示すブロック図である。
【図１１】この発明によるバス制御装置を２本のバスを
有するコンピュータ・システムに適用した場合の電気的
構成を示すブロック図である。
有するコンピュータ・システムに適用した場合の電気的
構成を示すブロック図である。
【図１２】従来のバス制御装置を適用したコンピュータ
・システムの電気的構成例を示すブロック図である。
・システムの電気的構成例を示すブロック図である。
１３，６１，７１，９２ バス制御装置 １６ サウンド・ボード（データ入出力手段） １７ モデム（データ入出力手段） １８ グラフィック・ボード（データ入出力手段） １９，９５1，９５2 バス ２１ ＬＡＮボード（データ入出力手段） ３１1〜３１4 カウンタ ３２ プロトコル更新サイクル設定レジスタ ３３ タイマ ３４，７２ プロトコル選択モード・レジスタ ３５，６３，７３ プロトコル制御回路（割当制御
手段） ３６，７４ 割当制御回路（割当制御手段） ４１ 比較回路 ４２ 割当プロトコル・データ生成回路 ５１ 割当要求判定回路 ５２ 順位変動割当プロトコル生成回路 ５３ 順位固定割当プロトコル生成回路 ５５ 割当許諾信号生成回路 ６２1〜６２4 待ち時間検出回路 ７５ 手動プロトコル設定レジスタ ８２ 手動設定割当プロトコル生成回路 ９４1〜９４4 データ入出力手段
手段） ３６，７４ 割当制御回路（割当制御手段） ４１ 比較回路 ４２ 割当プロトコル・データ生成回路 ５１ 割当要求判定回路 ５２ 順位変動割当プロトコル生成回路 ５３ 順位固定割当プロトコル生成回路 ５５ 割当許諾信号生成回路 ６２1〜６２4 待ち時間検出回路 ７５ 手動プロトコル設定レジスタ ８２ 手動設定割当プロトコル生成回路 ９４1〜９４4 データ入出力手段
Claims (12)
- 【請求項１】 少なくとも１本のバスに接続された複数
のデータ入出力手段からのバスの割当要求に応じてどの
データ入出力手段にバスを割り当てるかを制御するバス
制御方法において、 所定時間内における各データ入出力手段からのバスの割
当要求回数又は割当要求から割当が許諾されるまでの待
ち時間のいずれか一方若しくは両方に基づいて、どのデ
ータ入出力手段にバスを割り当てるかを制御することを
特徴とするバス制御方法。 - 【請求項２】 前記割当要求回数又は前記待ち時間は、
随時計測することを特徴とする請求項１記載のバス制御
方法。 - 【請求項３】 前記所定時間は変更可能であることを特
徴とする請求項１又は２記載のバス制御方法。 - 【請求項４】 前記バスの割当は、一時的に変更可能に
構成されていることを特徴とする請求項１，２又は３記
載のバス制御方法。 - 【請求項５】 前記複数のデータ入出力手段に対して、
バスの割当許諾に関して予めそれぞれ優先順位を付与
し、該優先順位をも考慮してどのデータ入出力手段にバ
スを割り当てるかを制御することを特徴とする請求項
１，２，３又は４記載のバス制御方法。 - 【請求項６】 少なくとも１本のバスに接続された複数
のデータ入出力手段からのバスの割当要求に応じてどの
データ入出力手段にバスを割り当てるかを制御するバス
制御装置において、 所定時間内における各データ入出力手段からのバスの割
当要求回数をカウントする複数のカウンタと、 前記各データ入出力手段毎の割当要求回数に基づいて、
どのデータ入出力手段にバスを割り当てるかを制御する
割当制御手段とを備えてなることを特徴とするバス制御
装置。 - 【請求項７】 前記割当要求回数は、随時計測すること
を特徴とする請求項６記載のバス制御装置。 - 【請求項８】 少なくとも１本のバスに接続された複数
のデータ入出力手段からのバスの割当要求に応じてどの
データ入出力手段にバスを割り当てるかを制御するバス
制御装置において、 所定時間毎に各データ入出力手段が割当要求してから割
当が許諾されるまでの待ち時間を計測する複数の待ち時
間検出回路と、 前記各データ入出力手段毎の待ち時間に基づいて、どの
データ入出力手段にバスを割り当てるかを制御する割当
制御手段とを備えてなることを特徴とするバス制御装
置。 - 【請求項９】 前記所定時間は変更可能であることを特
徴とする請求項６，７又は８記載のバス制御装置。 - 【請求項１０】 前記バスの割当は、一時的に変更可能
に構成されていることを特徴とする請求項６，７，８又
は９記載のバス制御装置。 - 【請求項１１】 前記複数のデータ入出力手段に対し
て、バスの割当許諾に関して予めそれぞれ優先順位を付
与し、前記割当制御手段は、前記優先順位をも考慮して
どのデータ入出力手段にバスを割り当てるかを制御する
ことを特徴とする請求項６乃至１０のいずれか１に記載
のバス制御装置。 - 【請求項１２】 コンピュータに請求項１乃至１１のい
ずれか１に記載の機能を実現させるためのバス制御プロ
グラムを記憶した記憶媒体。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10053296A JPH11250005A (ja) | 1998-03-05 | 1998-03-05 | バス制御方法、バス制御装置及びバス制御プログラムを記憶した記憶媒体 |
| US09/262,116 US6226702B1 (en) | 1998-03-05 | 1999-03-04 | Bus control apparatus using plural allocation protocols and responsive to device bus request activity |
| DE19911435A DE19911435A1 (de) | 1998-03-05 | 1999-03-04 | Bus-Steuerverfahren, Bus-Steuervorrichtung und Speichermedium zum Speichern eines Bus-Steuerprogramms |
| TW088103403A TW452694B (en) | 1998-03-05 | 1999-03-05 | Bus control method, bus control apparatus, and storage medium for storing bus control program |
| CN99105590A CN1234561A (zh) | 1998-03-05 | 1999-03-05 | 总线控制方法,装置和用于存储总线控制程序的存储介质 |
| KR1019990007390A KR19990077646A (ko) | 1998-03-05 | 1999-03-05 | 버스제어방법,버스제어장치및버스제어프로그램기억용기억매체 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10053296A JPH11250005A (ja) | 1998-03-05 | 1998-03-05 | バス制御方法、バス制御装置及びバス制御プログラムを記憶した記憶媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11250005A true JPH11250005A (ja) | 1999-09-17 |
Family
ID=12938773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10053296A Pending JPH11250005A (ja) | 1998-03-05 | 1998-03-05 | バス制御方法、バス制御装置及びバス制御プログラムを記憶した記憶媒体 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6226702B1 (ja) |
| JP (1) | JPH11250005A (ja) |
| KR (1) | KR19990077646A (ja) |
| CN (1) | CN1234561A (ja) |
| DE (1) | DE19911435A1 (ja) |
| TW (1) | TW452694B (ja) |
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| JP2004126873A (ja) * | 2002-10-01 | 2004-04-22 | Sony Corp | 情報処理装置および方法、記録媒体、並びにプログラム |
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| JP2005135099A (ja) * | 2003-10-29 | 2005-05-26 | Canon Inc | 画像入力装置および制御方法 |
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-
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- 1999-03-04 DE DE19911435A patent/DE19911435A1/de not_active Withdrawn
- 1999-03-04 US US09/262,116 patent/US6226702B1/en not_active Expired - Fee Related
- 1999-03-05 TW TW088103403A patent/TW452694B/zh active
- 1999-03-05 KR KR1019990007390A patent/KR19990077646A/ko not_active Application Discontinuation
- 1999-03-05 CN CN99105590A patent/CN1234561A/zh active Pending
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