JP2705709B2 - データの時分割転送装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理システムを
構成する各モジュール間を共通のデータバスで接続し、
このデータバスを各モジュールが時分割で利用すること
によって、各モジュール間でデータを転送するデータの
時分割転送装置に関する。

【０００２】

【従来の技術】従来、共通のデータバスを時分割で利用
して、システムを構成する各モジュール間でデータ転送
を行う方式として、次のようなものが提案されている。 （１）例えば特公平１−３３８６０号公報に記載された
データ転送制御方法は、一連の演算処理に含まれる単位
処理をそれぞれ分担して処理し、かつ、１回線のデータ
バスラインを共有する複数の演算モジュールを、１回路
のハンドシェイクラインで連結し、該ハンドシェイクラ
インを介して前記複数の演算モジュール間にゲート回路
を形成するとともに、各演算モジュールにそれぞれ固有
の送信及び受信のタイミングを設定し、ハンドシェイク
用クロックパルスに同期させて時分割で割り当てた各演
算モジュール間のデータ授受に係るデータバスの使用タ
イミングで、データバスにデータを送り出し又はデータ
バスからデータを受け取る演算モジュール相互における
データ授受の準備完了の一致状態を、前記ゲート回路に
より得ることにより、データ転送を行うものである。

【０００３】（２）また、特開昭５９−１７６８３８号
公報に記載された画像演算処理方法は、それぞれ固有の
演算手順で画像データを処理する複数の演算モジュール
と、これら演算モジュールに画像データを供給する共通
のデータバスラインと、前記演算モジュールとデータバ
スラインとの間でデータ転送を制御するバスサイクル内
を分割したうちの特定タイミングで、データ入力／出力
信号を発生するクロック発生手段とを備え、各演算モジ
ュールが、任意順序で画像データを処理するようにした
ものである。

【０００４】

【発明が解決しようとする課題】上述した従来例はいず
れも、データの処理順序が固定的に定まっている演算モ
ジュール間のデータ転送、あるいは、任意に指定した順
序でデータ処理を行う演算モジュール間のデータ転送に
適用されるものであり、データの処理順序をプリセット
データとして予め各演算モジュールに与えることによっ
て、所望順序のデータ処理を達成している。そのため、
システムを構成する演算モジュールの数に応じて設定さ
れた１バスサイクルの長さは固定であり、また、１バス
サイクルを構成する複数の時分割部分（以下、バススロ
ットという）を、各々何れの演算モジュールに割り当て
るかということも予め定まっている。

【０００５】しかしながら、データ処理システムを構成
する各モジュールが各々独立したデータ処理を行うもの
である場合に、１バスサイクルの長さや、各バススロッ
トのモジュールへの割り当てが固定している従来方式を
適用するのはデータ転送効率の点で好ましくない。なぜ
なら、システムを構成する各モジュールのうち、一部の
モジュールのみがデータ転送を必要としている場合に
は、データ転送効率の点から、１バスサイクルの長さ
は、データ転送を要求しているモジュールの数に応じて
短くすべきであるし、逆に、データ転送を必要としてい
るモジュールの個数が増えれば、それに応じてバスサイ
クルも長くすべきだからである。また、あるモジュール
が他のモジュールよりも多くのデータを要求している場
合には、当該モジュールに割り当てる１バスサイル中の
バススロットの数を、他のモジュールに割り当てるスロ
ットの数よりも多くするのが効率的である。

【０００６】本発明は、このような事情に鑑みてなされ
たものであって、複数のモジュール間で共通のデータバ
スを利用して時分割でデータ転送を行うにあたり、１バ
スサイルを構成するバススロットの数を、各モジュール
からの要求に応じて任意に増減して、効率のよいデータ
転送を行うことができるデータの時分割転送装置を提供
することを目的としている。

【０００７】

【課題を解決するための手段】本発明は、上記目的を達
成するために、次のような構成をとる。すなわち、請求
項１記載の発明は、データ転送の最小時間単位であるバ
ススロットを設定し、データ転送の要求数に応じた複数
のバススロットで構成されたバスサイクルを繰り返すこ
とによって、データを時分割転送する装置であって、共
通のデータバスに接続され、前記データバスを通じてデ
ータの授受を行う複数のモジュールと、前記データ授受
の時分割転送を制御するバス制御手段と、前記各モジュ
ールおよび前記バス制御手段に関連して設けられたシス
テム制御手段とを含み、前記システム制御手段は、各モ
ジュールからデータ転送の要求を受けることにより、前
記バス制御手段に対して、現在使用されていないバスス
ロットの内から当該データ転送に必要なバススロットの
設定指令を出し、また特定のモジュール間でデータ転送
を行なう場合には１バスサイクル中に同一のバススロッ
トを複数個設定する指令を出すとともに、データ転送に
係るモジュールにデータ転送に使用するスロット番号を
知らせ、また、各モジュールからデータ転送の完了通知
を受けたときは、前記バス制御手段に対して、当該使用
スロットの消滅指令を出し、前記バス制御手段は、前記
システム制御手段からスロット設定指令を受けたとき
は、現在、転送に使用している一群のバススロットから
なるバスサイクルに新たなバススロットを、指令を受け
た個数だけ設定してバススロットの数を増やし、前記各
バススロットに固有のスロットイネーブル信号を繰り返
し送出し、また、前記システム制御手段からスロット消
滅指令を受けたときは、現在、転送に使用している一群
のバススロットからなるバスサイクルから指定のバスス
ロットを削除してバススロットの数を減らし、残りの各
バススロットに固有のスロットイネーブル信号を繰り返
し送出し、前記各モジュールは、前記バス制御手段から
送られてくる一連のスロットイネーブル信号を、前記シ
ステム制御手段によって予め与えられたスロット番号と
逐次比較し、両者が一致したことに基づいて、データバ
スに対してデータの授受を行う。また、請求項２記載の
発明は、上記の請求項１記載の発明の構成に加えて、前
記各モジュールが、各々のモジュールに備えられた第１
ハンドシェイク処理部の出力線である１本のデータバリ
ッドラインを介して相互に接続されており、かつ、前記
バス制御手段から送られてくる一連のスロットイネーブ
ル信号を、前記システム制御手段によって予め与えられ
たスロット番号と逐次比較し、両者が一致したこと、お
よびデータバリッドラインがイネーブルであることに基
づいて、データバスに対してデータの授受を行うことを
特徴としている。

【０００８】

【作用】請求項１記載の発明の作用は次のとおりであ
る。各モジュールからデータ転送の要求があると、シス
テム制御手段は、現在使用されていないバススロットの
内から適当なバススロットを指定して、そのバススロッ
トの設定指令をバス制御手段に出すとともに、データ転
送に係るモジュールに当該スロットのスロット番号を知
らせる。なお、システム制御手段は、そのデータ転送を
高速で行う必要がある場合には、１バスサイクル中に同
じスロットを複数回発生させるように、バス制御手段に
指令する。バススロットの設定指令を受けたバス制御手
段は、現在、転送に使用しているバススロットからなる
バスサイクルに、指定された新たなバススロットを、指
令を受けた個数だけ設定してバススロットの数を増や
し、これらのスロットに固有のスロットイネーブル信号
を繰り返し送出する。一方、データ転送に係るモジュー
ルは、バス制御手段から送られてくる一連のスロットイ
ネーブル信号を、システム制御手段によって予め設定さ
れたスロット番号と比較し、両者が一致したことに基づ
いて、データバスに対してデータの授受を行う。

【０００９】あるモジュール間のデータ転送の完了通知
を受け取ると、システム制御部は、そのデータ転送に使
用していたスロットを消滅させるための指令をバス制御
手段に出す。これによりバス制御手段は、現在、転送に
使用している一群のバススロットからなるバスサイクル
から、指定のスロットを削除してスロットの数を減ら
し、残りの各スロットに固有のスロットイネーブル信号
を繰り返し送出する。また、請求項２記載の発明によれ
ば、各モジュール間でデータ転送を行なう場合に、スロ
ット番号の一致の有無を判別する他に、各モジュール間
を接続している１本のデータバリッドラインがイネーブ
ルになっていることを確認することにより、データ転送
の同期を確保する。例えば、あるモジュールから、他の
２つのモジュールＡ，Ｂへデータを転送する場合に、受
信側の１つのモジュールＡの受信準備ができていても、
他のモジュールＢの受信準備ができていない場合は、デ
ータバリッドラインはイネーブルにならないので、送信
側のモジュールは、割り当てスロットが来てもデータ転
送を行なわない。つまり、送信側モジュールあるいは受
信側モジュールの中のいずれか１つのモジュールの処理
速度が遅い場合には、そのモジュールの処理速度に合わ
せてデータ転送が行なわれる。

【００１０】

【実施例】以下、図面を参照して本発明に係るデータの
時分割転送装置の一実施例を説明する。図１は、データ
の時分割転送装置の概略構成を示したブロック図であ
る。本実施例に係る装置は、次のような各要素によって
構成されている。

【００１１】バスライン１は、複数個の外部データ処理
装置２（２₁ ，…，２_i ，…，２_n）に対応して設けら
れた各インターフェース回路３（３₁ ，…，３_i ，…，
３_n）間でデータ転送を時分割で行うことによって、各
インターフェース回路３が共通使用するものである。本
実施例において、バスライン１は、３２本の信号線から
なるデータバスと、７本の信号線からなる制御バスとか
ら構成されている。それぞれ対になっている外部データ
処理装置２およびインターフェース回路３は、本発明に
おけるモジュールに相当している。

【００１２】外部データ処理装置２の種類は特に限定し
ないが、例えば製版工程で使用される電子集版システム
の場合、原画像を読み取るための読み取り用スキャナ
や、前記スキャナで読み取られた画像データを格納する
ための光ディスク等の外部画像記憶装置や、前記外部記
憶装置から読み出した画像データから特定の絵柄を切り
抜いたり、各絵柄をレイアウト処理したりする画像処理
装置や、レイアウト処理された画像を表示するモニタ
や、レイアウト処理済みの画像をフィルムに露光記録す
る記録用スキャナ等である。

【００１３】インターフェース回路３は、それに接続さ
れる外部データ処理装置２の機能との関連で、バスライ
ン１に対してデータを出力する機能だけを持つものや、
データを入力する機能だけを持つものや、前記両機能を
もつものがある。外部データ処理装置２とインターフェ
ース回路３とは、３２本のデータラインと２本のハンド
シェイクラインとからなる外部接続ライン６によって接
続されている。

【００１４】バスコントローラ４は、バスライン１に接
続された各インターフェース回路３の相互間で、データ
を時分割転送するのに必要なバス制御データを出力す
る。バス制御データの詳細は後述するとして、ここでは
データの時分割転送のためにバスコントローラ４によっ
て設定される『バスサイクル』および『バススロット』
の概念を、図２および図３を参照して説明する。

【００１５】図２は、バスライン１に接続された外部デ
ータ処理装置２の一例であり、同図ではインターフェー
ス回路３やバスコントローラ４を省略して示してある。
図３は、バススロットとバスサイクルの関係を示してい
る。バスコントローラ４は、バスライン１中の３２ビッ
トのデータバスによる転送時間軸を、予め定められたデ
ータ転送の最小時間単位（例えば、２００ｎsec ）で時
分割する機能をもつている。本明細書では、この最小時
間単位を『バススロット』、あるいは単に『スロット』
と呼ぶ。一つのバススロットにより、所定の外部データ
処理装置２の相互間で１回のデータ転送が行われる。

【００１６】バススロットは、データバスに対するデー
タ転送の要求数と同じ数だけ発生される。例えば、図２
に示すように、外部データ処理装置２としてのディスク
２₁から画像処理装置２₂ へのデータ転送Ａの要求と、
画像処理装置２₂ からカラーモニタ２₃ へのデータ転送
Ｂの要求と、スキャナ２₅ からディスク２₄ へのデータ
転送Ｃの要求とが同時に存在していたとすると、バスコ
ントローラ４は、図３の（ａ）に示すように、３つのバ
ススロット♯１，♯２，♯３を設定し、例えば、前記転
送Ａはバススロット♯１により、転送Ｂはバススロット
♯２により、転送Ｃはバススロット♯３により行われ
る。これらのバススロット♯１〜♯３は、データ転送が
完了するまで繰り返し生成される。このようなバススロ
ットの繰り返しを、本明細書では『バスサイクル』と呼
ぶ。

【００１７】したがって、バスサイクルは、データ転送
の要求数に応じて増減する。上記の例で言えば、転送Ｂ
が先に終了すれば、バスサイクルは図３の（ｂ）に示す
ように、スロット♯１と♯３とで構成される。また、別
のデータ転送の要求があれば、図３の（ｃ）に示すよう
に、４つ以上のバススロットでバスサイクルが構成され
ることもある。さらに、バスサイクルは、必ずしも異な
るバススロットのみで構成されるものではない。例え
ば、図２の例で、データ転送Ｂが他のデータ転送Ａ，Ｃ
よりも高速のデータ転送を必要とする場合、図３の
（ｄ）に示すように、１バスサイクル中に同じバススロ
ット（同図ではバススロット♯２）が複数回にわたって
生成されることもある。後に詳述するように、バスコン
トローラ４は、このようなバススロットの生成処理を行
う。

【００１８】具体的には、バスコントローラ４は、生成
したバススロットに対応した信号（以下、『スロットイ
ネーブル信号』という）をバスライン１中の制御バスに
出力することによって、時分割転送のタイミングを各イ
ンターフェース回路３に知らせる。

【００１９】図１に戻って、システム制御部５は、デー
タの時分割転送装置全体の制御を司るもので、双方向の
コマンドライン７を介して、各インターフェース回路３
およびバスコントローラ４に接続されている。システム
制御部５は、バスコントローラ４が発生しているバスス
ロットの番号（以下、『スロット番号』という）を監視
している。そして、インターフェース回路３を介して外
部データ処理装置２からデータ転送要求を受け取ること
により、バスコントローラ４に対して、現在使用されて
いないバススロットの内から適当なスロット番号を指定
して、そのバススロットを生成するように要求を出すと
ともに、そのスロット番号をデータ転送に係る外部デー
タ処理装置２の各インターフェース回路３へ送る。詳細
な動作は後述するが、インターフェース回路３は、シス
テム制御部５から送られきたスロット番号と、バスコン
トローラ４によって制御バスを介して順に転送されてく
る各スロットイネーブル信号とを逐次比較し、両者が一
致したことに基づいて、データ授受のタイミングを知
る。

【００２０】次に、図４を参照して、バスライン１とイ
ンターフェース回路３との接続構造、およびインターフ
ェース回路３と外部データ処理装置２との接続構造を説
明する。バスライン１とインターフェース回路３とは、
３２本の信号線からなるデータバスＤＢと、７本の信号
線からなる制御バスとで接続されている。制御バスの構
成は次のとおりである。 基本クロックライン：バスの基本クロックＣＬを伝
送するための一本の信号線である。この基本クロックＣ
Ｌはバスコントローラ４から送られる。 バスクロックライン：前記基本クロックの２倍の周
期をもつバスクロックＢＣＬを伝送するための一本の信
号線である。このバスクロックＢＣＬはバスコントロー
ラ４から送られる。 スロットイネーブルライン：バスコントローラ４で
発生させたスロットイネーブル信号ＳＥを伝送するため
のもので、本実施例では４本の信号線から構成されてい
る。スロットイネーブル信号ＳＥは４ビットで構成され
ているので、バスコントローラ４は１６種類のバススロ
ット♯１〜♯１６を発生させることができる。なお、ス
ロットイネーブル信号ＳＥを構成するビット数を増やす
ことにより、さらに多くのバススロットを発生させるこ
とが可能である。 データバリッドライン：データを転送するインター
フェース回路３の間でハンドシェイクをとるための１本
の信号線である。このデータバリッドラインは、そのラ
イン上の１箇所で図示しないプルアップ抵抗を介して論
理〔１〕（通常、５Ｖ）にプルアップされることによ
り、このライン自身がワイアードアンド（Wired-AND ）
を形成している。以下、データバリッドライン上の信号
をデータバリッド（ＤＶ）信号という。

【００２１】上述したように、図４に示したデータ受信
専用のインターフェース回路３ａと外部データ処理装置
２ａとは、データ転送用の３２本のデータラインと、ハ
ンドシェイク用の２本のハンドシェイクラインとで接続
されている。ハンドシェイク用の信号としては、データ
転送ができる状態になったときにインターフェース回路
３ａから外部データ処理装置２ａへ送られるデータ出力
準備完了信号ＯＲと、外部データ処理装置２ａがデータ
を受け取る際にインターフェース回路３ａへ送られるデ
ータ受取信号ＤＧとがある。データ送信専用のインター
フェース回路３ｂと外部データ処理装置２ｂとの間も、
同様にデータ転送用の３２本のデータラインと、２本の
ハンドシェイクラインとで接続されている。ハンドシェ
イク用の信号としては、データを受け入れできる状態に
なったときにインターフェース回路３ｂから外部データ
処理装置２ｂへ送られるデータ入力準備完了信号ＩＲ
と、外部データ処理装置２ｂがデータを転送するときに
インターフェース回路３ｂへ送られるデータ転送信号Ｄ
Ｔとがある。

【００２２】次に、図５を参照してバスコントローラ４
に備えられたスロットイネーブル信号出力部の構成を説
明する。バスコントローラ４は、システム制御部５から
のスロット発生要求に基づきスロット番号等を発生する
ためのＣＰＵ４１と、スロット番号をラッチするための
ラッチ回路Ｌ１５ａ，Ｌ１４ａ，Ｌ１３ａ，…，Ｌ０ａ
と、これらのラッチ回路Ｌ１５ａ〜Ｌ０ａにそれぞれ対
応したラッチ回路Ｌ１５ｂ，Ｌ１４ｂ，Ｌ１３ｂ，…，
Ｌ０ｂ（２系統のラッチ回路を設定する理由は後述す
る）と、現在発生しているスロットの数をラッチするた
めのラッチ回路ＬＮ₁ およびＬＮ₂ と、ラッチ回路Ｌ１
５ｂ〜Ｌ０ｂのいずれかの出力を選択するための選択回
路４２と、選択回路４２へ選択信号を与えるカウンタ４
３と、バッファ４４と、基本クロック発生回路４５と、
バスクロック発生回路４６と、基準パルス発生回路４７
と、ゲート回路４８と、ＳＲフリップ・フロップ４９
と、単安定マルチバイブレータ５０と、ラッチ回路５１
とを備えている。

【００２３】基本クロック発生回路４５、バスクロック
発生回路４６、および基準パルス発生回路４７は、図６
に示したような基本クロックＣＬ、この基本クロックＣ
Ｌの２倍の周期をもったバスクロックＢＣＬ、および基
準パルスＰ１〜Ｐ４を発生する。このうち、基本クロッ
クＣＬとバスクロックＢＣＬは、上述したように、バス
ライン１を介して各インターフェース回路３にも送られ
る。

【００２４】以下、バスコントローラ４におけるスロッ
ト発生（あるいは消去）の動作を順に説明する。

【００２５】（Ａ）任意個数のスロットを発生させる場
合 図７のタイミングチャートを参照する。例えば、システ
ム制御部５から二つのバススロット♯１，♯２を設定す
る要求がバスコントローラ４へ出されたとする。この要
求に基づき、バスコントローラ４のＣＰＵ４１は、その
スロットセット出力ポート＜１５＞にデータ出力パルス
を発すると同時に、ＣＰＵバスにスロット♯１に対応し
た４ビットデータ〔０００１〕を出力する。このデータ
は、出力ポート＜１５＞に出力されたデータ出力パルス
の立ち上がりのタイミング（図７のタイミングＴ₁ ）で
ラッチ回路Ｌ１５ａにラッチされる。

【００２６】続いて、ＣＰＵ４１は、スロットセット出
力ポート＜１４＞にデータ出力パルスを発するととも
に、ＣＰＵバスにスロット♯２に対応したデータ〔００
１０〕を出力する。このデータは、出力ポート＜１４＞
に前記と同様に出力されたデータ出力パルス（図示せ
ず）の立ち上がりのタイミング（図７のタイミング
Ｔ₂ ）でラッチ回路Ｌ１４ａにラッチされる。

【００２７】スロット♯１，♯２に対応したデータがラ
ッチされると、ＣＰＵ４１は、スロット番号セット出力
ポート＜Ｎ＞にデータ出力パルスを発すると同時に、現
在発生しているスロットの数値の、４ビット構成におけ
る２の補数値をＣＰＵバスに出力する。例えば、１バス
サイクルにおけるスロットの数が『１』であれば『１
５』、『２』であれば『１４』、『３』であれば『１
３』、……、『１５』であれば『１』、『１６』であれ
ば『０』を出力する。ここでは、設定スロット数は
『２』であるから、ＣＰＵバス上には『１４』（すなわ
ち、４ビットデータ〔１１１０〕）が出力される。この
データは、出力ポート＜Ｎ＞に出力されたデータ出力パ
ルスの立ち上がりのタイミング（図７のタイミング
Ｔ₃ ）でラッチ回路ＬＮ₁ にラッチされる。このデータ
は次の基準パルスＰ３の立ち上がりでラッチ回路ＬＮ₂
にラッチされる。

【００２８】全てのラッチ回路Ｌ_XXa （添字ＸＸは『１
５』〜『０』を表す）へのデータ設定が終了すると、Ｃ
ＰＵ４１はこれらのデータを対応するラッチ回路Ｌ_XXb
に移すために、出力ポート＜Ｌ-end＞に制御パルスを発
行する。これはＲＳフリップ・フロップ４９へのリセッ
ト信号となり、そのＱ端子出力信号ＬＥを『Ｌ』レベル
に設定する（図７のタイミングＴ₄ に対応する）。ＲＳ
フリップ・フロップ４９の『Ｌ』レベルの出力信号ＬＥ
はラッチ回路５１のＤ入力端子に与えられる。その結
果、ラッチ回路５１のクロック端子ＣＫに入力する基準
パルスＰ２の立ち上がりタイミングで、ラッチ回路５１
のＱバー端子出力信号ＬＥ’が『Ｈ』レベルになること
により、ゲート回路４８のゲートが解除され、基準パル
スＰ４の発生時点でカウンタ４３のキャリー端子信号Ｃ
を出力側信号Load−ｂとして通過させる状態とする。

【００２９】カウンタ４３は、入力されるクロックＣＫ
が立ち上がる毎に出力データ（４ビット）がカウントア
ップされる。一方、ロード・クロック端子ＬＤＣが
『Ｈ』レベルであるとき、クロックＣＫの立ち上がり
で、ロード・データ端子ＬＤＤに入力しているデータを
プリセットするように構成されている。キャリー端子Ｃ
は、カウンタ４３の計数値が『１５』になったときに
『Ｈ』レベルを出力するものである。カウンタ４３に
『１４』がプリセットされると同時に、キャリー端子Ｃ
は『Ｌ』レベルになる。

【００３０】図７のタイミング図の初期状態において、
ラッチ回路ＬＮ₂ に値『１２』が設定されていたと仮定
する。このときカウンタ４３は、タイミングＴ₅ でキャ
リー端子Ｃを『Ｈ』レベルにすることにより、ゲート回
路４８を介して、そのキャリー端子信号Ｃを出力側信号
Load−ｂとして通過させる。そして、出力信号Load−ｂ
の立ち上がりタイミングＴ₆ で、ラッチ回路Ｌ_XXa の内
容をラッチ回路Ｌ_XXbに移すとともに、単安定マルチバ
イブレータ５０にトリガを与える。単安定マルチバイブ
レータ５０は、このトリガ信号により一定時間幅（例え
ば、２００ｎsec ）のパルスを発生する。このパルス
（ＳＥＴ信号）によりＲＳフリップ・フロップ４９がセ
ットされ、その結果、ラッチ回路５１のＱバー端子出力
信号ＬＥ’が『Ｌ』レベルになってゲート回路４８がゲ
ートされることにより、以後に発生するカウンタ４３の
キャリー信号によってラッチ回路Ｌ_XXa の出力データが
ラッチ回路Ｌ_XXb へラッチされないようにしている。

【００３１】これにより、選択回路４２の入力端子＜１
５＞に４ビットデータ〔０００１〕が、入力端子＜１４
＞に４ビットデータ〔００１０〕がそれぞれ入力され
る。一方、同じタイミングＴ₆ の時点でカウンタ４３は
ラッチ回路ＬＮ₂ のデータ（ここでは『１４』）をＬＤ
Ｄ入力端子より取り込み、プリセットデータとする。

【００３２】このときのカウンタ４３の計数値は『１
４』であり、この出力データが選択回路４２の選択端子
ＳＥＬに与えられることにより、選択回路４２の入力端
子＜１４＞に入力している４ビットデータ〔００１０〕
が選択され、バッファ４４を介して、バスライン１中の
スロットイネーブルラインに出力される。この４ビット
データが、スロット♯２に対応したスロットイネーブル
信号ＳＥ♯２である。

【００３３】そして、次の基準パルスＰ１（図７のタイ
ミングＴ₇ ）により、カウンタ４３がインクリメントさ
れて、その計数値が『１５』になる。この出力データが
選択回路４２の選択端子ＳＥＬに与えられることによ
り、選択回路４２の入力端子＜１５＞に入力している４
ビットデータ〔０００１〕が選択され、スロットイネー
ブルラインに出力される。この出力データが、スロット
♯１に対応したスロットイネーブル信号ＳＥ♯１であ
る。

【００３４】カウンタ４３の計数値が『１５』になると
同時に、キャリー端子Ｃから再び『Ｈ』レベルが出力さ
れる。そして、次の基準パルスＰ₁ の立ち上がりのタイ
ミング（図７のタイミングＴ₈ ）で、ラッチ回路ＬＮ₂
のデータ『１４』がカウンタ４３に再びプリセットされ
る。これにより、カウンタ４３の出力データが『１４』
になり、選択回路４２からスロット♯２に対応したスロ
ットイネーブル信号ＳＥ♯２が出力される。

【００３５】さらに次の基準パルスＰ１（図７のタイミ
ングＴ ₉ ）によりカウンタ４３がインクリメントされ
て、その出力データが『１５』になると、選択回路４２
からスロットイネーブル信号ＳＥ♯１が出力される。

【００３６】以下、同様に、基準パルスＰ１の立ち上が
りのタイミングに同期して、スロットイネーブル信号Ｓ
Ｅ♯１，♯２で構成されたバスサイクルが繰り返され
る。なお、このように、ＣＰＵ４１と選択回路４２との
間に、２段のラッチ回路Ｌ_XXaおよびラッチ回路Ｌ_XXb
を設けているのは、一般にＣＰＵ４１の動作が外部の被
制御回路である選択回路４２等と同期していないので、
両者のタイミングの調整を図るためである。

【００３７】（Ｂ）スロットの数を増やす場合 次に、図８のタイミングチャートを参照して、例えば使
用スロットを２つから３つに増加する場合の動作につい
て説明する。ここでは、現在の使用スロットが♯１，♯
２であるとする。外部データ処理装置２からの要求に基
づき、システム制御部５は現在使用されていない空きス
ロットの内から番号順にスロットを指定して、そのスロ
ットの発生要求をバスコントローラ４に出す。ここで
は、スロット♯３の要求が出される。

【００３８】バスコントローラ４のＣＰＵ４１は、シス
テム制御部５からのスロット♯３の設定要求に基づき、
スロットセット出力ポート＜１３＞（図示せず）にデー
タ出力パルスを発すると同時に、ＣＰＵバスにスロット
♯３に対応した４ビットデータ〔００１１〕を出力す
る。この出力データは、図８のタイミングＴ₁ でラッチ
回路Ｌ１３ａ（図示せず）にラッチされる。

【００３９】ラッチ回路Ｌ１３ａに設定されたデータを
ラッチ回路Ｌ１３ｂ（図示せず）に移すために、ＣＰＵ
４１は出力ポート＜Ｌ-end＞に制御パルスを発行する
（図８のタイミングＴ ₂ ）。これにより、次に来るカウ
ンタ４３のキャリー信号Ｃの立ち下がりで、ラッチ回路
Ｌ１３ａの内容はラッチ回路Ｌ１３ｂに設定される（図
８のタイミングＴ₃ ）。

【００４０】次に、ＣＰＵ４１は、バス上のスロット数
を増加するために、スロット番号セット出力ポート＜Ｎ
＞にデータ出力パルスを発するとともに、現在発生して
いるスロットの数値『３』の、４ビット構成における２
の補数値『１３』をＣＰＵバスに出力する。このデータ
『１３』は図８のタイミングＴ₄ でラッチ回路ＬＮ₁に
ラッチされるとともに、基準パルスＰ３の次の立ち上が
り（図８のタイミングＴ₅ ）でラッチ回路ＬＮ₂ にラッ
チされる。

【００４１】ラッチ回路ＬＮ₂ の出力データ『１３』
は、次の基準パルスＰ１の立ち上がりのタイミング（図
８のタイミングＴ₆ ）でカウンタ４３にプリセットされ
る。このとき、カウンタ４３の計数値は『１３』である
ので、この出力データを与えられた選択回路４２は、入
力端子＜１３＞に入力しているラッチ回路Ｌ１３ｂのデ
ータ〔００１１〕を出力する。このデータがスロット♯
３に対応したスロットイネーブル信号ＳＥ♯３である。

【００４２】そして、次の基準パルスＰ１により（図８
のタイミングＴ₇ ）、カウンタ４３がインクリメントさ
れて計数値『１４』が出力され、選択回路４２からスロ
ットイネーブル信号ＳＥ♯２が出力される。その次の基
準パルスＰ１では（図８のタイミングＴ₈ ）では、カウ
ンタ４３から計数値『１５』が出力され、選択回路４２
からスロットイネーブル信号ＳＥ♯１が出力される。カ
ウンタ４３の計数値が『１５』になると、次の基準パル
スＰ１のタイミング（図８のタイミングＴ₉ ）で、ラッ
チ回路ＬＮ ₂ の出力データ『１３』がカウンタ４３に再
びプリセットされ、選択回路４２からスロットイネーブ
ル信号ＳＥ♯３が出力され、その後に続く基準パルスＰ
１に同期してスロットイネーブル信号ＳＥ♯２，ＳＥ♯
１が出力される。このようにして、スロットイネーブル
信号ＳＥ♯１〜ＳＥ♯３からなるバスサイクルが繰り返
される。

【００４３】（Ｃ）スロットを消滅させる場合 ある外部データ処理装置２の間でのデータ転送が完了す
ると、システム制御部５は、それらの外部データ処理装
置２からデータ転送完了の通知を受ける。これにより、
システム制御部５はバスコントローラ４に対して、前記
データ転送に使用していたスロットを消滅させるための
指令を出す。ここでは、スロット♯１〜♯４を使ってい
た状態から、スロット♯２を消滅させる場合を例にとっ
て説明する。以下、図９のタイミングチャートを参照す
る。

【００４４】バスコントローラ４のＣＰＵ４１は、シス
テム制御部５からスロット♯２の消滅指令を受けると、
まず図５のスロット♯２に対応するラッチ回路Ｌ１４ａ
に、バスサイクルを短くすることによって欠落するスロ
ット♯４の値を設定する（図９のタイミングＴ₁ ）。次
に、このデータを出力側ラッチ回路Ｌ１４ｂに移すため
に、出力ポート＜Ｌ-end＞に制御パルスを発行する（図
９のタイミングＴ₂ ）。この制御パルスにより、次に発
生するカウンタ４３のキャリー信号Ｃの立ち下がり（図
９のタイミングＴ₃ ）でラッチ回路Ｌ１４ｂにスロット
♯４の値がラッチされる。これ以後では、バスに発生さ
れるスロットは、スロット♯２は消滅する代わりに、ス
ロット♯４が１バスサイクル中に２回出現している。

【００４５】次に、１バスサイクル中の出現スロットを
適正に設定するために、ＣＰＵ４１は図５のラッチ回路
ＬＮ₁ に、バスサイクル内の適正スロット数『３』の２
の補数値『１３』を設定する。この値は、次の基準パル
スＰ３の立ち上がり（図９のタイミングＴ₄ ）でラッチ
回路ＬＮ₂ にラッチされる。そして、その次に来るキャ
リー信号Ｃの立ち下がり（図９のタイミングＴ₅ ）で、
カウンタ４３にプリセットされる結果、選択回路４２の
入力端子＜１３＞のデータが選択され、選択回路４２か
らスロットイネーブル信号ＳＥ♯３が出力される。

【００４６】次の基準パルスＰ１によりカウンタ４３が
インクリメントされると（図９のタイミングＴ₆ ）、カ
ウンタ４３は計数値『１４』を出力する。その結果、選
択回路４２は入力端子＜１４＞のデータを選択し、選択
回路４２からスロットイネーブル信号ＳＥ♯４が出力さ
れる。更に次の基準パルスＰ１では（図９のタイミング
Ｔ₇ ）では、カウンタ４３が計数値『１５』を出力する
ことにより、選択回路４２からスロットイネーブル信号
ＳＥ♯１が出力される。また、カウンタ４３の計数値が
『１５』になることにより、次の基準パルスＰ１の立ち
上がりのタイミング（図９のタイミングＴ₈ ）で、ラッ
チ回路ＬＮ ₂ の出力データ『１３』が再びカウンタ４３
にプリセットされ、以下、上述の動作と同様に、基準パ
ルスＰ₁に同期して、スロットイネーブル信号ＳＥ♯
３，ＳＥ♯４，ＳＥ♯１からなるバスサイクルが繰り返
される。 （Ｄ）その他のスロット発生動作 例えば、図３の（ｄ）に示したように、特定の外部デー
タ処理装置２の間のデータ転送を、他の外部データ処理
装置２の間のデータ転送よりも高速に行う必要がある場
合、システム制御部５は、必要なデータ転送速度に応じ
て、特定のスロットを１バスサイクル中で複数回発生さ
せるようにバスコントローラ４へ指令を出す。

【００４７】例えば、スロット♯１〜♯６を使ってデー
タ転送を行う場合に、スロット♯４を１バスサイクル中
に４回発生させるとする。この場合、１バスサイルは９
個のスロットで構成されるから、ＣＰＵ４１はラッチ回
路ＬＮ₁ に『７』を設定することになる。その結果、カ
ウンタ４３は基準パルスＰ１に同期して、『７』から
『１５』までの計数値を選択回路４２に出力することに
なる。

【００４８】一方、ＣＰＵ４１はラッチ回路Ｌ１５ａ〜
Ｌ７ａに、使用スロット♯１〜♯６のデータを設定す
る。この場合、１バスサイクル中にスロット♯４が４回
現れるので、スロット♯４のデータが４つのラッチ回路
に設定される。本実施例では、ラッチ回路Ｌ１５ａ〜Ｌ
７ａに、♯１，♯４，♯２，♯４，♯３，♯４，♯５，
♯４，♯６の順に各スロットを設定している。ここで、
同じスロットが隣接しないようにしたのは、インターフ
ェース回路３の構成上、同じインターフェース回路３が
隣接するスロットを使って連続的にデータを入出力する
のを禁止しているからである。

【００４９】上記のラッチ回路Ｌ１５ａ〜Ｌ７ａの各デ
ータは、カウンタ４３のキャリー信号Ｃの出力の立ち下
がりごとに、ラッチ回路Ｌ１５ｂ〜Ｌ７ｂにラッチされ
る。それ以後、基準パルスＰ１に同期してカウンタ４３
の計数値が順に変化するごとに、スロットイネーブル信
号ＳＥ♯１，ＳＥ♯４，ＳＥ♯２，ＳＥ♯４，ＳＥ♯
３，ＳＥ♯４，ＳＥ♯５，ＳＥ♯４，ＳＥ♯６が順に出
力されることになる。

【００５０】なお、上記の例では１バスサイル中にスロ
ット♯４を複数回出現させたが、異なる種類のスロット
を複数回それぞれ発生させることも可能である。

【００５１】以上で、バスコントローラ４の動作説明を
終り、次に、図４に示したデータ受信専用のインターフ
ェース回路３ａおよびデータ送信専用のインターフェー
ス回路３ｂの具体的な構成を説明する。なお、データの
送受信が可能なインターフェース回路３の場合は、後述
するインターフェース回路３ａおよび３ｂの各構成を兼
ね備える構成であるので、その説明は省略する。まず、
図１０を参照して送信専用のインターフェース回路３ｂ
の構成を説明する。

【００５２】インターフェース回路３ｂは、システム制
御部５からコマンドライン７を介してスロット設定指令
を受けてスロット番号（ＳＬ０Ｔ♯）を設定する制御コ
マンド処理部３１と、前記スロット番号とバスコントロ
ーラ４から順に送られてくるスロットイネーブル信号Ｓ
Ｅ♯とを比較する比較器３２と、バスライン１のデータ
バリッドラインを介した送信先との間のハンドシェイク
に基づき比較器３２の出力を有効なものにする第１ハン
ドシェイク処理部３３と、外部データ処理装置２ｂとの
間でハンドシェイクをとるための第２ハンドシェイク処
理部３４と、外部データ処理装置２ｂから送られてきた
データをラッチするためのラッチ回路３５等を備えてい
る。なお、図示していないが、インターフェース回路３
ｂはバスコントローラ４から送られてきた基準クロック
ＣＫおよびバスクロックＢＣＫに基づいて、図６に示し
たような基準パルスＰ１〜Ｐ４を生成する内部回路をも
備えている。

【００５３】以下、図１１のタイミングチャートを参照
して、インターフェース回路３ｂの動作を説明する。な
お、図中の斜線領域は、そのデータあるいはレベルがど
のような状態であってもよいことを意味する。ここで
は、スロット♯１を使ってデータを転送するものとす
る。制御コマンド処理部３１は、システム制御部５から
スロット♯１の設定指令を受けることにより、スロット
♯１に対応したデータ（ここでは、４ビットデータ〔０
００１〕）を生成して、これを比較器３２の一方への入
力として与える。比較器３２は、制御コマンド処理部３
１で設定されたスロット番号と、バスコントローラ４か
ら順に送られてくるスロットイネーブル信号ＳＥ♯とを
比較し、スロット♯１に対応したスロットイネーブル信
号ＳＥ♯１が送られてきたときに、一致信号ＥＱを第１
ハンドシェイク処理部３３に出力する（図１１のタイミ
ングＴ₁ ）。

【００５４】このとき、送信先のインターフェース回路
３がデータを受け入れられる状態であって、データバリ
ッドライン上に『Ｈ』レベルのＤＶ_OUT 信号が乗ってい
ると、このＤＶ_OUT 信号がバッファＢ１を介してＡＮＤ
ゲートＧ１の一方への入力として与えられている。その
結果、比較器３２の一致信号ＥＱがＡＮＤゲートＧ１を
通過して、フリップ・フロップＦＦ１のＤ端子に入力す
る。この一致信号ＥＱは、フリップ・フロップＦＦ１の
Ｔ端子に与えられた基準パルスＰ４の立ち上がりのタイ
ミング（図１１のタイミングＴ₂ ）でラッチされる。

【００５５】フリップ・フロップＦＦ１の出力信号ＳＬ
ＴＥは、ＮＡＮＤゲートＧ２およびＡＮＤゲートＧ３の
それぞれ一方への入力として与えられる。いま、ラッチ
回路３５に転送されるデータがラッチされているとす
る。そうすると、ＡＮＤゲートＧ３の出力が、基準パル
スＰ４が出ていない期間（すなわち、基準パルスＰ１か
らＰ３までの期間）、『Ｈ』レベルになることによっ
て、バッファＢ３が開かれ、ラッチ回路３５の出力デー
タがデータバスに出力される。ここで、基準パルスＰ４
の期間を避けてデータを転送するのは、隣接するバスロ
ットで転送されるデータ同士がデータバス上で緩衝する
のを防止するためである。

【００５６】一方、ＮＡＮＤゲートＧ２は、フリップ・
フロップＦＦ１の出力信号ＳＬＴＥが与えられている状
態で、他方入力として次の基準パルスＰ３を与えられる
と（図１１のタイミングＴ₃ ）、ＮＡＮＤゲートＧ２の
出力が立ち下がり、第２ハンドシェイク処理部３４のフ
リップ・フロップＦＦ２のリセット端子ＲＳバーをアク
ティブにする。その結果、フリップ・フロップＦＦ２の
Ｑバー出力が『Ｈ』レベルになり、この出力が外部デー
タ処理装置２ｂにデータ入力準備完了信号ＩＲとして与
えられる。なお、このときフリップ・フロップＦＦ２の
Ｑ端子の出力信号ＤＶ_INが『Ｌ』レベルになる。この出
力信号ＤＶ_INは、第１ハンドシェイク処理部３３のバッ
ファＢ２を介してデータバリッドラインを出力され、転
送先のインターフェース回路３にデータが出力されない
状態であることを知らせる。

【００５７】外部データ処理装置２ｂの図示しないＣＰ
Ｕが、前記データ入力準備完了信号ＩＲが『Ｈ』レベル
になったことを確認すると、インターフェース回路３ｂ
のフリップ・フロップＦＦ３にデータ転送信号ＤＴを出
力する（図１１のタイミングＴ₄ ）。これにより、第２
ハンドシェイク処理部３４のフリップ・フロップＦＦ３
は、次の基準パルスＰ１の立ち上がりタイミング（図１
１のタイミングＴ₅ ）で、前記データ転送信号ＤＴをラ
ッチし、『Ｈ』レベルを出力する。この出力信号ＩＤＧ
がラッチ回路３５に与えられることにより、外部データ
処理装置２Ｂ内のラッチ回路２１から出力されている次
の転送データが、ラッチ回路３５にラッチされる。な
お、この例では、データ転送信号ＤＴのパルス幅は基準
パルスＰ１の周期よりも長いものとし、ラッチ回路３５
に入力されるデータも充分安定に確定しているものとす
る。

【００５８】ＩＤＧ信号が『Ｈ』レベルになると、フリ
ップ・フロップＦＦ２の出力が反転し、ハンドシェイク
用のＤＶ_IN信号が『Ｈ』レベルになり、データを送信で
きる状態であることを転送先に知らせる。

【００５９】以下、上述したと同様に、バスコントロー
ラ４からスロットイネーブル信号ＳＥ♯１が転送される
とともに、ハンドシェイク用のＤＶ_OUT 信号が『Ｈ』レ
ベルになることに基づき、ラッチ回路３５のデータが転
送される。

【００６０】次に、図４に示した受信専用のインターフ
ェース回路３ａの構成を図１２を参照して説明する。受
信専用のインターフェース回路３ａも、上述した送信専
用のインターフェース回路３ｂと同様の制御コマンド処
理部３１、比較器３２、第１ハンドシェイク処理部３３
と、インターフェース回路３ａ固有の第２ハンドシェイ
ク処理部３６を備えている。

【００６１】以下、図１３のタイミングチャートを参照
してインターフェース回路３ａの動作を説明する。ここ
ではスロット♯１を使ってデータ転送を行う場合を説明
する。

【００６２】上述したインターフェース回路３ｂの場合
と同様に、バスライン１内のデータバリットラインのＤ
Ｖ_OUT 信号が『Ｈ』レベルになっている状態で、バスコ
ントローラ４からスロットイネーブル信号ＳＥ♯１が送
られてくると、比較器３２が一致信号ＥＱを出力するこ
とにより、第１ハンドシェイク処理部３３から『Ｈ』レ
ベルのＳＬＴＥ信号が出力される（図１３のタイミング
Ｔ₁ ）。このＳＬＴＥ信号が第２ハンドシェイク処理部
３６のフリップ・フロップＦＦ４のＤ端子に入力され
る。

【００６３】フリップ・フロップＦＦ４のＱ端子の出力
信号（ＢＤＧ信号）は、Ｔ端子に入力する基準パルスＰ
３の立ち上がりのタイミング（図１３のタイミング
Ｔ₂ ）で、『Ｈ』レベルになる。このＢＤＧ信号により
バスライン１上の転送データがラッチ回路３５にラッチ
される。

【００６４】ＢＤＧ信号が『Ｈ』レベルになるととも
に、フリップ・フロップＦＦ５のＱ端子の出力が『Ｈ』
レベルに、Ｑバー端子の出力が『Ｌ』レベルに反転す
る。Ｑ出力はデータ出力準備完了信号ＯＲとして、外部
データ処理装置２ａの図示しないＣＰＵに送られる。ま
た、Ｑバー出力（ＤＶ_IN信号）は第１ハンドシェイク処
理部３３のバッファＢ２を介してデータバリッドライン
に出力され、このデータバリッドラインを『Ｌ』レベル
にすることにより、データが受け入れられない状態であ
ることを送信先に知らせる。

【００６５】前記データ出力準備完了信号ＯＲを受け取
った外部データ処理装置２ａのＣＰＵは、データ受取信
号ＤＧを第２ハンドシェイク処理部３６へ返送するとと
もに（図１３のタイミングＴ₃ ）、外部データ処理装置
２内のラッチ回路２１にラッチ回路３５の出力データを
ラッチする。ここで、ＤＧ信号のパルス幅は基準パルス
Ｐ１の周期よりも長いものと仮定する。

【００６６】ＤＧ信号を受け取った第２ハンドシェイク
処理部３６のフリップ・フロップＦＦ６は、次の基準パ
ルスＰ１の立ち上がりのタイミング（図１３のタイミン
グＴ₄ ）で、そのＱ出力が『Ｈ』レベルに反転し、この
Ｑ出力がＮＡＮＤゲートＧ４の一方入力として与えられ
る。そして、さらに次の基準パルスＰ１の立ち上がりの
タイミング（図１３のタイミングＴ₅ ）でＮＡＮＤゲー
トＧ４の出力がアクティブになることにより、フリップ
・フロップＦＦ５がリセットされてＱ，Ｑバー出力が反
転し、データ出力準備完了信号ＯＲが立ち下がるととも
に、ＤＶ_IN信号が立ち上がる。データ出力準備完了信号
ＯＲが『Ｌ』レベルになることによって、外部データ処
理装置２ａへデータ出力の準備が完了してないこを知ら
せる。また、ＤＶ_IN信号が立ち上がることにより、デー
タの受け入れ準備が完了したことを転送先に知らせる。

【００６７】以下、上述したと同様にバスライン１のデ
ータバリッドラインのＤＶ_OUT 信号が『Ｈ』レベルの状
態でスロットイネーブル信号ＳＥ♯１が送られてくる
と、比較器３２が一致信号ＥＱを出力することにより、
第１ハンドシェイク処理部３３からＳＬＴＥ信号が出さ
れ、データバス上のデータがラッチ回路３５にラッチさ
れる。そして、外部データ処理装置２ａとの間でハンド
シェイクを取ることによって、ラッチ回路３５のデータ
が外部データ処理装置２ａに転送される。

【００６８】なお、バス制御手段としてのバスコントロ
ーラ４や、モジュールとしてのインターフェース回路３
ａ，３ｂの構成は、上述した実施例のものに限定され
ず、適宜に変更実施することが可能である。要するに、
バスコントローラ４は、システム制御部５からの指令に
基づき、各外部データ処理装置２の間でデータ転送する
のに必要にして十分なバススロットを発生させることが
できればよい。また、インターフェース回路３は、バス
コントローラ４から送られてくる一連のスロットイネー
ブル信号と、システム制御部５によって予め与えられた
スロット番号とを比較し、両者が一致したことに基づい
て、データバスに対してデータの授受を行うようなもの
であればよい。

【００６９】

【発明の効果】以上の説明から明らかなように、請求項
１記載の発明に係るデータの時分割転送装置によれば、
現に存在しているデータ転送の要求数に応じて、１バス
サイクルを構成するスロットの数を増減し、また、ある
データ転送を高速で行う必要がある場合には、１バスサ
イクル中に同じスロットを複数回にわたって生成してい
るので、複数のモジュール間で共通のデータバスを使用
しながらも、効率のよいデータ転送を行うことができ
る。また、請求項２記載の発明に係るデータの時分割転
送装置によれば、各モジュ ール間を接続している１本の
データバリッドラインがイネーブル状態のときにだけデ
ータ転送を行なうようにしているので、送信側または受
信側のいずれかのモジュールの処理速度が遅い場合や、
あるいは、１つの送信データを処理速度の異なる複数の
モジュールに送る場合でも、モジュール間の同期を確保
しながらデータ転送を行なうことができる。

【図面の簡単な説明】

【図１】本発明に係るデータの時分割転送装置の一実施
例の概略構成を示したブロック図である。

【図２】外部データ処理装置間の転送例の説明図であ
る。

【図３】複数のバススロットから構成されるバスサイク
ルの説明図である。

【図４】インターフェース回路の接続構造の説明図であ
る。

【図５】バスコントローラの具体構成を示したブロック
図である。

【図６】時分割伝送の制御のために使用されるパルスの
波形図である。

【図７】複数のバススロットを発生させる場合のバスコ
ントローラの動作に係るタイミングチャートである。

【図８】バススロットを増加させる場合のバスコントロ
ーラの動作に係るタイミングチャートである。

【図９】バススロットを減少させる場合のバスコントロ
ーラの動作に係るタイミングチャートである。

【図１０】データ送信専用のインターフェース回路の具
体的構成を示したブロック図である。

【図１１】データ送信専用のインターフェース回路の動
作説明に係るタイミングチャートである。

【図１２】データ受信専用のインターフェース回路の具
体的構成を示したブロック図である。

【図１３】データ受信専用のインターフェース回路の動
作説明に係るタイミングチャートである。

【符号の説明】

１…バスライン ２…外部データ処理装置 ３（３₁ ，…，３_i ，…，３_n ）…インターフェース回
路 ３ａ…データ受信専用インターフェース回路 ３ｂ…データ送信専用インターフェース回路 （２，３…モジュール） ４…バスコントローラ（バス制御手段） ５…システム制御部（システム制御手段）

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 データ転送の最小時間単位であるバスス
   ロットを設定し、データ転送の要求数に応じた複数のバ
   ススロットで構成されたバスサイクルを繰り返すことに
   よって、データを時分割転送する装置であって、 共通のデータバスに接続され、前記データバスを通じて
   データの授受を行う複数のモジュールと、前記データ授
   受の時分割転送を制御するバス制御手段と、前記各モジ
   ュールおよび前記バス制御手段に関連して設けられたシ
   ステム制御手段とを含み、 前記システム制御手段は、各モジュールからデータ転送
   の要求を受けることにより、前記バス制御手段に対し
   て、現在使用されていないバススロットの内から当該デ
   ータ転送に必要なバススロットの設定指令を出し、また
   特定のモジュール間でデータ転送を行なう場合には１バ
   スサイクル中に同一のバススロットを複数個設定する指
   令を出すとともに、データ転送に係るモジュールにデー
   タ転送に使用するスロット番号を知らせ、また、各モジ
   ュールからデータ転送の完了通知を受けたときは、前記
   バス制御手段に対して、当該使用スロットの消滅指令を
   出し、 前記バス制御手段は、前記システム制御手段からスロッ
   ト設定指令を受けたときは、現在、転送に使用している
   一群のバススロットからなるバスサイクルに新たなバス
   スロットを、指令を受けた個数だけ設定してバススロッ
   トの数を増やし、前記各バススロットに固有のスロット
   イネーブル信号を繰り返し送出し、また、前記システム
   制御手段からスロット消滅指令を受けたときは、現在、
   転送に使用している一群のバススロットからなるバスサ
   イクルから指定のバススロットを削除してバススロット
   の数を減らし、残りの各バススロットに固有のスロット
   イネーブル信号を繰り返し送出し、 前記各モジュールは、前記バス制御手段から送られてく
   る一連のスロットイネーブル信号を、前記システム制御
   手段によって予め与えられたスロット番号と逐次比較
   し、両者が一致したことに基づいて、データバスに対し
   てデータの授受を行うこと、 を特徴とするデータの時分割転送装置。
2. 【請求項２】 データ転送の最小時間単位であるバスス
   ロットを設定し、データ転送の要求数に応じた複数のバ
   ススロットで構成されたバスサイクルを繰り返すことに
   よって、データを時分割転送する装置であって、 共通のデータバスに接続され、前記データバスを通じて
   データの授受を行う複数のモジュールと、前記データ授
   受の時分割転送を制御するバス制御手段と、前記各モジ
   ュールおよび前記バス制御手段に関連して設けられたシ
   ステム制御手段とを含み、 前記システム制御手段は、各モジュールからデータ転送
   の要求を受けることにより、前記バス制御手段に対し
   て、現在使用されていないバススロットの内から当該デ
   ータ転送に必要なバススロットの設定指令を出し、また
   特定のモジュール間でデータ転送を行なう場合には１バ
   スサイクル中に同一のバススロットを複数個設定する指
   令を出すとともに、データ転送に係るモジュールにデー
   タ転送に使用するスロット番号を知らせ、また、各モジ
   ュールからデータ転送の完了通知を受けたときは、前記
   バス制御手段に対して、当該使用スロットの消滅指令を
   出し、 前記バス制御手段は、前記システム制御手段からスロッ
   ト設定指令を受けたときは、現在、転送に使用している
   一群のバススロットからなるバスサイクルに新たなバス
   スロットを、指令を受けた個数だけ設定してバススロッ
   トの数を増やし、前記各バススロットに固有のスロット
   イネーブル信号を繰り返し送出し、また、前記システム
   制御手段からスロット消滅指令を受けたときは、現在、
   転送に使用している一群のバススロットからなるバスサ
   イクルから指定のバススロットを削除してバススロット
   の数を減らし、残りの各バススロットに固有のスロット
   イネーブル信号を繰り返し送出し、 前記各モジュールは、各々のモジュールに備えられた第
   １ハンドシェイク処理部の出力線である１本のデータバ
   リッドラインを介して相互に接続されており、かつ、前
   記バス制御手段から送られてくる一連のスロットイネー
   ブル信号を、前記システム制御手段によって予め与えら
   れたスロット番号と逐次比較し、両者が 一致したこと、
   およびデータバリッドラインがイネーブルであることに
   基づいて、データバスに対してデータの授受を行うこ
   と、 を特徴とするデータの時分割転送装置。