DE69227148T2

DE69227148T2 - Time-Sharing-Datenübertragungsanordnung

Info

Publication number: DE69227148T2
Application number: DE69227148T
Authority: DE
Inventors: Toshifumi C/O Dainippon Screen Mfg.Co.Ltd Horikawa-Dori Kamikyo-Ku Kyoto Inoue; Hideaki C/O Dainippon Screen Mfg.Co.Ltd Horikawa-Dori Kamikyo-Ku Kyoto Kitamura
Original assignee: Dainippon Screen Manufacturing Co Ltd
Current assignee: Dainippon Screen Manufacturing Co Ltd
Priority date: 1991-06-17
Filing date: 1992-06-12
Publication date: 1999-06-17
Anticipated expiration: 2012-06-13
Also published as: JP2705709B2; EP0519350B1; DE69227148D1; JPH04369066A; EP0519350A1; US5280482A

Description

HINTERGRUND DER ERFINDUNG

(1) Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine Time-Sharing- Datenübertragungsvorrichtung für ein Datenverarbeitungssystem, welches eine Anzahl von Modulen enthält, die über einen gemeinsamen Datenbus miteinander verbunden sind, wobei die Module den Datenbus in einer Time-Sharing-Betriebsweise für die Datenübertragung benutzen.

(2) Beschreibung des Standes der Technik

Die folgenden Verfahren wurden bislang zur Verwendung eines gemeinsamen Datenbusses in einer Time-Sharing-Betriebsweise zur Übertragung von Daten zwischen den ein System aufbauenden Modulen vorgeschlagen:

Erstes bekanntes Beispiel

Bei einem ersten bekannten Beispiel von Datenübertragungssteuerverfahren verbindet eine einzige Quittungsaustauschleitung eine Anzahl von Operationsmodulen, welche Einheitsprozesse ausführen, die in einer Folge von Operationen enthalten sind, und sich in eine einzige Datenbusleitung teilen. Die Quittungsaustauschleitung wird zur Bildung von Torschaltungen zwischen den Operationsmodulen verwendet. An den einzelnen Operationsmodulen werden getrennte Sende- und Empfangszeiten eingestellt. Die Module verwenden den Datenbus zur Datenübertragung untereinander, gemäß einer Verwendung von Zeiten, die mit Quittungsaustausch- Taktimpulsen synchronisiert sind und in einer Time-Sharing-Weise zugeordnet werden. Eine solche Datenübertragung beruht auf Information von den Torschaltungen, daß die sendenden und empfangenden Module mit ihrer Bereitschaft, Daten auf den Datenbus zu übertragen und Daten vom Datenbus zu empfangen, zusammenfallen.

Zweites bekanntes Beispiel

Ein zweites bekanntes Beispiel, welches ein Bildverarbeitungsverfahren ist, weist eine Anzahl von Operationsmodulen zur Verarbeitung von Bilddaten über bestimmte eigene Sequenzen, eine gemeinsame Datenbusleitung zur Lieferung der Bilddaten an die Operationsmodule und einen Taktgenerator zur Erzeugung von Dateneingabe/-ausgabesignalen mit bestimmten Zeiten, die durch Teilen eines jeden Buszyklus zur Steuerung der Datenübertragung zwischen dem Operationsmodul und der Datenbusleitung vorgesehen sind. Die Operationsmodule können also die Bilddaten in einer ausgewählten Reihenfolge verarbeiten.
Die obigen bekannten Beispiele sind anwendbar, wo Daten zwischen Operationsmodulen übertragen werden, die Daten in einer festen Reihenfolge verarbeiten, oder zwischen Modulen, die Daten in einer ausgewählten Reihenfolge verarbeiten. Die Daten werden in einer gewünschten Reihenfolge verarbeitet, indem die Datenverarbeitungsreihenfolge als voreingestellte Daten auf die Module gegeben werden. Um dies zu erzielen, hat jeder Buszyklus, der gemäß der Anzahl von ein System aufbauenden Operationsmodulen bestimmt ist, eine feste Länge. Ferner werden eine Anzahl von Zeitunterteilungen, die einen Buszyklus bilden, (nachfolgend Busschlitze genannt) den einzelnen Modulen vorab fest zugeordnet.
Wo jedoch die Module, die ein Datenverarbeitungssystem bilden, Daten unabhängig voneinander verarbeiten, ist es unter dem Gesichtspunkt der Datenübertragungseffizienz nicht wünschenswert, das bekannte Verfahren mit einer festen Buszykluslänge oder den Modulen fest zugeordneten Busschlitzen zu verwenden. Das heißt, wenn nur ein Teil der Module eine Datenübertragung benötigt, sollte die Länge des Buszyklus aus Gründen der Datenübertragungseffizienz gemäß der Anzahl von Modulen, die die Datenübertragung benötigen, vermindert werden. Umgekehrt, wenn eine erhöhte Zahl von Modulen eine Datenübertragung benötigen, sollte die Buszykluslänge entsprechend erhöht werden. Wenn ferner ein Modul mehr Daten anfordert als andere Module, ist es wirkungsvoller, diesem Modul in einem Buszyklus eine größere Anzahl von Busschlitzen zuzuordnen als den anderen Modulen.
Eine Vorrichtung zur Übertragung von Daten zwischen einer Anzahl von mit einer gemeinsamen Busleitung verbundenen Modulen in einer Time-Sharing-Betriebsweise durch Einstellen von Busschlitzen als minimale Zeiteinheiten der Datenübertragung und durch Wiederholen eines Buszyklus, der aus einer Anzahl von Busschlitzen gebildet ist, die der Anzahl von Datenübertragungsanforderungen entspricht, ist aus EP-A-0 028 891 bekannt, nach welcher die Busschlitze durch Befehle eines Host-Rechners eingestellt werden, Transaktionscodes genannte Zwischencodes zur Identifizierung von Zeitschlitzen verwendet werden und ein FIFO- Speicher oder dergleichen zur Synchronisation von Datensendung und -empfang verwendet wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung wurde unter Berücksichtigung des oben erwähnten Standes der Technik gemacht. Die Aufgabe der vorliegenden Erfindung ist es daher, eine Time-Sharing-Datenübertragungsvorrichtung zur Übertragung von Daten zwischen einer Anzahl von Modulen in einer Time-Sharing-Betriebsweise über einen gemeinsamen Datenbus zu schaffen, bei welcher die Anzahl von Busschlitzen, die einen Buszyklus bilden mit den Anforderungen von den Modulen variabel ist, wodurch eine effiziente Datenübertragung möglich wird.
Obige Aufgabe wird gemäß der Erfindung durch eine Vorrichtung zur Datenübertragung in einer Time-Sharing-Betriebsweise durch Einstellen von Busschlitzen als minimale Zeiteinheiten der Datenübertragung und Wiederholung eines aus einer Anzahl von Busschlitzen gebildeten Buszyklus entsprechend der Anzahl von Datenübertragunganforderungen gelöst, wie sie in Anspruch 1 definiert ist.
Die vorliegende Erfindung hat folgende Funktionen.
Wenn eine Datenübertragungsanforderung von gewissen der Module über die Befehlsleitung empfangen wird, bezeichnet die Systemsteuerung einen geeigneten Busschlitz unter den Busschlitzen, die gerade nicht benutzt werden, befiehlt der Bussteuerung, diesen Busschlitz zu erstellen, und teilt die Schlitznummer dieses Busschlitzes den betreffenden Modulen mit. Wenn diese Datenübertragung mit hoher Geschwindigkeit ausgeführt werden soll, befiehlt die Systemsteuerung der Bussteuerung, den gleichen Busschlitz mehrere Male in einem Buszyklus zu erzeugen. Mit Empfang des Schlitzeinstellbefehls stellt die Bussteuerung den bezeichneten neuen Busschlitz an dem aus gerade benutzten Busschlitzen gebildeten Buszyklus ein, womit die Anzahl von Busschlitzen erhöht wird. Die Bussteuerung überträgt wiederholt Schlitzfreigabesignale, die für diese Schlitze spezifisch sind. Die Module, die an der Datenübertragung teilnehmen, vergleichen aufeinanderfolgend eine Folge von Schlitzfreigabesignalen, die von der Bussteuerung erhalten worden sind, mit der vorab durch die Systemsteuerung gegebenen Schlitznummer und tauschen Daten mit der Busleitung aus, wenn eine Übereinstimmung zwischen den Schlitzfreigabesignalen und der Schlitznummer besteht.
Wenn die Systemsteuerung eine Mitteilung des Abschlusses der Datenübertragung zwischen bestimmten der Modulen empfängt, befiehlt die Systemsteuerung der Bussteuerung, den bei dieser Datenübertragung verwendeten Busschlitz zu eliminieren. Die Bussteuerung eliminiert dann den bezeichneten Busschlitz aus dem Buszyklus, der eine Gruppe von Busschlitzen aufweist, die gerade bei der Datenübertragung verwendet werden, wodurch die Anzahl von Busschlitzen erniedrigt wird. Die Bussteuerung überträgt wiederholt Schlitzfreigabesignale, die für die verbleibenden Schlitze spezifisch sind.
Aus der obigen Beschreibung ergibt sich, daß bei der Time- Sharing-Datenübertragungsvorrichtung gemäß der Erfindung die Anzahl der einen Buszyklus bildenden Schlitze mit einer vorliegenden Anzahl von Datenübertragungsanforderungen variabel ist. Wenn eine bestimmte Datenübertragung mit hoher Geschwindigkeit durchgeführt werden soll, wird ein und derselbe Schlitz in einem Buszyklus mehrere Male erzeugt. Es wird also eine effiziente Datenübertragung zwischen mehreren Modulen bei Verwendung der gemeinsamen Busleitung bewirkt.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Zur Veranschaulichung der Erfindung wird in den Zeichnungen eine gegenwärtig bevorzugte Ausführungsform gezeigt, wobei sich jedoch versteht, daß sich die Erfindung nicht auf die präzisen Anordnungen und Mittel, die gezeigt sind, beschränkt.
Fig. 1 ist ein Blockschaltbild, welches in groben Zügen eine Time-Sharing-Datenübertragungsvorrichtung gemäß der vorliegenden Erfindung zeigt;
Fig. 2 ist eine Erläuterungsdarstellung für eine Weise, in der Daten zwischen externen Datenverarbeitungseinheiten übertragen werden;
Fig. 3 ist eine Erläuterungsdarstellung von Buszyklen, von denen jeder eine Anzahl von Busschlitzen enthält;
Fig. 4 ist eine Erläuterungsdarstellung für eine Weise, in der Schnittstellenschaltungen verbunden sind;
Fig. 5 ist ein Blockschaltbild, welches Einzelheiten einer Bussteuerung zeigt;
Fig. 6 ist ein Wellenformdiagramm von Impulsen, die bei der Time-Sharing-Übertragungssteuerung verwendet werden;
Fig. 7 ist ein Zeitdiagramm, welches ein Arbeiten der Bussteuerung zur Erzeugung einer Anzahl Busschlitzen zeigt;
Fig. 8 ist ein Zeitdiagramm, welches ein Arbeiten der Bussteuerung zur Erhöhung der Anzahl von Busschlitzen zeigt;
Fig. 9 ist ein Zeitdiagramm, welches ein Arbeiten der Bussteuerung zur Verminderung der Anzahl von Busschlitzen zeigt;
Fig. 10 ist ein Blockschaltbild, welches einen speziellen Aufbau einer Schnittstellenschaltung nur zur Datensendung zeigt;
Fig. 11 ist ein Zeitdiagramm, welches ein Arbeiten der Schnittstellenschaltung nur zur Datensendung zeigt;
Fig. 12 ist ein Blockschaltbild, welches einen speziellen Aufbau einer Schnittstellenschaltung nur zum Datenempfang zeigt; und
Fig. 13 ist ein Zeitdiagramm, welches ein Arbeiten der Schnittstellenschaltung nur zum Datenempfang zeigt.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Eine bevorzugte Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf die Zeichnungen im einzelnen beschrieben.
Fig. 1 ist ein Blockschaltbild, welches eine Time-Sharing- Datenübertragungsvorrichtung skizziert.
Diese Vorrichtung enthält eine Busleitung 1, eine Anzahl von externen Datenverarbeitungseinheiten 2 (2&sub1;, ..., 2i, ..., 2n) und Schnittstellenschaltungen 3 (3&sub1;, ..., 3i, ..., 3n). Die Schnittstellenschaltungen 3 sind den einzelnen externen Datenverarbeitungseinheiten zugeordnet und verwenden die Busleitung 1 in einer Time-Sharing-Betriebsweise zur Datenübertragung untereinander. Bei dieser Ausführungsform enthält die Busleitung 1 einen Datenbus bis 32 Signalleitungen und einen Steuerbus mit 7 Signalleitungen. Die externen Datenverarbeitungseinheiten 2 und Schnittstellenschaltungen 3, die paarweise ausgebildet sind, entsprechen den Modulen gemäß der vorliegenden Erfindung.
Die externen Datenverarbeitungseinheiten 2 beschränken sich nicht auf spezielle Arten. Im Falle eines Seitenumbruchsystems zur Verwendung in einem Plattenherstellungsprozeß beispielsweise können diese Einheiten 2 ein Bildaufnahmescanner zum Lesen von Originalbildern, ein externer Bildspeicher, wie eine optische Platte, zur Speicherung von durch den Scanner gelesenen Bilddaten, ein Bildprozessor zum Ausschneiden bestimmter Bilder unter den gelesenen Bilddaten aus dem externen Speicher oder Arbeiten auf einem Layout solcher Bilder, ein Monitor zur Anzeige des Bilderlayouts und ein Aufzeichnungsscanner zur Aufzeichnung solcher Bilder auf Filmen sein.
Die Schnittstellenschaltungen 3 können eine Funktion nur der Ausgabe von Daten auf Busleitung 1, eine Funktion nur der Dateneingabe von dieser oder sowohl die Ausgabe- als auch die Eingabefunktion haben. Dies hängt von den Funktionen der externen Datenverarbeitungseinheiten 2 ab, mit denen die Schnittstellenschaltungen 3 verbunden sind. Die externe Datenverarbeitungseinheit 2 und die Schnittstellenschaltung 3 eines jeden Paares sind durch eine externe Verbindungsleitung 6 mit 32 Datenleitungen und 2 Quittungsaustauschleitungen verbunden.
Die dargestellte Vorrichtung enthält ferner eine Bussteuerung 4 zur Ausgabe von Bussteuerdaten, die für die Time-Sharing- Übertragung von Daten zwischen den mit der Busleitung 1 verbundenen Schnittstellenschaltungen 3 erforderlich sind. Einzelheiten der Bussteuerdaten werden später beschrieben. Hier werden die Konzepte von "Buszyklen" und "Busschlitzen", die von der Bussteuerung 4 für die Time-Sharing-Übertragung von Daten bestimmt werden, unter Bezugnahme auf die Fig. 2 und 3 beschrieben.
Fig. 2 zeigt mehrere externe Datenverarbeitungseinheiten 2 als Beispiel, wobei die Schnittstellenschaltungen 3 und die Bussteuerung 4 nicht gezeigt sind. Fig. 3 zeigt Beziehungen zwischen Busschlitzen und Buszyklen. Die Bussteuerung 4 hat eine Funktion, eine Übertragungszeitachse des 32-Bit-Datenbuses in der Busleitung 1 durch eine bestimmte Minimaleinheit von Datenübertragungszeit (z. B. 200 ns) zu teilen. Diese minimale Zeiteinheit wird hier "Busschlitz" oder einfach "Schlitz" genannt. Ein Busschlitz gestattet das Stattfinden eines einzelnen Datenübertragungsakts zwischen gewissen der externen Datenverarbeitungs einheiten 2.
Die Busschlitze werden in einer Anzahl erzeugt, die der Anzahl von Datenübertragungsanforderungen entspricht, die an den Datenbus gemacht werden. Es sei beispielsweise angenommen, daß, wie in Fig. 2 gezeigt, gleichzeitig Anforderungen für eine Datenübertragung zwischen den externen Datenverarbeitungseinheiten 2 gemacht wurden, d. h. für eine Datenübertragung A von einer Platte 2&sub1; an einen Bildprozessor 2&sub2;, eine Datenübertragung B vom Bildprozessor 2&sub2; an einen Farbmonitor 2&sub3; und eine Datenübertragung C von einem Scanner 2&sub5; an eine Platte 2&sub4;. In diesem Fall erstellt die Bussteuerung 4 drei Busschlitze #1, #2 und #3, wie in Fig. 3 (a) gezeigt, zur Bewirkung von Übertragungen A, B bzw. C. Diese Busschlitze #1-#3 werden bis zum Abschluß der Datenübertragungen wiederholt. Die Wiederholung der Busschlitze wird hier "Buszyklen" genannt.
Die Buszyklen sind also mit der Anzahl von Datenübertragungsanforderungen variabel. In obigem Beispiel enthalten, wenn die Übertragung B zuerst abgeschlossen wird, die Buszyklen Schlitze #1 und #3, wie in Fig. 3 (b) gezeigt. Wenn andererseits eine zusätzliche Datenübertragungsanforderung oder zusätzliche Datenübertragungsanforderungen gemacht wird/werden, können die Buszyklen vier oder mehr Busschlitze enthalten, wie in Fig. 3 (c) gezeigt. Die Busschlitze sind nicht notwendigerweise nur aus unterschiedlichen Busschlitzen gebildet. In dem in Fig. 2 gezeigten Beispiel kann die Datenübertragung B schneller gewesen sein als die Datenübertragungen A und C. In diesem Fall kann, wie in Fig. 3 (d) gezeigt, ein und derselbe Busschlitz (der im dargestellten Beispiel der Busschlitz #2 ist) für einen Buszyklus mehrere Male erzeugt werden. Die Bussteuerung 4 führt einen solchen Busschlitz-Erzeugungsvorgang aus, was später noch in größeren Einzelheiten beschrieben werden wird.
Speziell gibt die Bussteuerung 4 Signale, die den erzeugten Busschlitzen entsprechen (nachfolgend "Schlitzfreigabesignale" genannt) auf den Steuerbus in der Busleitung 1 aus. Die Schnitt stellenschaltungen 3 werden dadurch über Time-Sharing-Übertragungszeiten informiert.
Zurückkehrend zu Fig. 1 enhält die Time-Sharing-Datenübertragungsvorrichtung ferner eine Systemsteuerung 5 zur Steuerung der gesamten Vorrichtung. Die Systemsteuerung 5 ist mit dem betreffenden Schnittstellenschaltungen 3 und der Bussteuerung 4 über eine bidirektionale Befehlsleitung 7 verbunden. Die Bussteuerung 4 überwacht Identifikationsnummern der mit der Bussteuerung 4 erzeugten Busschlitze (nachfolgend "Schlitznummern" genannt). Mit Erhalt einer Datenübertragungsanforderung von irgendeiner der externen Datenverarbeitungseinheiten 2 über die zugeordnete Schnittstellenschaltung 3 bezeichnet die Systemsteuerung 5 eine Schlitznummer unter den gerade außer Verwendung befindlichen Busschlitzen und befiehlt der Bussteuerung 4, einen Busschlitz zu erzeugen, der dieser Schlitznummer entspricht. Gleichzeitig überträgt die Systemsteuerung 5 die Schlitznummer auf die Schnittstellenschaltungen 3 der externen Datenverarbeitungseinheiten 2, die an der Datenübertragung teilnehmen. Wie später noch im einzelnen beschrieben wird, vergleicht jede Schnittstellenschaltung 3 die von der Systemsteuerung 5 kommende Schlitznummer aufeinanderfolgend mit den von der Bussteuerung 4 über den Steuerbus übertragenen Schlitzfreigabesignalen. Die Schnittstellenschaltungen 3 ermitteln die Datenübertragungszeit durch Übereinstimmung zwischen der Schlitznummer und dem Schlitzfreigabesignal.
Als nächstes werden eine Verbindungsstruktur zwischen Busleitung 1 und Schnittstellenschaltung 3 und eine Verbindungsstruktur zwischen Schnittstellenschaltung 3 und externer Datenverarbeitungseinheit 2 unter Bezugnahme auf Fig. 4 beschrieben. Die Busleitung 1 und jede Schnittstellenschaltung 3 sind über einen Datenbus DB mit 32 Signalleitungen und über den Steuerbus mit 7 Signalleitungen verbunden. Speziell hat der Steuerbus die folgenden Leitungen:
(1) eine Grundtaktleitung: dies ist eine einzelne Signalleitung zur Übertragung des Grundtaktes CL. Der Grundtakt CL wird von der Bussteuerung 4 ausgegeben.
(2) eine Bustaktleitung: dies ist eine einzelne Signalleitung zur Übertragung eines Bustaktes BCL mit einer Zyklusperiode, die das Doppelte derjenigen des Grundtaktes ist. Der Bustakt BCL wird von der Bussteuerung 4 ausgegeben.
(3) Schlitzfreigabeleitungen: dies sind Signalleitungen zur Übertragung von von der Bussteuerung 4 erzeugten Schlitzfreigabesignalen SE. Diese Ausführungsform sieht vier Schlitzfreigabeleitungen vor. Jedes Schlitzfreigabesignal SE hat vier Bits, weshalb die Bussteuerung 4 in der Lage ist, 16 Arten von Busschlitzen #1-#16 zu erzeugen. Die Anzahl von Bits, die jedes Schlitzfreigabesignal SE bilden, kann erhöht werden, um die Erzeugung einer größeren Anzahl von Busschlitzen zu ermöglichen.
(4) Datengültigkeitsleitung: dies ist eine einzelne Signalleitung, die einen Quittungsaustausch zwischen datenübertragenden Schnittstellenschaltungen 3 ermöglicht. Die Leitung selbst bildet ein verdrahtetes UND, indem sie auf eine logische [1] (normalerweise 5V) durch einen auf der Leitung vorgesehenen, nicht gezeigten, Hochziehwiderstand hochgezogen wird. Das Signal auf der Datengültigkeitsleitung wird nachfolgend Datengültigkeits-(DV-)Signal genannt.
Eine Schnittstellenschaltung 3a und eine externe Datenverarbeitungseinheit 2a für nur den Datenempfang, die in Fig. 4 gezeigt sind, sind über 32 Datenleitungen zur Datenübertragung und zwei Quittungsaustauschleitungen zur Ermöglichung eines Quittungsaustausches, wie oben angegeben, verbunden. Zu den Signalen für den Quittungsaustausch gehören ein Datenausgabebereitsignal OR, welches von der Schnittstellenschaltung 3a auf die externe Datenverarbeitungseinheit 2a gesendet wird, wenn die Daten für die Übertragung bereit sind, und ein Datengewinnungs signal DG, welches von der externen Datenverarbeitungseinheit 2a auf die Schnittstellenschaltung 3a gesendet wird, wenn Daten von der externen Datenverarbeitungseinheit 2a empfangen werden. Ähnlich sind eine Schnittstellenschaltung 3b und eine externe Datenverarbeitungseinheit 2b allein für die Datensendung über 32 Datenleitungen und 2 Quittungsaustauschleitungen miteinander verbunden. Zu den Signalen für den Quittungsaustausch zwischen ihnen gehören ein Dateneingabebereitsignal IR, welches von der Schnittstellenschaltung 3b auf die externe Datenverarbeitungseinheit 2b gesendet wird, wenn die Daten für den Empfang bereit sind, und ein Datensendesignal DT, welches von der externen Datenverarbeitungseinheit 2b auf die Schnittstellenschaltung 3b übertragen wird, wenn Daten von der externen Datenverarbeitungseinheit 2b übertragen werden.
Die Bussteuerung 4 weist einen Schlitzfreigabesignalausgabeabschnitt auf, der als nächstes unter Bezugnahme auf Fig. 5 beschrieben wird.
Die Bussteuerung 4 enthält eine CPU 41, die als Schlitzsetzer zur Erzeugung von Schlitznummern und einer veränderten Anzahl von Busschlitzen, die einen Buszyklus bilden (Gesetztschlitzanzahldaten), als Antwort auf von der Systemsteuerung 5 empfangene Schlitzerzeugungsbefehle wirkt, Verriegelungsschaltungen L15a, L14a, L13a, ... L0a zur Verriegelung der Schlitznummern, Verriegelungsschaltungen L15b, L14b, L13b, ... L0b die den Verriegelungsschaltungen L15a-L0a entsprechen (der Grund für das Vorsehen der beiden Gruppen von Verriegelungsschaltungen wird später noch beschrieben), Verriegelungsschaltungen LN1 und LN2 zur Verriegelung der Gesetztschlitzanzahldaten, eine Auswahlschaltung 42, die als Schlitznummernselektor wirkt, zum Auswählen einer der Eingaben von den Verriegelungsschaltungen L15b-L0b, einen Zähler 43, der als Auswahlsignalgenerator zur Aufgabe eines Auswahlsignals auf die Auswahlschaltung 42 wirkt, eine Grundtakt- Erzeugungschaltung 45, eine Bustakt-Erzeugungsschaltung 46, eine Referenzimpuls-Erzeugungsschaltung 47, eine Torschaltung 48, ein SR-Flipflop 49, einen monostabilen Multivibrator 50 und eine Verriegelungsschaltung 51.
Die Grundtakt-Erzeugungsschaltung 45, Bustakt-Erzeugungsschaltung 46 und Referenzimpuls-Erzeugungsschaltung erzeugen den Grundtakt CL, den Bustakt BCL mit einer Zyklusperiode, die zweimal so groß ist wie die des Grundtakts, bzw. Referenzimpulse P1-P4, wie diese in Fig. 6 gezeigt sind. Der Grundtakt CL und Bustakt BCL werden auf die Schnittstellenschaltungen 3, wie oben angegeben, durch die Busleitung 1 gesendet.
Die Vorgänge der Bussteuerung 4 zur Erzeugung (und Eliminierung) der Schlitze werden nachfolgend nacheinander beschrieben.

(A) Erzeugung einer ausgewählten Anzahl von Schlitzen:

Es wird nun auf das Zeitdiagramm der Fig. 7 bezug genommen. Es sei angenommen, daß die Systemsteuerung 5 der Bussteuerung 4 befiehlt, zwei Busschlitze #1 und #2 zu erstellen. Ansprechend auf diesen Befehl erzeugt die CPU 41 der Bussteuerung 4 Datenausgabeimpulse an einem Schlitzeinstellausgabeport < 15> derselben und gibt gleichzeitig auf einen CPU-Bus 4-Bit-Daten [0001] aus, die dem Schlitz #1 entsprechen. Diese Daten werden durch die Verriegelungsschaltung L15a auf einem Anstieg (an einem Zeitpunkt T1 in Fig. 7) der am Ausgabeport < 15> ausgegebenen Datenausgabeimpulse verriegelt.
Nachfolgend erzeugt die CPU 41 Datenausgabeimpulse an einem Schlitzsetzausgabeport < 14> derselben und gibt Daten [0010], die Schlitz #2 entsprechen, auf den CPU-Bus aus. Diese Daten werden durch die Verriegelungsschaltung L14a mit einem Anstieg (an einem Zeitpunkt T2 in Fig. 7) der am Ausgabeport < 14> ausgegebenen (nicht gezeigten) Datenausgabeimpulse verriegelt.
Wenn die den Schlitzen #1 und #2 entsprechenden Daten verriegelt worden sind, erzeugt die CPU 41 Datenausgebeimpulse an einem Systemsteuerung-Einstellausgabeport < N> und gibt den zu 2 in der 4-Bit-Struktur der Anzahl von gerade erzeugten Schlitzen komplementären Wert auf den CPU-Bus aus. Es wird beispielsweise "15" ausgegeben, wenn die Anzahl von Schlitzen in einem Buszyklus "1" ist "14" wenn die Anzahl von Schlitzen "2" ist "13" wenn die Anzahl von Schlitzen "3" ist, "1" wenn die Anzahl von Schlitzen "15" ist, und "0", wenn die Anzahl von Schlitzen "16" ist. In diesem angenommenen Fall ist die Anzahl erstellter Schlitze "2", weshalb "14" (d. h. 4-Bit-Daten [1110]) auf den CPU- Bus ausgegeben wird. Diese Daten werden durch die Verriegelungsschaltung LN1 auf einem Anstieg (einem Zeitpunkt T3 in Fig. 7) der am Ausgabeport < N> ausgegebenen Datenausgabeimpulse verriegelt. Diese Daten werden auch durch die Verriegelungsschaltung LN2 mit einem nächsten Anstieg des Referenzimpulses P3 verriegelt.
Mit Abschluß der Dateneinstellung an allen Verriegelungsschaltungen Lxxa (die Indizes xx stellen "15" bis "0" dar) erzeugt die CPU 41 Steuerimpulse an einem Ausgangsport < L-end> , um diese Daten auf die entsprechenden Verriegelungsschaltungen Lxxb zu übertragen. Diese Steuerimpulse bilden ein Rücksetzsignal, das auf den RS-Flipflop 49 gegeben wird, wodurch ein Q- Anschluß-Ausgangssignal LE desselben zu "L"-Niveau (am Zeitpunkt T4 in Fig. 7) wird. Das "L"-Niveauausgangssignal des RS-Flipflop 49 wird auf einen D-Eingangsanschluß der Verriegelungsschaltung 51 gegeben. Dadurch wird ein -Anschluß-Ausgangssignal LE' der Verriegelungsschaltung 51 zu "H"-Niveau mit einem Anstieg an Referenzimpulsen P2, die an einem Taktanschluß CK der Verriegelungsschaltung 51 eingegeben werden. Dieses "H"-Niveauausgangssignal LE' löscht die Torwirkung der Torschaltung 48, wodurch ein Übertragsignal C des Zählers 43 als ein Ausgangssignal Load-b an der Torschaltung 48 entstehen kann.
Der Zähler 43 inkrementiert Ausgangsdaten (in 4 Bits) mit jedem Anstieg des daraufgegebenen Takts CK. Andererseits macht der Zähler 43, wenn ein Ladetaktanschluß LDC auf "H"-Niveau ist, mit einem Anstieg des Takts CK eine Voreinstellung von Daten, die auf einen Ladedatenanschluß LDD gegeben werden. Das an einem Übertraganschluß ausgegebene Übertragsignal C wird zu "H"-Niveau, wenn die Zählung des Zählers 43 "15" erreicht. Mit Voreinstellung von "14" am Zähler 43 wird das Übertragsignal C zu "L"-Niveau.
Bei nun angenommen, daß der Wert "12" an der Verriegelungsschaltung LN2 in einem Anfangszustand des Zeitdiagramms der Fig. 7 gesetzt wird. Der Zähler 43 hebt dann das Übertragssignal C an einem Zeitpunkt T5 auf "H"-Niveau. Dieses Übertragsignal C wird von der Torschaltung 48 als das Signal Load-b ausgegeben. Die Inhalte der Verriegelungsschaltungen Lxxa werden auf die Verriegelungsschaltungen Lxxb an einem Zeitpunkt T6 eines Anstiegs des Ausgangssignals Load-b übertragen. Gleichzeitig wird der monostabile Multivibrator 50 für eine Erzeugung von Impulsen mit fester Zeitbreite, z. B. 200 ns, ausgelöst. Diese Impulse (SET-Signal) setzen den RS-Flipflop 49, wodurch das -Anschluß- Ausgangssignal LE' der Verriegelungsschaltung 51 zu "L"-Niveau wird, damit die Torschaltung 48 einen Torungsvorgang aufnehmen kann. Das danach vom Zähler 43 erzeugte Übertragsignal C bewirkt nicht, daß Ausgangsdaten der Verriegelungsschaltungen Lxxa durch die Verriegelungsschaltung Lxxb verriegelt werden.
Folglich werden die 4-Bit-Daten [0001] und [0010] auf den Eingangsanschluß < 15> bzw. < 14> der Auswahlschaltung 42 gegeben. Gleichzeitig damit, d. h. am Zeitpunkt T6, empfängt der Zähler 43 Daten (die "14" sind) von der Verriegelungsschaltung LN2 am LDD- Anschluß, um sie als Voreinstelldaten zu verwenden.
Zu dieser Zeit ist die Zählung des Zählers 43 "14", was als Ausgangsdaten auf einen Auswahlanschluß SEL der Auswahlschaltung 42 gegeben wird. Dadurch werden die auf den Eingangsanschluß < 14> der Auswahlschaltung 42 gegebenen 4-Bit-Daten [0010] ausgewählt und über einen Puffer 44 auf eine Schlitzfreigabeleitung in der Busleitung 1 gegeben. Diese 4-Bit-Daten sind ein dem Schlitz #2 entsprechendes Schlitzfreigabesignal SE#2.
Der Zähler 43 wird durch einen nächsten Referenzimpuls P1 (in einem Zeitpunkt T7 in Fig. 7) auf eine Zählung "15" inkrementiert. Diese Zählung wird auf den Auswahlanschluß SEL der Selektorschaltung 42 ausgegeben, wodurch die auf den Eingangsanschluß < 15> der Auswahlschaltung 42 gegebenen 4-Bit-Daten [0001] ausgewählt und auf eine Schlitzfreigabeleitung in der Busleitung 1 ausgegeben werden. Diese 4-Bit-Daten sind ein dem Schlitz #1 entsprechendes Schlitzfreigabesignal SE#1.
Zu dem Zeitpunkt, zu dem die Zählung des Zählers 43 "15" wird, nimmt das Übertragsignal C erneut "H"-Niveau an. Mit einem nächsten Anstieg des Referenzimpulses P1 (in einem Zeitpunkt T8 in Fig. 7) werden die Daten "14" der Verriegelungsschaltung LN2 erneut am Zähler 43 voreingestellt. Dadurch gibt der Zähler 43 die Daten "14" aus, wodurch die Auswahlschaltung 42 ein dem Schlitz #2 ensprechendes Schlitzfreigabesignal SE#2 ausgibt.
Der Zähler 43 wird durch einen nächsten Referenzimpuls P1 (in einem Zeitpunkt T9 in Fig. 7) inkrementiert, wodurch er Daten "15" ausgibt. Die Auswahlschaltung 42 gibt dann das Schlitzfreigabesignal SE#1 aus.
Auf diese Weise wird ein aus dem Schlitzfreigabesignalen SE#1 und SE#2 gebildeter Buszyklus synchron mit Anstiegen der Referenzimpulse P1 wiederholt. Die beiden Gruppen von Verriegelungsschaltungen Lxxa und Lxxb sind zwischen der CPU 41 und der Auswahlschaltung 42 vorgesehen, um die Arbeitszeit der CPU 41 und der Auswahlschaltung 42 einzustellen. Dies ist wünschenswert, da im allgemeinen das Arbeiten der CPU 41 nicht mit der Auswahlschaltung 42 oder dergleichen, die eine äußere Schaltung unter Steuerung ist, synchronisiert ist.

(B) Erhöhung der Anzahl von Schlitzen:

Ein Vorgang zur Erhöhung der Anzahl der zu verwendenden Schlitze von 2 auf 3 wird als nächstes unter Bezugnahme auf das Zeitdiagramm der Fig. 8 beschrieben. Es wird hier angenommen, daß Schlitze #1 und #2 aktuell verwendet werden. Ansprechend auf Anforderungen von der externen Datenverarbeitungseinheit 2 bezeichnet die Systemsteuerung 5 unbenutzte Schlitze in der Reihenfolge der Nummerierung und befiehlt der Bussteuerung 4, diese Schlitze zu erzeugen. In diesem Beispiel wird Schlitz #3 erzeugt.
Ansprechend auf den Befehl der Systemsteuerung 5, Schlitz #3 zu erstellen, erzeugt die CPU 41 der Bussteuerung 4 Datenausgabeimpulse an einem Schlitzeinstellausgabeport < 13> (nicht gezeigt) und gibt gleichzeitig auf den CPU-Bus dem Schlitz #3 entsprechende 4-Bit-Daten [0011] aus. Diese Daten werden durch die Verriegelungsschaltung L13a (nicht gezeigt) an einem Zeitpunkt T1 in Fig. 8 verriegelt.
Die CPU 41 erzeugt dann Steuerimpulse am Ausgangsport < L- end> , um die Daten von der Verriegelungsschaltung L13a auf die Verriegelungsschaltung L13b (nicht gezeigt) (an einem Zeitpunkt T2 in Fig. 8) zu übertragen. Folglich wird der Inhalt der Verriegelungsschaltung L13a beim nächsten Abfall des Übertragsignals C des Zählers 43 (an einem Zeitpunkt T3 in Fig. 8) auf die Verriegelungsschaltung L13b übertragen.
Als nächstes erzeugt die CPU 41 zur Erhöhung der Anzahl von Schlitzen auf dem Bus Datenausgangsimpulse am Schlitzanzahleinstellausgangsport < N> und gibt auf den CPU-Bus den Wert "13" aus, der zu 2 in den 4-Bit-Strukturen der aktuell erzeugten Anzahl von Schlitzen, die "3" ist, komplementär ist. Diese Daten werden durch die Verriegelungsschaltung LN1 an einem Zeitpunkt T4 in Fig. 8 verriegelt und werden auch durch die Verriegelungsschaltung LN2 bei einem nächsten Anstieg von Referenzimpulsen P3 (an einem Zeitpunkt T5 in Fig. 8) verriegelt.
Die Ausgangsdaten "13" der Verriegelungsschaltung LN2 werden bei einem nächsten Anstieg von Referenzimpulsen P1 (an einem Zeitpunkt T6 in Fig. 8) am Zähler 43 voreingestellt. Zu dieser Zeit ist die Zählung des Zählers 43 "13", was als Ausgangsdaten auf die Auswahlschaltung 42 gegeben wird. Dadurch gibt die Auswahlschaltung 42 die von der Verriegelungsschaltung L13b auf einen Eingang < 13> derselben eingegebenen Daten [0011] aus. Diese Daten sind ein dem Schlitz #3 ensprechendes Schlitzfreigabesignal SE#3.
Der Zähler 43 wird durch einen nächsten Referenzimpuls P1 (an einem Zeitpunkt T7 in Fig. 8) inkrementiert, wodurch er Daten "14" ausgibt. Die Auswahlschaltung 42 gibt dann das Schlitzfreigabesignal SE#2 aus. Der Zähler 43 wird durch einen nächsten Referenzimpuls P1 (an einem Zeitpunkt T8 in Fig. 8) inkrementiert, wodurch er Daten "15" ausgibt. Die Auswahlschaltung 42 gibt dann das Schlitzfreigabesignal SE#1 aus. Mit der Zählung "15" des Zählers 43 bewirkt ein nächster Referenzimpuls P1 (an einem Zeitpunkt T9 in Fig. 8), daß die Ausgangsdaten "13" der Verriegelungsschaltung LN2 am Zähler 43 erneut voreingestellt werden. Dadurch gibt die Auswahlschaltung 42 das Schlitzfreigabesignal SE#3 aus. Die Schlitzfreigabesignale SE#2 und SE#1 werden synchron mit nachfolgenden Referenzimpulsen P1 ausgegeben. Auf diese Weise wird ein aus den Schlitzfreigabesignalen SE#1 bis SE#3 gebildeter Buszyklus wiederholt.

(C) Verminderung der Anzahl der Schlitze:

Mit Abschluß der Datenübertragung zwischen bestimmten externen Datenverarbeitungseinheiten 2 senden diese Verarbeitungseinheiten 2 eine entsprechende Mitteilung an die Systemsteuerung 5. Die Systemsteuerung 5 überträgt dann einen Befehl an die Bussteuerung 4, den bei der obigen Datenübertragung verwendeten Schlitz zu eliminieren. Dieser Vorgang wird unter der Annahme beschrieben, daß Schlitze #1-#4 verwendet worden sind und Schlitz #2 zu eliminieren ist. Es wird nun auf das Zeitdiagramm der Fig. 9 bezug genommen.
Ansprechend auf den Befehl von der Systemsteuerung 5, Schlitz #2 zu eliminieren, setzt die CPU 41 der Bussteuerung 4 den Wert von Schlitz #4 an der Verriegelungsschaltung L14a in Fig. 5 entsprechend dem Schlitz #2 (in einem Zeitpunkt T1 in Fig. 9). Als nächstes erzeugt zur Übertragung dieser Daten auf die Verriegelungsschaltung L14b die CPU 41 Steuerimpulse am Ausgangs port < L-end> (an einem Zeitpunkt T2 in Fig. 9). Diese Steuerimpulse bewirken, daß der Wert des Schlitzes #4 durch die Verriegelungsschaltung L14b beim nächsten Abfall des Übertragsignals C des Zählers 43 (an einem Zeitpunkt T3 in Fig. 9) verriegelt wird. Die auf den Bus danach ausgegebenen Schlitze sind so, daß Schlitz #4 im Buszyklus zweimal anstelle des nun eliminierten Schlitzes #2 erscheint.
Um die in einem Buszyklus einscheinenden Schlitze richtigzustellen, setzt die CPU 41 an der Verriegelungsschaltung LN1 in Fig. 5 den Wert "13", der komplementär zu "3" ist, welches die korrekte Anzahl von Schlitzen im Buszyklus ist. Dieser Wert wird durch die Verriegelungsschaltung LN2 bei einem Anstieg von Referenzimpulsen P3 (an einem Zeitpunkt T4 in Fig. 9) verriegelt. Die Ausgangsdaten der Verriegelungsschaltung LN2 werden beim nächsten Abfall des Übertragsignals C (an einem Zeitpunkt T5 in Fig. 9) am Zähler 43 voreingestellt. Dadurch wählt die Auswahlschaltung 42 die an ihrem Eingangsanschluß < 13> eingegebenen Daten aus und gibt das Schlitzfreigabesignal SE#3 aus.
Der Zähler 43 wird durch einen nächsten Referenzimpuls P1 (an einem Zeitpunkt TG in Fig. 9) inkrementiert, wodurch eine Zählung "14" ausgegeben wird. Folglich wählt die Auswahlschaltung 42 die am Eingangsanschluß < 14> eingegebenen Daten aus und gibt das Schlitzfreigabesignal SE#4 aus. Der Zähler 43 gibt mit einem nächsten Referenzimpuls P1 (an einem Zeitpunkt T7 in Fig. 9) die Zählung "15" aus, wodurch die Auswahlschaltung 42 das Schlitzfreigabesignal SE#1 ausgibt. Mit der Zählung "15" des Zählers 43 bewirkt ein nächster Anstieg von Referenzimpulsen P1 (an einem Zeitpunkt T8 in Fig. 9), daß die Ausgangsdaten "13" der Verriegelungsschaltung LN2 erneut am Zähler 43 voreingestellt werden. Nachfolgend wird, wie bei der vorstehenden Operation, ein aus den Schlitzfreigabesignalen SE#3, SE#4 und SE#1 gebildeter Buszyklus synchron mit den Referenzimpulsen P1 wiederholt.

(D) Andere Art von Schlitzerzeugung:

Es kann ein Fall vorliegen, in welchem eine Datenübertragung zwischen bestimmten externen Datenverarbeitungseinheiten 2 schneller als diejenigen zwischen anderen Verarbeitungseinheiten 2 bewirkt werden sollte. In einem solchen Fall befiehlt die Systemsteuerung 5 der Bussteuerung 4, einen bestimmten Schlitz mehrere Male in einem Buszyklus, abhängig von einer geforderten Datenübertragungsrate, wie in Fig. 3 (d) gezeigt, zu erzeugen.
Es sei beispielsweise angenommen, daß einer Datenübertragung, die Schlitze #1-#6 verwendet, bewirkt, daß Schlitz #4 viermal in einem Buszyklus erscheint. Da ein Buszyklus in diesem Fall neun Schlitze enthält, setzt die CPU 41 "7" bei der Verriegelungsschaltung LN1. Folglich gibt der Zähler 43 Zählungen "7" bis "15" auf die Auswahlschaltung 42 synchron mit Referenzimpulsen P1 aus.
Andererseits setzt die CPU 41 Daten von verwendeten Schlitzen #1-#6 an den Verriegelungsschaltungen L15a-L7a. Da der Schlitz #4 viermal in einem Buszyklus erscheint, werden die Daten des Schlitzes #4 an vier Verriegelungsschaltungen gesetzt. Bei dieser Ausführungsform werden die Schlitze an den Verriegelungsschaltungen L15a-L7a in der Reihenfolge #1, #4, #2, #4, #3, #4, #5, #4 und #6 gesetzt. Ein und derselbe Schlitz ist in obiger Anordnung verstreut, da die Schnittstellenschaltungen 3 so aufgebaut sind, daß ein und dieselbe Schnittstellenschaltung 3 daran gehindert ist, kontinuierlich Daten mittels benachbarter Schlitze zu senden oder zu empfangen.
Die Daten in den Verriegelungsschaltungen L15a-L7a werden durch die Verriegelungsschaltungen L15b-L7b mit Abfällen des vom Zähler 43 ausgegebenen Übertragsignals C verriegelt. Nachfolgend werden Schlitzfreigabesignale SE#1, SE#4, SE#2, SE#4, SE#3, SE#4, SE#5, SE#4 und SE#6 in Aufeinanderfolge mit Änderungen der Zählung des Zählers 43 und synchron mit Referenzimpulsen P1 ausgegeben.
In obigem Beispiel ist bewirkt, daß Schlitz #4 mehrere Male in einem Buszyklus erscheint, es ist aber auch möglich, zu bewirken, daß verschiedene Arten von Schlitzen jeweils mehrere Male in einem Buszyklus erscheinen.
Damit ist die Beschreibung der Operationen der Bussteuerung 4 beendet. Als nächstes werden spezielle Aufbauten der Schnittstellenschaltung 3a für nur den Datenempfang und Schnittstellenschaltungen 3b für nur die Datensendung, wie sie in Fig. 4 gezeigt sind, beschrieben. Die Schnittstellenschaltungen 3, die sowohl Daten empfangen als auch Daten senden können, haben einen Aufbau, der diejenigen der Schnittstellenschaltungen 3a und 3b kombiniert, und ihr Aufbau wird nicht beschrieben. Der Aufbau der Schnittstellenschaltung 3b für nur die Datensendung wird zunächst unter Bezugnahme auf Fig. 10 beschrieben.
Die Schnittstellenschaltung 3b enthält einen Steuerbefehlsprozessor 31 für den Empfang eines Schlitzsetzbefehls von der Systemsteuerung 5 über die Befehlsleitung 7 und das Setzen einer Schlitznummer (SCHLITZ #), einen Komparator 32 zum Vergleichen der Schlitznummer mit Schlitzfreigabesignalen SE#, die aufeinanderfolgend von der Bussteuerung 4 gesendet werden, einen ersten Quittungsaustauschprozessor 33 zur Gültigmachung der Ausgabe des Komparators 32, beruhend auf einen Quittungsaustausch mit einer empfangenden Schnittstellenschaltung 3 über die Datengültigkeitsleitungen der Busleitung 1, einen zweiten Quittungsaustauschprozessor 34 für einen Quittungsaustausch mit der externen Datenverarbeitungseinheit 2b und eine Verriegelungsschaltung 35 zum Verriegeln von von der externen Datenverarbeitungseinheit 2b empfangenen Daten. Wenngleich nicht gezeigt, enthält die Schnittstellenschaltung 3b auch interne Schaltungen zur Erzeugung von Referenzimpulsen P1-P4, wie sie in Fig. 6 gezeigt sind, beruhend auf dem Referenztakt CK und dem Bustakt BCK, die von der Bussteuerung 4 empfangen sind.
Das Arbeiten der Schnittstellenschaltung 3b wird nun unter Bezugnahme auf das Zeitdiagramm der Fig. 11 beschrieben. Die schraffierten Bereiche in Fig. 11 geben an, daß Daten oder Niveaus in irgendwelchen Zuständen sein können.
Es wird hier angenommen, daß Daten mittels Schlitz #1 übertragen werden. Mit Empfang eines Befehls von der Systemsteuerung 5, Schlitz #1 zu erstellen, erzeugt der Steuerbefehlsprozessor 31 Daten (d. h. 4-Bit-Daten [0001]), die Schlitz #1 entsprechen, und gibt diese Daten auf den einen Eingang des Komparators 32. Der Komparator 32 vergleicht die mit dem Steuerbefehlsprozessor 31 gesetzte Systemsteuerung mit den Schlitzfreigabesignalen SE#, die aufeinanderfolgend von der Bussteuerung 4 gesendet werden. Wenn das Schlitzfreigabesignal SE#1, das dem Schlitz #1 entspricht, empfangen wird, gibt der Komparator 32 ein Übereinstimmungssignal EQ (an einem Zeitpunkt T1 in Fig. 11) auf den ersten Quittungsaustauschprozessor 33 aus.
Wenn zu dieser Zeit die empfangende Schnittstellenschaltung 3 in einem Zustand für das Annehmen von Daten ist und sich ein DVout-Signal auf den Datengültigkeitsleitungen im "H"-Niveau befindet, wird dieses DVout-Signal über einen Puffer B1 auf den einen Eingang eines UND-Glieds G1 gegeben. Infolgedessen durchläuft das Übereinstimmungssignal EQ des Komparators 32 das UND-Glied G1 und tritt in einen D-Anschluß eines Flipflop FF1 ein. Dieses Übereinstimmungssignal EQ wird mit einem Anstieg von auf einen T-Anschluß des Flipflop FF1 gegebenen Referenzimpulsen P4 (an einem Zeitpunkt T2 in Fig. 11) verriegelt.
Ein Ausgangssignal SLTE des Flipflop FF1 wird auf den einen Eingang eines NICHT-UND-Glieds G2 und den einen Eingang eines UND-Glieds G3 gegeben. Es sei angenommen, daß gegenwärtig zu übertragene Daten durch die Verriegelungsschaltung 35 verriegelt werden. Der Ausgang des UND-Glieds G3 ist dann während einer Periode keines Referenzimpulses P4 (d. h. einer Periode vom Referenzimpuls P1 zum Referenzimpuls P3) auf "H"-Niveau. Dadurch wird der Puffer B3 zur Ausgabe der Daten der Verriegelungsschaltung auf den Datenbus geöffnet. Die Daten werden unter Vermeidung der Perioden von Referenzimpulsen P4 übertragen, um zu verhindern, daß sich durch benachbarte Schlitze übertragene Daten gegenseitig störend beeinflussen.
Wenn ein nächster Referenzimpuls P3 auf den anderen Eingang des NICHT-UND-Glieds G2 (im Zeitpunkt T3 in Fig. 11) mit auf den einen Eingang desselben gegebenem Ausgangssignal SLTE des Flipflop FF1 gegeben wird, steigt andererseits die Ausgabe des NICHT-UND-Glieds G2 an, wodurch ein Rücksetzanschluß S eines Flipflop FF2 im zweiten Quittungsaustauschprozessor 34 aktiviert wird. Dadurch nimmt der -Ausgang des Flipflop FF2 "H"-Niveau an, welches als Dateneingabebereitsignal IR auf die externe Datenverarbeitungseinheit 2b gegeben wird. Ein Ausgangssignal DVin eines Q-Anschlusses des Flipflop FF2 nimmt zu dieser Zeit "L"-Niveau an. Dieses Ausgangssignal DVin wird auf die Datengültigkeitsleitung über einen Puffer B2 im ersten Quittungsaustauschprozessor 33 ausgegeben, um der empfangenden Schnittstellenschaltung 3 mitzuteilen, daß Daten auf sie nicht ausgegeben werden.
Wenn eine (nicht gezeigte) CPU der externen Datenverarbeitungseinheit 2b bestätigt, daß sich das Dateneingabebereitsignal IR auf "H"-Niveau befindet, gibt die CPU ein Datenübertragungssignal DT auf einen Flipflop FF3 der Schnittstellenschaltung 3b (in einem Zeitpunkt T5 4 in Fig. 11) aus. Folglich verriegelt das Flipflop FF3 im zweiten Quittungsaustauschprozessor 34 das Datenübertragungssignal DT und gibt ein "H"-Niveausignal bei einem nächsten Anstieg von Referenzimpulsen P1 (in einem Zeitpunkt T5 in Fig. 11) aus. Dieses Ausgangssignal IDG wird auf die Verriegelungsschaltung 35 ausgegeben, wodurch von einer Verriegelungsschaltung 21 in der externen Datenverarbeitungseinheit 2b als nächste ausgegebene Daten durch die Verriegelungsschaltung 35 verriegelt werden. In diesem Beispiel hat das Datenübertragungssignal DT eine Impulsbreite, die größer als die Periode des Referenzimpulses P1 ist, und die auf die Verriegelungsschaltung 35 eingegebenen Daen sind ausreichend stabil und definiert.
Wenn das Signal IDG "H"-Niveau annimmt, wird die Ausgabe des Flipflop FF2 umgekehrt, um das Signal DVin für den Quittungsaustausch auf "H"-Niveau anzuheben, um so der empfangenden Schnittstellenschaltung 3 den Zustand bereit, Daten auszutauschen, mitzuteilen.
Nachfolgend überträgt, wie unten beschrieben, die Bussteuerung 4 das Schlitzfreigabesignal SE#1, und das Signal DVout für den Quittungsaustausch nimmt "H"-Niveau an, wodurch die Daten von der Verriegelungsschaltung 35 gesendet werden.
Als nächstes wird der Aufbau der Schnittstellenschaltung 3a für allein den Datenempfang unter Bezugnahme auf Fig. 12 beschrieben.
Die Schnittstellenschaltung 3a für nur den Datenempfang enhält wie die Schnittstellenschaltung 3b für nur die Datensendung einen Steuerbefehlsprozessor 31, einen Komparator 32, einen ersten Quittungsaustauschprozessor 33 und einen zweiten Quittungsaustauschprozessor 36. Der zweite Quittungsaustauschprozessor 36 ist für die Schnittstellenschaltung 3a besonders.
Das Arbeiten der Schnittstellenschaltung 3a wird nachfolgend unter Bezugnahme auf das Zeitdiagramm der Fig. 13 beschrieben. Es wird hier angenommen, daß Daten mittels Schlitz #1 übertragen werden.
Wie bei der oben beschriebenen Schnittstellenschaltung 3b gibt, wenn das Signal DVout auf der Datengültigkeitsleitung in der Busleitung auf "H"-Niveau ist und das Schlitzfreigabesignal SE#1 von der Bussteuerung 4 gesendet wird, der Komparator 32 ein Übereinstimmungssignal EQ aus, wodurch der erste Quittungsaustauschprozessor 33 ein Signal SLTE auf "H"-Niveau (an einem Zeitpunkt T1 in Fig. 13) ausgibt. Dieses Signal SLTE wird einem D-Anschluß eines Flipflop FF4 im zweiten Quittungsaustauschprozessor 36 eingegeben.
Ein Ausgangssignal BDG eines Q-Anschlusses des Flipflop FF4 nimmt mit einem Anstieg von Referenzimpulsen P3, die auf einen T-Anschluß desselben (an einem Zeitpunkt T2 in Fig. 13) eingege ben werden, "H"-Niveau an. Dieses Signal BDG bewirkt, daß eine Verriegelungsschaltung 35 Daten von der Busleitung 1 verriegelt.
Mit dem Annehmen von "H"-Niveau durch das Signal BDG nimmt die Ausgabe eines Q-Anschlusses eines Flipflop FF5 "H"-Niveau und die Ausgabe eines -Anschlusses "L"-Niveau an. Die Q-Ausgabe wird als Datenausgabebereitsignal OR an eine (nicht gezeigte) CPU der externen Datenverarbeitungseinheit 2a gesendet. Die -Ausgabe (Signal DVin) wird auf die Datengültigkeitsleitung über einen Puffer B2 im ersten Quittungsaustauschprozessor 33 ausgegeben. Die Datengültigkeitsleitung wird auf "L"-Niveau geändert, um der sendenden Schnittstellenschaltung 3 mitzuteilen, daß Daten nicht angenommen werden können.
Mit Empfang des Datenausgabebereitsignals OR führt die CPU der externen Datenverarbeitungseinheit 2a ein Datengewinnungssignal DG auf den zweiten Quittungsaustauschprozessor 36 (an einem Zeitpunkt T3 in Fig. 13) zurück. Gleichzeitig bewirkt die CPU, daß eine Verriegelungsschaltung 21 in der externen Datenverarbeitungseinheit 2a Daten von der Verriegelungsschaltung 35 verriegelt. Es wird hier angenommen, daß das Signal DG eine Impulsbreite hat, die größer als die Priode des Referenzimpulses P1 ist.
Das Signal DG wird von einem Flipflop FF6 im zweiten Quittungsaustauschprozessor 36 empfangen, dessen Q-Ausgang beim nächsten Anstieg von Referenzimpulsen P1 (an einem Zeitpunkt T4 in Fig. 13) auf "H"-Niveau umgekehrt wird. Diese Q-Ausgabe wird auf den einen Eingang eines NICHT-UND-Glieds G4 gegeben. Der Ausgang des NICHT-UND-Glieds G4 wird mit einem nächsten Anstieg von Referenzimpulsen P1 (an einem Zeitpunkt T5 in Fig. 13) aktiv. Dadurch wird das Flipflop FF5 zurückgesetzt, womit der Q-Ausgang und der -Ausgang umgekehrt werden, um so das Datenausgabebereitsignal OR auf "L"-Niveau und das Signal DVin auf "H"-Niveau zu ändern. Aus dem auf "L"-Niveau befindlichen Datenausgabebereitsignal OR erfährt die externe Datenverarbeitungseinheit 2a, daß die Schnittstellenschaltung 3a nicht bereit ist, Daten auszugeben. Mit dem Signal DVin auf "H"-Niveau teilt die Schnittstellenschaltung 3a der sendenden Schnittstellenschaltung 3 das Bereitsein zur Datenannahme mit.
Wie oben beschrieben, gibt nachfolgend, wenn das Signal DVout auf der Datengültigkeitsleitung in der Busleitung 1 sich auf "H"- Niveau befindet und das Schlitzfreigabesignal SE#1 gesendet wird, der Komparator 32 das Übereinstimmungssignal EQ aus, wodurch der erste Quittungsaustauschprozessor 33 das Signal SLTE ausgibt, um zu bewirken, daß die Verriegelungsschaltung 35 die Daten auf dem Datenbus verriegelt. Durch Errichtung eines Quittungsaustausches zwischen der externen Datenverarbeitungseinheit 2a werden die Daten von der Verriegelungsschaltung 35 auf die externe Datenverarbeitungseinheit 2a übertragen.
Die Aufbauten der Bussteuerung 4, die als Bussteuervorrichtung wirkt, und der Schnittstellenschaltungen 3a und 3b, die als Module wirken, beschränken sich nicht auf die vorstehende Ausführungsform, sondern können nach Wunsch verändert werden. Die Bussteuerung 4 dient ihrem Zweck, wenn sie ansprechend auf Befehle von der Systemsteuerung 5 zur Erzeugung von Busschlitzen, die einer Datenübertragung zwischen den externen Datenverarbeitungseinheiten 2 angemessen sind, betreibbar ist. Die Schnittstellenschaltungen 3 dienen ihrem Zweck, wenn sie für einen Vergleich einer Folge von Schlitzfreigabesignalen, die von der Bussteuerung 4 gesendet werden, mit von der Systemsteuerung 5 vorab empfangenen Systemsteuerungen betreibbar sind und Daten mit dem Datenbus bei Übereinstimmung austauschen.

Claims

1. Vorrichtung zur Übertragung von Daten im Time-Sharing- Betrieb durch Einstellen von Busschlitzen als minimale Zeiteinheiten der Datenübertragung und Wiederholen eines Buszyklus, der aus einer Anzahl von Busschlitzen entsprechend der Anzahl von Datenübertragungsanforderungen gebildet ist, wobei die Vorrichtung aufweist:

eine Anzahl von Modulen (2&sub1;, ... 2n), die mit einer gemeinsamen Busleitung (1) zur Datenübertragung durch diese verbunden sind, Bussteuermittel (4) zur Steuerung einer Time-Sharing- Übertragung von Daten zwischen den Modulen durch die Busleitung, und Systemsteuermittel (5), die mit den Modulen und den Bussteuermitteln über eine bidirektionale Befehlsleitung verbunden sind;

wobei die Module (2&sub1;, ... 2n) erste Quittungsaustauschverarbeitungsmittel (33) aufweisen, die über eine einzelne Datengültigkeitsleitung verbunden sind,

die Systemsteuerungsmittel (5) so betreibbar sind, daß sie mit Erhalt einer Datenübertragungsanforderung von gewissen der Module (2&sub1;, ... 2n) den Bussteuermitteln befehlen, einen für die Datenübertragung notwendigen Busschlitz zu erzeugen, und den gewissen der Module eine Schlitznummer zur Verwendung bei der Datenübertragung mitteilen, und daß sie mit Erhalt eines Hinweises über den Abschluß der Datenübertragung von den gewissen der Module den Bussteuermitteln befehlen, den Busschlitz zu eliminieren,

die Bussteuermittel (4) so betreibbar sind, daß sie mit Erhalt eines Schlitzeinstellbefehls von den Systemsteuermitteln (5) einen neuen Busschlitz in einem Buszyklus, der eine Gruppe von aktuell benutzten Busschlitzen enthält, einstellen, womit die Anzahl von Busschlitzen erhöht wird, und daß sie Schlitzfreigabesignale die für die einzelnen Busschlitze eigentümlich sind, wiederholt übertragen, und daß sie mit Erhalt eines Schlitzeliminierungsbefehls von den Systemsteuermitteln einen bezeichneten der aktuell bei der Datenübertragung benutzten Busschlitze aus dem Buszyklus eliminieren, womit die Anzahl von Busschlitzen vermindert wird, und sie die Schlitzfreigabesignale, die für die verbleibenden Busschlitze eigentümlich sind, wiederholt übertragen, und

jeder der Module (2&sub1;, ... 2n) so betreibbar ist, daß er aufeinanderfolgend eine Folge von von den Bussteuermitteln (4) empfangenen Schlitzfreigabesignalen mit einer vorab auf die Systemsteuermittel gegebenen Schlitznummer vergleicht, und er Daten mit der Busleitung bei Übereinstimmung zwischen den Schlitzfreigabesignalen und der Schlitznummer, und wenn die Datengültigkeitsleitung freigegeben ist, austauscht.

2. Vorrichtung nach Anspruch 1, wobei die Busleitung einen Datenbus, der aus einer Anzahl von Signalleitungen zur Verwendung bei der Datenübertragung zwischen den Modulen ausgebildet ist, und einen Steuerbus, der aus einer Anzahl von Signalleitungen zur Verwendung bei der Steuerung der Time-Sharing-Datenübertragung zwischen den Modulen ausgebildet ist, enthält, wobei der Steuerbus wenigstens eine Signalleitung zur Übertragung eines Taktsignals, das die Zeitlage der Time-Sharing-Datenübertragung bestimmt, eine Anzahl von Signalleitungen zur Übertragung der Schlitzfreigabe und wenigstens eine Signalleitung zur Gestattung eines Quittungsaustauschs zwischen den gewissen der Module enthält.

3. Vorrichtung nach Anspruch 2, wobei jeder der Module aufweist:

eine Schnittstellenschaltung, die mit der Busleitung und der Befehlsleitung verbunden ist und wenigstens eine der Funktionen des Datenempfangs und der Datensendung aufweist; und

eine externe Datenverarbeitungseinheit zur Übertragung von Daten über einen Quittungsaustausch mit der Schnittstellenschaltung.

4. Vorrichtung nach Anspruch 2, wobei die Bussteuermittel aufweisen:

Taktsignalerzeugungsmittel zur Erzeugung des Taktsignals, welches die Zeitlage der Time-Sharing-Datenübertragung bestimmt, und Sendung des Taktsignals an die Module über eine der Signalleitungen im Steuerbus,

Schlitzeinstellmittel, die ansprechend auf den Schlitzeinstellbefehl oder den Schlitzeliminierungsbefehl der Systemsteuermittel so betreibbar sind, daß sie Schlitznummerndaten, die einer bezeichneten Busschlitznummer entsprechen, und Gesetztschlitzanzahldaten, die der Anzahl von einen Buszyklus bildenden Busschlitzen entsprechen, ausgeben,

Verriegelungsmittel zum Verriegeln der Schlitznummerndaten und der Gesetztschlitzanzahldaten, die von den Schlitzeinstellmitteln ausgegeben sind,

Auswahlsignalerzeugungsmittel, die ansprechend auf die von den Verriegelungsmitteln erhaltenen Gesetztschlitzanzahldaten so betreibbar sind, daß sie ein Auswahlsignal einer Art, die den Gesetztschlitzanzahldaten entspricht, mit der durch das Taktsignal bestimmten Zeitlage erzeugen, und

Schlitznummerndatenauswahlmittel, die ansprechend auf das von den Auswahlsignalerzeugungsmitteln empfangene Auswahlsignal so betreibbar sind, daß sie aufeinanderfolgend die mit den Verriegelungsmitteln verriegelten Schlitznummerndaten auswählen, und sie die Schlitznummerndaten als Schlitzfreigabesignale auf die Module über gewisse der Signalleitungen in dem Steuerbus übertragen.

5. Vorrichtung nach Anspruch 4, wobei die Verriegelungsmittel enthalten:

eine erste Gruppe von Verriegelungsschaltungen zur Ver riegelung der Schlitznummerndaten und der Gesetztschlitzanzahldaten, die von den Schlitzeinstellmitteln ausgegeben sind, mit einer durch die Schlitzeinstellmittel bestimmten Zeitlage, und

eine zweite Gruppe von Verriegelungsschaltungen zur Verriegelung der Schlitznummerndaten und der Gesetztschlitzanzahldaten, die durch die erste Gruppe von Verriegelungsschaltungen verriegelt sind, mit der Zeitlage, die durch das mit den Taktsignalerzeugungsmitteln erzeugte Taktsignal bestimmt wird.

6. Vorrichtung nach Anspruch 3, wobei die Schnittstellenschaltung, die die Funktion, Daten zu übertragen, hat, enthält:

Vergleichsmittel zum aufeinanderfolgenden Vergleichen der von den Systemsteuermitteln über die Befehlsleitung zur Verwendung bei der Datenübertragung empfangenen Schlitznummer mit der Folge von von den Bussteuermitteln über den Steuerbus empfangenen Schlitzfreigabesignalen und Ausgeben eines Übereinstimmungssignals, wenn die Schlitznummer mit einem der Schlitzfreigabesignale zusammenfällt,

erste Quittungsaustausch-Verarbeitungsmittel zur Gültigmachung des von den Vergleichsmitteln erhaltenen Übereinstimmungssignals, beruhend auf einem Quittungsaustausch mit einem empfangenden Modul über den Steuerbus,

zweite Quittungsaustausch-Verarbeitungsmittel zur Erstellung eines Quittungsaustauschs mit der mit der Schnittstellenschaltung verbundenen externen Datenverarbeitungseinheit,

Verriegelungsmittel zur Verriegelung von Daten von der externen Datenverarbeitungseinheit ansprechend auf einen Befehl von den zweiten Quittungsaustausch-Verarbeitungsmitteln, und

Puffermittel zum Ausgeben der mit den Verriegelungsmitteln verriegelten Daten auf den Datenbus ansprechend auf einen Befehl von den ersten Quittungsaustausch-Verarbeitungsmitteln.

7. Vorrichtung nach Anspruch 3, wobei die Schnittstellenschaltung, die die Funktion, Daten zu empfangen, hat, aufweist:

erste Quittungsaustausch-Verarbeitungsmittel zur Gültigmachung des von den Vergleichsmitteln empfangenen Übereinstimmungssignals beruhend auf Quittungsaustausch mit einem übertragenden Modul über den Steuerbus,

Verriegelungsmittel zur Verriegelung von Daten auf dem Datenbus ansprechend auf einen Befehl von den ersten Quittungsaustausch-Verarbeitungsmitteln, und

zweite Quittungsaustausch-Verarbeitungsmittel zur Erstellung eines Quittungsaustauschs mit der mit der Schnittstellenschaltung verbundenen externen Datenverarbeitungseinheit, um so die mit den Verriegelungsmitteln verriegelten Daten auf die externe Datenverarbeitungseinheit zu übertragen.