JPS61217855A - バス制御方式 - Google Patents
バス制御方式Info
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- JPS61217855A JPS61217855A JP5770485A JP5770485A JPS61217855A JP S61217855 A JPS61217855 A JP S61217855A JP 5770485 A JP5770485 A JP 5770485A JP 5770485 A JP5770485 A JP 5770485A JP S61217855 A JPS61217855 A JP S61217855A
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- JP
- Japan
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- bus
- data
- module
- time slot
- time slots
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、バスにより相互接続された複数のモジュー
ルを備え、各モジュール間でバスを介したデータ授受を
行ないながらパイプライン的にデータ処理が行なわれる
データ処理システムに好適するバス制御方式に関する。
ルを備え、各モジュール間でバスを介したデータ授受を
行ないながらパイプライン的にデータ処理が行なわれる
データ処理システムに好適するバス制御方式に関する。
［発明の技術的背景］
イメージ処理のように、大量のデータに対して複数の処
理がパイプライン的に実行されるデータ処理システムで
は、第３図に示すように、それぞれの処理を受持つ複数
のモジュール、例えばモジュール１０−１〜１０−４が
用意されている。モジュール１０−１〜１０−４はバス
１１により相互接続されている。
理がパイプライン的に実行されるデータ処理システムで
は、第３図に示すように、それぞれの処理を受持つ複数
のモジュール、例えばモジュール１０−１〜１０−４が
用意されている。モジュール１０−１〜１０−４はバス
１１により相互接続されている。
バス１１はバスマスタ１２により管理・制御される。
各モジュール１０−１〜１ｏ−４は、バス１１によるデ
ータ転送が必要となると、バス獲得要求をバスマスタ１
２に発する。この場合、バス争奪のための競合が発生す
る可能性がある。そこで第３図のバスマスタ１２には、
各モジュール１０−１〜１０−４からのバス獲得要求を
調停し、１つのモジュールだけにバス１１の使用を許可
する調停制御機能が設けられている。
ータ転送が必要となると、バス獲得要求をバスマスタ１
２に発する。この場合、バス争奪のための競合が発生す
る可能性がある。そこで第３図のバスマスタ１２には、
各モジュール１０−１〜１０−４からのバス獲得要求を
調停し、１つのモジュールだけにバス１１の使用を許可
する調停制御機能が設けられている。
このようなシステムでは、バスマスタ１２の制御により
バスを獲得したモジュールがデータを転送する場合、同
データと共にそのデータ転送先モジュール（宛先モジュ
ール）を示す宛先アドレスを転送する必要がある。
バスを獲得したモジュールがデータを転送する場合、同
データと共にそのデータ転送先モジュール（宛先モジュ
ール）を示す宛先アドレスを転送する必要がある。
［背景技術の問題点］
上記したように、各モジュール間で複数の処理がバイブ
ライン的に実行される従来のデータ処理システムのバス
制御方式では、バス争奪のための競合が発生するのでそ
のための調停制御手段が必要となり、また宛先モジュー
ルを示す信号ラインも必要となるため、制御論理が複雑
となり且つハードウェア量が大きくなる問題があった。
ライン的に実行される従来のデータ処理システムのバス
制御方式では、バス争奪のための競合が発生するのでそ
のための調停制御手段が必要となり、また宛先モジュー
ルを示す信号ラインも必要となるため、制御論理が複雑
となり且つハードウェア量が大きくなる問題があった。
［発明の目的］
この発明は上記事情に鑑みてなされたものでその目的は
、バスにより相互接続された複数のモジュールを備え、
各モジュール間でバスを介したデータ授受を行ないなが
らパイプライン的にデータ処理が行なわれるデータ処理
システムにおいて、バスのバスサイクルを複数のタイム
スロットに分割し、タイムスロット割付けによるバス制
−を行なうことにより、バス争奪のための競合発生を防
止し、且つ宛先モジュールの指定を不要とし、もってバ
ス制御論理の簡略化およびハードウェア量の低減が図れ
るバス制御方式を提供することにある。
、バスにより相互接続された複数のモジュールを備え、
各モジュール間でバスを介したデータ授受を行ないなが
らパイプライン的にデータ処理が行なわれるデータ処理
システムにおいて、バスのバスサイクルを複数のタイム
スロットに分割し、タイムスロット割付けによるバス制
−を行なうことにより、バス争奪のための競合発生を防
止し、且つ宛先モジュールの指定を不要とし、もってバ
ス制御論理の簡略化およびハードウェア量の低減が図れ
るバス制御方式を提供することにある。
［発明の概要］
この発明では、バスにより相互接続された複数のモジュ
ールを備え、各モジュール間でバスを介したデータ授受
を行ないながらバイブライン的にデータ処理が行なわれ
るデータ処理システムに、上記バスの各バスサイクルを
複数のタイムスロットに分割してＩｌｌ 園するバスマ
スタと、上記各モジュールに対し、上記バスにデータ送
信可能なタイムスロット、および上記バスからデータ受
信可能なタイムスロットを、所望のバイブライン処理の
データフローに応じて各モジュール毎に予め割当て指定
するタイムスロット割当て手段とを設けている。更に、
この発明では、上記タイムスロット割当て手段によって
割当て指定されたタイムスロットを用いて上記バスへの
データ送信またはバスからのデータ受信を行なうデータ
送受信手段を、上記各モジュールに設けており、上記バ
スを経由した各モジュール間のデータ転送が、割当て指
定されたタイムスロットを用いて行なわれるようになっ
ている。
ールを備え、各モジュール間でバスを介したデータ授受
を行ないながらバイブライン的にデータ処理が行なわれ
るデータ処理システムに、上記バスの各バスサイクルを
複数のタイムスロットに分割してＩｌｌ 園するバスマ
スタと、上記各モジュールに対し、上記バスにデータ送
信可能なタイムスロット、および上記バスからデータ受
信可能なタイムスロットを、所望のバイブライン処理の
データフローに応じて各モジュール毎に予め割当て指定
するタイムスロット割当て手段とを設けている。更に、
この発明では、上記タイムスロット割当て手段によって
割当て指定されたタイムスロットを用いて上記バスへの
データ送信またはバスからのデータ受信を行なうデータ
送受信手段を、上記各モジュールに設けており、上記バ
スを経由した各モジュール間のデータ転送が、割当て指
定されたタイムスロットを用いて行なわれるようになっ
ている。
［発明の実施例コ
第１図はこの発明の一実施例に係るデータ処理システム
の構成を示すもので、２０−１〜２０−４は一連のデー
タ処理をそれぞれ分担してバイブライン的に実行するモ
ジュールである。２１はモジュール２〇−１〜２０−４
を相互接続するシステムバス、２２はシステムバス２１
を管理・制御するバスマスタである。
の構成を示すもので、２０−１〜２０−４は一連のデー
タ処理をそれぞれ分担してバイブライン的に実行するモ
ジュールである。２１はモジュール２〇−１〜２０−４
を相互接続するシステムバス、２２はシステムバス２１
を管理・制御するバスマスタである。
バスマスタ２２は、システムバス２１のバスサイクルを
複数、例えば４つのタイムスロット＃０〜＃３に分割し
、各タイムスロット毎に対応するタイムスロット番号を
システムバス２１に出力するようになっている。したが
って、システムバス２１は、タイムスロット番号ライン
を含んでいる。またシステムバス２１は、データ受信可
（データ転送要求）を示す信号１と、データ送信（デー
タ転送）を示す信号２の転送用信号ラインを含んでいる
。２３はシステム全体を制御するマイクロプロセッサで
ある。マイクロプロセッサ２３は、制御バス２４により
モジュール２０−１〜２０−４と相互接続され、同期用
の信号ライン２５によりバスマスタ２２と接続されてい
る。
複数、例えば４つのタイムスロット＃０〜＃３に分割し
、各タイムスロット毎に対応するタイムスロット番号を
システムバス２１に出力するようになっている。したが
って、システムバス２１は、タイムスロット番号ライン
を含んでいる。またシステムバス２１は、データ受信可
（データ転送要求）を示す信号１と、データ送信（デー
タ転送）を示す信号２の転送用信号ラインを含んでいる
。２３はシステム全体を制御するマイクロプロセッサで
ある。マイクロプロセッサ２３は、制御バス２４により
モジュール２０−１〜２０−４と相互接続され、同期用
の信号ライン２５によりバスマスタ２２と接続されてい
る。
モジュール２０−ｉ （ｉは１〜４のいずれか）は、シ
ステムバス２１を介してデータ転送〈送信）を行なう送
信局Ｓｉと、システムバス２１よりデータを受信する受
信局Ｒ１と、レジスタ５ＴＡＲｉ。
ステムバス２１を介してデータ転送〈送信）を行なう送
信局Ｓｉと、システムバス２１よりデータを受信する受
信局Ｒ１と、レジスタ５ＴＡＲｉ。
ＲＴＡＲ＋、５ＴＳＲｉとを含んでいる。レジスタ５Ｔ
ＡＲｉは、送信局Ｓ１がシステムバス２１にデータ送信
可能なタイムスロット、即ち送信局３ｉに割当てられる
タイムスロットを指定するのに用いられ、レジスタＲＴ
ＡＲｉは、受信８Ｒｉがシステムバス２１からデータ受
信可能なタイムスロット、即ち受信局Ｒ１に割当てられ
るタイムスロットを指定するのに用いられる。またレジ
スタ５ＴＳＲ４は、対応するモジュール２０柑のステー
タスを示すのに用いられる。これらレジスタ５ＴＡＲｉ
、ＲＴＡＲ＋ 、５ＴＳＲｉは、マイクロプロセッサ
２３からアクセス可能である。
ＡＲｉは、送信局Ｓ１がシステムバス２１にデータ送信
可能なタイムスロット、即ち送信局３ｉに割当てられる
タイムスロットを指定するのに用いられ、レジスタＲＴ
ＡＲｉは、受信８Ｒｉがシステムバス２１からデータ受
信可能なタイムスロット、即ち受信局Ｒ１に割当てられ
るタイムスロットを指定するのに用いられる。またレジ
スタ５ＴＳＲ４は、対応するモジュール２０柑のステー
タスを示すのに用いられる。これらレジスタ５ＴＡＲｉ
、ＲＴＡＲ＋ 、５ＴＳＲｉは、マイクロプロセッサ
２３からアクセス可能である。
次に、この発明の一実施例の動作を第２図のタイミング
チャートを参照して説明する。なお、この実施例におい
て、第１図のシステムはイメージ処理用のデータ処理シ
ステムであり、モジュール２０−１はフォントメモリ、
モジュール２０−２はフォントの回転を行なう回転処理
装置であるものとする。
チャートを参照して説明する。なお、この実施例におい
て、第１図のシステムはイメージ処理用のデータ処理シ
ステムであり、モジュール２０−１はフォントメモリ、
モジュール２０−２はフォントの回転を行なう回転処理
装置であるものとする。
また、モジュール２０−３はフォントの拡大／縮小を行
なうスケール変換装置、モジュール２０−４はビットマ
ツプメモリであるものとする。
なうスケール変換装置、モジュール２０−４はビットマ
ツプメモリであるものとする。
まずマイクロプロセッサ２３は、イメージ処理の内容に
応じ、イメージデータのソースとなるモジュール並びに
デスティネーションとなるモジュールの決定、およびそ
の中間に介在するモジュールの決定を行なう。これは、
バイブライン処理のデータフロー（データバス）を決定
することである。
応じ、イメージデータのソースとなるモジュール並びに
デスティネーションとなるモジュールの決定、およびそ
の中間に介在するモジュールの決定を行なう。これは、
バイブライン処理のデータフロー（データバス）を決定
することである。
今、フォントメモリのフォントを回転させ、しかる後拡
大（または縮小）してビットマツプメモリに格納する場
合を想定すると、モジュール２０−１がソースモジュー
ル、モジュール２０−４がデスティネーションモジュー
ルとなり、モジュール２０−２゜２０−３がその中間の
モジュールとなる。
大（または縮小）してビットマツプメモリに格納する場
合を想定すると、モジュール２０−１がソースモジュー
ル、モジュール２０−４がデスティネーションモジュー
ルとなり、モジュール２０−２゜２０−３がその中間の
モジュールとなる。
マイクロプロセッサ２３はデータフロー（データバス）
を決定すると、その決定内容に応じ、該当モジュール２
０−１のレジスタ５ＴＡＲｉおよび（または）レジスタ
ＲＴＡＲｉに、バス１５を使用可能なタイムスロットを
示すタイムスロット番号を、例えば入出力命令を用いて
制御バス２４経由で設定する。また、マイクロプロセッ
サ２３は、該当モジュール２０−１に対してそのデータ
処理量を指定する。
を決定すると、その決定内容に応じ、該当モジュール２
０−１のレジスタ５ＴＡＲｉおよび（または）レジスタ
ＲＴＡＲｉに、バス１５を使用可能なタイムスロットを
示すタイムスロット番号を、例えば入出力命令を用いて
制御バス２４経由で設定する。また、マイクロプロセッ
サ２３は、該当モジュール２０−１に対してそのデータ
処理量を指定する。
マイクロプロセッサ２３は上記したタイムスロット番号
設定動作を終了すると、システムバス２１のバスサイク
ルに同期してモジュール２０−１〜２０−４に対して動
作開始を指令する。モジュール２０−１〜２０−４は、
システムバス２１内のタイムスロット番号信号ラインを
監視することにより現タイムスロットの番号を認識して
おり、このａ識結果とレジスタ５ＴＡＲ１〜５ＴＡＲ４
，ＲＴＡＲ１〜ＲＴＡＲ４の内容に応じ、システムバス
２１との間でデータ送受信を行なう。
設定動作を終了すると、システムバス２１のバスサイク
ルに同期してモジュール２０−１〜２０−４に対して動
作開始を指令する。モジュール２０−１〜２０−４は、
システムバス２１内のタイムスロット番号信号ラインを
監視することにより現タイムスロットの番号を認識して
おり、このａ識結果とレジスタ５ＴＡＲ１〜５ＴＡＲ４
，ＲＴＡＲ１〜ＲＴＡＲ４の内容に応じ、システムバス
２１との間でデータ送受信を行なう。
今、マイクロプロセッサ２３によるタイムスロット番号
設定動作により、モジュール２０−１内のレジスタ５Ｔ
ＡＲ１およびモジュール２０−２内のレジスタＲＴＡＲ
２にタイムスロット番号＃１が設定され、モジュール２
０−２内のレジスタ５ＴＡＲ２およモジュール２０−３
内のレジスタＲＴＡＲ３にタイムスロット番号＃２が設
定され、そしてモジュール２０−３内のレジスタ５ＴＡ
Ｒ３およびモジュール２０−４内のレジスタＲＴＡＲ４
にタイムスロット番号＃３が設定されているものとする
。この場合、データ受信用に＃１のタイムスロットが割
当てられたモジュール２０−２内の受信局Ｒ２は、デー
タ受信可能であれば、第２図に示すように、先行するタ
イムスロット＃○においてその旨を示す信号１をシステ
ムバス２１の所定ラインに送出する。また、データ送信
用に＃１のタイムスロットが割当てられたモジュール２
０−１内の送信局Ｓ１は、先行するタイムスロット＃０
においてシステムバス２１上の信号１の状態を監視し、
信号１が有効であれば（即ちデータ受信可を示していれ
ば）、第２図に示すように、タイムスロット＃１におい
て信号２と共にデータをシステムバス２１に送出する。
設定動作により、モジュール２０−１内のレジスタ５Ｔ
ＡＲ１およびモジュール２０−２内のレジスタＲＴＡＲ
２にタイムスロット番号＃１が設定され、モジュール２
０−２内のレジスタ５ＴＡＲ２およモジュール２０−３
内のレジスタＲＴＡＲ３にタイムスロット番号＃２が設
定され、そしてモジュール２０−３内のレジスタ５ＴＡ
Ｒ３およびモジュール２０−４内のレジスタＲＴＡＲ４
にタイムスロット番号＃３が設定されているものとする
。この場合、データ受信用に＃１のタイムスロットが割
当てられたモジュール２０−２内の受信局Ｒ２は、デー
タ受信可能であれば、第２図に示すように、先行するタ
イムスロット＃○においてその旨を示す信号１をシステ
ムバス２１の所定ラインに送出する。また、データ送信
用に＃１のタイムスロットが割当てられたモジュール２
０−１内の送信局Ｓ１は、先行するタイムスロット＃０
においてシステムバス２１上の信号１の状態を監視し、
信号１が有効であれば（即ちデータ受信可を示していれ
ば）、第２図に示すように、タイムスロット＃１におい
て信号２と共にデータをシステムバス２１に送出する。
モジュール２０−２内の受信局Ｒ２は、タイムスロット
＃１においてシステムバス２１上の信号２を監視し、同
信号２に応じてシステムバス２１上のデータを受信する
。この受信データは、モジュール２０−２内で処理され
フォントの回転がなされる。
＃１においてシステムバス２１上の信号２を監視し、同
信号２に応じてシステムバス２１上のデータを受信する
。この受信データは、モジュール２０−２内で処理され
フォントの回転がなされる。
同様に、データ受信用に＃２のタイムスロットが割当て
られたモジュール２０−３内の受信局Ｒ３は、データ受
信可能であれば、第２図に示すように、先行するタイム
スロット＃１においてその旨を示す信号１をシステムバ
ス２１の所定ラインに送出する。また、データ送信用に
＃２のタイムスロットが割当てられたモジュール２０−
２内の送信局Ｓ２は、先行するタイムスロット＃１にお
いてシステムバス２１上の信号１の状態を監視し、信号
１が有効であれば（即ちデータ受信可を示していれば）
、第２図に示すように、タイムスロット＃２において信
号２と共にデータをシステムバス２１に送出する。
られたモジュール２０−３内の受信局Ｒ３は、データ受
信可能であれば、第２図に示すように、先行するタイム
スロット＃１においてその旨を示す信号１をシステムバ
ス２１の所定ラインに送出する。また、データ送信用に
＃２のタイムスロットが割当てられたモジュール２０−
２内の送信局Ｓ２は、先行するタイムスロット＃１にお
いてシステムバス２１上の信号１の状態を監視し、信号
１が有効であれば（即ちデータ受信可を示していれば）
、第２図に示すように、タイムスロット＃２において信
号２と共にデータをシステムバス２１に送出する。
モジュール２０−３内の受信局Ｒ３は、タイムスロット
＃２においてシステムバス２１上の信号２を監視し、同
信号２に応じてシステムバス２１上のデータを受信する
。この受信データは、モジュール２０−３内で処理され
フォントの拡大または縮小がなされる。
＃２においてシステムバス２１上の信号２を監視し、同
信号２に応じてシステムバス２１上のデータを受信する
。この受信データは、モジュール２０−３内で処理され
フォントの拡大または縮小がなされる。
上記したように、この実施例では、タイムスロット番号
＃１が割当てられたモジュール２０−１内の送信局Ｓ１
とモジュール２０−２内の受信局Ｒ２との間で、その他
の送信局８２〜Ｓ４、受信局Ｒ１゜Ｒ３，Ｒ４の動作と
は独立に、タイムスロット＃１においてデータ転送が行
なわれる。また、タイムスロット番号＃２が割当てられ
たモジュール２０−２内の送信局Ｓ２とモジュール２０
−３内の受信局Ｒ３との間で、タイムスロット＃２にお
いてデータ転送が行なわれる。同様に、タイムスロット
番号＃３が割当てられたモジュール２０−３内の送信局
Ｓ３とモジュール２０−４内の受信局Ｒ４との間で、タ
イムスロット＃３においてデータ転送が行なわれる。し
たがって、モジュール２０−１〜２０−４間でバス取得
のための競合が発生せず、このためバス調停などの複雑
な制御が不要となる。また、各タイムスロット単位でデ
ータ送信モジュールとデータ受信モジュールとが予め定
められるため、データの宛先モジュールを示す宛先アド
レスを送信データと共に送信しなくても該当モジュール
は正しく受信できるので、宛先モジュールを示す信号ラ
インが不要となる。
＃１が割当てられたモジュール２０−１内の送信局Ｓ１
とモジュール２０−２内の受信局Ｒ２との間で、その他
の送信局８２〜Ｓ４、受信局Ｒ１゜Ｒ３，Ｒ４の動作と
は独立に、タイムスロット＃１においてデータ転送が行
なわれる。また、タイムスロット番号＃２が割当てられ
たモジュール２０−２内の送信局Ｓ２とモジュール２０
−３内の受信局Ｒ３との間で、タイムスロット＃２にお
いてデータ転送が行なわれる。同様に、タイムスロット
番号＃３が割当てられたモジュール２０−３内の送信局
Ｓ３とモジュール２０−４内の受信局Ｒ４との間で、タ
イムスロット＃３においてデータ転送が行なわれる。し
たがって、モジュール２０−１〜２０−４間でバス取得
のための競合が発生せず、このためバス調停などの複雑
な制御が不要となる。また、各タイムスロット単位でデ
ータ送信モジュールとデータ受信モジュールとが予め定
められるため、データの宛先モジュールを示す宛先アド
レスを送信データと共に送信しなくても該当モジュール
は正しく受信できるので、宛先モジュールを示す信号ラ
インが不要となる。
上記の動作は、各バスサイクル毎に繰返され、マイクロ
プロセッサ２３により指定された処理がパイプライン的
に行なわれる。モジュール２０−１〜２０・・４は、指
定された量のデータ転送（処理）を行なうと、レジスタ
５ＴＳＲ１〜５ＴＳＲ４内の終了フラグをＯＮする。し
たがってマイクロプロセッサ２３は、例えばソースモジ
ュールであるモジュール２０−１のレジスタ５ＴＳＲＩ
の終了フラグ（終了ステータス）、またはデスティネー
ションモジュールであるモジュール２０−４のレジスタ
５ＴＳＲ４の終了フラグ（終了ステータス）をセンスす
ることにより、一連の処理終了を認識する。
プロセッサ２３により指定された処理がパイプライン的
に行なわれる。モジュール２０−１〜２０・・４は、指
定された量のデータ転送（処理）を行なうと、レジスタ
５ＴＳＲ１〜５ＴＳＲ４内の終了フラグをＯＮする。し
たがってマイクロプロセッサ２３は、例えばソースモジ
ュールであるモジュール２０−１のレジスタ５ＴＳＲＩ
の終了フラグ（終了ステータス）、またはデスティネー
ションモジュールであるモジュール２０−４のレジスタ
５ＴＳＲ４の終了フラグ（終了ステータス）をセンスす
ることにより、一連の処理終了を認識する。
［発明の効果１
以上詳述したようにこの発明によれば、バスのバスサイ
クルを複数のタイムスロットに分割し、タイムスロット
割付けによるバス制御を行なうようにしたので、バス争
奪のための競合発生が防止でき、且つ宛先モジュールの
指定が不要にできるので、バス制御論理の簡略化および
ハードウェア量の低減が図れる。
クルを複数のタイムスロットに分割し、タイムスロット
割付けによるバス制御を行なうようにしたので、バス争
奪のための競合発生が防止でき、且つ宛先モジュールの
指定が不要にできるので、バス制御論理の簡略化および
ハードウェア量の低減が図れる。
第１図はこの発明の一実施例に係るデータ処理システム
のブロック構成図、第２図は動作を説明するためのタイ
ミングチャート、第３図は従来例を示すブロック図であ
る。 ２０−１〜２０−４・・・モジュール、２１・・・シス
テムバス、２２・・・バスマスタ、２３・・・マイクロ
プロセッサ、５ＴＡＲＩ 〜５ＴＡＲ４，ＲＴＡＲ１〜
ＲＴＡＲ４，５ＴＳＲ１〜５ＴＳＲ４・・・レジスタ、
８１〜Ｓ４・・・送信局、Ｒ１−Ｒ４・・・受信局。
のブロック構成図、第２図は動作を説明するためのタイ
ミングチャート、第３図は従来例を示すブロック図であ
る。 ２０−１〜２０−４・・・モジュール、２１・・・シス
テムバス、２２・・・バスマスタ、２３・・・マイクロ
プロセッサ、５ＴＡＲＩ 〜５ＴＡＲ４，ＲＴＡＲ１〜
ＲＴＡＲ４，５ＴＳＲ１〜５ＴＳＲ４・・・レジスタ、
８１〜Ｓ４・・・送信局、Ｒ１−Ｒ４・・・受信局。
Claims (1)
- バスにより相互接続された複数のモジュールを備え、各
モジュール間でバスを介したデータ授受を行ないながら
パイプライン的にデータ処理が行なわれるデータ処理シ
ステムにおいて、上記バスの各バスサイクルを複数のタ
イムスロットに分割して制御するバスマスタと、上記各
モジュールに対し、上記バスにデータ送信可能なタイム
スロット、および上記バスからデータ受信可能なタイム
スロットを、所望のパイプライン処理のデータフローに
応じて各モジュール毎に予め割当て指定するタイムスロ
ット割当て手段と、上記各モジュールに設けられ、上記
タイムスロット割当て手段によって割当て指定されたタ
イムスロットを用いて上記バスへのデータ送信またはバ
スからのデータ受信を行なうデータ送受信手段とを具備
し、上記バスを経由した各モジュール間のデータ転送を
、割当て指定されたタイムスロットを用いて行なうよう
にしたことを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5770485A JPS61217855A (ja) | 1985-03-22 | 1985-03-22 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5770485A JPS61217855A (ja) | 1985-03-22 | 1985-03-22 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61217855A true JPS61217855A (ja) | 1986-09-27 |
Family
ID=13063322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5770485A Pending JPS61217855A (ja) | 1985-03-22 | 1985-03-22 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61217855A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04369066A (ja) * | 1991-06-17 | 1992-12-21 | Dainippon Screen Mfg Co Ltd | データの時分割転送装置 |
| JPH05298246A (ja) * | 1992-04-17 | 1993-11-12 | Dainippon Screen Mfg Co Ltd | データの時分割転送装置 |
| WO2012169037A1 (ja) * | 2011-06-09 | 2012-12-13 | 三菱電機株式会社 | プログラマブルコントローラシステム |
-
1985
- 1985-03-22 JP JP5770485A patent/JPS61217855A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04369066A (ja) * | 1991-06-17 | 1992-12-21 | Dainippon Screen Mfg Co Ltd | データの時分割転送装置 |
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