DE69119147T2 - Erweiterungskarte mit mehreren Geschwindigkeiten - Google Patents

Erweiterungskarte mit mehreren Geschwindigkeiten

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Description

  • Die vorliegende Erfindung bezieht sich auf eine Erweiterungskarte, die mit einer Reihe verschiedener Computersysteme kompatibel ist.
  • Bei Computersystemem im allgemeinen und Personal Computersystemen im besonderen werden Daten zwischen verschiedenen Elementen übertragen. Dazu gehören eine Zentraleinheit (CPU), Ein-/Ausgabe- (E/A-) Adapter, E/A- Einheiten wie Bus-Master (d.h. Elemente zur Kontrolle des Computersystems) oder Bussklaven sowie Speichereinheiten wie der Systemspeicher. Diese Elemente sind häufig über einen Systembus miteinander verbunden, der Bestandteil der Systemarchitektur ist. Die Architektur dient zur Übertragung der Daten-, Adreß- und Befehlsinformationen mit oder zwischen diesen Elementen. Bei Personal Computersystemen wurde eine dieser Architekturen zum Industriestandard und wird hier als Busarchitektur Familie I bezeichnet.
  • Die Busarchitektur Familie I wird häufig für Personal Computer wie IBM PC und PC/AT eingesetzt. Die Busarchitektur Familie I überträgt Daten über acht parallele Pfade (ein 8-Bit breiter Bus) oder 16 parallele Pfade (ein 16-Bit breiter Bus). Wesentliches Merkmal der Architektur Familie I ist die Notwendigkeit, alle Übertragungen in Abstimmung mit einem Basistaktsignal, das im folgenden CLK-Signal genannt wird, durchzuführen. Das CLK-Signal ist ein 8-MHz-Signal, mit dem alle an den Bus angeschlossenen Elemente versorgt werden.
  • Aufgrund der großen Verbreitung der Architektur Familie I hat es sich als vorteilhaft erwiesen, diese Architektur auf ein 32-Bit- Format zu erweitern. Die Kunden erwarten, daß die neue Architektur mit der ursprünglichen Busarchitektur Familie I abwärts kompatibel bleibt. Um diese Kompatibilität zu gewährleisten, ist es derzeit erforderlich, daß alle Elemente der Busarchitektur mit dem ursprünglichen Familie-I-Taktsignal von ca. 8 MHz arbeiten.
  • Die europäische Patentschrift 0 138 045 beschreibt eine periphere Schaltung, die zur Datenübertragung über eine logische Schaltung mit einem Prozessor synchronisiert wird. Die logische Schaltung verzögert auf der Grundlage eines Bereitsignals und eines Besetztsignals von der peripheren Schaltung ein Steuersignal. Dadurch wird der Abschluß des Buszyklus verzögert, bis die periphere Schaltung bereit für den Datentransfer ist.
  • Gemäß der vorliegenden Erfindung gibt es jetzt für Computersysteme eine Erweiterungskarte zum Anschluß an einen Systembus, die über einen Zeitgeber verfügt, der die Datenübertragung zu und von dem Bus ermöglicht und folgende Elemente enthält: eine Einheitensteuerung zur Generierung eines Bereitsignals und zu dessen Übertragung an den Bus, um anzuzeigen, daß die Karte eine angeforderte Datenübertragung durchführen kann, dadurch gekennzeichnet, daß die Steuerung die Verzögerung variiert, nach der das Bereitsignal als Reaktion auf eine Datenübertragungsanforderung gemäß der über den Bus empfangenen Geschwindigkeitsauswahldaten an den Bus gesendet wird, so daß die Erweiterungskarte mit einer aktuellen Busgeschwindigkeit arbeiten kann.
  • Von einem zweiten Blickwinkel aus gesehen liefert die vorliegende Erfindung einen Zeitgeber, der einer Systemerweiterungskarte die Datenübertragung zu und von einem Systembus ermöglicht und der folgende Elemente enthält: eine Steuerung zur Generierung eines Bereitsignals und zur Übertragung an den Bus, um anzuzeigen, daß die Karte eine angeforderte Datenübertragung durchführen kann wobei die Verzögerung, nach der das Bereitsignal als Reaktion auf eine Datenubertragungsanforderung an den Bus gesendet wird, von der Einheitensteuerung gemäß der vom Bus emfpangenen Geschwindigkeitsauswahlinformationen variiert wird, so daß die Erweiterungskarte mit einer aktuellen Busgeschwindigkeit arbeiten kann; eine erste Geschwindigkeitsauswahlschaltung für Geschwindigkeitsdaten, die auf vom Bus empfangenen Geschwindigkeitsauswahldaten basieren, wobei die Steuerung so konfiguriert ist, daß die genannte Verzögerung gemäß der Geschwindigkeitsdaten variiert wird; einen ersten Zähler, der basierend auf den Geschwindigkeitsdaten ein Signal zur Generierung eines Bereitsignals generiert, wobei die Steuerung so konfiguriert ist, daß die genannte Verzögerung des Bereitsignals als Reaktion auf das Singal zur Generierung eines Bereitsignais und auf vom Bus empfangene Steuerdaten variiert wird, wobei die Steuerdaten ein Steuersignal zum Übertragungsbeginn enthalten, das angibt, wann die Übertragung über den Bus beginnen soll; und eine zweite Geschwindigkeitsauswahlschaltung für Geschwindigkeitsdaten, die auf vom Bus empfangenen Geschwindigkeitsauswahldaten basieren; und einen zweiten Zähler, der basierend auf den genannten zweiten Geschwindigkeitsdaten ein zweites Signal zur Generierung eines Bereitsignals erzeugt, wobei die Einheitensteuerung so konfiguriert ist, daß sie das genannte Bereitsignal als Reaktion auf das genannte Signal zur Generierung eines Bereitsignals oder auf das genannte zweite Signal zur Generierung eines Bereitsignals auf der Basis von Auswahldaten erzeugt, die sie vom Bus empfangen hat.
  • In einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung enthält der untergeordnete Zeitgeber eine Geschwindigkeitsauswahlschaltung, die basierend auf den von der Steuerung gelieferten Geschwindigkeitsauswahldaten Geschwindigkeitsdaten liefert. Der untergeordnete Zeitgeber enthält einen Zähler, der basierend auf den Geschwindigkeitsdaten ein Signal zur Generierung eines Bereitsignals liefert. Der untergeordnete Zeitgeber enthält eine Einheitensteuerung, die das Signal zur Generierung eines Bereitsignals empfängt und basierend auf den vom Steuerkreis über den Bus gelieferten Zeitgeberdaten das Bereitsignal generiert. Die Zeitgeberdaten enthalten ein Steuersignal zum Übertragungsbeginn, das angibt, wann die Übertragung über den Bus beginnen soll.
  • Im folgenden werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung anhand der beiliegenden Zeichnungen beschrieben, in denen:
  • Figur 1 ein Computersystem darstellt, das Karten gemäß der vorliegenden Erfindung enthält.
  • Figur 2 ein Blockdiagramm des Zeitgebers darstellt, der in der in Figur 1 dargestellten Erweiterungskarte mit mehreren Geschwindigkeiten enthalten ist.
  • Figur 3 einen Stromlaufplan des in Figur 2 abgebildeten Zeitgebers darstellt.
  • Figur 4 ein Ablaufdiagramm des in Figur 2 abgebildeten Zeitgebers darstellt.
  • In der Spezifikation und den Zeichnungen steht # für das logische Signal NICHT.
  • Gemäß Figur 1 umfaßt das Computersystem 10 eine Steuereinheit 12 mit CPU 12c, Bussteuerung 12bc und Systemspeicher 12m, einer Erweiterungskarte mit fester Geschwindigkeit 13, einer Vielzahl von Erweiterungskarten mit mehreren Geschwindigkeiten 14 und einer Bus-Master-Erweiterungskarte 15, die als Steuereinheit fungieren kann. Die CPU 12c und der Systemspeicher 12m der Steuereinheit 12 kommunizieren mit den Erweiterungskarten 13, 14, 15 über den digitalen, parallelen Mehrbit-Bus 16 unter Steuerung der Bussteuerung 12bc. Die Erweiterungskarten 13, 14, 15 kommunizieren außerdem mit den anderen Erweiterungskarten 13, 14, 15 unter der Steuerung des Bussteuerkreises 12bc über den Bus 16 miteinander. Jede Erweiterungskarte mit mehreren Geschwindigkeiten 14 enthält einen Zeitgeber 18, der Signale vom Bus 16 empfängt und Signale an ihn sendet. Natürlich ist das Computersystem 10 nicht auf diese Konfiguration beschränkt, sondern kann jede Kombination der Erweiterungskarten 13, 14, 15 enthalten.
  • Gemäß den Figuren 2 und 3 liefert der Zeitgeber 18 ein 'Karte bereit'-Signal (RDY), das programmierbar und basierend auf den vom Bus 16 empfangenen Steuerdaten variabel ist. Der Zeitgeber 18 umfaßt insbesondere eine programmierbare Geschwindigkeitssteuerung 20, die je nach Programmierung die Geschwindigkeit des RDY-Signals definiert, und zwar basierend auf den Steuerdaten, die sie über den Datenteil des Busses 16 von der Steuereinheit 12 empfängt. Die Steuerdaten umfassen einen Auswahlwert für die Speichergeschwindigkeit, der im Schaltkreis für die Speichergeschwindigkeitsauswahl 24 gespeichert wird und einen Auswahlwert für die E/A- Geschwindigkeit, der im Schaltkreis für die E/A-Geschwindigkeit 26 gespeichert wird. Diese Werte werden an den Zeitgeber übertragen, wenn das Computersystem 10 initialisiert wird.
  • Die in den Schaltkreisen 24, 26 gespeicherten Werte werden abgerufen, wenn die Erweiterungskarte mit mehreren Geschwindigkeiten 14 entweder von der Steuereinheit 12 oder der Bus-Master-Erweiterungskarte 15 adressiert wird, um eine Datenübertragungssequenz über den Bus 16 durchzuführen. Bei der Datenübertragungssequenz handelt es sich entweder um eine Speicherübertragung oder eine E/A-Übertragung. Ein Speicher- oder E/A-Steuersignal (MIO), das über den Bus 16 an die Karte 14 übertragen wird, zeigt an, welche Übertragungsart durchgeführt werden soll. Ein MIO-Hochpegelsignal weist auf eine Speicherübertragung und ein MIO-Tiefpegelsignal auf eine E/A- Übertragung hin.
  • Der Zähler für die Speicherbereitschaft 28 und der Zähler für die E/A-Bereitschaft 30 steuern die Reaktionszeit des RDY- Signals in Abhängigkeit von den Geschwindigkeitsdaten, die von den Schaltkreisen 24 bzw. 26 geliefert werden. Die Speicher- und E/A-Werte können unterschiedlich sein, so daß jeder Vorgang eine eindeutige programmierte Reaktionszeit haben kann. Die Zähler 28 und 30 liefern kontinuierlich Signale zur Generierung von Bereitsignalen (GEN MR, GEN IOR) für jede Übertragungsart; die Einheitensteuerung 32 wählt das entsprechende Signal zur Generierung von Bereitsignalen aus und überträgt das RDY-Signal an den Bus 16, und zwar basierend auf dem vom Bus 16 empfangenen MIO-Steuersignal und den Signalen GEN MR und GEN IOR.
  • Aufgrund der Fähigkeit, ein programmierbares und variables RDY- Signal zu erzeugen, kann die Erweiterungskarte 14 für Computersysteme mit verschiedenen Systemtaktgeschwindigkeiten eingesetzt werden. Da Speicher- und E/A-Operationen zu ihrer Ausführung eine voreingestellte Zeitdauer benötigen, kann das RDY-Signal zur Verlangsamung der Busübertragungen verwendet werden, indem signalisiert wird, daß die angeforderte Übertragung noch nicht durchgeführt werden kann. Das RDY-Signal kann auch Übertragungen ermöglichen, indem signalisiert wird, daß die angeforderte Übertragung durchgeführt werden kann. Aufgrund der Änderungen der Anzahl der Systemtaktzyklen, die bei wechselnder Busgeschwindigkeit zur Generierung des RDY-Signals erforderlich sind, bleibt die Zeitdauer, die zu Durchführung von Funktionen auf der Erweiterungskarte 14 zur Verfügung steht, unverändert. Genauer gesagt, kann die Erweiterungskarte 14 in einem System mit geringerer Busgeschwindigkeit eingesetzt werden, wenn die Anzahl der zur Generierung des RDY-Signals benötigten Systemtaktzyklen erhöht wird, und sie kann in einem System mit höherer Busgeschwindigkeit eingesetzt werden, wenn die Anzahl der zur Generierung des RDY-Signals erforderlichen Systemtaktzyklen verringert wird. Da das RDY-Signal verwendet wird, müssen außerdem dem Bus 16 zur Bereitstellung der Mehrgeschwindigkeitsfunktion keine neuen Signalpfade hinzugefügt werden.
  • Gemäß den Figuren 3 und 4 enthält der Schaltkreis für die Auswahl der Speichergeschwindigkeit 24 das Regiser 40 und der Schaltkreis für die Auswahl der E/A-Geschwindigkeit das Register 42. Die Register 40 und 42 enthalten die Auswahlwerte für die Speichergeschwindigkeit bzw. die E/A-Geschwindigkeit. Beide Register werden unter Programmsteuerung über den Datenteil des Busses 16 geladen, wenn ein vordef inierter E/A-Befehl aktiv ist.
  • Im bevorzugten Ausführungsbeispiel sind die Register 40 und 42 2 Bit breit und werden von den Datenbits 0 und 1 bzw. den Datenbits 2 und 3 von Bus 16 geladen, wenn der E/A-Befehl aktiv ist. Die Register 40 und 42 sind auf einen Standardzustand voreingestellt, der einer Busgeschwindigkeit von 8 Mhz bei der Einschaitrücksetzung entspricht, so daß als Reaktion auf den E/A-Befehl zum Laden der Register 40 und 42 ein gültiges RDY- Signal ausgegeben wird. Dieser Standardzustand ist erforderlich, da alle von der Erweiterungskarte 14 ausgegebenen Bereitsignale von den Registern 40 und 42 direkt gesteuert werden. Außerdem funktioniert so die Karte 14 auch ordnungsgemäß, wenn sie einem bestehenden System ohne Mehrgeschwindigkeitsfunktion hinzugefügt wird.
  • Die beiden von Register 40 gespeicherten Bits sind für Zähler 28 bestimmt; die beiden von Register 42 gespeicherten Bits sind für Zähler 30 bestimmt. Wenn die Erweiterungskarte 14 von der Steuereinheit 12 oder der Bus-Master-Erweiterungskarte 15 adressiert wird und am Bus 16 ein Datenübertragungs-Steuersignal aktiv ist, beginnen der Speicherzähler 28 und der E/A-Zähler 30 zu zählen.
  • Figur 4 zeigt insbesondere eine Übertragungsseguenz, die mit einem Systemtaktsignal (CLK) (d.h. Zeitgeberdaten) synchron ist und durch die Aktivierung eines Steuersignals zum Adreßübertragungsstart (ADDST#) eingeleitet wird, das im aktiven Tiefpegelzustand ist. Die in den Registern 40 und 42 gespeicherten Werte können für Speicher- und E/A-Operationen unterschiedlich sein. Das heißt für das in Figur 4 gezeigte Beispiel, daß der in Register 42 gespeicherte Wert drei Taktperioden benötigt, damit die Karte 14 auf eine E/A-Datenübertragung reagiert und daß der in Register 40 gespeicherte Wert null Taktperioden benötigt, damit die Karte auf eine Speicherübertragung reagiert.
  • Wenn das Signal ADDST# zum ersten mal aktiv wird, beginnt der Zähler 18 mit einer doppelten E/A-Übertragung (d.h. zwei Hin- und Rückübertragungen). Das MIO-Signal ist im Tiefpegelzustand, wenn ADDST# aktiv ist, und zeigt damit an, daß es sich um eine E/A-Übertragung handelt. Dieses MIO-Signal gibt das UND-Gate 44 frei und sperrt UND-Gate 46. Entsprechend fließt der Steuerkreis 32 für 'Gerät bereit' durch den Ausgang des E/A-Zählers 30 (GEN IOR).
  • Zähler 30 wird vom Register 42 mit dem Wert drei geladen, während das Signal ADDST# aktiv ist. Dann wird der Zähler 30 freigegeben, um während der Perioden herunterzuzählen, in denen ein Datenübertragungs-Steuersignal (DATT#) aktiv ist. Ein aktives Signal DATT# zeigt an, daß der Bus 16 sich in einem Datenübertragungsmodus befindet. Zähler 30 zählt an der Abfailfianke des CLK-Signals abwärts, wenn er vom Signal DATT# aktiviert wird.
  • Wenn der Zähler 30 bei null anlangt, wird das Signal GEN IOR aktiv und wird über das UND-Gate 44 und das ODER-Gate 48 zu Latch 50 geleitet. Latch 50 empfängt das Signal und gibt bei ansteigendem CLK-Signal das RDY-Signal aus, das eine Verzögerung von drei Taktperioden hat.
  • Das NAND-Gate 52 und das AND-Gate 54 bewirken, daß der Zähler 30 wieder bis drei zählt, so daß die nachfolgende Übertragung zum richtigen Zeitpunkt stattfindet. Insbesondere wird das NAND-Gate 52 aktiv, wenn das RDY-Signal zusammen mit dem Umkehrwert des Signals DATT# und dem CLK-Signal aktiv ist. Die Ausgabe von NAND-Gate 52 wird durch das AND-Gate 54 geleitet, wenn das Signal ADDST# im Hochpegelzustand ist. Die Ausgabe von AND-Gate 54 (das Signal LOAD COUNTERS) bewirkt die erneute Ladung von Zähler 36 mit dem in Register 42 gespeicherten Wert. Die gleiche Sequenz wird dann ein zweites Mal wiederholt, und nach einer Verzögerung von drei Takten wird wiederum das RDY-Signal ausgegeben. Die senkrechten Teilstriche auf dem RDY-Signal in Figur 4 geben an, wann das RDY-Signal von der Steuereinheit 12 abgetastet wird.
  • Figur 4 zeigt außerdem die zeitliche Abfolge für die Ausgabe von Gate 54 (das Signal LOAD COUNTERS) und wie die Zähler 28 und 30 jedesmal geladen werden, wenn das Signal ADDST# oder das RDY- Signal aktiv ist. Im bevorzugten Ausführungsbeispiel werden die Zähler 34 und 36 gleichzeitig geladen, weil einer der Zähler bei jedem Vorgang ignoriert werden kann.
  • In Figur 4 leitet das zweite aktive Signal ADDST# eine Speicherübertragung über den Bus 16 ein. Dasselbe MIO-Signal aktiviert das AND-Gate 46 zur Überwachung der Ausgabe des Signals GEN MR von Zähler 34. Gleichzeitig wird das AND-Gate 44 vom MIO-Signal gesperrt und wird während der Speicherübertragungen nicht mehr verwendet. Der Zähler 34 wird mit dem Zählwert null vom Register 30 geladen, während das Signal ADDST# aktiv ist. Zähler 34 wird dann aktiviert, um herunterzuzählen, während das Datenübertragungs-Steuersignal (DATT#) aktiv ist. Ein aktives Signal DATT# zeigt an, daß der Bus 16 sich in einem Datenübertragungsmodus befindet. Der Zähler 30 zählt an der Abfallflanke des CLK-Signals abwärts, wenn er vom Signal DATT# aktiviert wird. In dem Beispiel wird der Wert null in den Zähler 34 geladen, so daß es bei Speicherübertragungen zu keiner Verzögerung kommt. D.h. das RDY- Signal ist immer aktiv und bewirkt niemals Verzögerungen. Das immer aktive RDY-Signal lädt weiterhin den Zähler 34 bei jeder Periode des CLK-Signals mit null. Deshalb zählt der Zähler 34 niemals herunter; er wird ständig auf null geladen. Dementsprechend ist das Signal GEN MR immer aktiv und fließt durch das UND-Gate 46 und das ODER-Gate 48, so daß Latch 50 kontinuierlich gesetzt bleibt.
  • Es empfiehlt sich bei dem Beispiel, daß die Ausgaben von den Registern 40 und 42 an einen gemeinsamen Zähler multiplexiert werden, da einer der Zähler 34 und 36 immer frei ist. Wenn nur ein Zähler benutzt wird, wird anhand des MIO-Signals ermittelt, von welchem Register, 40 oder 42, der Zähler geladen wird.
  • Es empfiehlt sich auch, die Differenzierung zwischen Speicher und E/A aufzuheben, damit unabhängig davon, ob es sich um eine Speicher- oder eine E/A-Übertragung handelt, die gleiche Verzögerungszeit gilt.
  • Es empfiehlt sich außerdem, die Ablaufsteuerung der Erweiterungskarte über Speicher und E/A hinaus zu differenzieren. Die erste Übertragung einer Hin- und Rückübertragung könnte beispielsweise eine erste programmierte Verzögerung haben, und nachfolgende Übertragungen könnten eine andere programmierte Verzögerung haben, oder E/A-Übertragungen zur Karteninitialisierung könnten eine erste programmierte Verzögerung und normale E/A-Übertragungen eine andere programmierte Verzögerung haben.
  • Schließlich empfiehlt es sich, die Verzögerung des RDY-Signals dynamisch zu ändern, indem die Geschwindigkeitsauswahlregister periodisch geladen werden.

Claims (9)

1. Eine Erweiterungskarte für Computersysteme zum Anschluß an einen Computersystembus (16) mit einem Zeitgeber (18), der es der Karte (14) ermöglicht, Daten von und zum Bus (16) zu übertragen und der folgende Elemente enthält: eine Einheitensteuerung (32) zur Generierung eines Bereitsignals und zu seiner Übertragung an den Bus, um anzuzeigen, daß die Karte (14) eine angeforderte Datenübertragung durchführen kann, dadurch gekennzeichnet, daß der Einheitensteuerkreis (32) die Verzögerung variiert, nach der das Bereitsignal als Reaktion auf eine gemäß der über den Bus empfangenen Geschwindigkeitsauswahldaten angeforderte Datenübertragung an den Bus gesendet wird, wodurch die Erweiterungskarte mit einer aktuellen Busgeschwindigkeit arbeiten kann.
2. Eine Erweiterungskarte (14) gemäß Anspruch 1, bei der der Zeitgeber einen ersten Geschwindigkeitsauswahl-Schaltkreis (26) für Geschwindigkeitsdaten enthält, die auf den vom Bus (16) empfangenen Geschwindigkeitsauswahldaten basieren, und bei der die Einheitensteuerung (32) so konfiguriert ist, daß die genannte Verzögerung des Bereitsignals gemäß den Geschwindigkeitsdaten variiert wird.
3. Eine Erweiterungskarte (14) gemäß Anspruch 2, bei der der Zeitgeber einen ersten Zähler (30) zur Generierung eines auf den Geschwindigkeitsdaten basierenden Bereitsignals enthält, und bei der die Einheitensteuerung (32) so konfiguriert ist, daß die genannte Verzögerung des Bereitsignals gemäß den Geschwindigkeitsdaten variiert wird.
4. Eine Erweiterungskarte (14) gemäß Anspruch 3, bei der die Einheitensteuerung (32) das Bereitsignal gemäß dem Signal zur Generierung eines Bereitsignals und den vom Bus (16) empfangenen Ablauf- und Steuerdaten erzeugt.
5. Eine Erweiterungskarte (14) gemäß Anspruch 4, bei der die Steuerinformationen ein Steuersignal zum Übertragungsbeginn enthalten, das angibt, wann die Übertragung über den Bus (16) beginnen soll.
6. Eine Erweiterungskarte (14) gemäß Anspruch 4, bei der der Zeitgeber folgende Elemente enthält: Eine zweite Geschwindigkeitsauswahl-Schaltung (24) für zweite Geschwindigkeitsdaten, die auf den genannten, vom Bus (16) empfangenen Geschwindigkeitsauswahldaten basieren; und einen zweiten Zähler (28) für ein zweites Signal zur Generierung eines Bereitsignals, das auf den genannten zweiten Geschwindigkeitsdaten basiert; die Einheitensteuerung (32), die so konfiguriert ist, daß das genannte Bereitsignal gemäß dem Signal zur Generierung eines Bereitsignals oder dem zweiten Signal zur Generierung eines Bereitsignals auf der Basis der vom Bus (16) empfangenen Auswahldaten generiert wird.
7. Eine Erweiterungskarte (14) gemäß Anspruch 6, bei der die Auswahldaten auf den Merkmalen der über den Bus übertragenen Daten basieren.
8. Ein Computersystem (10) mit folgenden Komponenten:
einem Bus (16);
einer Erweiterungskarte (14) gemäß den obengenannten Ansprüchen; und
einer Steuereinheit (12) mit einer Zentraleinheit (CPU) (12c), einem an die CPU (12c) angeschlossenen Systemspeicher (12m) und einem an die CPU (12c) und den Speicher (12m) angeschlossenen Bussteuerkreis zur Steuerung der Datenübertragung über den Bus (16), wobei die Steuereinheit (12) Ablauf-, Geschwindigkeitsauswahl- und Steuerdaten generiert, auf die der Zeitgeber (18) reagiert.
9. Ein Zeitgeber (18), der es der Computersystem- Erweiterungskarte (14) erlaubt, Daten zu und von einem Computersystembus (16) zu übertragen und der folgende Elemente enthält:
einen Einheitensteuerkreis (32) zur Generierung eines Bereitsignals und zu dessen Übertragung an den Bus, um anzugeben, daß die Karte (14) eine angeforderte Datenübertragung ausführen kann, wobei die Verzögerung, nach der das Bereitsignal als Reaktion auf eine Datenübertragungsanforderung an den Bus gesendet wird, von der Einheitensteuerung gemäß der vom Bus empfangenen Geschwindigkeitsauswahldaten variiert wird, so daß die Erweiterungskarte mit einer aktuellen Busgeschwindigkeit arbeiten kann;
eine erste Geschwindigkeitsauswahlschaltung (26) für Geschwindigkeitsdaten, die auf den vom Bus (16) empfangenen Geschwindigkeitsauswahldaten basieren, wobei die Einheitensteuerung (32) so konfiguriert ist, daß die genannte Verzögerung des Bereitsignals gemäß der Geschwindigkeitsdaten variiert wird;
einen ersten Zähler (30) zur Erzeugung eines Signals zur Generierung eines Bereitsignals, das auf den Geschwindigkeitsdaten basiert, wobei die Einheitensteuerung (32) so konfiguriert ist, daß die genannte Verzögerung des Bereitsignals in Reaktion auf das Signal zur Generierung eines Bereitsignals variiert wird und die vom Bus (16) empfangenen Daten gesteuert werden, wobei die Steuerdaten ein Steuersignal zum Übertragungsbeginn enthalten, das angibt, wann die Übertragung über den Bus (16) erfolgen soll; und
eine zweite Geschwindigkeitsauswahlschaltung (24) für Geschwindigkeitsdaten, die auf den vom Bus (16) empfangenen Geschwindigkeitsauswahldaten basieren; und einen zweiten Zähler (28) zur Erzeugung eines zweiten Signals zur Generierung eines Bereitsignals, das auf den genannten zweiten Geschwindigkeitsdaten basiert, wobei die Einheitensteuerung (32) so konfiguriert ist, daß das genannte Bereitsignal in Abhängigkeit vom genannten Signal zur Generierung eines Bereitsignals oder vom genannten zweiten Signal zur Generierung eines Bereitsignals auf der Basis der vom Bus empfangenen Auswahldaten generiert wird.
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