JPH08235111A

JPH08235111A - コンピュータシステム

Info

Publication number: JPH08235111A
Application number: JP7090903A
Authority: JP
Inventors: Makoto Ando; 眞安藤; Akito Nagae; 明人永江
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-12-26
Filing date: 1995-04-17
Publication date: 1996-09-13
Also published as: US5625847A

Abstract

(57)【要約】【目的】ＩＳＡバス上のＩ／Ｏデバイスの性能を最大限
発揮して、そのＩ／Ｏデバイスとの間のデータ転送速度
の向上を図る。【構成】システムコントローラ１２には、ＩＳＡバスの
規格に準拠した速度でコマンドサイクルを実行するＩＳ
Ａバスコントローラ１２３に加え、それよりも高速な速
度でコマンドサイクルを実行する高速バスコントローラ
１２４が設けられている。ＰＣＭＣＩＡコントローラ１
４やＩＤＥインタフェース１５などのＩＳＡバスよりも
高速動作可能な性能を持つＩ／Ｏデバイスをアクセスす
る時は、ＩＳＡバスコントローラ１２３の代わりに高速
バスコントローラ１２４が用いられる。高速バスコント
ローラ１２４は、アドレス指定されたＩ／Ｏデバイスの
性能に合った速度でコマンドサイクルを実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばパーソナルコ
ンピュータ等のコンピュータシステムに関し、特にシス
テム内のＩ／Ｏデバイスを高速にアクセスするための改
良がなされたコンピュータシステムに関する。

【０００２】

【従来技術】近年、携行が容易でバッテリにより動作可
能なノートブックタイプまたはラップトップタイプのポ
ータブルパーソナルコンピュータが種々開発されてい
る。この種のパーソナルコンピュータにおいては、ＩＳ
Ａ（ＩｎｄｕｓｔｒｙＳｔａｎｄａｒｄＡｒｃｈｉ
ｔｅｃｔｕｒｅ）バスが多く使用されている。

【０００３】このＩＳＡバスは、もともとはＩＢＭ社の
パーソナルコンピュータに搭載された周辺拡張バスであ
ったが、現在では、パーソナルコンピュータの最も標準
的な拡張バスとなっている。また、当初のＩＳＡバスは
５ＭＨｚクロック、８ビット幅の入出力バスとして使用
されていたが、現在では、８ＭＨｚクロック、１６ビッ
ト幅の入出力バスとしても使用できるように改良されて
いる。

【０００４】このようなＩＳＡバスの仕様は、ＩＢＭ
ＰＣ／ＸＴマシンで採用されたＣＰＵ（インテル社の８
０８８）、その後のＩＢＭＰＣ／ＡＴマシンで採用さ
れたＣＰＵ（インテル社の８０２８６）に合わせて規定
されたものである。したがって、ＣＰＵが８０２８６の
世代までは、ＩＳＡバスはＣＰＵの内部クロック周波数
に同期した拡張バスであることができた。

【０００５】しかし、その後のＩＳＡバスは、ＩＳＡバ
ス対応として設計された数多くの拡張ボードとの互換性
を保つために、ＣＰＵの高性能化に追従することなく、
当時のままの仕様で現在に至っている。

【０００６】

【発明が解決しようとする課題】このように、従来で
は、ＩＳＡバスはＣＰＵの内部クロックに同期した拡張
バスであった。しかし、現在では、ＣＰＵの高性能化や
高速な新しいバスの登場により、ＩＳＡバスの能力は相
対的に低下してきている。

【０００７】すなわち、ＣＰＵがインテル社の８０２８
６から８０３８６、８０４８６、Ｐｅｎｔｉｕｍ、…と
高性能化を続け、ＣＰＵ内部クロックの高速化、ＣＰＵ
バス幅の拡張がなされたが、ＩＳＡバスの規格はそのま
まであり、ＣＰＵとＩＳＡバスとの性能格差は広がるば
かりである。また、ＩＳＡバスの代替として、ＥＩＳＡ
（ＥｎｈａｎｃｅｄＩｎｄｕｓｔｒｙＳｔａｎｄａ
ｒｄＡｒｃｈｉｔｅｃｔｕｒｅ）バス、ＭＣＡ（Ｍｉ
ｃｒｏＣｈａｎｎｅｌＡｒｃｈｉｔｅｃｔｕｒｅ）
バスなどが考案されたが主流とはならず、依然としてＩ
ＳＡバスが業界標準のバスとして使用されている。次世
代の業界標準となるであろうバス規格にはＰＣＩ（Ｐｅ
ｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃ
ｏｎｎｅｃｔ）バスがあるが、ＰＣＩバスが採用されて
も、ＩＳＡバスは当分存在すると考えられる。

【０００８】しかも、ＩＳＡバスに接続される周辺機器
の中には、ＩＤＥ（ＩｎｔｅｇｒａｔｅｄＤｅｖｉｃ
ｅＥｌｅｃｔｒｏｎｉｃｓ）、ＳＣＳＩ（Ｓｍａｌｌ
ＣｏｍｐｕｔｅｒＳｙｓｔｅｍＩｎｔｅｒｆａｃ
ｅ）、ＰＣＭＣＩＡ（ＰｅｒｓｏｎａｌＣｏｍｐｕｔ
ｅｒＭｅｍｏｒｙＣａｒｄＩｎｔｅｒｎａｔｉｏ
ｎａｌＡｓｓｏｃｉａｔｉｏｎ）などのインターェー
スを持つＩ／Ｏデバイスがあり、これらＩ／Ｏデバイス
のアクセス速度はパーソナルコンピュータシステムのパ
フォーマンスを決定付ける。

【０００９】したがって、低速なＩＳＡバスを介したＣ
ＰＵとＩ／Ｏデバイスとの間のデータ転送速度がボトル
ネックとなり、システム全体の性能がそれによって制限
されてしまうという事態が生じる。

【００１０】この発明の目的は、使用されるＩ／Ｏデバ
イス自体の性能を最大限有効利用することによってバス
のデータ転送速度よりも高速なデータ転送速度を実現で
きるようにし、バス仕様に影響されること無くシステム
性能を十分に向上する事ができるコンピュータシステム
を提供することである。

【００１１】

【課題を解決するための手段および作用】この発明は、
バスマスタと、システムメモリと、複数のＩ／Ｏデバイ
スが接続されるシステムバスと、前記バスマスタからの
Ｉ／Ｏアクセス要求に応じて、前記システムバス上のＩ
／Ｏデバイスを制御するためのバスサイクルを実行する
Ｉ／Ｏコントローラとを含むコンピュータシステムにお
いて、前記Ｉ／Ｏコントローラは、前記システムバス上
の複数のＩ／Ｏデバイスの中で高速動作可能なＩ／Ｏデ
バイスが配置されているアドレス空間を示す情報を格納
するアドレス記憶手段と、前記システムバス上のＩ／Ｏ
デバイスにリード／ライトコマンドを発行するためのコ
マンドサイクルを第１のサイクル速度で実行する第１の
コマンドサイクル実行手段と、前記システムバス上のＩ
／Ｏデバイスにリード／ライトコマンドを発行するため
のコマンドサイクルを前記第１サイクル速度よりも高速
な第２サイクル速度で実行する第２のコマンドサイクル
実行手段と、前記バスマスタからのＩ／Ｏアドレスの値
が前記アドレス記憶手段に保持されている高速動作可能
なＩ／Ｏデバイスのアドレス空間に属するか否かを判定
するヒット判定手段と、このヒット判定手段の判定結果
に従って、前記第１および第２のコマンドサイクル実行
手段を選択的に使用してアクセス対象のＩ／Ｏデバイス
に対するコマンドサイクル実行速度を切換えるコマンド
サイクル切換え手段とを具備することを特徴とする。

【００１２】このコンピュータシステムにおいては、例
えばＩＳＡバスの規格に準拠した第１の速度でコマンド
サイクルを実行する第１のコマンドサイクル実行手段に
加え、それよりも高速な第２速度でコマンドサイクルを
実行する第２のコマンドサイクル実行手段が設けられて
いる。ＩＳＡバスなどの低速バスに接続されるＩ／Ｏデ
バイスの中にはＩＳＡバスよりも高速動作可能な性能を
持つデバイスも開発されている。このような高速動作可
能なＩ／ＯデバイスがＩ／Ｏアドレスによって指定され
た時は、第１のコマンドサイクル実行手段の代わりに第
２のコマンドサイクル実行手段が用いられる。したがっ
て、使用されるＩ／Ｏデバイス自体の性能を最大限有効
利用することによってバスのデータ転送速度よりも高速
なデータ転送速度を実現できるようになり、バス仕様に
影響されること無くシステム性能を十分に向上する事が
可能となる。

【００１３】特に、現在の多くのパーソナルコンピュー
タではＩＳＡバス上にＩＤＥインタフェース、ＳＣＳＩ
インタフェース、ＰＣＭＣＩＡインタフェースなどが接
続されており、最近はそれらインタフェースに接続され
るＨＤＤなどの周辺機器の高速化が著しいため、これら
とのデータ転送速度の高速化を図ることは、システム全
体の性能を向上させる事に繋がり、効果が大きい。

【００１４】また、この発明のコンピュータシステム
は、前記高速動作可能なＩ／Ｏデバイスに対応するコマ
ンドサイクル実行速度を規定するための情報を格納する
コマンドサイクル記憶手段をさらに具備し、前記第２の
コマンドサイクル実行手段は、前記コマンドサイクル記
憶手段に格納された情報を参照し、その情報によって規
定されるコマンドサイクル実行速度でコマンドサイクル
を実行するように構成されていることを特徴とする。

【００１５】これにより、設定した情報の内容に応じて
コマンドサイクル実行速度を任意に変更することが可能
となる。従って、この発明のＩ／Ｏコントローラを内蔵
したパーソナルコンピュータの製品出荷後に、ＨＤＤな
どをより高速なものに交換しても、ドライバソフトやユ
ーティリティなどによって設定情報を変更することによ
って、そのＨＤＤの性能を最大限有効利用することが可
能となる。

【００１６】また、この発明によれば、高速ＩＳＡバス
サイクルを駆動時に、Ｉ／Ｏデバイスに対してリードコ
マンドを発行したとき、Ｉ／Ｏデバイス側から、データ
転送が間に合わないことを示すインアクティブのＩＯＲ
ＤＹ信号が返ってきたとき、リードコマンドを引き延ば
すように構成されているので、種々のＩ／Ｏデバイスの
仕様に対応することができる。また、ＩＯＲＤＹ信号を
システム側で受け取るか否か、受け取る場合には、クロ
ックに同期して受け取るかあるいは非同期に受け取るか
の選択、さらには、ＩＯＲＤＹ信号のホールドタイム
（Ｔｃ）を３クロック分までプログラマブルに行うこと
ができるので、Ｉ／Ｏデバイスの機種の仕様に合わせて
最適な使用環境が選択できる。

【００１７】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１には、この発明の一実施例に係わるコンピ
ュータシステムが示されている。このシステムはノート
ブックタイプまたはラップトップタイプのポータブルパ
ーソナルコンピュータを実現するためのものであり、図
示のように、ＣＰＵ１１、システムコントローラ１２、
システムメモリ１３を有しており、また周辺Ｉ／Ｏデバ
イスとしてＰＣＭＣＩＡコントローラ１４、ＩＤＥイン
タフェース１５、ＳＣＳＩインタフェース１６、および
その他の各種Ｉ／Ｏデバイス１７を備えている。

【００１８】ＣＰＵ１１およびシステムメモリ１３は、
ＣＰＵ１１のプロセッサバスまたはＶＬバスなどの高速
ローカルバス２１に接続されている。ＰＣＭＣＩＡコン
トローラ１４、ＩＤＥインタフェース１５、ＳＣＳＩイ
ンタフェース１６、およびその他のＩ／Ｏデバイス１７
は、ＩＳＡバス２２に接続されている。システムコント
ローラ１２は、ローカルバス２１とＩＳＡバス２２との
間に接続されている。

【００１９】ＣＰＵ１１は、大規模なキャッシュメモリ
を内蔵したマイクロプロセッサであり、例えば米インテ
ル社の８０４８６などが使用される。ＣＰＵ１１は、ロ
ーカルバス２１を介してシステムコントローラ１２に接
続されている。

【００２０】ローカルバス２１には、３２ビットデータ
バス、３２ビットアドレスバス、および各種ステータス
信号線などが含まれている。ローカルバス２１のバスク
ロックは、例えば３３ＭＨｚである。

【００２１】システムコントローラ１２は、ＣＰＵ１１
からの要求に応じてシステム内の全てのメモリおよびＩ
／Ｏデバイスを制御する。このシステムコントローラ１
２は、ゲートアレイによって構成された１個のＬＳＩに
よって実現されており、その中にはシステム内の全ての
メモリおよびＩ／Ｏを制御するためのロジックが組み込
まれている。Ｉ／Ｏを制御するためのロジックは、ＩＳ
Ａバス２２上のＩ／Ｏデバイス（ＰＣＭＣＩＡコントロ
ーラ１４、ＩＤＥインタフェース１５、ＳＣＳＩインタ
フェース１６、およびその他のＩ／Ｏデバイス１７）を
アクセスするためのＩ／Ｏバスサイクルを実行する。

【００２２】システムメモリ１３には、オペレーティン
グシステム、実行対象のアプリケーションプログラム、
および各種処理データなどが格納される。このシステム
メモリ１３はＤＲＡＭから構成された３２ビットのメモ
リデバイスであり、そのデータ入出力端子はローカルバ
ス２１のデータバスに接続され、またそのアドレス入力
端子および各種制御信号入力端子はメモリバス２３に接
続されている。メモリバス２３はＤＲＡＭ専用のアドレ
スバスであり、このメモリアドレスバス２３上にはＤＲ
ＡＭの物理アドレス（ロウアドレス／カラムアドレ
ス）、およびロウアドレスストローブ信号、カラムアド
レスストローブ信号、ライトイネーブル信号線、アウト
プットイネーブル信号、チップセレクト信号などのＤＲ
ＡＭ制御信号がシステムコントローラ１２から出力され
る。

【００２３】ＩＳＡバス２２は、８ビットまたは１６ビ
ット幅のデータバス、１６ビット幅のアドレス、および
各種ステータス信号線を含む。このＩＳＡバス２２のバ
スクロックは８ＭＨｚまたは１６ＭＨｚである。

【００２４】ＰＣＭＣＩＡコントローラ１４、ＩＤＥイ
ンタフェース１５、およびＳＣＳＩインタフェース１６
は、それぞれＰＣカード、ＨＤＤなどの周辺Ｉ／Ｏデバ
イスを制御するためのコントローラ、またはそれらイン
タフェースを持つＩ／Ｏデバイスそのものである。例え
ば、ＩＤＥインタフェースを持つＨＤＤの場合には、そ
れがＩＤＥインタフェース１５としてＩＳＡバス２２に
直結されることになる。

【００２５】これらＰＣＭＣＩＡコントローラ１４、Ｉ
ＤＥインタフェース１５、およびＳＣＳＩインタフェー
ス１６に接続されるＩ／Ｏデバイスは高速化が進んでお
り、ＩＳＡバス２２の規格よりも高速に動作する事がで
きるものが多い。この実施例では、このように高速動作
可能なＩ／Ｏデバイスが、ＰＣＭＣＩＡコントローラ１
４、ＩＤＥインタフェース１５、またはＳＣＳＩインタ
フェース１６に接続されて使用されるものとする。

【００２６】次に、システムコントローラ１２に設けら
れたＩ／Ｏ制御のためのロジックについて説明する。シ
ステムコントローラ１２には、図示のように、ＣＰＵイ
ンタフェース１２１、メモリコントローラ１２２、ＩＳ
Ａバスコントローラ１２３、高速バスコントーラ１２
４、高速動作ウインドウヒット判定回路１２５、および
セレクタ１２６が設けられている。

【００２７】ＣＰＵインタフェース１２１は、ローカル
バス２１を介してＣＰＵ１１とのインタフェースを行な
う。このＣＰＵインタフェース１２１にはバスサスクル
判別ロジックが設けられており、メモリアクセスサイク
ルの時はメモリコントローラ１２２に制御が移行し、Ｉ
／Ｏアクセスサイクルの時はＩＳＡバスコントローラ１
２３または高速バスコントローラ１２４に制御が移行す
る。

【００２８】また、ＣＰＵインタフェース１２１には、
ＣＰＵ１１によってリード／ライト可能なＩ／Ｏレジス
タ群が設けられている。このＩ／Ｏレジスタ群には、Ｉ
ＳＡバス２２に接続されたＩ／Ｏデバイスの中で高速動
作可能なＩ／Ｏデバイス（ここでは、ＰＣＭＣＩＡコン
トローラ１４、ＩＤＥインタフェース１５、ＳＣＳＩイ
ンタフェース１６）が配置されているＩ／Ｏアドレス空
間を示すウインドウアドレス情報などが設定される。

【００２９】メモリコントローラ１２２は、ＣＰＵ１１
からのメモリアクセス要求に応じて、システムメモリ１
３をアクセス制御する。システムメモリ１３のアクセス
制御は、メモリバス２３上にＤＲＡＭ物理アドレスおよ
びＤＲＡＭ制御信号を出力することにより行なわれる。

【００３０】ＩＳＡバスコントローラ１２３、高速バス
コントローラ１２４、高速動作ウインドウヒット判定回
路１２５、およびセレクタ１２６は、この発明の特徴と
するＩ／Ｏ制御ロジックを構成する。

【００３１】ＩＳＡバスコントローラ１２３は、ＣＰＵ
１１からのＩ／Ｏアクセス要求に応じて、ＩＳＡバス２
２上のＩ／Ｏデバイスをリード／ライトアクセスするた
めのバスサイクルを実行する。このバスサイクルは、通
常のＩＳＡバスの仕様に準拠した形式および速度で実行
される。このバスサイクル期間では、ＩＯＲＤまたはＩ
ＯＷＴ信号を用いる事によって、アクセス対象のＩ／Ｏ
デバイスにリード／ライトコマンドを発行するためのコ
マンドサイクルが実行される。

【００３２】高速バスコントローラ１２４は、ＣＰＵ１
１からのＩ／Ｏアクセス要求に応じて、ＩＳＡバス２２
上の高速動作可能なＩ／Ｏデバイスをリード／ライトア
クセスするためのバスサイクルを実行する。このバスサ
イクル期間では、ＩＯＲＤまたはＩＯＷＴ信号を用いる
ことによってアクセス対象のＩ／Ｏデバイスにリード／
ライトコマンドを発行するためのコマンドサイクルが実
行されるが、このコマンドサイクルは、通常のＩＳＡバ
スの仕様に準拠したサイクル速度よりも高速に実行され
る。このコマンドサイクル実行速度は、アクセス対象の
Ｉ／Ｏデバイスの性能によって決定される。

【００３３】高速動作ウインドウヒット判定回路１２５
は、ＣＰＵ１１からのＩ／Ｏアドレスをデコードし、そ
のＩ／Ｏアドレスとウインドウアドレス情報とを比較す
ることによってＩ／Ｏアドレスの値が高速動作可能なＩ
／Ｏデバイスが配置されている高速ウインドウ（Ｉ／Ｏ
アドレス空間）に属するか否かを判定する。Ｉ／Ｏアド
レスが高速ウインドウに属する時、つまりヒットした時
には、高速動作ウインドウヒット判定回路１２５は、セ
レクト信号（ＳＥＬＥＣＴ）によってセレクタ１２６に
コマンドサイクル速度の切換えを指示すると共に、ヒッ
ト信号（ＨＩＴ）によって高速バスコントローラ１２４
を動作させる。

【００３４】セレクタ１２６は、セレクト信号（ＳＥＬ
ＥＣＴ）に応じてＩＳＡバスコントローラ１２３および
高速バスコントローラ１２４を選択的に使用して、アク
セス対象のＩ／Ｏデバイスにリード／ライト動作を実行
させるためのコマンドサイクルの速度を切換える。

【００３５】このＩ／Ｏ制御ロジックによれば、高速動
作可能なＩ／ＯデバイスがＣＰＵ１１からのＩ／Ｏアド
レスによって指定された時は、ＩＳＡバスコントローラ
１２３による通常のコマンドサイクルの代わりに、高速
バスコントローラ１２４による高速コマンドサイクルが
実行される。したがって、使用されるＩ／Ｏデバイス自
体の性能を最大限有効利用することによってＩＳＡバス
２２のデータ転送速度よりも高速なデータ転送速度を実
現できるようになり、バス仕様に影響されること無くシ
ステム性能を十分に向上する事が可能となる。

【００３６】次に、図２を参照して、高速バスコントロ
ーラ１２４とその周辺ロジックの具体的な構成について
説明する。ＣＰＵインタフェース１２１には、サイクル
判別回路２０１、Ｉ／Ｏアドレスデコード回路２０２、
ＯＲ回路２０３、ウインドウアドレス設定レジスタ群２
０４、バス幅・モード設定レジスタ群２０５、コマンド
設定レジスタ群２０６、およびＩＯＲＤＹコマンドコン
トローラ２０７が設けられている。

【００３７】サイクル判別回路２０１は、ローカルバス
２１のバイサイクル規定信号ＤＣＩ、ＭＩＯＩ、ＷＲＩ
を監視し、現在のバスサイクルを判別する。Ｉ／Ｏリー
ドサイクルの場合には、ＤＣＩ、ＭＩＯＩ、ＷＲＩは、
それぞれ“０”、“１”、“０”となる。また、Ｉ／Ｏ
ライトサイクルの場合には、ＤＣＩ、ＭＩＯＩ、ＷＲＩ
は、それぞれ“０”、“１”、“１”となる。信号ＤＣ
Ｉ、ＭＩＯＩ、およびＷＲＩは負論理の信号である。

【００３８】現在のバスサイクルがＩ／Ｏリードサイク
ルならば、サイクル判別回路２０１からＩ／Ｏアドレス
デコード回路２０２にＩＯＲＤ信号が送られ、またＩ／
ＯライトサイクルならばＩＯＷＴ信号が送られる。

【００３９】Ｉ／Ｏアドレスデコード回路２０２は、ア
ドレスストローブ信号ＡＤＳＩＺがアクティブの時にＩ
ＯＲＤ信号またはＩＯＷＴ信号を受信すると、その時に
ＣＰＵ１１によってローカルバス２１上に出力されてい
るＩ／Ｏアドレス（アドレスＡ１５Ｉ−０２Ｉ、および
バイトイネーブル信号ＢＥ３ＩＺ−０ＩＺ）をデコード
する。この場合、Ｉ／ＯアドレスＡ１５Ｉ−０２Ｉは４
バイト単位でＩ／Ｏ番地を指定し、バイトイネーブル信
号（ＢＥ３−０）はその４バイト番地の中のどのバイト
の番地をアクセスするかを示している。同時に、バイト
イネーブル信号（ＢＥ３ＩＺ−０ＩＺ）は、データ転送
幅が８ビット転送、１６ビット転送、２４ビット転送、
３２ビット転送のいずれであるかも示している。

【００４０】Ｉ／Ｏアドレスデコード回路２０２は、ア
ドレスＡ１５Ｉ−０２Ｉおよびバイトイネーブル信号Ｂ
Ｅ３ＩＺ−０ＩＺのデコード結果に基づいて、ＩＳＡバ
ス２２上のＩ／Ｏデバイスをアクセスするために実際に
使用されるＩ／Ｏアドレス値を生成し、それを高速動作
ウインドウヒット判定部１２５に与える。

【００４１】ＯＲ回路２０３は、ローカルバス２１を介
してＣＰＵ１１にレディー信号ＦＲＤＹＯＺを発行する
ためのものであり、高速バスコントローラ１２４からの
レディー信号ＲＤＹ１、ＩＳＡバスコントローラ１２３
からのレディー信号ＲＤＹ２、およびメモリコントロー
ラ１２２からのレディー信号ＲＤＹ３のいずれかがアク
ティブになった時、ＣＰＵ１１にレディー信号ＦＲＤＹ
ＯＺを発行する。レディー信号ＦＲＤＹＯＺは、現在の
バスサイクルが終了した事を示す。

【００４２】ウインドウアドレス設定レジスタ群２０４
は、ＣＰＵ１１によってリード／ライト可能な１６個の
８ビットＩ／Ｏレジスタから構成されている。これらレ
ジスタそれぞれには、ウインドウアドレス情報がＣＰＵ
１１によって設定される。ウインドウアドレス情報は、
前述したように、高速動作可能なＩ／Ｏデバイスが配置
されているＩ／Ｏアドレス空間を示す。この実施例で
は、４つのＩ／Ｏデバイス（ＰＣＭＣＩＡコントローラ
１４、ＩＤＥインタフェース１５、ＳＣＳＩインタフェ
ース１６そのもの、またはそれらに接続されるＩ／Ｏデ
バイス）がそれぞれ高速動作可能であるので、それらＩ
／Ｏデバイスに対応する４つのウインドウアドレス情報
がウインドウアドレス設定レジスタ群２０４に設定され
る。１つのウインドウアドレス情報は、対応するＩ／Ｏ
デバイスが配置されているＩ／Ｏアドレス空間のスター
トアドレスを示す１６ビットデータと、そのＩ／Ｏアド
レス空間のエンドアドレスを示す１６ビットデータから
構成される。したがって、１つのウインドウアドレス情
報は３２ビットデータであるので、４個の８ビットレジ
スタに分割されて格納される。

【００４３】バス幅・モード設定レジスタ群２０５は、
ＣＰＵ１１によってリード／ライト可能な４個の８ビッ
トＩ／Ｏレジスタから構成されている。バス幅・モード
設定レジスタ群２０５の４個のレジスタには、高速動作
可能な４個のＩ／Ｏデバイスそれぞれの属性情報（バス
幅フラグ、モードフラグ）がＣＰＵ１１によって設定さ
れる。バス幅フラグは、対応するＩ／Ｏデバイスが８ビ
ットデバイスであるか、１６ビットデバイスであるかを
示す。モードフラグは、ＣＰＵ１１の１つのＩ／Ｏアク
セス要求に応答して対応するＩ／Ｏデバイスを連続アク
セスする時に、そのＩ／Ｏデバイスに与えるＩ／Ｏアド
レスの値をシステムコントローラ１２内部でインクリメ
ントする必要があるか否かを示す。

【００４４】コマンド設定レジスタ群２０６は、ＣＰＵ
１１によってリード／ライト可能な４個の８ビットＩ／
Ｏレジスタから構成されている。コマンド設定レジスタ
群２０６の４個のレジスタそれぞれには、高速動作可能
な４個のＩ／Ｏデバイスそれぞれのコマンドサイクル規
定情報がＣＰＵ１１によって設定される。コマンドサイ
クル規定情報は、ＩＳＡバス２２を介して対応するＩ／
Ｏデバイスに供給するＩＯＲＤ信号およびＩＯＲＤ信号
のセットアップタイム、パルス幅、ホールドタイムを示
す。これらセットアップタイム、パルス幅、ホールドタ
イムの値は、対応するＩ／Ｏデバイス自体の動作速度に
よって決定される。したがって、ＰＣＭＣＩＡコントロ
ーラ１４、ＩＤＥインタフェース１５、ＳＣＳＩインタ
フェース１６の動作速度が互いに異なる場合には、コマ
ンド設定レジスタ群２０６に設定されるコマンドサイク
ル規定情報も互いに異なる値を示すことになる。

【００４５】高速動作ウインドウヒット判定回路１２５
によるヒット判定動作は、前述のウインドウアドレス設
定レジスタ群２０４およびバス幅・モード設定レジスタ
群２０５にそれぞれ設定されたウインドウアドレス情報
およびデバイス属性情報を利用して次のように行なわれ
る。

【００４６】すなわち、高速動作ウインドウヒット判定
回路１２５は、まず、Ｉ／Ｏアドレスデコーダ２０２か
らのＩ／Ｏアドレス値とウインドウアドレス情報とを比
較し、Ｉ／Ｏアドレスの値がどのウインドウに属するか
を決定する。どのウインドウにも属していないならばミ
スヒットとなり、通常のＩＳＡバスサイクルが実行され
る。

【００４７】一方、Ｉ／Ｏアドレスの値が属するウイン
ドウが存在する場合には、高速動作ウインドウヒット判
定回路１２５は、そのウインドウに配置されているＩ／
Ｏデバイスに対応する属性情報をチェックし、インクリ
メント後のＩ／Ｏアドレス値がそのウインドウのアドレ
ス範囲を越えるか否かを調べる。

【００４８】例えば、ＣＰＵ１１からのバイトイネーブ
ル信号ＢＥ３ＩＺ−０ＩＺによって指定されたデータ転
送幅が３２ビットで、アドレス指定されたＩ／Ｏデバイ
スが８ビットデバイスの場合には、８ビットデータ転送
のためのＩ／Ｏサイクルが４回連続して実行される。こ
の場合、もしアドレス指定されたＩ／Ｏデバイスがアド
レスインクリメントを必要とするデバイスであれば、Ｉ
／Ｏアドレスの値を＋１ずつ合計４回インクリメントす
る必要がある。したがって、この場合には、これらイン
クリメントされるアドレス値それぞれが、該当するウイ
ンドウのアドレス範囲を越えるか否かが予め調べられ
る。越える場合にはミスヒットとなり、高速バスコント
ローラ１２４の使用が禁止され、ＩＳＡバスコントロー
ラ１２３が用いられる。越えない場合はヒットとなり、
高速バスコントローラ１２４が用いられる。このような
判定を行うのは例えば、Ｉ／Ｏデバイス（例えばＨＤ
Ｄ）の機種によっては、データは高速で転送してもよい
が、ＨＤＤに対するパラメータ設定のためのコマンドは
低速で動作させる必要がある場合には、ウインドウの境
界値アドレスに対して８ビットアクセスがされればデー
タ転送であるとして、高速に転送し、１６ビットアクセ
スがされれば、ウインドウの範囲を越えるのでコマンド
転送であると判断して、低速で転送するように制御す
る。

【００４９】このように、インクリメントされたアドレ
ス値が該当するウインドウのアドレス範囲を越えた時に
高速バスコントローラ１２４の使用を禁止するのは、低
速Ｉ／Ｏデバイスが高速コマンドサイクルでアクセスさ
れることに起因する誤動作、および高速Ｉ／Ｏデバイス
が別の高速Ｉ／Ｏデバイスに対応するコマンドサイクル
速度でアクセスされることによる誤動作などを、防止す
るためである。

【００５０】なお、Ｉ／Ｏデバイスがアドレスインクリ
メントを必要としないデバイス、またはデータ転送幅と
Ｉ／Ｏデバイスのバス幅が同一の場合には、無条件にヒ
ットと判定される。

【００５１】高速バスコントローラ１２４は、図示のよ
うに、データバス制御回路３０１、Ｉ／Ｏバッファ制御
回路３０２、アドレスバス制御回路３０３、コマンド制
御回路３０４、およびサイクル制御回路３０５から構成
されており、これらは高速動作ウインドウヒット判定回
路１２５からのヒット信号ＨＩＴに応答して動作する。

【００５２】高速バスコントローラ１２４はＣＰＵサイ
クルの判別及至Ｉ／Ｏアドレスのデコードとウインドウ
ヒット判定により、現在のサイクルが高速ＩＳＡサイク
ルであることを判別すると図１６に示すＦＩＳＡＥＮＪ
信号を出力する。これによりＣＰＵインターフェース１
２１に対してＩＳＡサイクルを発生させないようにする
とともに、ＦＩＯＲＤＯＺ、ＦＩＯＷＴＯＺ、ＳＡ０１
０、ＳＡ０００、ＳＢＨＥＯＺ、ＤＬＡＴ、ＤＳＥＬ０
−４、ＳＤＬＡＴ０−３、ＩＳＡＬＡＴの各出力信号の
セレクタを高速バスコントローラ１２４に切り替える。
また、これらの信号は、ＦＩＳＡＥＮＪ＝Ｌ（ロウレベ
ル））のときはＬ固定出力となる。高速バスコントロー
ラ１２４はＦＤＩＳＪＺ入力がアクティブになるとＶＬ
バス上のデバイス（ＶＧＡコントローラなど）がセレク
トされたと判断し、高速ＩＳＡモードには入らない。高
速ＩＳＡサイクルの終了は、ＦＲＤＹＯＺ信号によりＣ
ＰＵインターフェースへ通知される。また、このときＦ
ＩＳＡＥＮＪＺ信号により、ＳＢＨＥＯＺなどの各出力
信号はＣＰＵインターフェースに切り替えられる。図１
６はサイクル数が２、サイクル長（Ｔｃ＝３Ｔ）のとき
のクロック信号ＣＬＫＩ↑、ＡＤＳＩＺ、ＲＤＹＩＺ、
ＦＩＳＡＥＮＪＺ、ＦｉＯＲＤＯＺ／ＦＩＯＷＴＯＺ、
およびＦＲＤＹＯＺの各信号のタイミングチャートを示
す。

【００５３】ＦＩＳＡＥＮＪＺ＝Ｌになる条件は次の通
りである。１）ＨＬＤＡ＝Ｌ、ＭＩＯＩ＝Ｌ，ＤＣＩ＝Ｌ、ＢＥＯ
Ｚ＝Ｌであること２）（ＡＤＳＩＺ＋ＭＩＯＩ）＝ＬのときのＣＬＫＩ３）アドレスデコード結果が高速ＩＳＡウインドウにヒ
ットしていること４）ＦＤＩＳＪＺ＝ＨであることＦＩＳＡＥＮＪＺは、ＲＤＹＩＺ＝ＬのときのＣＬＫＩ
↑でＨに戻る。

【００５４】データバス制御回路３０１、Ｉ／Ｏバッフ
ァ制御回路３０２、およびアドレスバス制御回路３０３
は、ＩＳＡバス２２のデータバスおよびアドレスバスの
制御のためにシステムコントローラ１２内部の制御信号
を発生する。これら制御信号は、例えば、データバスに
ついてはデータ出力タイミングの制御、バイトレーンの
指定、およびバイトイネーブル指定などに使用され、ア
ドレスバスについてはアドレス出力タイミングの制御な
どに使用される。

【００５５】コマンド制御回路３０４は、ＩＳＡバス２
２上に出力するＩ／Ｏリード信号ＩＯＲＤまたはＩ／Ｏ
ライト信号ＩＯＷＴを用いて、アドレス指定された高速
Ｉ／Ｏデバイスをリード／ライト動作させるためのコマ
ンドサイクルを実行する。この場合、コマンドサイクル
の実行速度は、アドレス指定された高速Ｉ／Ｏデバイス
に対応するコマンドサイクル規定情報（セットアップタ
イム、パルス幅、ホールドタイム）によって決定され
る。

【００５６】サイクル制御回路３０５は、高速Ｉ／Ｏデ
バイスに対するリード／ライトサイクルが終了した時に
レディー信号ＦＲＤＹＯＺ１を発生する。ＩＯＲＤＹコ
マンド制御回路２０７は、高速バスサイクルを駆動した
ときに、Ｉ／Ｏデバイス側から、データ転送が間に合わ
ないことを示すＮＯＴＲＥＡＤＹ（インアクティブな
ＩＯＲＤＹ信号）が出力された際に、Ｉ／Ｏリード／ラ
イトコマンドのサイクル幅を引き延ばすための回路であ
り、詳細については後述する。

【００５７】データバス制御回路３０１、Ｉ／Ｏバッフ
ァ制御回路３０２、アドレスバス制御回路３０３、コマ
ンド制御回路３０４、およびサイクル制御回路３０５か
ら出力される各種制御信号の一覧を以下に示す。信号名機能ＦＤＬＡＴＤ３１Ｉ−００Ｉのデータラッチ信号。トランスペアレントラッチ。”Ｈ”でラッチ。ＦＤＳＥＬ４−０データスワップのための信号ＦＳＤＬＡＴ３−０ＩＳＡデータラッチ信号ＦＤＢＥＮＤ３１−００の出力イネーブル信号。外部ピンＤ３１− ００双方向バッファの出力イネーブル条件のひとつ。

【００５８】ＣＰＵコントロールブロックからのＤＢＥＮ信号、ＤＲＡＭコントロールブロックからのＤＯＥ信号とＯＲをとる。ＦＳＤＨＥＮＺＳＤ１５−０８の出力イネーブル信号。外部ピンＳＤ１５−０８双方向バッファの出力イネーブル条件のひとつ。ＣＰＵコントロールブロックからのＳＤＨＥＮＺ信号とＯＲをとる。ＦＳＤＬＥＮＺＳＤ０７−００の出力イネーブル信号。外部ピンＳＤ０７−００双方向バッファの出力イネーブル条件のひとつ。

【００５９】ＣＰＵコントロールブロックからのＳＤＬＥＮＺ信号とＯＲをとる。ＦＩＳＡＬＡＴＩＳＡアドレスへ出力するためのＣＰＵアドレスをラッチする信号。ＦＳＡ０００−０１０ＩＳＡアドレス００出力およびＩＳＡアドレス０１出力。ＦＩＯＲＤＯＺ高速ＩＳＡ用ＩＯＲＤ。ＦＩＯＷＴＯＺ高速ＩＳＡ用ＩＯＷＴ。ＦＲＤＹＯＺ高速ＩＳＡのサイクルレディ信号。ＤＲＡＭコントロールブロックのＲＤＹＯＺ出力と負論理ＯＲをとり、ＣＰＵコントロールブロックのＲＤＹＯＺに入力する。

【００６０】次に、図３のタイミングチャートを参照し
て、高速Ｉ／Ｏアクセスのためのコマンド生成動作を説
明する。ここでは、ローカルバス２１がＶＥＳＡＶＬ
バスであり、そのＶＬバスのバスクロック（３３ＭＨ
Ｚ）を用いてリード／ライトコマンドを生成する場合を
説明する。

【００６１】まず、ＣＰＵ１１がＩ／Ｏアクセス命令を
実行してＩ／Ｏアクセスのためのバスサイクルを開始
し、ローカルバス２１上のアドレスストローブ信号ＡＤ
ＳＩＺをアクティブにすると共に、ローカルバス２１上
にバイサイクル規定信号ＤＣＩ、ＭＩＯＩ、ＷＲＩ、お
よびＩ／Ｏアドレスを出力する。

【００６２】ＡＤＳＩＺがアクティブにされているアド
レスフェーズの期間においては、ＣＰＵ１１からのＩ／
ＯアドレスがＩ／Ｏアドレスデコーダ２０２によってデ
コードされ、また高速動作ウインドウヒット判定回路１
２５によってヒット判定が行なわれる。

【００６３】ヒットしたならば、高速動作ウインドウヒ
ット判定回路１２５から高速バスコントローラ１２１に
“１”のヒット信号ＨＩＴが送られる。このヒット信号
ＨＩＴに応答して、高速バスコントローラ１２１は高速
バスサイクル制御を開始する。コマンド制御回路３０４
は、コマンド設定レジスタ群２０６を参照して、アドレ
ス指定された高速Ｉ／Ｏデバイスに対応するコマンドサ
イクル規定情報を検出する。そして、コマンド制御回路
３０４は、そのコマンドサイクル規定情報によって規定
されるセットアップタイム、パルス幅、ホールドタイム
に従って、ＩＳＡバス２２上にＩ／Ｏリード信号ＩＯＲ
ＤまたはＩ／Ｏライト信号ＩＯＷＴを発行する。

【００６４】高速Ｉ／Ｏデバイスは、そのコマンドに応
答してリードまたはライト動作を行なう。このリードま
たはライト動作は、セットアップタイム、パルス幅、ホ
ールドタイムによって規定されるコマンドサイクル期間
中に必ず完了する。なぜなら、使用されるセットアップ
タイム、パルス幅、ホールドタイムは、アクセス対象の
Ｉ／Ｏデバイスの性能に合わせて規定されているからで
ある。従って、Ｉ／Ｏデバイスが高性能であるほど、コ
マンドサイクルの実行期間を短くする事ができる。

【００６５】ＣＰＵ１１によって要求されたデータ転送
幅が例えば３２ビットで、アクセス対象のＩ／Ｏデバイ
スが１６ビットデバイスならば、図示のように、コマン
ドサイクルが２回連続して実行される。

【００６６】２回目のコマンドサイクルのセットアップ
タイム、パルス幅、ホールドタイムは、１回目のコマン
ドサイクルのそれと同一である。２回目のコマンドサイ
クルの終了時にはサイクル制御回路３０５からレディー
信号ＦＲＤＹＯＺ１が出力され、これによってＣＰＵ１
１に対してバスサイクルが終了した事を示すＦＲＤＹＯ
Ｚが発行される。

【００６７】このように、高速動作可能なＩ／Ｏデバイ
スがアドレス指定された場合には、そのＩ／Ｏデバイス
の性能を最大限利用するために、高速にコマンドサイク
ルが実行される。なお、高速動作可能なＩ／Ｏデバイス
をアクセスするためのバスサイクルは、コマンドサイク
ル以外は通常のＩＳＡサイクルと同一である。

【００６８】図４には、高速ウインドウにヒットした場
合の高速バスサイクルとミスヒットの場合の低速バスサ
イクルが対比して示されている。ミスヒットの場合、つ
まり通常のＩ／Ｏデバイスがアドレス指定された場合に
は、１回のコマンドサイクルの実行に１μＳ程度必要に
なる。一方、ヒットの場合、つまり高速動作可能なＩ／
Ｏデバイスがアドレス指定された場合には、その高速動
作可能なＩ／Ｏデバイスの性能を最大限発揮させること
により、例えば１００〜２００ｎｓ程度の時間で１回の
コマンドサイクルを完了することができる。

【００６９】上述した図２に示すＩＯＲＤＹコマンド制
御回路２０７は図５に示すように、ＩＯＲＤＹモードス
イッチングレジスタ３１、ＩＯＲＤＹ同期化回路３３、
および誤動作防止回路３５により構成される。ＩＯＲＤ
Ｙ信号は、システムバス上のＩ／Ｏデバイス（例えばハ
ードディスクドライブ等）に対してリードコマンドを発
行したときに、データ転送が間に合わなくなるとＨＤＤ
側からＩＯＲＤＹ信号（ビジー状態であることを示すイ
ンアクティブなＩＯＲＤＹ信号）が出力される。このＩ
ＯＲＤＹ信号がきたらリードコマンドのサイクルを引き
延ばす必要がある。例えば、高速ＩＤＥインターフェー
ス（米国Ａｄａｐｔｅｃ社ＡＩＣ−３５ＶＬ０１）でモ
ード６設定（最大転送レート２０ＭＢ／ｓｅｃ）の時の
タイミングは以下の通りである。 Tc: Cycle Time 180ns (min.) Ts: Address Setup time to IORD/IOWT 20ns (min.) Tw: IORD/IOWT Pulse Width (16/8-bit) 80ns (min.) Tr: IORD/IOWT Recovery Time 25ns (min.) このとき、高速ＩＳＡサイクルによりデータ転送が間に
合わなくなると、ＨＤＤはＩＯＲＤＹ信号を出力する。
これに応答してシステム側はリードコマンドを引き延ば
す必要がある。

【００７０】ＩＯＲＤＹモードスイッチングレジスタ３
１はＩＯＲＤＹモードの設定を行うためのレジスタであ
り、各ビットアサインメントは次のように設定されてい
る。ｂｉｔ７：ＩＯＲＤＹモードイネーブルｂｉｔ６：ＩＯＲＤＹサンプルモード（ＩＯＲＤＹ同期化モードイネーブル）ｂｉｔ５：ＩＯＲＤＹ誤動作防止回路ｂｉｔ４〜ｂｉｔ２：Ｎ／Ｃｂｉｔ１，０：ＩＯＲＤＹ↑〜コマンド↑までの追加クロック数設定。ｂｉｔ７、６、５の設定と機能は次の通りである。ｂｉｔ設定機能ｂｉｔ７１ＩＯＲＤＹを受け取る０ＩＯＲＤＹを受け取らないｂｉｔ６１ＩＯＲＤＹ同期化モード０ＩＯＲＤＹ非同期化モードｂｉｔ５１ＩＯＲＤＹ誤動作防止回路動作可能０ＩＯＲＤＹ誤動作防止回路動作不能次にＩＯＲＤＹ同期化回路３３について説明する。

【００７１】図１６に示すように、コマンド（＿ＩＯＲ
／ＩＯＷ）がロウレベルになってから、ＩＯＲＤＹ信号
が出力されるまでに３５ｎｓ（ＡＴＡ−２規格）（Ｔａ
の時間）かかる。コマンドがプログラマブルということ
は、クロック基準で動いている。従って、コマンドはク
ロックに同期しているが、ＩＯＲＤＹは非同期で入って
くる。コマンド設定が短いと、ＩＯＲＤＹ信号をとる場
合に、クロックでサンプリングしてとると時間的に間に
合わないことがある。従って、非同期で入ってくるＩＯ
ＲＤＹ信号を同期でつくっている信号にうまく乗せるた
めには、クロックで同期化する必要がある。

【００７２】図６はＩＯＲＤＹ同期化回路の詳細回路図
である。図６において、フリップフロップ（Ｆ／Ｆ）３
７は図７Ａに示すクロック信号ＣＬＫの立ち上がりに同
期してＩＯＲＤＹ信号をラッチする。同時にＦ／Ｆ４１
には、インバータにより反転されたクロック信号ＣＬＫ
が入力される。このため、Ｆ／Ｆ４１はクロック信号Ｃ
ＬＫの立ち下がりに応答してＩＯＲＤＹ信号をラッチす
る。ＯＲ回路４３はＦ／Ｆ４１からの出力Ａ（図７Ｄ参
照）とＦ／Ｆ４１からの出力Ｂ（図７Ｅ参照）とのＯＲ
を取る。ＯＲ回路４３からの出力信号はクロックＣＬＫ
の立ち上がりに同期してＦ／Ｆ４５にラッチされる。こ
の結果、図７Ｆに示すようにＦ／Ｆ４５からクロック信
号ＣＬＫに同期したＩＯＲＤＹ信号が得られる。

【００７３】このように同期でサンプルするモードでは
最低でも１クロック分無いとＩＯＲＤＹ信号が取れな
い。このため、この実施例では、同期でサンプルするモ
ードと非同期でサンプルするモードの２つのモードがあ
る。同期モードでは１．５クロック前にＩＯＲＤＹが入
ってこないとうまく取れない。非同期モードでは０．５
クロック前にＩＯＲＤＹが入ってくれば取れる。このた
め、この実施例では、上述したように、ＩＯＲＤＹモー
ド切り替えレジスタ３１に同期モードおよび非同期モー
ドを切り替えるためのビット（ビット６）が設けられ
る。

【００７４】なお、図７Ａ及至７Ｆに示す波形図はクロ
ックＣＬＫの立ち上がりでＩＯＲＤＹが取れた場合を示
している。図７Ａ及至７Ｆに示すタイミングにおいて、
ＩＯＲＤＹを有効にするためには、ＩＯＲＤＹがコマン
ドの終了２．０Ｔ＋α（Ｔはクロック周期）前に入力さ
れていることが条件となる。

【００７５】図８Ａ及至８Ｆに示す波形図はクロックＣ
ＬＫの立ち下がりでＩＯＲＤＹが取れたことを示してい
る。図８Ａ及至８Ｆに示すタイミングにおいては、ＩＯ
ＲＤＹを有効にするためには、ＩＯＲＤＹがコマンドの
終了１．５Ｔ＋α前に入力されていることが条件とな
る。図７Ａ及至７Ｆおよび図８Ａ及至８Ｆに示すように
ＩＯＲＤＹを同期化した場合、コマンドを引き延ばすに
は、コマンドの終了２．０Ｔ＋α前までにＩＯＲＤＹが
入力されることが条件となる。そうなると、コマンドの
パルス幅（Ｔｗ）を２．０以下に設定した場合、ＩＯＲ
ＤＹを有効にすることができなくなる。そこで、同期化
モードとは別にＩＯＲＤＹをそのまま使用してＳＱ、Ｓ
Ｓをマスクする非同期モードが設けられる。非同期モー
ドの場合には、、コマンド終了０．５Ｔ＋α前までにＩ
ＯＲＤＹが来ていればコマンドの引き延ばしが可能とな
る。なお、入力されたＩＯＲＤＹの後縁は、同期／非同
期ともＦ／Ｆで１回ラッチしてから立ち上がるように構
成されている。これは、ＩＯＲＤＹが有効になった場
合、ＩＯＲＤＹが切れてからコマンドが立ち上がるまで
の時間（Ｔｃ）を確保するためである。

【００７６】以下、コマンド生成回路について詳述す
る。図９はコマンド生成回路の詳細回路図である。図９
示すようにコマンド生成回路は複数のフリップフロップ
（Ｆ／Ｆ）４７ａ、４７ｂ、４７ｃ、４７ｄ、４７ｅ、
４７f 、４７ｇ・・・から成るシフトレジスタ４７を有
している。各Ｆ／Ｆ４７ａ、４７ｂ、４７ｃ，４７ｄ，
４７ｅ、４７ｆは、それぞれ１クロック遅れたＳＱ信号
ＳＱ１、ＳＱ２、ＳＱ３、ＳＱ４、ＳＱ５、ＳＱ６を出
力する。クロック信号ＣＬＫおよびＳＱ信号ＳＱ１、Ｓ
Ｑ２、ＳＱ３、ＳＱ４、ＳＱ５、ＳＱ６の各信号の波形
図を図１０Ａ及至１０Ｇに示す。上述したように、コマ
ンド設定レジスタ群２０６は、４個の８ビットＩ／Ｏレ
ジスタで構成され、各レジスタにはそれぞれ高速動作可
能な４個のＩ／Ｏデバイスそれぞれのコマンドサイクル
規定情報がＣＰＵ１１により設定される。コマンドサイ
クル規定情報は、ＩＯＲＤ信号のセットアップタイム、
パルス幅、およびホールドタイムを保持している。コマ
ンドコントローラ３０４内には、図１１に示すようにセ
ットアップタイム用レジスタ５１、パルス幅用レジスタ
５３、およびホールドタイム用レジスタ５５が設けられ
それぞれコマンド設定レジスタ２０６からのセットアッ
プタイム、パルス幅、およびホールドタイムを保持す
る。いま、図１０Ｈに示すように説明の便宜上、セット
アップタイム１クロック分、パルス幅１クロック分、お
よびホールドタイムも１クロック分のコマンドを生成す
るとする。また、図１０Ａに示す矢印の部分をスタート
位置と過程する。この場合、各レジスタ５１、５３、５
５にはそれぞれ”１”というパラメータがセットされ
る。この結果、レジスタ５１からスタートに対して１プ
ラスした値を選ぶような信号、すなわち信号ＳＱ２を選
択する信号ＳＱ２ＳＥＬ信号が出力される。レジスタ５
１からの出力信号は加算回路５７に供給される。加算回
路５７はレジスタ５３からの信号とレジスタ５１からの
信号を加算し、信号ＳＱ３を選択するような信号ＳＱ３
ＳＥＬを出力する。レジスタ５７からの信号は加算器５
９に供給される。加算器５９はレジスタ５７からの出力
信号とレジスタ５５からの出力信号を加算し、信号ＳＱ
４を選択する信号ＳＱ４ＳＥＬを出力する。この結果、
信号ＳＱ２がコマンドの始まりになり、ＳＱ３がコマン
ドの終わりになる。従って、信号ＳＱ２と信号ＳＱ３の
反転信号を加算した信号がコマンドとなる。最後に信号
ＳＱ４がサイクルの終わりを示し、他の信号が生成され
る。

【００７７】前記高速ＩＳＡウインドウコマンドパルス
設定レジスタの設定内容は次の通りである。クロック
周期をＴとしてｎＴ／２倍のセットアップタイム、パル
ス幅、ホールドタイムが与えられる。なお、ＣＰＵクロ
ックは３０ＭＨｚおよび３３ＭＨｚを使用した場合を示
している。 bit 7-5: Setup Time (Ts) bit7 6 5 nT/2 30MHz (T=33ns) 33MHz (T=30ns) 000 0.5T 17ns 15ns 001 1.0T 33ns 30ns 010 1.5T 50ns 45ns 011 2.0T 66ns 60ns 100 2.5T 83ns 75ns 101 3.0T 100ns 90ns 110 3.5T 116ns 105ns 111 4.0T 132ns 120ns bit 4-2:Pulse Width (Tw) bit 4 3 2 nT/2 30MHz (T=33ns) 33MHz (T=30ns) 000 1.5T 50ns 45ns 001 2.0T 66ns 60ns 010 2.5T 83ns 75ns 011 3.0T 100ns 90ns 100 3.5T 116ns 105ns 101 4.0T 132ns 120ns 110 4.5T 149ns 135ns 111 5.0T 165ns 150ns bit 1-0: Holt Time (Th) bit 1 0 nT/2 30MHz (T=33ns) 33MHz (T=30ns) 00 0.5T 17ns 15ns 01 1.0T 33ns 30ns 10 1.5T 50ns 45ns 11 2.0T 66ns 60ns このレジスタを設定することにより、図１２に示すよう
にＣＰＵクロックに対する、Ｉ／Ｏリードコマンドおよ
びＩ／Ｏライトコマンドのセットアップタイム（Ｔ
ｓ）、パルス幅（Ｔｗ）、およびホールドタイム（Ｔ
ｈ）が設定できる。

【００７８】また、図１１に示すレジスタ５１からの３
ビット出力と、セットアップタイムＴｓ、および信号名
（ＴＳＪ）（図１１参照）との関係は次の通りである。 P8F0X D7J D6J D5J Ts 信号名(TSJ) 000 0.5T SQ2P5J 001 1.0T SQ3J 010 1.5T SQ3P5J 011 2.0T SQ4J 100 2.5T SQ4P5J 101 3.0T SQ5J 110 3.5T SQ5P5J 111 4.0T SQ6J なお、P8F0XD7J-D5JはPort-8FH(Index=00H-07H) のう
ち、現在ヒットしているインデックスのBit7-Bit5 の
値。Tsは、そのレジスタ値により与えられるセットアッ
プタイム（SQ2 からの距離）これらの値によりTSJ が選
ばれる。

【００７９】図１１に示す加算回路５７からの４ビット
出力と、セットアップタイム＋パルス幅、および信号名
との関係は次の通りである。 TSW D3J D2J D1j D0j Ts+Tw 信号名(TSWJ) 0000 2.0T SQ4J 0001 2.5T SQ4P5J 0010 3.0T SQ5J 0011 3.5T SQ5P5J 0100 4.0T SQ6J 0101 4.5T SQ6P5J 0110 5.0T SQ7J 0111 5.5T SQ7P5J 1000 6.0T SQ8J 1001 6.5T SQ8P5J 1010 7.0T SQ9J 1011 7.5T SQ9P5J 1100 8.0T SQ10J 1101 8.5T SQ10P5J 1110 9.0T SQ11J TSWD3J-D0 は、Port-8FH (Index = 00H-07H)のうち、現
在ヒットしているインデックスのBit7-Bit5(Ts) と、Bi
t4-Bit2(Tw) を足した値。Ts+Tw は、TSWD3J-D0Jにより
与えられるセットアップタイム＋パルス幅（ＳＱ２から
の距離）これらの値によりTSWJ（図１１参照）が選ばれ
る。

【００８０】また、図１１に示す加算回路５９から出力
される５ビットの出力と、セットアップタイム＋パルス
幅＋ホールドタイムと、信号名との関係は次の通りであ
る。 TSWH D4J D3J D2J D1J D0J Ts+Tw+Th 信号名(TSWHJ) 00000 2.5T SQ3P5J 00001 3.0T SQ4J 00010 3.5T SQ4P5J 00011 4.0T SQ5J 00100 4.5T SQ5P5J 00101 5.0T SQ6J 00110 5.5T SQ6P5J 00111 6.0T SQ7J 01000 6.5T SQ7P5J 01001 7.0T SQ8J 01010 7.5T SQ8P5J 01011 8.0T SQ9J 01100 8.5T SQ9P5J 01101 9.0T SQ10J 01110 9.5T SQ10P5J 01111 10.0T SQ11J 10000 10.5T SQ11P5J 10001 11.0T SQ12J TSWHD4J-D0 は、Port-8FH(Index=00H-07H) のうち、現
在ヒットしているインデックスのBit7-Bit5(Ts) とBit4
-Bit2(Tw) とBit1-Bit0(Th) を足した値。Ts+Tw+Thは、
TSWHD4J-DoJ により与えられる高速ＩＳＡサイクル時間
（＝セットアップタイム＋パルス幅＋ホールドタイム＝
ＳＱ２からの距離）これらの値によりTSWHJ （図１１参
照）が選ばれる。TSWHJ は、サイクルが終わる１Ｔ前の
信号を取り出し、FRDYOZ信号生成に使用される。例え
ば、(Ts+Tw+Th)=2.5T のとき、SQ2 から始まるサイクル
はSQ4P5Jで終了するが、TSWHJ は、SQ3P5Jから取り出
し、ここからFRDYOZの生成を始める。次にコマンド信号
のウエイト制御について説明する。

【００８１】いま、図１０Ｉに示すようにコマンドのサ
イクル幅がＳＱ２及至ＳＱ６の距離であるとする。この
状態でＩＯＲＤＹ信号が入力されたときに、コマンド信
号をウエイト（ｗａｉｔ）させるためには、ＳＱ６の信
号によりコマンド信号がカウントアップされないように
すればよい。言い替えれば図９において、ＳＱ５の信号
がＦ／Ｆ４７ｆにラッチされないように、ＩＯＲＤＹ信
号でマスクすればよい。すなわち図１３に示すように、
Ｆ／Ｆ４７ｅの出力段に接続されているＡＮＤゲート６
１ｅにＩＯＲＤＹ信号を入力することにより、ＩＯＲＤ
Ｙ信号がロウレベルのうちは、ＳＱ５の信号はＡＮＤゲ
ート６１ｅにより阻止され、Ｆ／Ｆ４７ｆによりラッチ
されない。この結果、ＳＱ６の信号はハイレベルになる
まで、コマンド信号はロウレベルからハイレベルに変わ
らず、コマンド信号がウエイトされる。

【００８２】図１４はＴｓ＝０．５、Ｔｗ＝２．５、Ｔ
ｈ＝０．５、同期モードの設定でＩＯＲｄＹが２Ｔ分入
力された場合、次のようなタイミングでコマンドが引き
延ばされる様子を示すタイミングチャートである。。

【００８３】なお、この実施例ではＩＯＲＤＹ↑〜コマ
ンド↑までの時間をレジスタ設定により、３クロック分
まで任意に変えることが可能である。すなわち、ＩＯＲ
ＤＹが立ち上がってからコマンドが立ち上がるまでの時
間（ホールドタイム：Ｔｃ）を、ＨＤＤの機種の仕様に
あわせて変えることができるように構成されている。設
定するレジスタと追加クロックの関係は次のように構成
されている。ｂｉｔ０ｂｉｔ１機能００追加クロック数００１追加クロック数１１０追加クロック数２１１追加クロック数３なお、ＩＯＲＤＹコマンド制御回路２０７は”ウインド
ウ”を８個有し、設定されたウインドウによって動く
（８個のうちのｅｎａｂｌｅになっているウインドウに
対してアクセスがあったときのみＩＯＲＤＹモード切り
替えレジスタの全ビットが有効になる。

【００８４】次に、誤動作防止について説明する。ＩＯ
ＲＤＹモードでＩＯＲＤＹが出力されたものの、ＴＳＷ
Ｊの引き延ばしができなかった場合、（コマンド終了
０．５Ｔ前までにＩＯＲＤＹがサンプリングされなかっ
た場合）、コマンドを生成するために立ち上がったＳＱ
をロウレベルに落としてしまうことがある。このような
誤動作を防止するために、ＩＯＲＤＹがコマンド引き延
ばしに効かなかった場合、ＩＯＲＤＹがロウレベルであ
っても、内部ＩＯＲＤＹ（実際にコマンドの引き延ばし
を行う回路内のＩＯＲＤＹ）をクリアする回路を設け
た。この回路は、ＩＯＲＤＹモード切り替えレジスタ３
１のビット５をセットすることによりイネーブルにな
る。

【００８５】上述したＡＮＤゲートに入力されるＩＯＲ
ＤＹ信号が次のサイクルのときにもアクティブ状態であ
ると、誤動作する恐れがある。内部信号的には図１５Ａ
に示すようにいまＩＯＲＤＹ信号が入力されたときに、
コマンドを引き延ばす場合、図１５ＢのようにＩＯＲＤ
Ｙ信号のロウレベルを引き延ばしている。このとき図１
５Ｃに示すようにコマンド信号がロウレベルからハイレ
ベルに変換したにもかかわらず、図１５Ｂに示すように
ＩＯＲＤＹ信号がロウレベルのままであると、次のサイ
クルに影響を及ぼすことになる。従って、誤動作を防止
するために、図１５Ｂに示すＩＯＲＤＹ信号の波線のご
とくにＩＯＲＤＹ信号をロウレベルからハイレベルに設
定することにより次のサイクルに影響がでないように構
成されている。なお、この誤動作防止機能はシミュレー
ション用に設けられている。すなわち、シミュレーショ
ンでＩＯＲＤＹが取れない位置を確認するためにわざと
通常では有り得ない位置にＩＯＲＤＹ信号を入れること
がある。このときに期待しない動きをしてしまうので、
それを防ぐために設けられているものであり、実動作で
はそのような誤動作は起こり得ない。実動作において、
ＩＯＲＤＹが取れないタイミングで入力されるというこ
とはすでに誤動作を起こしているということであり、そ
のような設定はしてはいけないということであり、その
ときはコマンド信号のサイクル幅を広く設定する必要が
ある。従って、実動作では有り得ない。

【００８６】なお、通常は、この回路を使用しないで、
次の２つの方法でこの問題を回避できる。１）コマンド幅を広くする。

【００８７】ＩＯＲＤＹの仕様でコマンド↓〜ＩＯＲＤ
Ｙ↓までがＭａｘ：３５ｎｓとなっているため、パルス
幅ｗ広げることによりＩＯＲＤＹが取れない場合はなく
なる。２）非同期モードにする。

【００８８】ＩＯＲＤＹをスルーで入力させることによ
り、コマンド立ち上がり０．５Ｔ前に間に合わせるよう
にする。以上のように、この実施例においては、通常の
速度でコマンドサイクルを実行するＩＳＡバスコントロ
ーラ１２３に加え、それよりも高速にコマンドサイクル
を実行する高速バスコントローラ１２４が設けられてお
り、アクセス対象のＩ／Ｏデバイスに応じてそれらが選
択的に使用される。

【００８９】したがって、使用されるＩ／Ｏデバイス自
体の性能を最大限有効利用することが可能となり、ＩＳ
Ａバス２２のデータ転送速度よりも高速なデータ転送を
実現できる。

【００９０】また、コマンドサイクル規定情報の設定内
容に応じてコマンドサイクル実行速度を任意に変更する
ことが可能となる。従って、この実施例のシステムコン
トローラ１２を内蔵したパーソナルコンピュータの製品
出荷後に、ＨＤＤなどをより高速なものに交換しても、
ドライバソフトやユーティリティなどによってコマンド
設定レジスタ２０６の設定内容を変更することによっ
て、そのＨＤＤの性能を最大限有効利用することが可能
となる。

【００９１】なお、システムコントローラ１２に設けら
れたＩ／Ｏ制御のためのロジックは、高速バス上のデバ
イスと低速バス上のデバイスとの間のデータ転送速度を
高速にするものであるため、ＰＣＩバスとＩＳＡバスと
を接続するＰＣＩ／ＩＳＡブリッジ装置などにも同様に
して適用することができる。

【００９２】また、この実施例では、ＣＰＵ１１とＩＳ
Ａバス２２上のＩ／Ｏデバイスの間のデータ転送につい
て説明したが、ＣＰＵ１１に限らず、ＤＭＡコントロー
ラなどバスマスタとして機能するデバイスとＩＳＡバス
２２上のＩ／Ｏデバイスとの間のデータ転送についても
同様にして行なうことができる。

【００９３】さらに、この実施例においては、高速動作
可能なＩ／Ｏデバイス１４〜１６ととその他のＩ／Ｏデ
バイス１７を共にＩＳＡバス２２上のＩＯＲＤ，ＩＯＷ
Ｔ線に接続したが、ＩＯＲＤ，ＩＯＷＴ線の他に、高速
Ｉ／Ｏサイクルのための専用の信号線（以下、ＦＩＯＲ
Ｄ，ＦＩＯＷＴ線と称することにする）を用意し、高速
動作可能なＩ／Ｏデバイス１４〜１６についてはＦＩＯ
ＲＤ，ＦＩＯＷＴ線に接続し、その他のＩ／Ｏデバイス
１７については通常通りにＩＳＡバス２２上のＩＯＲ
Ｄ，ＩＯＷＴ線に接続しても良い。

【００９４】このようにすると、低速なＩ／Ｏデバイス
がその入力信号の高速変化によって悪影響を受けるとい
った事態を防止でき、システムの信頼性をより高める事
ができる。

【００９５】

【発明の効果】以上説明したように、この発明によれ
ば、使用されるＩ／Ｏデバイス自体の性能を最大限有効
利用できるようになり、バスのデータ転送速度よりも高
速なデータ転送速度を実現できる。これにより、低速バ
スに繋がる低速Ｉ／Ｏデバイスとの互換性を維持したま
ま、システム性能を十分に向上させることが可能とな
る。

【図面の簡単な説明】

【図１】この発明の一実施例に係るコンピュータシステ
ム全体の構成を示すブロック図。

【図２】同実施例のコンピュータシステムに設けられた
Ｉ／Ｏ制御ロジックを示すブロック図。

【図３】図２のＩ／Ｏ制御ロジックによって実行される
高速Ｉ／Ｏアクセスのためのコマンド生成動作を説明す
るタイミングチャート。

【図４】図２のＩ／Ｏ制御ロジックによって実行される
高速Ｉ／Ｏアクセスのためのコマンドサイクルと低速Ｉ
／Ｏアクセスのためのコマンドサイクルトを対比して示
すタイミングチャート。

【図５】図２に示すＩＯＲＤＹコマンドコントローラの
詳細ブロック図。

【図６】ＩＯＲＤＹ同期化回路の回路図。

【図７】図６に示す同期化回路において、クロックの立
ち上がりでＩＯＲＤＹが取れた場合を示す波形図。

【図８】図６に示す同期化回路において、クロックの立
ち下がりでＩＯＲＤＹが取れた場合を示す波形図。

【図９】コマンド生成回路の詳細回路図。

【図１０】図９に示すクロック信号ＣＬＫ，ＳＱ信号Ｓ
Ｑ１及至ＳＱ６の波形図、セットアップタイム、パルス
幅、およびホールドタイム各１クロックの場合のコマン
ド信号の波形図、および引き延ばされたコマンド信号の
波形図。

【図１１】図２に示すコマンドコントローラ３０４およ
びサイクルコントローラ３０５内の詳細回路図。

【図１２】ＣＰＵクロックの波形図、および高速ＩＳＡ
ウインドウコマンドパルス設定レジスタにより設定され
るセットアップタイム（Ｔｓ）、パルス幅（Ｔｗ）、お
よびホールドタイム（Ｔｈ）を示すＩ／Ｏリードコマン
ドおよびＩ／Ｏライトコマンドの波形図。

【図１３】コマンド信号のウエイト制御を実現する一例
を示す回路図。

【図１４】コマンド引き延ばしの一例を示すタイミング
チャート。

【図１５】誤動作を説明するためのタイムチャート。

【図１６】サイクル数２、サイクル長（Ｔｃ＝３Ｔ）の
ときの高速ＩＳＡサイクルのタイミングを示すタイミン
グチャート。

【図１７】ＡＴＡ−２規格を説明するためにコマンド
（−ＩＯＲ／ＩＯＷ）とＩＯＲＤＹ信号とのタイミング
を示す波形図。

【符号の説明】

１１…ＣＰＵ、１２…システムコントローラ、１３…シ
ステムメモリ、１４…ＰＣＭＣＩＡコントローラ、１５
…ＩＤＥインタフェース、１６…ＳＣＳＩインタフェー
ス、２１…ローカルバス、２２…ＩＳＡバス、１２１…
ＣＰＵインタフェース、１２２…メモリコントローラ、
１２３…ＩＳＡバスコントローラ、１２４…高速バスコ
ントローラ、１２５…高速動作ウインドウヒット判定回
路、１２６…セレクタ、２０４…ウインドウアドレス設
定レジスタ群、２０５…バス幅・モード設定レジスタ
群、２０６…コマンド設定レジスタ群、３０４…コマン
ド制御回路、３０５…サイクル制御回路。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成７年５月２３日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

Claims

【特許請求の範囲】

【請求項１】バスマスタと、システムメモリと、複数
のＩ／Ｏデバイスが接続されるシステムバスと、前記バ
スマスタからのＩ／Ｏアクセス要求に応じて、前記シス
テムバス上のＩ／Ｏデバイスを制御するためのバスサイ
クルを実行するＩ／Ｏコントローラとを含むコンピュー
タシステムにおいて、前記Ｉ／Ｏコントローラは、前記システムバス上の複数のＩ／Ｏデバイスの中で高速
動作可能なＩ／Ｏデバイスが配置されているアドレス空
間を示す情報を格納するアドレス記憶手段と、前記システムバス上のＩ／Ｏデバイスにリード／ライト
コマンドを発行するためのコマンドサイクルを第１のサ
イクル速度で実行する第１のコマンドサイクル実行手段
と、前記システムバス上のＩ／Ｏデバイスにリード／ライト
コマンドを発行するためのコマンドサイクルを前記第１
サイクル速度よりも高速な第２サイクル速度で実行する
第２のコマンドサイクル実行手段と、前記バスマスタからのＩ／Ｏアドレスの値が前記アドレ
ス記憶手段に保持されている高速動作可能なＩ／Ｏデバ
イスのアドレス空間に属するか否かを判定するヒット判
定手段と、このヒット判定手段の判定結果に従って、前記第１およ
び第２のコマンドサイクル実行手段を選択的に使用して
アクセス対象のＩ／Ｏデバイスに対するコマンドサイク
ル実行速度を切換えるコマンドサイクル切換え手段とを
具備することを特徴とするコンピュータシステム。
【請求項２】前記高速動作可能なＩ／Ｏデバイスに対
応するコマンドサイクル実行速度を規定する情報を格納
するコマンドサイクル記憶手段をさらに具備し、前記第２のコマンドサイクル実行手段は、前記コマンド
サイクル記憶手段に格納された情報を参照し、その情報
によって規定されるコマンドサイクル実行速度でコマン
ドサイクルを実行することを特徴とする請求項１記載の
コンピュータシステム。
【請求項３】前記コマンドサイクルは前記システムバ
ス上に定義されたＩ／Ｏリード信号またはＩ／Ｏライト
信号を用いて実行され、前記コマンドサイクル記憶手段に格納された情報は、前
記Ｉ／Ｏリード信号またはＩ／Ｏライト信号のセットア
ップタイム、パルス幅、ホールドタイムを示すことを特
徴とする請求項２記載のコンピュータシステム。
【請求項４】前記システムバス上に定義され、前記シ
ステムバス上の高速動作可能なＩ／Ｏデバイス以外のＩ
／Ｏデバイスに接続された第１のＩ／ＯリードおよびＩ
／Ｏライト信号線と、前記システムバス上の高速動作可能なＩ／Ｏデバイスに
接続された第２のＩ／ＯリードおよびＩ／Ｏライト信号
線とをさらに具備し、前記第１および第２のコマンドサイクル実行手段は、そ
れぞれ前記第１および第２の信号線を用いてコマンドサ
イクルを実行することを特徴とする請求項３記載のコン
ピュータシステム。
【請求項５】前記第１のコマンドサイクル実行手段に
よるコマンドサイクルの終了に応答して、前記バスマス
タにＩ／Ｏアクセスのためのバスサイクルが終了したこ
とを示すレディー信号を発行する第１のレディー信号発
生手段と、前記第２のコマンドサイクル実行手段によるコマンドサ
イクルの終了に応答して、前記バスマスタにＩ／Ｏアク
セスのためのバスサイクルが終了したことを示すレディ
ー信号を発行する第２のレディー信号発生手段とをさら
に具備することを特徴とする請求項１記載のコンピュー
タシステム。
【請求項６】前記高速動作可能なＩ／Ｏデバイスが、
それを連続アクセスする時にＩ／Ｏアドレスの値をイン
クリメントする必要があるデバイスであるか否かを示す
属性情報を記憶する属性情報記憶手段をさらに具備し、前記ヒット判定手段は、前記属性情報記憶手段に記憶された属性情報がＩ／Ｏア
ドレス値のインクリメントが必要なデバイスであること
を示しているとき、前記バスマスタからのＩ／Ｏアドレ
スの値をインクリメントした値が前記アドレス記憶手段
に保持されている高速動作可能なＩ／Ｏデバイスのアド
レス空間に属するか否かを判定し、属さない時に前記第
２のコマンドサイクル実行手段の使用を禁止することを
特徴とする請求項１記載のコンピュータシステム。
【請求項７】前記高速動作可能なＩ／Ｏデバイスは、
前記システムバスにＰＣＭＣＩＡインタフェースを介し
て接続されるＩ／Ｏデバイスであることを特徴とする請
求項１記載のコンピュータシステム。
【請求項８】前記高速動作可能なＩ／Ｏデバイスは、
前記システムバスにＩＤＥインタフェースを介して接続
されるＩ／Ｏデバイスであることを特徴とする請求項１
記載のコンピュータシステム。
【請求項９】前記高速動作可能なＩ／Ｏデバイスは、
前記システムバスにＳＣＳＩインタフェースを介して接
続されるＩ／Ｏデバイスであることを特徴とする請求項
１記載のコンピュータシステム。
【請求項１０】前記コマンドサイクル記憶手段に記憶
された情報は、高速動作可能な複数のＩ／Ｏデバイスそ
れぞれに対応するコマンドサイクル実行速度を規定する
ための複数のパラメタ値を含み、前記第２のコマンドサイクル実行手段は、前記ＣＰＵか
らのＩ／Ｏアドレスで指定されるＩ／Ｏデバイスに対応
するパラメタ値を参照し、そのパラメタ値によって規定
されるコマンドサイクル実行速度でコマンドサイクルを
実行することを特徴とする請求項２記載のコンピュータ
システム。
【請求項１１】第１のデータ転送速度を有する第１バ
スと、前記第１のデータ転送速度よりも低速の第２のデ
ータ転送速度を有する第２バスと、前記第１バスと前記
第２バスとの間に設けられ、前記第１バス上のバスマス
タからのＩ／Ｏアクセス要求に応じて、前記第２バス上
のＩ／Ｏデバイスを制御するためのバスサイクルを実行
するＩ／Ｏコントローラとを含むコンピュータシステム
において、前記Ｉ／Ｏコントローラは、前記第２バス上の複数のＩ／Ｏデバイスの中で高速動作
可能なＩ／Ｏデバイスが配置されているアドレス空間を
示すアドレス情報、およびその高速動作可能なＩ／Ｏデ
バイスが、それを連続アクセスする時にＩ／Ｏアドレス
の値をインクリメントする必要があるデバイスであるか
否かを示す属性情報を記憶する記憶手段と、前記第２バス上のＩ／Ｏデバイスにリード／ライトコマ
ンドを発行するためのコマンドサイクルを第１のサイク
ル速度で実行する第１のコマンドサイクル実行手段と、前記第２バス上のＩ／Ｏデバイスにリード／ライトコマ
ンドを発行するためのコマンドサイクルを前記第１サイ
クル速度よりも高速な第２サイクル速度で実行する第２
のコマンドサイクル実行手段と、前記バスマスタからのＩ／Ｏアドレスの値が前記記憶手
段に保持されている高速動作可能なＩ／Ｏデバイスのア
ドレス空間に属するか否かを判定するヒット判定手段
と、このヒット判定手段の判定結果に従って、前記第１およ
び第２のコマンドサイクル実行手段を選択的に使用して
アクセス対象のＩ／Ｏデバイスに対するコマンドサイク
ル実行速度を切換えるコマンドサイクル切換え手段と、前記属性情報が、前記ヒット判定手段によってヒット判
定された高速動作可能なＩ／ＯデバイスがＩ／Ｏアドレ
ス値のインクリメントが必要なデバイスであることを示
しているとき、前記バスマスタからのＩ／Ｏアドレスの
値をインクリメントした値が前記記憶手段に保持されて
いる高速動作可能なＩ／Ｏデバイスのアドレス空間に属
するか否かを判定し、属さない時に前記第２のコマンド
サイクル実行手段の使用を禁止する手段とを具備するこ
とを特徴とするコンピュータシステム。
【請求項１２】前記第２のコマンドサイクル実行手段
は、前記第１バスのクロックに同期したタイミングで前
記第２バス上に出力するコマンドを生成し、そのコマン
ドを用いてコマンドサイクルを実行することを特徴とす
る請求項１１記載のコンピュータシステム。
【請求項１３】バスマスタと、システムメモリと、複
数のＩ／Ｏデバイスが接続されるシステムバスと、前記
バスマスタからのＩ／Ｏアクセス要求に応じて、前記シ
ステムバス上のＩ／Ｏデバイスを制御するためのバスサ
イクルを実行するＩ／Ｏコントローラとを含むコンピュ
ータシステムにおいて、前記Ｉ／Ｏコントローラは、前記システムバス上の複数のＩ／Ｏデバイスの中で高速
動作可能なＩ／Ｏデバイスが配置されているアドレス空
間を示す情報を格納するアドレス記憶手段と、前記システムバス上のＩ／Ｏデバイスにリード／ライト
コマンドを発行するためのコマンドサイクルを第１のサ
イクル速度で実行する第１のコマンドサイクル実行手段
と、前記システムバス上のＩ／Ｏデバイスにリード／ライト
コマンドを発行するためのコマンドサイクルを前記第１
サイクル速度よりも高速な第２サイクル速度で実行する
第２のコマンドサイクル実行手段と、前記バスマスタからのＩ／Ｏアドレスの値が前記アドレ
ス記憶手段に保持されている高速動作可能なＩ／Ｏデバ
イスのアドレス空間に属するか否かを判定するヒット判
定手段と、このヒット判定手段の判定結果に従って、前記第１およ
び第２のコマンドサイクル実行手段を選択的に使用して
アクセス対象のＩ／Ｏデバイスに対するコマンドサイク
ル実行速度を切換えるコマンドサイクル切換え手段と、前記第２コマンドサイクル実行時に、前記Ｉ／Ｏデバイ
スからの、データ転送が間に合わないことを示す信号に
応答して前記コマンドのサイクル幅を引き延ばす手段と
を具備することを特徴とするコンピュータシステム。
【請求項１４】前記データ転送が間に合わないことを
示す信号を受け取るかどうかを選択する第１選択手段
と；前記第１選択手段により、前記データ転送が間に合
わないことを示す信号が選択された場合に、前記データ
転送が間に合わないこを示す信号をシステムクロックに
同期してサンプルする手段と；前記データ転送が間に合
わないことを示す信号をシステムクロックに非同期にサ
ンプルする手段と；および前記データ転送が間に合わな
いことを示す信号をシステムクロックに同期してサンプ
ルするかあるいは非同期でサンプルするかを選択する第
２選択手段とをさらに有する。
【請求項１５】前記データ転送が間に合わないことを
示す信号がインアクティブ状態になってから前記コマン
ド信号がインアクティブ状態になるまでのクロック数を
プログラマブルにより設定する手段をさらに有すること
を特徴とする請求項１３記載のコンピュータシステ
ム。。
【請求項１６】前記Ｉ／Ｏデバイスはハードディスク
ドライブを含み、前記データ転送が間に合わないことを
示す信号はＡＴＡ−２規格のＩＯＲＤＹ信号であること
を特徴とする請求項１３記載のコンピュータシステム。
【請求項１７】前記データ転送が間に合わないことを
示す信号による誤動作を防止する手段と；前記誤動作防
止手段をイネーブルにするかディスエーブルにするかを
選択する手段をさらに有することを特徴とする請求項１
３に記載のコンピュータシステム。