JPS62217350A - バス制御方式 - Google Patents
バス制御方式Info
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- JPS62217350A JPS62217350A JP6005586A JP6005586A JPS62217350A JP S62217350 A JPS62217350 A JP S62217350A JP 6005586 A JP6005586 A JP 6005586A JP 6005586 A JP6005586 A JP 6005586A JP S62217350 A JPS62217350 A JP S62217350A
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- JP
- Japan
- Prior art keywords
- input
- response speed
- bus
- output control
- control device
- Prior art date
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- Pending
Links
- 230000004044 response Effects 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims description 8
- 230000000694 effects Effects 0.000 abstract description 4
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバス制御方式に関し、特に応答速度の異なる複
数の入出力制御装置を接続するに好適なバス制御方式に
関する。
数の入出力制御装置を接続するに好適なバス制御方式に
関する。
従来のバス制御方式としては、「ザ８０８６ブツク」（
広済堂産報出版刊、 １９８２年）に記載されている如
く、バスを介してプロセッサ部に接続される入出力制御
装置側において、自分が選択され応答可能となったとき
に、上記プロセッサ側に、準備完であることを示す信号
を上記バスを介して伝えるように構成されたものが知ら
れていた。
広済堂産報出版刊、 １９８２年）に記載されている如
く、バスを介してプロセッサ部に接続される入出力制御
装置側において、自分が選択され応答可能となったとき
に、上記プロセッサ側に、準備完であることを示す信号
を上記バスを介して伝えるように構成されたものが知ら
れていた。
しかし、上述の方式では、応答速度の速い入出力制御装
置においても、入出力制御装置側で自分が判定し応答す
るまでの時間だけ遅くなってしまうという問題があった
。このような問題は、プロセッサ側の動作サイクルが速
くなればなるほど、また、システムに組込まれる入出力
（制御）装置の数が多くなればなるほど、深刻な問題に
なる。
置においても、入出力制御装置側で自分が判定し応答す
るまでの時間だけ遅くなってしまうという問題があった
。このような問題は、プロセッサ側の動作サイクルが速
くなればなるほど、また、システムに組込まれる入出力
（制御）装置の数が多くなればなるほど、深刻な問題に
なる。
これに対しては、システムに組込まれる入出力（制御）
装置の数を制限することも考えられるが、これでは根本
的な解決方法とはならず、別の対応が要求されていた。
装置の数を制限することも考えられるが、これでは根本
的な解決方法とはならず、別の対応が要求されていた。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、バスを介してプロセッサ部に接続される
入出力制御装置において、応答速度の速い入出力制御装
置は、該入出力制御装置からの応答時間を考慮せずに動
作可能とするバス制御方式を提供することにある。
するところは、バスを介してプロセッサ部に接続される
入出力制御装置において、応答速度の速い入出力制御装
置は、該入出力制御装置からの応答時間を考慮せずに動
作可能とするバス制御方式を提供することにある。
本発明の上記目的は、プロセッサ部と、応答速度の異な
る複数の入出力制御装置とを接続するバスを制御するバ
ス制御方式において、前記プロセッサ部に前記複数の入
出力制御装置に対応して集中的に応答速度を記憶する記
憶手段を設け、前記入出力制御装置が前記プロセッサに
より選択される毎に、前記記憶手段より応答速度を知り
それぞれの応答速度に応じた時間、前記バスを当該入出
力制御装置に占有させることを特徴とするバス制御方式
によって達成される。
る複数の入出力制御装置とを接続するバスを制御するバ
ス制御方式において、前記プロセッサ部に前記複数の入
出力制御装置に対応して集中的に応答速度を記憶する記
憶手段を設け、前記入出力制御装置が前記プロセッサに
より選択される毎に、前記記憶手段より応答速度を知り
それぞれの応答速度に応じた時間、前記バスを当該入出
力制御装置に占有させることを特徴とするバス制御方式
によって達成される。
本発明においては、バスを介してプロセッサ部に接続さ
れる入出力制御装置において、プロセッサ側に、上記入
出力制御装置毎に応答速度を登録しておく記憶手段を改
番づ、プロセッサが入出力制御装置を選択する毎に、該
入出力制御装置に対応する応答速度を上記記憶手段に登
録した内容に基づいてプロセッサ側で知り、バスを制御
するようにするものである。
れる入出力制御装置において、プロセッサ側に、上記入
出力制御装置毎に応答速度を登録しておく記憶手段を改
番づ、プロセッサが入出力制御装置を選択する毎に、該
入出力制御装置に対応する応答速度を上記記憶手段に登
録した内容に基づいてプロセッサ側で知り、バスを制御
するようにするものである。
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は本発明の一実施例を示す計算機システムの構成
図である。図において、６はプロセッサ部、８〜１０は
入出力制御装置（（Ａ）〜（Ｃ）とする）を示しており
、これらは外部バス１により接続されている。
図である。図において、６はプロセッサ部、８〜１０は
入出力制御装置（（Ａ）〜（Ｃ）とする）を示しており
、これらは外部バス１により接続されている。
上記プロセッサ部６は、中央処理装置（ＣＰＵ）３、Ｒ
ｅａｄｙ発生部４発生性４度記憶部５．バッファ回路７
およびこれらを接続する内部バス２から構成されている
。
ｅａｄｙ発生部４発生性４度記憶部５．バッファ回路７
およびこれらを接続する内部バス２から構成されている
。
また、以下の説明においては、上記入出力制御装置（Ａ
）８〜入出力制御装置（ｃ）ｉｏの３つの人出力制御装
置は、それぞれ、応答速度が異なるものとする。
）８〜入出力制御装置（ｃ）ｉｏの３つの人出力制御装
置は、それぞれ、応答速度が異なるものとする。
」二記応答速度記憶部５はリード・ライト可能なメモリ
で構成されており、この応答速度記憶部５への上記入出
力制御装［（Ａ）８〜入出力制御装置（Ｃ）１０の応答
速度の登録（書込み）は、電源投入時等に、予め行って
おくものとする。
で構成されており、この応答速度記憶部５への上記入出
力制御装［（Ａ）８〜入出力制御装置（Ｃ）１０の応答
速度の登録（書込み）は、電源投入時等に、予め行って
おくものとする。
また、Ｒｅａｄｙ発生部４発生性４する如く、上記応答
速度記憶部５から出力される、入出力制御装置（Ａ）８
〜入出力制御装置（Ｃ）１０の応答速度に応じたタイミ
ングで、Ｒｅａｄｙ信号を発生する機能を有するもので
ある。
速度記憶部５から出力される、入出力制御装置（Ａ）８
〜入出力制御装置（Ｃ）１０の応答速度に応じたタイミ
ングで、Ｒｅａｄｙ信号を発生する機能を有するもので
ある。
第２図は本実施例の動作タイミングを示す、タイミング
チャー１〜である。
チャー１〜である。
以下、本実施例の動作を、第１図、第２図に基づいて説
明する。
明する。
プロセッサ部６のＣＰ Ｕ ３が、入出力制御装置（Ａ
）８を選択するために、内部バス２から外部バス１へ、
」−記入出力制御装置（Ａ）８に対応する、工○アドレ
スを出力する。
）８を選択するために、内部バス２から外部バス１へ、
」−記入出力制御装置（Ａ）８に対応する、工○アドレ
スを出力する。
このＩＯアドレスは一ヒ記応答速度記憶部５へも伝えら
れ、応答速度記憶部５では、記憶された■○アドレスに
対応する入出力制御装置（Ａ）８の応答速度を前記Ｒｏ
ａｄｙ発生部４に伝える。Ｒｅａｄｙ発生部４発生性４
力制御装置（Ａ）８の応答速度に応じたタイミングでＲ
ｅａｄｙ信号を発生させる。
れ、応答速度記憶部５では、記憶された■○アドレスに
対応する入出力制御装置（Ａ）８の応答速度を前記Ｒｏ
ａｄｙ発生部４に伝える。Ｒｅａｄｙ発生部４発生性４
力制御装置（Ａ）８の応答速度に応じたタイミングでＲ
ｅａｄｙ信号を発生させる。
以上の動作は、すべてプロセッサ部６の内部で実行され
るため、外部バス〕−の伝搬速度の影響を受けず、高速
に処理される。
るため、外部バス〕−の伝搬速度の影響を受けず、高速
に処理される。
本実施例によれば、以上の処理により、入出力制御装置
からの応答時間を考慮せずに動作が可能になるので、前
述の如き遅れが解消するという効果がある。
からの応答時間を考慮せずに動作が可能になるので、前
述の如き遅れが解消するという効果がある。
」二記実施例においては、プロセッサ部６が入出力制御
装置（Ａ）８ヘアクセスすると同時に、該入出力制御装
置（Ａ）８の応答速度を応答速度記憶部５から読出す例
を示したが、先行制御をするプロセッサでは、入出力制
御装置へアクセスする以前に該入出力制御装置の応答速
度を応答速度記憶部から読出すことも可能である。
装置（Ａ）８ヘアクセスすると同時に、該入出力制御装
置（Ａ）８の応答速度を応答速度記憶部５から読出す例
を示したが、先行制御をするプロセッサでは、入出力制
御装置へアクセスする以前に該入出力制御装置の応答速
度を応答速度記憶部から読出すことも可能である。
なお、同様の処理は、上記外部バス１とは異なる別の外
部バスに接続されたメモリへのアクセスに際しても、実
施可能である。この場合には、前記応答速度記憶部５に
は、上記メモリのアドレスに対応する応答速度が記憶さ
れる。
部バスに接続されたメモリへのアクセスに際しても、実
施可能である。この場合には、前記応答速度記憶部５に
は、上記メモリのアドレスに対応する応答速度が記憶さ
れる。
以上述べた如く、本発明によれば、プロセッサ部と応答
速度の異なる複数の入出力制御装置とを接続するバスを
制御するバス制御方式において、前記プロセッサ部に前
記複数の入出力制御装置に対応して集中的に応答速度を
記憶する記憶手段を設け、前記入出力制御装置が前記プ
ロセッサにより選択される毎に、前記記憶手段より応答
速度を知りそれぞれの応答速度に応じた時間、前記バス
を当該入出力制御装置に占有させるようにしたので、応
答速度の速い入出力制御装置は、該入出力制御装置から
の応答時間を考慮せずに動作可能とするバス制御方式を
実現できるという顕著な効果を奏するものである。
速度の異なる複数の入出力制御装置とを接続するバスを
制御するバス制御方式において、前記プロセッサ部に前
記複数の入出力制御装置に対応して集中的に応答速度を
記憶する記憶手段を設け、前記入出力制御装置が前記プ
ロセッサにより選択される毎に、前記記憶手段より応答
速度を知りそれぞれの応答速度に応じた時間、前記バス
を当該入出力制御装置に占有させるようにしたので、応
答速度の速い入出力制御装置は、該入出力制御装置から
の応答時間を考慮せずに動作可能とするバス制御方式を
実現できるという顕著な効果を奏するものである。
第１図は本発明の一実施例を示す計算機システムの構成
図、第２図は実施例の動作タイミングを示すタイミング
チャートである。 １：外部バス、２：内部バス、３：ＣＰＵ、４：Ｒｅａ
ｄｙ発生部、５：応答速度記憶部、６はプロセッサ部、
８〜１０：入出力制御装置。 特許出願人 株式会社日立製作所 第 ２ 図
図、第２図は実施例の動作タイミングを示すタイミング
チャートである。 １：外部バス、２：内部バス、３：ＣＰＵ、４：Ｒｅａ
ｄｙ発生部、５：応答速度記憶部、６はプロセッサ部、
８〜１０：入出力制御装置。 特許出願人 株式会社日立製作所 第 ２ 図
Claims (1)
- １、プロセッサ部と、応答速度の異なる複数の入出力制
御装置とを接続するバスを制御するバス制御方式におい
て、前記プロセッサ部に前記複数の入出力制御装置に対
応して集中的に応答速度を記憶する記憶手段を設け、前
記入出力制御装置が前記プロセッサにより選択される毎
に、前記記憶手段より応答速度を知りそれぞれの応答速
度に応じた時間、前記バスを当該入出力制御装置に占有
させることを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6005586A JPS62217350A (ja) | 1986-03-18 | 1986-03-18 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6005586A JPS62217350A (ja) | 1986-03-18 | 1986-03-18 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62217350A true JPS62217350A (ja) | 1987-09-24 |
Family
ID=13131013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6005586A Pending JPS62217350A (ja) | 1986-03-18 | 1986-03-18 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62217350A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02247762A (ja) * | 1989-03-22 | 1990-10-03 | Nec Corp | Ｉ／ｏコマンド出力制御方式 |
| US5625847A (en) * | 1994-12-26 | 1997-04-29 | Kabushiki Kaisha Toshiba | High-speed ISA bus control system for changing command cycle execution speed by selectively using ISA bus controller and high-speed bus controller |
| US6216217B1 (en) | 1997-02-27 | 2001-04-10 | Mitsubishi Denki Kabushiki Kaisha | Data processor |
-
1986
- 1986-03-18 JP JP6005586A patent/JPS62217350A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02247762A (ja) * | 1989-03-22 | 1990-10-03 | Nec Corp | Ｉ／ｏコマンド出力制御方式 |
| US5625847A (en) * | 1994-12-26 | 1997-04-29 | Kabushiki Kaisha Toshiba | High-speed ISA bus control system for changing command cycle execution speed by selectively using ISA bus controller and high-speed bus controller |
| US6216217B1 (en) | 1997-02-27 | 2001-04-10 | Mitsubishi Denki Kabushiki Kaisha | Data processor |
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