JP2555580B2 - 記憶装置制御方式 - Google Patents
記憶装置制御方式Info
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- JP2555580B2 JP2555580B2 JP1547087A JP1547087A JP2555580B2 JP 2555580 B2 JP2555580 B2 JP 2555580B2 JP 1547087 A JP1547087 A JP 1547087A JP 1547087 A JP1547087 A JP 1547087A JP 2555580 B2 JP2555580 B2 JP 2555580B2
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- JP
- Japan
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- request
- signal
- storage device
- read operation
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、共通バス接続である各要求装置と記憶装置
とのリクエスト制御手段に関する。特に、インタフェー
スの書込データと読出データが共通ラインである場合の
動作サイクル制御手段に関する。
とのリクエスト制御手段に関する。特に、インタフェー
スの書込データと読出データが共通ラインである場合の
動作サイクル制御手段に関する。
本発明は、各要求装置と記憶装置とが共通バスデ接続
され、書込データと読出データとが共通ラインで転送さ
れるシステムにおいて、 読出し動作後の読出動作と書込動作とのサイクルを変
更することにより、 読出データと書込データとが競合しないときにサイク
ルタイムを短縮することができるようにしたものであ
る。
され、書込データと読出データとが共通ラインで転送さ
れるシステムにおいて、 読出し動作後の読出動作と書込動作とのサイクルを変
更することにより、 読出データと書込データとが競合しないときにサイク
ルタイムを短縮することができるようにしたものであ
る。
従来、この種のシステムは書込データと読出データが
共通ラインであるので、読出データと書込データとが競
合し、読出動作後の書込動作がクリティカルなサイクル
になり、これによって装置の読出動作のサイクルタイム
が決定されていた。
共通ラインであるので、読出データと書込データとが競
合し、読出動作後の書込動作がクリティカルなサイクル
になり、これによって装置の読出動作のサイクルタイム
が決定されていた。
このような従来の動作単位のサイクルビジー制御であ
ると、読出動作後の書込動作で読出動作のサイクルタイ
ムが決定しているので、読出動作後の読出動作の場合に
読出データと書込データとが競合しないのにもかかわら
ず、サイクルタイムを短縮できない欠点があった。
ると、読出動作後の書込動作で読出動作のサイクルタイ
ムが決定しているので、読出動作後の読出動作の場合に
読出データと書込データとが競合しないのにもかかわら
ず、サイクルタイムを短縮できない欠点があった。
本発明はこのような欠点を除去するもので、読出デー
タと書込データとが競合しないときにサイクルタイムを
短縮することができる記憶装置制御方式を提供すること
を目的とする。
タと書込データとが競合しないときにサイクルタイムを
短縮することができる記憶装置制御方式を提供すること
を目的とする。
本発明は、複数の要求装置と、この要求装置に共通バ
スで接続された記憶装置と、この記憶装置と上記要求装
置との間で書込データおよび読出データが共通ラインに
転送される構成である記憶装置制御方式において、上記
記憶装置は、上記要求装置から到来するリクエスト要求
信号に応じて、このリクエスト信号のプライオリティに
基づきアクセプト信号を上記要求装置に返送するプライ
オリティ回路および次のリクエスト要求信号の到来以前
に読出動作識別信号を上記要求装置に転送する主制御回
路を備え、上記要求装置のそれぞれは、この転送された
読出動作識別信号と次のリクエスト要求信号にかかわる
書込命令識別信号との論理積に基づき次のリクエスト要
求信号を制御するリクエスト制御回路を備えたことを特
徴とする。
スで接続された記憶装置と、この記憶装置と上記要求装
置との間で書込データおよび読出データが共通ラインに
転送される構成である記憶装置制御方式において、上記
記憶装置は、上記要求装置から到来するリクエスト要求
信号に応じて、このリクエスト信号のプライオリティに
基づきアクセプト信号を上記要求装置に返送するプライ
オリティ回路および次のリクエスト要求信号の到来以前
に読出動作識別信号を上記要求装置に転送する主制御回
路を備え、上記要求装置のそれぞれは、この転送された
読出動作識別信号と次のリクエスト要求信号にかかわる
書込命令識別信号との論理積に基づき次のリクエスト要
求信号を制御するリクエスト制御回路を備えたことを特
徴とする。
演算処理装置、入出力処理装置などの各要求装置のリ
クエスト制御回路からのリクエスト要求信号に対して、
各リクエスト要求信号のプライオリティに従ってアクセ
プト信号を記憶装置内のプライオリティ回路から要求装
置に返送する。次のリクエスト要求信号のタイミング以
前に読出動作識別信号を記憶装置内の主制御回路から各
要求装置へ転送する。この識別信号を受けて次のリクエ
ストの書込命令識別信号との論理積をとり、リクエスト
制御回路で次のリクエスト要求を制御して読出動作後の
読出動作と書込動作とのサイクルを変更する。これによ
り、読出データと書込データとが競合しないときのサイ
クルタイムを短縮することができる。
クエスト制御回路からのリクエスト要求信号に対して、
各リクエスト要求信号のプライオリティに従ってアクセ
プト信号を記憶装置内のプライオリティ回路から要求装
置に返送する。次のリクエスト要求信号のタイミング以
前に読出動作識別信号を記憶装置内の主制御回路から各
要求装置へ転送する。この識別信号を受けて次のリクエ
ストの書込命令識別信号との論理積をとり、リクエスト
制御回路で次のリクエスト要求を制御して読出動作後の
読出動作と書込動作とのサイクルを変更する。これによ
り、読出データと書込データとが競合しないときのサイ
クルタイムを短縮することができる。
次に、本発明について第１図および第２図を参照して
説明する。
説明する。
要求装置100が記憶装置300へリクエスト要求信号33を
転送すると、要求装置200からのリクエスト要求信号34
がなく、かつ記憶装置300がサイクルビジーでないと、
記憶装置300はリクエスト要求信号33を受け付けて、プ
ライオリティ回路15を介して要求装置100へアクセプト
信号35を返送する。アクセプト信号35を受け取ると、要
求装置100はアドレスのバスドライバ５とコマンドのバ
スドライバ３をイネーブルにし、記憶装置300へ転送す
る。コマンド37が書込動作であった場合は、ライトマス
クおよび書込データのバスドライバ７もイネーブルにす
る。しかし、本サイクルでは読出動作であった場合を考
える。記憶装置300はコマンド37を受け取ると、主制御
回路16でコマンドを解読し、読出動作を実行するととも
に要求装置100および200に読出動作識別信号36を転送す
る。また、読出動作実行の結果としてデータバスライン
39に読出データがのせられて要求信号100へ送られる。
転送すると、要求装置200からのリクエスト要求信号34
がなく、かつ記憶装置300がサイクルビジーでないと、
記憶装置300はリクエスト要求信号33を受け付けて、プ
ライオリティ回路15を介して要求装置100へアクセプト
信号35を返送する。アクセプト信号35を受け取ると、要
求装置100はアドレスのバスドライバ５とコマンドのバ
スドライバ３をイネーブルにし、記憶装置300へ転送す
る。コマンド37が書込動作であった場合は、ライトマス
クおよび書込データのバスドライバ７もイネーブルにす
る。しかし、本サイクルでは読出動作であった場合を考
える。記憶装置300はコマンド37を受け取ると、主制御
回路16でコマンドを解読し、読出動作を実行するととも
に要求装置100および200に読出動作識別信号36を転送す
る。また、読出動作実行の結果としてデータバスライン
39に読出データがのせられて要求信号100へ送られる。
読出動作が前のサイクルで、次のサイクルが読出デー
タと書込データの競合しない読出動作の場合のサイクル
タイムを２クロックサイクル（以下、2Tという。）とす
る。要求装置100からリクエスト要求信号33が記憶装置3
00へ転送されてから2T後に、要求装置200がリクエスト
要求信号22を記憶装置300へ送る準備をする。このとき
に、要求装置200の書込命令識別信号24と前述の読出動
作識別信号36との論理積信号47に基づきリクエスト要求
信号22が制御される。すなわち、論理積信号47が論理値
「０」であった場合に、その時間でのリクエスト要求信
号34の記憶装置300への転送が禁止され、次のＴでリク
エスト要求信号34が転送される。論理値「１」であった
場合に、その時間でのリクエスト要求信号34が記憶装置
300へ転送される。論理積信号47が論理値「０」である
ことは前のサイクルが読出動作で2T後のリクエスト要求
が書込動作であることを意味し、この場合にはサイクル
タイムが3Tになる。サイクルタイムが1T延びることによ
って読出データ44と書込データ30の競合を回避してい
る。また、論理値「１」であることは読出動作後の読出
動作あるいは書込動作後の書込動作または読出動作であ
ることを意味し、この場合はサイクルタイムが2Tにな
る。第２図で破線で示す波形は書込動作が1T延ばされた
場合を示す。
タと書込データの競合しない読出動作の場合のサイクル
タイムを２クロックサイクル（以下、2Tという。）とす
る。要求装置100からリクエスト要求信号33が記憶装置3
00へ転送されてから2T後に、要求装置200がリクエスト
要求信号22を記憶装置300へ送る準備をする。このとき
に、要求装置200の書込命令識別信号24と前述の読出動
作識別信号36との論理積信号47に基づきリクエスト要求
信号22が制御される。すなわち、論理積信号47が論理値
「０」であった場合に、その時間でのリクエスト要求信
号34の記憶装置300への転送が禁止され、次のＴでリク
エスト要求信号34が転送される。論理値「１」であった
場合に、その時間でのリクエスト要求信号34が記憶装置
300へ転送される。論理積信号47が論理値「０」である
ことは前のサイクルが読出動作で2T後のリクエスト要求
が書込動作であることを意味し、この場合にはサイクル
タイムが3Tになる。サイクルタイムが1T延びることによ
って読出データ44と書込データ30の競合を回避してい
る。また、論理値「１」であることは読出動作後の読出
動作あるいは書込動作後の書込動作または読出動作であ
ることを意味し、この場合はサイクルタイムが2Tにな
る。第２図で破線で示す波形は書込動作が1T延ばされた
場合を示す。
本発明は、以上説明したように、各要求装置と記憶装
置とが共通バスで接続され、書込データと読出データが
共通ラインであるシステムで、記憶装置が読出動作識別
信号を要求装置へ送り、各要求装置は読出動作識別信号
を受けて書込命令識別信号との論理値積をとり、次のリ
クエストを制御して読出動作後の読出動作と書込動作と
のサイクルを変更するので、全体的なシステムのスルー
プットを向上できる効果がある。
置とが共通バスで接続され、書込データと読出データが
共通ラインであるシステムで、記憶装置が読出動作識別
信号を要求装置へ送り、各要求装置は読出動作識別信号
を受けて書込命令識別信号との論理値積をとり、次のリ
クエストを制御して読出動作後の読出動作と書込動作と
のサイクルを変更するので、全体的なシステムのスルー
プットを向上できる効果がある。
第１図は本発明実施例の構成を示すブロック構成図。 第２図は本発明実施例の動作を示すタイミングチャー
ト。 １、２……リクエスト制御回路、３〜８、20……バスド
ライバ、９、10、17〜19……バスレシーバ、11〜14……
ゲート、15……プライオリティ回路、16……主制御回
路、21、22、33、34……リクエスト要求信号、23、24…
…書込命令識別信号、25、26、37、41……コマンド、ラ
イトマスク、27、28、38、42……アドレス、29、30、43
……書込データ、31、32、44……読出データ、35、36…
…アクセプト信号、39……共通データ、40……動作開始
信号、45……ビジー信号。46、47……論理積信号。
ト。 １、２……リクエスト制御回路、３〜８、20……バスド
ライバ、９、10、17〜19……バスレシーバ、11〜14……
ゲート、15……プライオリティ回路、16……主制御回
路、21、22、33、34……リクエスト要求信号、23、24…
…書込命令識別信号、25、26、37、41……コマンド、ラ
イトマスク、27、28、38、42……アドレス、29、30、43
……書込データ、31、32、44……読出データ、35、36…
…アクセプト信号、39……共通データ、40……動作開始
信号、45……ビジー信号。46、47……論理積信号。
Claims (1)
- 【請求項１】複数の要求装置（100、200）と、 この要求装置に共通バスで接続された記憶装置（300）
と、 この記憶装置と上記要求装置との間で書込データおよび
読出データが共通ラインに転送される構成である記憶装
置制御方式において、 上記記憶装置は、上記要求装置から到来するリクエスト
要求信号に応じて、このリクエスト信号のプライオリテ
ィに基づきアクセプト信号を上記要求装置に返送するプ
ライオリティ回路（15）および次のリクエスト要求信号
の到来以前に読出動作識別信号を上記要求装置に転送す
る主制御回路（16）を備え、 上記要求装置のそれぞれは、この転送された読出動作識
別信号と次のリクエスト要求信号にかかわる書込命令識
別信号との論理積に基づき次のリクエスト要求信号を制
御するリクエスト制御回路（１、２）を備えた ことを特徴とする記憶装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1547087A JP2555580B2 (ja) | 1987-01-26 | 1987-01-26 | 記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1547087A JP2555580B2 (ja) | 1987-01-26 | 1987-01-26 | 記憶装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63182763A JPS63182763A (ja) | 1988-07-28 |
| JP2555580B2 true JP2555580B2 (ja) | 1996-11-20 |
Family
ID=11889684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1547087A Expired - Lifetime JP2555580B2 (ja) | 1987-01-26 | 1987-01-26 | 記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555580B2 (ja) |
-
1987
- 1987-01-26 JP JP1547087A patent/JP2555580B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63182763A (ja) | 1988-07-28 |
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