JPS60254264A - 複数装置の制御方式 - Google Patents
複数装置の制御方式Info
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- JPS60254264A JPS60254264A JP11125884A JP11125884A JPS60254264A JP S60254264 A JPS60254264 A JP S60254264A JP 11125884 A JP11125884 A JP 11125884A JP 11125884 A JP11125884 A JP 11125884A JP S60254264 A JPS60254264 A JP S60254264A
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- Japan
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- control
- controlled
- control signal
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ産業上の利用分野
本発明は複数の被制御装置を、制御装置に含まれたマイ
クロ・プロセッサ（以下ＭＰ１１と省略する）で起動さ
れた後は独立して動作をするシーケンサにより制御を行
う複数装置の制御方式に関するものである。
クロ・プロセッサ（以下ＭＰ１１と省略する）で起動さ
れた後は独立して動作をするシーケンサにより制御を行
う複数装置の制御方式に関するものである。
一般に、各種の電子回路システム例えば、回線切替えシ
ステム、各種電子機器システム等に於て、それぞれのシ
ステムが目的とする機能を正しく発揮する為には、制御
装置を用いて定められた手順に従って制御しなければな
らない。
ステム、各種電子機器システム等に於て、それぞれのシ
ステムが目的とする機能を正しく発揮する為には、制御
装置を用いて定められた手順に従って制御しなければな
らない。
制御方式としてはソフトウェアを主体とするもの、ハー
ドウェアを主体とするもの等種々の方式があるが、何れ
の方法を取るにせよより高速の制御が可能で、しかも装
置価格が安い即ちコスト・パフォーマンスの良い制御方
式が要望されていた。
ドウェアを主体とするもの等種々の方式があるが、何れ
の方法を取るにせよより高速の制御が可能で、しかも装
置価格が安い即ちコスト・パフォーマンスの良い制御方
式が要望されていた。
（ｂ）従来の技術
複数装置の制御方式は大別すると２つの方法がある。
第１はＭＰＩＪで全ての被制御装置をソフトウェア・プ
ロセスにより逐次制御する方式である。
ロセスにより逐次制御する方式である。
この方式は例えば会話型で制御を進める場合、次の様な
手順になる。
手順になる。
（１１ＭＰＵから＃１被制御装置に制御信号を送出する
。
。
（２１＃１被制御装置からの応答がＭＰ［Ｉに送出され
る。
る。
Ｔ３） ＭＰＵからデータを＃１被制御装置に送出する
。
。
これを繰返し＃１被制御装置の制御が終われば、＃２被
制御装置に移る。
制御装置に移る。
この様に会話型で制御を進めると、全ての被制御装置を
制御し終わるのに長時間かかる。
制御し終わるのに長時間かかる。
第２は複数の被制御装置を個別に制御する方法である。
第１図は従来の複数装置の制御方式を説明する為のブロ
ック図である 同図に於て、各被制御装置３−１・・・３−ｎにそれぞ
れ対応する制御回路２−１・・・２−ｎが接続され、更
にこの制御回路はＭＰＵ １に接続されている。
ック図である 同図に於て、各被制御装置３−１・・・３−ｎにそれぞ
れ対応する制御回路２−１・・・２−ｎが接続され、更
にこの制御回路はＭＰＵ １に接続されている。
各制御回路３−１・・・は受信されたＭＰＩＩ １から
の制御指令により、それぞれ対応する被制御装置の制御
を行うので制御時間は第１の場合にくらべて短縮される
。
の制御指令により、それぞれ対応する被制御装置の制御
を行うので制御時間は第１の場合にくらべて短縮される
。
しかし、被制御装置毎に制御回路が必要となるので、装
置の構成が大きくなると共に、価格が高くなる。
置の構成が大きくなると共に、価格が高くなる。
（ｅ）発明が解決しようとする問題点
上記の様に、ソフトウェア・プロセス制御の場合は肝υ
を用いて複数の被制御装置を逐次制御させるので、全て
の被制御装置の制御を終了するの長時間かかると云う問
題点があった。
を用いて複数の被制御装置を逐次制御させるので、全て
の被制御装置の制御を終了するの長時間かかると云う問
題点があった。
又、ＭＰＵからの指令を受けた複数の制御回路がそれぞ
れに接続された被制御装置を制御する個別制御方式の場
合、制御が終了するに要する時間は前記の方式よりも短
縮されるが、個別に制御回路を設けたので装置の構成が
大きくなり且つ価格が上昇すると云う問題点があった。
れに接続された被制御装置を制御する個別制御方式の場
合、制御が終了するに要する時間は前記の方式よりも短
縮されるが、個別に制御回路を設けたので装置の構成が
大きくなり且つ価格が上昇すると云う問題点があった。
（ｄ１問題点を解決する為の手段
上記の問題点はＭＰＵからの制御要求が書込まれた制御
用レジスタの出力信号に対応する制御信号作成情報をメ
モリから読出し、制御信号作成部で読出された該制御信
号作成情報を用いて作成された制御信号で複数の該被制
御信号を同時に制御する様にした本発明の複数装置の制
御方式により解決する事ができる。
用レジスタの出力信号に対応する制御信号作成情報をメ
モリから読出し、制御信号作成部で読出された該制御信
号作成情報を用いて作成された制御信号で複数の該被制
御信号を同時に制御する様にした本発明の複数装置の制
御方式により解決する事ができる。
（ｅ）作用
本発明の作用はＭＰｔｌからアクセス可能な制御レジス
タを設け、この制御レジスタに書込まれた肝Ｕからの制
御要求信号を読出す。そして、多数の制御信号生成情報
を記憶しているメモリから、この制御要求信号に対応す
る制御信号生成情報を読出して制御信号生成部に送出す
る。制御信号生成部ではこの制御信号生成情報から制御
信号を生成し、これで接続されている被制御装置を制御
する。
タを設け、この制御レジスタに書込まれた肝Ｕからの制
御要求信号を読出す。そして、多数の制御信号生成情報
を記憶しているメモリから、この制御要求信号に対応す
る制御信号生成情報を読出して制御信号生成部に送出す
る。制御信号生成部ではこの制御信号生成情報から制御
信号を生成し、これで接続されている被制御装置を制御
する。
この制御レジスタ及び制御信号生成部は複数台あるので
複数台の被制御装置を同時に制御する事ができる。
複数台の被制御装置を同時に制御する事ができる。
即ち、従来のＭＰＵが全ての被制御装置をソフト・プロ
セスで逐次制御する逐次制御方式や、被制御装置ごとに
設けられた制御装置で個別に被制御装置を制御する個別
制御方式の代わりに、ＭＰＩＪからの制御を受けた後は
独立に動作するシーケンサに被制御装置の制御を委ねる
事により、ソフトウェアの介入をなく ＬＭＰＵの負担
を軽減すると共に処理時間の短縮を図る事ができた。
セスで逐次制御する逐次制御方式や、被制御装置ごとに
設けられた制御装置で個別に被制御装置を制御する個別
制御方式の代わりに、ＭＰＩＪからの制御を受けた後は
独立に動作するシーケンサに被制御装置の制御を委ねる
事により、ソフトウェアの介入をなく ＬＭＰＵの負担
を軽減すると共に処理時間の短縮を図る事ができた。
（ｆｌ実施例
第１図は本発明を実施する為の一例を示したブロック図
である。
である。
同図に於て、例えば外部から制御動作の要求が発生する
と、ＭＰｔｌ １はアドレス・バス１２に接続されたデ
コーダ５を介して、制御レジスタ６−１・・・６−ｎの
中の例えば制御レジスタ６−１に前記の要求に対応する
制御情報を書込む。
と、ＭＰｔｌ １はアドレス・バス１２に接続されたデ
コーダ５を介して、制御レジスタ６−１・・・６−ｎの
中の例えば制御レジスタ６−１に前記の要求に対応する
制御情報を書込む。
又、データ・レジスタ１１−１・・・１１−■の中の例
えばデータ・レジスタ１１−１にデータ・バス１３を使
用してデータ情報を書込む。
えばデータ・レジスタ１１−１にデータ・バス１３を使
用してデータ情報を書込む。
その後、被制御装置に対する制御は制御用リード・オン
リ・メモリ （以下ＲＯＭと省略する）と制御信号生成
部９−１・・・９−にで構成されるシーケンサに全て委
ねられる。
リ・メモリ （以下ＲＯＭと省略する）と制御信号生成
部９−１・・・９−にで構成されるシーケンサに全て委
ねられる。
シーケンサでは、種々の制御信号生成情報が書込まれた
ＲＯＭ ７から前記の制御情報に対応する制御信号生成
情報を読出した後、例えば制御信号生成部９−１で制御
信号生成情報から制御信号を生成する。この生成された
制御信号は端子２１−１に接続された被制御装置２３−
１に送出される。
ＲＯＭ ７から前記の制御情報に対応する制御信号生成
情報を読出した後、例えば制御信号生成部９−１で制御
信号生成情報から制御信号を生成する。この生成された
制御信号は端子２１−１に接続された被制御装置２３−
１に送出される。
他の被制御装置に対しても、上記の制御手順に従ってそ
れぞれ生成された制御信号を送出し制御する。
れぞれ生成された制御信号を送出し制御する。
制御された被制御装置２３−１からの応答信号は応答信
号判定部１４で判定され、判定出力がＲＯＭ ７の対応
する端子２０−１に加えられる。
号判定部１４で判定され、判定出力がＲＯＭ ７の対応
する端子２０−１に加えられる。
そこで、ＲＯＭ ？では対応する制御レジスタ６−１か
らの入力信号と被制御装置２３−１からの応答信号の内
容を調べて、次ぎに制御信号を送る必要があれば制御信
号を、データを送る必要があればゲート部８を制御して
データ・レジスタ１１−１に書込まれていたデータを端
子２２−１を介して被制御装置２３−１に転送する。
らの入力信号と被制御装置２３−１からの応答信号の内
容を調べて、次ぎに制御信号を送る必要があれば制御信
号を、データを送る必要があればゲート部８を制御して
データ・レジスタ１１−１に書込まれていたデータを端
子２２−１を介して被制御装置２３−１に転送する。
被制御装置より制御信号の場合と同じく、転送されたデ
ータに対し応答信号が応答信号判定部１４に送られる。
ータに対し応答信号が応答信号判定部１４に送られる。
この様な手順を繰返し、制御レジスタ６−１よりの制御
情報に対して全ての制御が終了した事を検出したＲＯＭ
７は、シーケンサ応答レジスタ１０−１に制御完了状
態を書込むと共に、割込み信号ＩＲＱによってＭＰＵ
１に通知する。
情報に対して全ての制御が終了した事を検出したＲＯＭ
７は、シーケンサ応答レジスタ１０−１に制御完了状
態を書込むと共に、割込み信号ＩＲＱによってＭＰＵ
１に通知する。
ＭＰＵ １はシーケンサ応答レジスタ１０−１の内容を
読出し、制御完了又は不完了等の状態を知る事ができる
。
読出し、制御完了又は不完了等の状態を知る事ができる
。
上記の様な手順に依って、被制御装置の制御をＭＰＵ
１とは独立なシーケンサに委ねる事によりソフトウェア
の介入をなくした。
１とは独立なシーケンサに委ねる事によりソフトウェア
の介入をなくした。
これにより、被制御装置に対する同時制御を比較的高速
に行う事ができる。
に行う事ができる。
（（イ）発明の詳細
な説明した様に本発明に於ては、ＭＰＵを有する制御装
置にシーケンサを設ける事により、ＭＰＵの制御を受け
た後は独立に動作するシーケンサによって被制御装置を
同時制御する事が出来る様にした。
置にシーケンサを設ける事により、ＭＰＵの制御を受け
た後は独立に動作するシーケンサによって被制御装置を
同時制御する事が出来る様にした。
この為、比較的高速の処理が可能となりコスト・パーフ
オマンスを向上する事ができた。
オマンスを向上する事ができた。
第１図は本発明を実施する為の一例を示すブロック図、
第２図は従来の実施例を示すブロック図である。
図において、
ｌはＭＰＵ 。
５はデコーダ、
６−１・・・６−ｎは制御レジスタ、
７はリード・オンリ・メモリ、
８はゲート部、
９−１・・・９−には制御信号生成部、】０−１・・・
はシーケンス応答レジスタ、１１−１・・・１１−ｍは
データ・レジスタ、１２はアドレス・バス、 １３はデータ・バス、 ２０−１・・・２０−ｍ、２１−１・・・２１−に、２
２−１・・・２２−ｍは端子である。 芥 １ 圀 茶 ２ 目 ４１０−
はシーケンス応答レジスタ、１１−１・・・１１−ｍは
データ・レジスタ、１２はアドレス・バス、 １３はデータ・バス、 ２０−１・・・２０−ｍ、２１−１・・・２１−に、２
２−１・・・２２−ｍは端子である。 芥 １ 圀 茶 ２ 目 ４１０−
Claims (1)
- マイクロ・プロセッサからの制御要求が書込まれた制御
用レジスタの出力信号に対応する制御信号作成情報をメ
モリから読出し、制御信号作成部で読出された該制御信
号作成情報から制御信号を作成し、作成された該制御信
号で該制御信号作成部に接続された該被制御装置を制御
する様にした事を特徴とする複数装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11125884A JPS60254264A (ja) | 1984-05-31 | 1984-05-31 | 複数装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11125884A JPS60254264A (ja) | 1984-05-31 | 1984-05-31 | 複数装置の制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254264A true JPS60254264A (ja) | 1985-12-14 |
Family
ID=14556631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11125884A Pending JPS60254264A (ja) | 1984-05-31 | 1984-05-31 | 複数装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254264A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5944799A (en) * | 1988-02-09 | 1999-08-31 | Samsung Electronics Co., Ltd. | State machine bus controller providing function and timing parameters to satisfy requirements of asynchronous bus and more than one type of device on the bus |
-
1984
- 1984-05-31 JP JP11125884A patent/JPS60254264A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5944799A (en) * | 1988-02-09 | 1999-08-31 | Samsung Electronics Co., Ltd. | State machine bus controller providing function and timing parameters to satisfy requirements of asynchronous bus and more than one type of device on the bus |
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