JPS6345661A - バツフアメモリ回路 - Google Patents
バツフアメモリ回路Info
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- JPS6345661A JPS6345661A JP61188562A JP18856286A JPS6345661A JP S6345661 A JPS6345661 A JP S6345661A JP 61188562 A JP61188562 A JP 61188562A JP 18856286 A JP18856286 A JP 18856286A JP S6345661 A JPS6345661 A JP S6345661A
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- JP
- Japan
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- buffer memory
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- circuit
- microprocessor
- host processor
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 63
- 239000000872 buffer Substances 0.000 title claims abstract description 59
- 238000004891 communication Methods 0.000 claims abstract description 46
- 230000004044 response Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100168116 Magnaporthe oryzae (strain 70-15 / ATCC MYA-4617 / FGSC 8958) CON7 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサシステム等の通信制御装
置に関し、特に、ホストプロセッサと通信制御装置間の
データ転送におけるバッファメモリ回路に関する。
置に関し、特に、ホストプロセッサと通信制御装置間の
データ転送におけるバッファメモリ回路に関する。
従来、この種のバッファメモリ回路は第２図に示すよう
なものが利用されてきた。
なものが利用されてきた。
第２図において、１はホストプロセッサ（図示せず）と
バス結合された通信制御装置内に設けられたマイクロプ
ロセッサ、２は通信インタフェース回路で、データの送
受信はこの通信インタフェース回路２を通して行われる
。また、３ａ、３ｂはバッファメモリ、４ａ、４ｂはア
ドレス選択回路、５ａ、５ｂはアクセス調停回路であり
、このように、一対のバッファメモリ３ａ、３ｂを備え
ており、そのそれぞれにアドレス選択回路、アクセス調
停回路が設けられている。
バス結合された通信制御装置内に設けられたマイクロプ
ロセッサ、２は通信インタフェース回路で、データの送
受信はこの通信インタフェース回路２を通して行われる
。また、３ａ、３ｂはバッファメモリ、４ａ、４ｂはア
ドレス選択回路、５ａ、５ｂはアクセス調停回路であり
、このように、一対のバッファメモリ３ａ、３ｂを備え
ており、そのそれぞれにアドレス選択回路、アクセス調
停回路が設けられている。
バッファメモリ３ａは、データの送受信に当たり、例え
ば送受信時にはホストプロセッサのデータ信号６が書き
込まれるもので、この場合、もう一方のバッファメモリ
３ｂには、バッファメモリ３ａに書き込まれたデータの
転送が行われ、通信インタフェース回路２はこのバッフ
ァメモリ３ｂから転送データを読み出して送信を行う。
ば送受信時にはホストプロセッサのデータ信号６が書き
込まれるもので、この場合、もう一方のバッファメモリ
３ｂには、バッファメモリ３ａに書き込まれたデータの
転送が行われ、通信インタフェース回路２はこのバッフ
ァメモリ３ｂから転送データを読み出して送信を行う。
このようなバッフアメモリ３ａ、３ｂ
マイクロプロセッサ１による制御によって行われる。
受信の場合は、上述とは逆の動作で受信データの書き込
み，転送．読み出しを行ってホストプロセッサへデータ
が送出される。
み，転送．読み出しを行ってホストプロセッサへデータ
が送出される。
バッファメモリ３ａ側のアクセス調停回路（ＣＯＮ７．
１）５ａには、ホストプロセッサの制御信号７とマイク
ロプロセッサ１０制御信号８が供給され、バッファメモ
リ３ａ、アドレス選択回路４ａにはそれぞれこのアクセ
ス調停回路５ａからアクセスパルス９ ａ ％アドレス
選択信号１０ａが供給される．また、このアドレス選択
回路４ａにはアドレスカウンタ（ＣＮＴＲ）１１の出力
が供給されるようになっている。
１）５ａには、ホストプロセッサの制御信号７とマイク
ロプロセッサ１０制御信号８が供給され、バッファメモ
リ３ａ、アドレス選択回路４ａにはそれぞれこのアクセ
ス調停回路５ａからアクセスパルス９ ａ ％アドレス
選択信号１０ａが供給される．また、このアドレス選択
回路４ａにはアドレスカウンタ（ＣＮＴＲ）１１の出力
が供給されるようになっている。
一方、パフフッメモリ３ｂ側のアクセス調停回路（ＣＯ
Ｎ７．２）５ｂにはマイクロプロセッサ１の制御信号８
と通信インタフェース回路２の制御信号１２が供給され
、バッフアメモリ３ｂ，アドレス アドレス選択信号１０ｂが供給されるようになっている
。
Ｎ７．２）５ｂにはマイクロプロセッサ１の制御信号８
と通信インタフェース回路２の制御信号１２が供給され
、バッフアメモリ３ｂ，アドレス アドレス選択信号１０ｂが供給されるようになっている
。
また、１３はメモリ （ＭＥＭ） 、１４は入出力回路
（Ｉｌｏ） 、１５ａ 〜１５ｄはバッフｙ （ＢＵＦ
）である。
（Ｉｌｏ） 、１５ａ 〜１５ｄはバッフｙ （ＢＵＦ
）である。
第２図の通信制御装置はこのように内部に専用のマイク
ロプロセッサ１を持ち、バッファメモリ３ａ，３ｂを介
して通信インタフェース回路２とデータ転送を行う。す
なわち、ホストプロセッサから通信制御装置を介してデ
ータを送信する場合は、マイクロプロセッサ１の指示で
起動されるＤＭＡ （Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａ
ｃｃｅｓｓ）転送により、ホストプロセッサからバッフ
ァメモリ３ａにデータを書き込み、ＤＭＡ転送終了後マ
イクロプロセッサ１がバッファメモリ３ａからバッファ
メモリ３ｂへデータを転送する。このデータ転送の終了
後、マイクロプロセッサ１が通信インタフェース回路２
を起動し、通信インタフェース回路２のＤＭＡ動作によ
りバッファメモリ３ｂより順次データを読み出しデータ
を送信する０通信制御装置を介してデータを受信する場
合は前述の動作を逆にして行うことができる．この送受
信動作において、アクセス調停回路５ａは、ホストプロ
セッサとマイクロプロセッサ１のバッファメモリ３ａへ
のアクセスを調停するものであり、アクセス調停回路５
ｂは、マイクロプロセッサ１と通信インタフェース回路
２のバッファメモリ３ｂへのアクセスを調停するもので
ある。
ロプロセッサ１を持ち、バッファメモリ３ａ，３ｂを介
して通信インタフェース回路２とデータ転送を行う。す
なわち、ホストプロセッサから通信制御装置を介してデ
ータを送信する場合は、マイクロプロセッサ１の指示で
起動されるＤＭＡ （Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａ
ｃｃｅｓｓ）転送により、ホストプロセッサからバッフ
ァメモリ３ａにデータを書き込み、ＤＭＡ転送終了後マ
イクロプロセッサ１がバッファメモリ３ａからバッファ
メモリ３ｂへデータを転送する。このデータ転送の終了
後、マイクロプロセッサ１が通信インタフェース回路２
を起動し、通信インタフェース回路２のＤＭＡ動作によ
りバッファメモリ３ｂより順次データを読み出しデータ
を送信する０通信制御装置を介してデータを受信する場
合は前述の動作を逆にして行うことができる．この送受
信動作において、アクセス調停回路５ａは、ホストプロ
セッサとマイクロプロセッサ１のバッファメモリ３ａへ
のアクセスを調停するものであり、アクセス調停回路５
ｂは、マイクロプロセッサ１と通信インタフェース回路
２のバッファメモリ３ｂへのアクセスを調停するもので
ある。
上述した従来のバッファメモリ回路は、ホストと通信制
御装置とのデータのＤＭＡ転送の効率を向上する目的で
、ホストがアクセスするバッファメモリと通信インタフ
ェース回路がアクセスするバッフ１メモリを分離した構
成となっている。このため、第２図に示したように、バ
ッファメモリ３ａと３ｂ、アクセス調停回路５ａと５ｂ
のように、バッファメモリとアクセス調停回路が２組必
要となり、ハードウェアが増大し、かつ２つのバッファ
メモリ間のデータ転送のために通信制御装置内マイクロ
プロセッサ１のソフトウェアのオーバヘッドが増大する
という欠点を有していた。
御装置とのデータのＤＭＡ転送の効率を向上する目的で
、ホストがアクセスするバッファメモリと通信インタフ
ェース回路がアクセスするバッフ１メモリを分離した構
成となっている。このため、第２図に示したように、バ
ッファメモリ３ａと３ｂ、アクセス調停回路５ａと５ｂ
のように、バッファメモリとアクセス調停回路が２組必
要となり、ハードウェアが増大し、かつ２つのバッファ
メモリ間のデータ転送のために通信制御装置内マイクロ
プロセッサ１のソフトウェアのオーバヘッドが増大する
という欠点を有していた。
本発明の目的は、ハードウェアを減少できるようにする
と共に、通信制御装置内ソフトウェアのオーバヘッドを
減少できるようにすることを目的とするものである。
と共に、通信制御装置内ソフトウェアのオーバヘッドを
減少できるようにすることを目的とするものである。
本発明のバッファメモリ回路は、
ホストプロセッサとバス結合され、通信インタフェース
回路を具備する通信制御装置において、通信インタフェ
ース回路を制御するマイクロプロセソサと、 送受信データを一時的に記憶するバッファメモリと、 上記ホストプロセッサ、マイクロプロセッサ及び通信イ
ンタフェース回路から上記バッファメモリへのアクセス
要求を調停し、上記バッファメモリへのアクセスパルス
を生成するアクセス調停回路と、 上記ホストプロセッサのアクセス要求により歩進するア
ドレスカウンタと、 このアドレスカウンタの出力と上記マイクロプロセッサ
及ヒ通信インタフェース回路のアドレスバス信号を上記
アクセス調停回路が生成する選択信号で選択し、上記バ
ッファメモリのアドレスを生成するアドレス選択回路と
から構成されることを特徴としている。
回路を具備する通信制御装置において、通信インタフェ
ース回路を制御するマイクロプロセソサと、 送受信データを一時的に記憶するバッファメモリと、 上記ホストプロセッサ、マイクロプロセッサ及び通信イ
ンタフェース回路から上記バッファメモリへのアクセス
要求を調停し、上記バッファメモリへのアクセスパルス
を生成するアクセス調停回路と、 上記ホストプロセッサのアクセス要求により歩進するア
ドレスカウンタと、 このアドレスカウンタの出力と上記マイクロプロセッサ
及ヒ通信インタフェース回路のアドレスバス信号を上記
アクセス調停回路が生成する選択信号で選択し、上記バ
ッファメモリのアドレスを生成するアドレス選択回路と
から構成されることを特徴としている。
次に、本発明について図面を参照して説明する。
第１図は本発明による一実施例を示したブロック図であ
る。第１図に示すように、ホストプロセッサとバス結合
され、通信インタフェース回路２を具備する通信制御装
置において、通信インタフェース回路を制御するマイク
ロプロセッサ１を有するが、バッファメモリ、アクセス
調停回路、アドレス選択回路は、第２図のものと異なり
それぞれ１つである。
る。第１図に示すように、ホストプロセッサとバス結合
され、通信インタフェース回路２を具備する通信制御装
置において、通信インタフェース回路を制御するマイク
ロプロセッサ１を有するが、バッファメモリ、アクセス
調停回路、アドレス選択回路は、第２図のものと異なり
それぞれ１つである。
すなわち、送受信データを一時的に記憶する１つのバッ
ファメモリ３Ｃと、１つのアクセス調停回路５Ｃと、１
つのアドレス選択回路４Ｃを備えている。このアクセス
調停回路５Ｃは、ホストプロセッサ、マイクロプロセッ
サ１及び通信インタフェース回路２からバッファメモリ
３Ｃへのアクセス要求を調停し、バッファメモリ３Ｃへ
のアクセスパルス９Ｃを生成するもので、ホストプロセ
ッサの制御信号７とマイクロプロセッサ１の制御信号８
と通信インタフェース回路２の制御信号１２が供給され
るようになっている。
ファメモリ３Ｃと、１つのアクセス調停回路５Ｃと、１
つのアドレス選択回路４Ｃを備えている。このアクセス
調停回路５Ｃは、ホストプロセッサ、マイクロプロセッ
サ１及び通信インタフェース回路２からバッファメモリ
３Ｃへのアクセス要求を調停し、バッファメモリ３Ｃへ
のアクセスパルス９Ｃを生成するもので、ホストプロセ
ッサの制御信号７とマイクロプロセッサ１の制御信号８
と通信インタフェース回路２の制御信号１２が供給され
るようになっている。
また、アドレス選択回路４Ｃには、ホストプロセッサの
アクセス要求により歩進するアドレスカウンタ１１の出
力とマイクロプロセッサ１のアドレスバス信号と通信イ
ンタフェース回路２のアドレスバス信号が供給される。
アクセス要求により歩進するアドレスカウンタ１１の出
力とマイクロプロセッサ１のアドレスバス信号と通信イ
ンタフェース回路２のアドレスバス信号が供給される。
このアドレス選択回路４Ｃは、アドレスカウンタ１１の
出力とマイクロプロセッサ１及び通信インタフェース回
路２のアドレスバス信号をアクセス調停回路５Ｃが生成
するアドレス選択信号１０ｃで選択し、バッファメモリ
３Ｃのアドレスを生成するようになっている。
出力とマイクロプロセッサ１及び通信インタフェース回
路２のアドレスバス信号をアクセス調停回路５Ｃが生成
するアドレス選択信号１０ｃで選択し、バッファメモリ
３Ｃのアドレスを生成するようになっている。
なお、第１図中、１３．１４は第２図と同様メモリ、入
出力回路であり、また、１５ｅ〜１５ｇはそれぞぞれバ
ッファを示す。
出力回路であり、また、１５ｅ〜１５ｇはそれぞぞれバ
ッファを示す。
次に、ホストプロセッサが通信制御装置を介してデータ
を送信する場合の動作について説明する。
を送信する場合の動作について説明する。
ホストプロセッサから通信制御装置内バッファメモリ３
ＣへＤＭＡ転送する前に、マイクロプロセッサ１は前準
備としてＤＭＡ転送時のバッファメモリ３Ｃのアドレス
を生成するアドレスカウンタ１１を制御信号８でプリセ
ントし、マイクロプロセッサ１からＤＭＡ転送を起動す
る。ホストプロセッサはその制御信号（Ｉ ＯＲｅａｄ
／Ｗｒｉｔｅ ） ７でアドレスカウンタ１１を歩進す
るとともにアクセス調停回路５Ｃに制御信号７を加えア
ドレス選択回路４Ｃの選択信号１０ｃとバッファメモリ
３Ｃのアクセスパルス９Ｃを生成し、バッファ１５ｅを
介してデータ信号６をバッファメモリ３Ｃへ書き込む、
ホストプロセッサからのＤＭＡ転送の終了後、通信イン
タフェース回路２が起動され、通信インタフェース回路
２からバッファメモリ３Ｃのアドレスが発生され、また
アクセス調停回路５Ｃでアクセスパルス９Ｃが発生され
て順次データを読み出し送信される。マイクロプロセッ
サ１のアドレスバス信号は、ホストプロセッサとのＤＭ
Ａ転送中あるいは通信インタフェース回路２がデータ送
受信中であってもバッファメモリ３Ｃへ通信インタフェ
ース回路２の制御のためにコマンド情報を書き込みある
いはステータス情報を読み出すために、アドレス選択回
路４Ｃに印加され、アクセス調停回路５Ｃの働きでバッ
ファメモリ３Ｃのアドレスとして選択される。アクセス
調停回路５Ｃのアクセス順位は通信インタフェース回路
２が最も高く、続いてホストプロセッサ、マイクロプロ
セフサ１の順となっている。
ＣへＤＭＡ転送する前に、マイクロプロセッサ１は前準
備としてＤＭＡ転送時のバッファメモリ３Ｃのアドレス
を生成するアドレスカウンタ１１を制御信号８でプリセ
ントし、マイクロプロセッサ１からＤＭＡ転送を起動す
る。ホストプロセッサはその制御信号（Ｉ ＯＲｅａｄ
／Ｗｒｉｔｅ ） ７でアドレスカウンタ１１を歩進す
るとともにアクセス調停回路５Ｃに制御信号７を加えア
ドレス選択回路４Ｃの選択信号１０ｃとバッファメモリ
３Ｃのアクセスパルス９Ｃを生成し、バッファ１５ｅを
介してデータ信号６をバッファメモリ３Ｃへ書き込む、
ホストプロセッサからのＤＭＡ転送の終了後、通信イン
タフェース回路２が起動され、通信インタフェース回路
２からバッファメモリ３Ｃのアドレスが発生され、また
アクセス調停回路５Ｃでアクセスパルス９Ｃが発生され
て順次データを読み出し送信される。マイクロプロセッ
サ１のアドレスバス信号は、ホストプロセッサとのＤＭ
Ａ転送中あるいは通信インタフェース回路２がデータ送
受信中であってもバッファメモリ３Ｃへ通信インタフェ
ース回路２の制御のためにコマンド情報を書き込みある
いはステータス情報を読み出すために、アドレス選択回
路４Ｃに印加され、アクセス調停回路５Ｃの働きでバッ
ファメモリ３Ｃのアドレスとして選択される。アクセス
調停回路５Ｃのアクセス順位は通信インタフェース回路
２が最も高く、続いてホストプロセッサ、マイクロプロ
セフサ１の順となっている。
受信動作については送信動作とは逆に説明されるので省
略する。
略する。
このように、データの送受信に当たって、従来のように
バッファメモリとアクセス調停回路を２組必要とせず、
１組によって行え、しかも２つのバッファメモリ間のデ
ータ転送は行う必要もない。
バッファメモリとアクセス調停回路を２組必要とせず、
１組によって行え、しかも２つのバッファメモリ間のデ
ータ転送は行う必要もない。
以上の説明から明らかなように本発明によれば、バッフ
ァメモリとアクセス調停回路を１組で実現でき、ハード
ウェアを減少できるという効果と、さらにバッファメモ
リ間のデータ転送が不要となり通信制御装置内ソフトウ
ェアのオーバヘッドが減少できるという効果がある。
ァメモリとアクセス調停回路を１組で実現でき、ハード
ウェアを減少できるという効果と、さらにバッファメモ
リ間のデータ転送が不要となり通信制御装置内ソフトウ
ェアのオーバヘッドが減少できるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
技術の構成を示すブロック図である。 １・・・・・マイクロプロセッサ ２・・・・・通信インタフェース回路 ３ａ〜３Ｃ・・・バッファメモリ ４ａ〜４Ｃ・・・アドレス選択回路 ５ａ〜５Ｃ・・・アクセス調停回路 ６・・・・・ホストプロセッサのデータ信号７・・・・
・ホストプロセッサの制御信号８・・・・・マイクロプ
ロセッサの制御信号９ａ〜９ｃ・・・アクセスパルス １０ａ〜１０ｃ・・・アドレス選択信号１１・・・・・
アドレスカウンタ １２・・・・・通信インタフェース回路の制御信号 １３・・・・・メモリ １４・・・・・入出力回路 １５ａ〜１５ｇ・・・バッファ
技術の構成を示すブロック図である。 １・・・・・マイクロプロセッサ ２・・・・・通信インタフェース回路 ３ａ〜３Ｃ・・・バッファメモリ ４ａ〜４Ｃ・・・アドレス選択回路 ５ａ〜５Ｃ・・・アクセス調停回路 ６・・・・・ホストプロセッサのデータ信号７・・・・
・ホストプロセッサの制御信号８・・・・・マイクロプ
ロセッサの制御信号９ａ〜９ｃ・・・アクセスパルス １０ａ〜１０ｃ・・・アドレス選択信号１１・・・・・
アドレスカウンタ １２・・・・・通信インタフェース回路の制御信号 １３・・・・・メモリ １４・・・・・入出力回路 １５ａ〜１５ｇ・・・バッファ
Claims (1)
- （１）ホストプロセッサとバス結合され、通信インタフ
ェース回路を具備する通信制御装置において、 通信インタフェース回路を制御するマイクロプロセッサ
と、 送受信データを一時的に記憶するバッファメモリと、 上記ホストプロセッサ、マイクロプロセッサ及び通信イ
ンタフェース回路から上記バッファメモリへのアクセス
要求を調停し、上記バッファメモリへのアクセスパルス
を生成するアクセス調停回路と、 上記ホストプロセッサのアクセス要求により歩進するア
ドレスカウンタと、 このアドレスカウンタの出力と上記マイクロプロセッサ
及び通信インタフェース回路のアドレスバス信号を上記
アクセス調停回路が生成する選択信号で選択し、上記バ
ッファメモリのアドレスを生成するアドレス選択回路と
から構成されることを特徴とするバッファメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188562A JPS6345661A (ja) | 1986-08-13 | 1986-08-13 | バツフアメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188562A JPS6345661A (ja) | 1986-08-13 | 1986-08-13 | バツフアメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6345661A true JPS6345661A (ja) | 1988-02-26 |
Family
ID=16225860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61188562A Pending JPS6345661A (ja) | 1986-08-13 | 1986-08-13 | バツフアメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6345661A (ja) |
-
1986
- 1986-08-13 JP JP61188562A patent/JPS6345661A/ja active Pending
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