JPS6051150B2 - ランダムアクセスメモリ書き込み読み出し装置 - Google Patents
ランダムアクセスメモリ書き込み読み出し装置Info
- Publication number
- JPS6051150B2 JPS6051150B2 JP19392481A JP19392481A JPS6051150B2 JP S6051150 B2 JPS6051150 B2 JP S6051150B2 JP 19392481 A JP19392481 A JP 19392481A JP 19392481 A JP19392481 A JP 19392481A JP S6051150 B2 JPS6051150 B2 JP S6051150B2
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- JP
- Japan
- Prior art keywords
- data
- cpu
- address
- bus
- changeover switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、２個の中央処理装置でランダムアクセスメモ
リを共有してデータの授受を行なう場合のランダムアク
セスメモリ書き込み読み出し装置に関し、特に簡単なハ
ードウェアで２個の中央処理装置から１個のランダムア
クセスメモリヘ書き込み読み出しが可能なランダムアク
セスメモリ書き込み読み出し装置に関する。
リを共有してデータの授受を行なう場合のランダムアク
セスメモリ書き込み読み出し装置に関し、特に簡単なハ
ードウェアで２個の中央処理装置から１個のランダムア
クセスメモリヘ書き込み読み出しが可能なランダムアク
セスメモリ書き込み読み出し装置に関する。
中央処理装置（以下ＣＰＵと略す）を２個以上用いる装
置においては、２個のＣＰＵの間で情報のやりとりが必
要となる。
置においては、２個のＣＰＵの間で情報のやりとりが必
要となる。
この情報のやりとりには、２個のＣＰＵの間でランダム
アクセスメモリ（以下ＲＡＭと略す）を共有してデータ
の授受を行なう方法が多く用いられている。この方法は
高速で大量のデータの授受が比較的簡単なハードウェア
で実現できるという特徴を持つ。従来、２個のＣＰＵの
間でＲＡＭを共有してデータの授受を行なう場合には、
ＲＡＭをどちらのＣＰＵに接続するかを制御するアドレ
ス及びデータバス切換えスイッチ制御部を具備し、ＣＰ
Ｕがこの制御部の状態を読み込めるハードウェアを具備
している装置が用いられている。
アクセスメモリ（以下ＲＡＭと略す）を共有してデータ
の授受を行なう方法が多く用いられている。この方法は
高速で大量のデータの授受が比較的簡単なハードウェア
で実現できるという特徴を持つ。従来、２個のＣＰＵの
間でＲＡＭを共有してデータの授受を行なう場合には、
ＲＡＭをどちらのＣＰＵに接続するかを制御するアドレ
ス及びデータバス切換えスイッチ制御部を具備し、ＣＰ
Ｕがこの制御部の状態を読み込めるハードウェアを具備
している装置が用いられている。
第１図に従来の２個のＣＰＵでＲＡＭを共有してデータ
の授受をＪ行なうＲＡＭ書き込み読み出し装置の具体例
の基本の構成図を示す。１はＣＰＵ−Ａ）２はＣＰＵ−
Ｂである。
の授受をＪ行なうＲＡＭ書き込み読み出し装置の具体例
の基本の構成図を示す。１はＣＰＵ−Ａ）２はＣＰＵ−
Ｂである。
１１、１２はそれぞれＣＰＵ−Ａｌ、Ｂ２のアドレスバ
ス、９、１０はそれぞれＣＰＵＡ１、Ｂ２のデータバス
である。
ス、９、１０はそれぞれＣＰＵＡ１、Ｂ２のデータバス
である。
３はアドレス及び７データバスの切換えスイッチ制御部
で、ＣＰＵ−Ａｌ、Ｂ２のコントロールバス１５、１６
からの信号によつてその状態が変えられ、１ビットのフ
ラグで実現できる。
で、ＣＰＵ−Ａｌ、Ｂ２のコントロールバス１５、１６
からの信号によつてその状態が変えられ、１ビットのフ
ラグで実現できる。
６はアドレスバス切換えスイッチで、ＲＡＭ７のアドレ
ス線１３をＣＰＵのアドレスバス１１，（１２の一方と
接続する。
ス線１３をＣＰＵのアドレスバス１１，（１２の一方と
接続する。
１１，１２のどちらと接続するかはバス切換えスイッチ
３の状態により決まる。
３の状態により決まる。
同じように８はデータバス切換えスイッチで、ＲＡＭ７
のデータ線１４をバス切換えスイッチ３の状態によりＣ
ＰＵのデータバス９，１０のどちらかと接続する。４，
５はそれぞれＣＰＵ−Ａ１とＢ２へバス切換えスイッチ
３の状態を読み込む制御部で、それぞれ、ＣＰＵ一Ａｌ
，Ｂ２のコントロールバス１５，１６からの信号により
制御される。
のデータ線１４をバス切換えスイッチ３の状態によりＣ
ＰＵのデータバス９，１０のどちらかと接続する。４，
５はそれぞれＣＰＵ−Ａ１とＢ２へバス切換えスイッチ
３の状態を読み込む制御部で、それぞれ、ＣＰＵ一Ａｌ
，Ｂ２のコントロールバス１５，１６からの信号により
制御される。
一般的には、この読み込みはバス切換えスイッチ３の出
力とＣＰＵのデータバスの一部を接続することにより実
現する。上記のハードウェアで、ＣＰＵ−Ａ１からＣＰ
Ｕ−Ｂ２にデータの授受を行なう手順を示す。まず、Ｃ
ＰＵ−Ａ１はコントロールバス１５に信号を出してバス
切換えスイッチ３を制御し、アドレスバス切換えスイッ
チ６及びデータバス切換えスイッチ８はアドレスバス１
１とアドレス線１３及びデータバス９とデータ線１４を
接続する。すなわちＲＡＭ７はＣＰＵ−Ａ１に接続され
たことになる。ここてＣＰＵ−Ａ１はＣＰＵ−Ｂ２に送
りたいアドレスをＲＡＭ７に書き込むこの間ＣＰＵ−Ｂ
２は読み込み制御部５を通してバス切換えスイッチ３の
状態を読み込んでＣＰＵ−Ａ１がＲＡＭ７を使用中であ
ることがわかる。次にＣＰＵ−Ａ１がＲＡＭ７へデータ
の書き込みが終了するとコントロールバス１５に信号を
出してバス切換えスイッチ３を制御し、アドレスバス切
換えスイッチ６及びデータバス切換えスイッチ８はアド
レスバス１２とアドレス線１３及びデータバス１０とデ
ータ線１４を接続する。すなわちＲＡＭ７はＣＰＵ−Ｂ
２に接続されたことになる。この時ＣＰＵ−Ｂ２は読み
込み制御部５を通してバス切換えスイッチ３の状態を読
み込んでＲＡＭ７がＣＰＵ−Ｂ２に接続されたことがわ
かる。これで、ＣＰＵ−Ａ１がＲＡＭ７に書き込んだデ
ータを使用できるわけである。ＣＰＵ−Ｂ２からＣＰＵ
−Ａ１にデータを送る場合も上述と同様の手順で行なわ
れる。以上のように従来の方式ではバス切換えスイッチ
３の状態をＣＰＵに読み込むための読み込み制御部４と
５が必要であり、さらに４，５を制御するためのコント
ロール信号が必要である。本発明は、上記２つの読み込
み制御部と、さらにこれらを制御するコントロール信号
を必要としないで、２個のＣＰＵｌ（７′ＲＡＭを共有
してデータの授受を行なうことを可能とするＲＡＭ書き
込み読み出し装置を提供するものであり、特に、アドレ
ス切換えスイッチで選択されたアドレスバスとＲＡＭの
アドレス線を接続し、データバス切換えスイッチで選択
されたデータバスとＲＡＭのデータ線を接続し、ＣＰＵ
のデータバスの少なくとも１ビットをプルアップまたは
ブルダウンし、前記ＲＡＭに定められたアドレスに対し
て少なくとも１ビットに゜゜０゛またぱ“１゛を書き込
み、このデータを読み出すことにより２個のＣＰＵの前
記ＲＡＭへの書き込み読み出し時期を調節するようにし
たことを特徴とするものである。
力とＣＰＵのデータバスの一部を接続することにより実
現する。上記のハードウェアで、ＣＰＵ−Ａ１からＣＰ
Ｕ−Ｂ２にデータの授受を行なう手順を示す。まず、Ｃ
ＰＵ−Ａ１はコントロールバス１５に信号を出してバス
切換えスイッチ３を制御し、アドレスバス切換えスイッ
チ６及びデータバス切換えスイッチ８はアドレスバス１
１とアドレス線１３及びデータバス９とデータ線１４を
接続する。すなわちＲＡＭ７はＣＰＵ−Ａ１に接続され
たことになる。ここてＣＰＵ−Ａ１はＣＰＵ−Ｂ２に送
りたいアドレスをＲＡＭ７に書き込むこの間ＣＰＵ−Ｂ
２は読み込み制御部５を通してバス切換えスイッチ３の
状態を読み込んでＣＰＵ−Ａ１がＲＡＭ７を使用中であ
ることがわかる。次にＣＰＵ−Ａ１がＲＡＭ７へデータ
の書き込みが終了するとコントロールバス１５に信号を
出してバス切換えスイッチ３を制御し、アドレスバス切
換えスイッチ６及びデータバス切換えスイッチ８はアド
レスバス１２とアドレス線１３及びデータバス１０とデ
ータ線１４を接続する。すなわちＲＡＭ７はＣＰＵ−Ｂ
２に接続されたことになる。この時ＣＰＵ−Ｂ２は読み
込み制御部５を通してバス切換えスイッチ３の状態を読
み込んでＲＡＭ７がＣＰＵ−Ｂ２に接続されたことがわ
かる。これで、ＣＰＵ−Ａ１がＲＡＭ７に書き込んだデ
ータを使用できるわけである。ＣＰＵ−Ｂ２からＣＰＵ
−Ａ１にデータを送る場合も上述と同様の手順で行なわ
れる。以上のように従来の方式ではバス切換えスイッチ
３の状態をＣＰＵに読み込むための読み込み制御部４と
５が必要であり、さらに４，５を制御するためのコント
ロール信号が必要である。本発明は、上記２つの読み込
み制御部と、さらにこれらを制御するコントロール信号
を必要としないで、２個のＣＰＵｌ（７′ＲＡＭを共有
してデータの授受を行なうことを可能とするＲＡＭ書き
込み読み出し装置を提供するものであり、特に、アドレ
ス切換えスイッチで選択されたアドレスバスとＲＡＭの
アドレス線を接続し、データバス切換えスイッチで選択
されたデータバスとＲＡＭのデータ線を接続し、ＣＰＵ
のデータバスの少なくとも１ビットをプルアップまたは
ブルダウンし、前記ＲＡＭに定められたアドレスに対し
て少なくとも１ビットに゜゜０゛またぱ“１゛を書き込
み、このデータを読み出すことにより２個のＣＰＵの前
記ＲＡＭへの書き込み読み出し時期を調節するようにし
たことを特徴とするものである。
以下、本発明の一実施例を図面に基づいて説明する。
第２図は本発明の基本構成図である。１〜３及び６〜１
６は第１図のものと同じであるの“で、説明を省略する
。
６は第１図のものと同じであるの“で、説明を省略する
。
そしてＣＰＵ−Ａｌ，Ｂ２のデータバス９，１０の少な
くとも１本づつは１７，１８に示す様にプルアップ（ま
たはブルダウン）される。上記ハードウェアでＣＰＵ−
Ａ１からＣＰＵ−Ｂ２にデータの授受を行なう手順を示
す。
くとも１本づつは１７，１８に示す様にプルアップ（ま
たはブルダウン）される。上記ハードウェアでＣＰＵ−
Ａ１からＣＰＵ−Ｂ２にデータの授受を行なう手順を示
す。
まずＣＰＵ−Ａ１はコントロールバス１５に信号を出し
てバス切換えスイッチ３を制御し、アドレスバス切換え
スイッチ６及びデータバス切換えスイッチ８はアドレス
バス１１とアドレス線１３及びデーータバス９とデータ
線１４を接続する。すなわちＲＡＭ７はＣＰＵ−Ａ１に
接続されたことになる。ここでＣＰＵ−Ａ１はＣＰＵ−
Ｂ２に送りたいデータをＲＡＭ７に書き込む。さらにＣ
ＰＵ−Ａ１はＲＡＭ７の定められたアドレスに対して、
データバス９，１０がプルアップ（またはブルダウン）
されている少なくとも１ビットに“０゛（または“゜１
゛）を書き込む。この間ＣＰＵ−Ｂ２はＲＡＭ７の上述
の定められたアドレスを読み出ししようとすると、ＲＡ
Ｍ７はＣＰＵ−Ｂ２に接続されていないために、ＲＡＭ
７の上述の定められたアドレスの内容は読み出せず、プ
ルアップ部（またはブルダウン部）１８でプルアップ（
またはブルダウン）された少なくとも１個のデータ“１
゛（または“゜０゛）が結果として得られる。すなわち
ＣＰＵ一Ｂ２はＲＡＭ７の上述の定められたアドレスの
内容が読み出せないことにより、ＣＰＵ−Ａ１がＲＡＭ
７を使用中であることがわかる。次にＣＰＵ一Ａ１がＲ
ＡＭ７へデータの書き込みが終了するとコントロールバ
ス１５に信号を出して３を制御し、アドレスバス切換え
スイッチ６及びデータバス切換えスイッチ８はアドレス
バス１２とアドレス線１３及びデータバス１０データ線
１４とを接続する。すなわちＲＡＭ７はＣＰＵ−Ｂ２に
接続されたことになる。この時、ＣＰＵ−Ｂ２はＲＡＭ
７の上述の定められたアドレスを読み出ししようとする
と、ＲＡＭ７はＣＰＵ−Ｂ２に接続されているため、Ｒ
ＡＭ７の上述の定められたアドレスの内容として少なく
とも１個のデータ゜゜０゛（または“ｌ゛）が結果とし
て得られる。すなわちＣＰＵ−Ｂ２はＲＡＭ７の上述の
定められたアドレスの内容が読み出せることにより、Ｃ
ＰＵ−Ｂ２がＲＡＭ７を使用できることがわかる。ＣＰ
Ｕ−Ｂ２からＣＰＵ−Ａ１にデータを送る場合も上述と
同様の手順て行なわれる。上記で述べたＲＡＭ７の定め
られたアドレスへのデータの書き込みはいづれかのＣＰ
Ｕが一度行なつておけば充分であるが、ＣＰＵがＲＡＭ
７の定められたアドレスに対して、データバスがプルア
ップ（またはブルダウン）されている少なくとも１ビッ
トに゜゜０゛（または“゜１゛）の書き込み動作を行な
い、次に同じアドレスを読み出して少なくとも１個のデ
ータ“゜０゛（または“１゛）が得られた場合にＲＡＭ
７がその書き込み読み出し動作をしたＣＰＵに接続され
ていることを知る方法もある。
てバス切換えスイッチ３を制御し、アドレスバス切換え
スイッチ６及びデータバス切換えスイッチ８はアドレス
バス１１とアドレス線１３及びデーータバス９とデータ
線１４を接続する。すなわちＲＡＭ７はＣＰＵ−Ａ１に
接続されたことになる。ここでＣＰＵ−Ａ１はＣＰＵ−
Ｂ２に送りたいデータをＲＡＭ７に書き込む。さらにＣ
ＰＵ−Ａ１はＲＡＭ７の定められたアドレスに対して、
データバス９，１０がプルアップ（またはブルダウン）
されている少なくとも１ビットに“０゛（または“゜１
゛）を書き込む。この間ＣＰＵ−Ｂ２はＲＡＭ７の上述
の定められたアドレスを読み出ししようとすると、ＲＡ
Ｍ７はＣＰＵ−Ｂ２に接続されていないために、ＲＡＭ
７の上述の定められたアドレスの内容は読み出せず、プ
ルアップ部（またはブルダウン部）１８でプルアップ（
またはブルダウン）された少なくとも１個のデータ“１
゛（または“゜０゛）が結果として得られる。すなわち
ＣＰＵ一Ｂ２はＲＡＭ７の上述の定められたアドレスの
内容が読み出せないことにより、ＣＰＵ−Ａ１がＲＡＭ
７を使用中であることがわかる。次にＣＰＵ一Ａ１がＲ
ＡＭ７へデータの書き込みが終了するとコントロールバ
ス１５に信号を出して３を制御し、アドレスバス切換え
スイッチ６及びデータバス切換えスイッチ８はアドレス
バス１２とアドレス線１３及びデータバス１０データ線
１４とを接続する。すなわちＲＡＭ７はＣＰＵ−Ｂ２に
接続されたことになる。この時、ＣＰＵ−Ｂ２はＲＡＭ
７の上述の定められたアドレスを読み出ししようとする
と、ＲＡＭ７はＣＰＵ−Ｂ２に接続されているため、Ｒ
ＡＭ７の上述の定められたアドレスの内容として少なく
とも１個のデータ゜゜０゛（または“ｌ゛）が結果とし
て得られる。すなわちＣＰＵ−Ｂ２はＲＡＭ７の上述の
定められたアドレスの内容が読み出せることにより、Ｃ
ＰＵ−Ｂ２がＲＡＭ７を使用できることがわかる。ＣＰ
Ｕ−Ｂ２からＣＰＵ−Ａ１にデータを送る場合も上述と
同様の手順て行なわれる。上記で述べたＲＡＭ７の定め
られたアドレスへのデータの書き込みはいづれかのＣＰ
Ｕが一度行なつておけば充分であるが、ＣＰＵがＲＡＭ
７の定められたアドレスに対して、データバスがプルア
ップ（またはブルダウン）されている少なくとも１ビッ
トに゜゜０゛（または“゜１゛）の書き込み動作を行な
い、次に同じアドレスを読み出して少なくとも１個のデ
ータ“゜０゛（または“１゛）が得られた場合にＲＡＭ
７がその書き込み読み出し動作をしたＣＰＵに接続され
ていることを知る方法もある。
また上記実施例かられかるように、第２図のハードウェ
ア構成だけで、ＲＡＭの定められたアドレスに対して、
データバスがプルアップ（またはブルダウン）されてい
る少なくとも１ビットに゜“０゛（または“゜１゛）を
書き込み、ＲＡＭの同一のアドレスのデータが読み出せ
て″０″（または“゜１゛）であるか、読み出せなくて
゜“１゛（または゜゜０゛）であるかを判別することに
より、ＲＡＭがどちらかのＣＰＵに接続されているかを
知り、そのＲＡＭへの書き込み読み出し時期を調節する
ことが可能となる。
ア構成だけで、ＲＡＭの定められたアドレスに対して、
データバスがプルアップ（またはブルダウン）されてい
る少なくとも１ビットに゜“０゛（または“゜１゛）を
書き込み、ＲＡＭの同一のアドレスのデータが読み出せ
て″０″（または“゜１゛）であるか、読み出せなくて
゜“１゛（または゜゜０゛）であるかを判別することに
より、ＲＡＭがどちらかのＣＰＵに接続されているかを
知り、そのＲＡＭへの書き込み読み出し時期を調節する
ことが可能となる。
以上の説明かられけるように、本発明のＲＡＭ書き込み
読み出し装置によれば、より少ないハードウェアにより
２個のＣＰＵ間でＲＡＭを共有して、ＲＡＭへの書き込
み読み出しが行なえるものであり、工業上極めて有益で
ある。
読み出し装置によれば、より少ないハードウェアにより
２個のＣＰＵ間でＲＡＭを共有して、ＲＡＭへの書き込
み読み出しが行なえるものであり、工業上極めて有益で
ある。
第１図は従来の２個のＣＰＵを使用したＲＡＭ書き込み
読み出し装置の基本構成図、第２図は本発明による２個
のＣＰＵを使用したＲＡＭ書き込み読み出し装置の一実
施例例の基本構成図てある。 １・・・・・・ＣＰＵ−Ａｌ２・・・・・・ＣＰＵ−Ｂ
ｌ３・・・・・・アドレス及びデータバス切換えスイッ
チ制御部、６・・アドレスバス切換えスイッチ、７・・
・ＲＡＭ．．８・・・・・・データバス切換えスイッチ
、９，１０・・・・・・ＣＰＵ−Ａ，Ｂのデータバス、
１１，１２・・・・・・ＣＰＵ−Ａ，Ｂのアドレスバス
、１３・・・ＲＡＭのアドレス線、１４・・・・・ＲＡ
Ｍのデータ線、１５，１６・・・・・・ＣＰＵ−Ａ，Ｂ
のコントロールバス、１７，１８・・・・・・データバ
スがプルアップ部（またはブルダウン部）。
読み出し装置の基本構成図、第２図は本発明による２個
のＣＰＵを使用したＲＡＭ書き込み読み出し装置の一実
施例例の基本構成図てある。 １・・・・・・ＣＰＵ−Ａｌ２・・・・・・ＣＰＵ−Ｂ
ｌ３・・・・・・アドレス及びデータバス切換えスイッ
チ制御部、６・・アドレスバス切換えスイッチ、７・・
・ＲＡＭ．．８・・・・・・データバス切換えスイッチ
、９，１０・・・・・・ＣＰＵ−Ａ，Ｂのデータバス、
１１，１２・・・・・・ＣＰＵ−Ａ，Ｂのアドレスバス
、１３・・・ＲＡＭのアドレス線、１４・・・・・ＲＡ
Ｍのデータ線、１５，１６・・・・・・ＣＰＵ−Ａ，Ｂ
のコントロールバス、１７，１８・・・・・・データバ
スがプルアップ部（またはブルダウン部）。
Claims (1)
- １ ２個の中央処理装置と、前記２個のＣＰＵのアドレ
スバスのうち１個のアドレスバスを制御信号により選択
するアドレスバス切換えスイッチと、前記２個の中央処
理装置のデータバスのうち１個のデータバスを制御信号
により選択するデータバス切換えスイッチと、前記アド
レスバス切換えスイッチと前記データバス切換えスイッ
チを制御するスイッチ制御部と、ランダムアクセスメモ
リとを具備し、前記アドレスバス切換えスイッチで選択
されたアドレスバスと前記ランダムアクセスメモリのア
ドレス線を接続し、前記データバス切換えスイッチで選
択されたデータバスと前記ランダムアクセスメモリのデ
ータ線を接続し、前記中央処理装置のデータバスの少な
くとも１ビットをプルアップまたはプルダウンし、前記
ランダムアクセスメモリの定められたアドレスに対して
少なくとも１ビットに“０”または“１”を書き込み、
このデータを読み出すことにより２個の前記中央処理装
置の前記ランダムアクセスメモリへの書き込み読み出し
時期を調節するようにしたランダムアクセスメモリ書き
込み読み出し装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19392481A JPS6051150B2 (ja) | 1981-12-01 | 1981-12-01 | ランダムアクセスメモリ書き込み読み出し装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19392481A JPS6051150B2 (ja) | 1981-12-01 | 1981-12-01 | ランダムアクセスメモリ書き込み読み出し装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896359A JPS5896359A (ja) | 1983-06-08 |
| JPS6051150B2 true JPS6051150B2 (ja) | 1985-11-12 |
Family
ID=16315999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19392481A Expired JPS6051150B2 (ja) | 1981-12-01 | 1981-12-01 | ランダムアクセスメモリ書き込み読み出し装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051150B2 (ja) |
-
1981
- 1981-12-01 JP JP19392481A patent/JPS6051150B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5896359A (ja) | 1983-06-08 |
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