JP2001524247A - 複数のメモリアドレスを格納および処理するための方法およびシステム - Google Patents
複数のメモリアドレスを格納および処理するための方法およびシステムInfo
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 1.複数のアドレス格納部であって、各アドレス格納部がそれぞれのメモリア ドレスを格納し、該アドレス部がそれぞれ入力イネーブル信号に応答してメモリ アドレスを受信および格納し、そして該格納されたアドレスを出力イネーブル信 号に応答してMビットバスに印加し、該Mビットバスのビットのすべてが該アド レス部のすべての対応するビットに結合される、複数のアドレス格納部と、 メモリアドレスを受信するように設けられた入力バスを有する、メモリ アドレス処理回路と、 Mアドレスバス回路であって、各Mアドレスバス回路が該Mビットバス のそれぞれのビットに結合され、該バス回路がイネーブルされたアドレス格納部 からの該メモリアドレスを該メモリアドレス処理回路に結合する、Mアドレスバ ス回路と、 該入力イネーブル信号および該出力イネーブル信号を該アドレス格納部 の各々に選択的に印加する、制御回路と、を含むメモリアドレスを格納および処 理するためのシステム。 2.前記メモリアドレス処理部がアドレスデコーダを含む、請求項1に記載の 格納および処理システム。 3.前記格納および処理システムがバーストモードで動作することを可能にす るための加算器であって、該加算器が前記アドレスバス回路のそれぞれの出力端 子に結合された複数の入力端子および該アドレスバス回路のそれぞれの入力端子 に結合された複数の出力端子を有し、該加算器が該アドレスバス回路の該出力端 子から受信されるメモリアドレスよりも大きい所定の数であるメモリアドレスを 該アドレスバス回路の該入力端子に印加する、加算器、をさらに含む請求項1に 記載の格納および処理システム。 4.前記所定の数が1である、請求項3に記載の格納および処理システム。 5.前記アドレスバス回路はそれぞれ、メモリアドレスのそれぞれのビットが 前記イネーブルされたアドレス部によって該アドレスバス回路にもはや印加され ていない場合に該アドレスバス回路のそれぞれの出力端子において論理レベルを 維持するラッチ回路を含む、請求項1に記載の格納および処理システム。 6.前記メモリアドレスが、少なくとも1つのメモリアレイ中のメモリセルの 列のそれぞれのアドレスを含む、請求項1に記載の格納および処理システム。 7.複数のコマンドパケットを受信および処理するシステムであって、各コマ ンドパケットが複数のコマンドワードを含み、該コマンドワードの少なくとも1 つが少なくとも1つのメモリアドレスを含み、 各コマンドパケットの所定数のコマンドワードを受信および格納するコ マンドバッファと、 該コマンドバッファに結合された少なくとも1つのコマンドワードレジ スタであって、該所定数のコマンドワードが該コマンドバッファに格納され後に 該コマンドワードが該コマンドバッファから該コマンドワードレジスタに転送さ れる、コマンドワードレジスタと、 該コマンドワードレジスタに結合された複数の格納部であって、該格納 部の各々が、それぞれの入力イネーブル信号に応答して、該コマンドワードレジ スタから受信されたコマンドワードの少なくともメモリアドレス部分を格納し、 該格納部の各々が、出力イネーブル信号に応答して、格納されたメモリアドレス 部分を該格納部の出力バスに印加する、格納部と、 各メモリアドレス部分が該コマンドワードレジスタから格納部へ転送さ れるように、それぞれのイネーブル信号を該格納部へ生成および印加する制御回 路であって、該格納部の1つに格納されたメモリアドレス部分を出力させるよう にそれぞれの出力イネーブル信号を該格納部に生成および印加する制御回路と、 出力イネーブル信号を受信する該格納部から該メモリアドレス部分を受 信する入力バスを有するメモリアドレス処理回路と、を含むシステム。 8.前記メモリアドレス処理部がアドレスデコーダを含む、請求項7に記載の コマンドパケット受信および処理システム。 9.前記メモリアドレス処理回路の入力バスのそれぞれのビットを前記格納部 のそれぞれのビットに結合する複数のメモリアドレスバス回路をさらに含む請求 項7に記載のコマンドパケット受信および処理システム。 10.前記アドレスバス回路はそれぞれ、メモリアドレスのそれぞれのビット が格納部によって該アドレスバス回路にもはや印加されていない場合に、該アド レスバス回路のそれぞれの出力端子において論理レベルを維持するラッチ回路を 含む、請求項9に記載のコマンドパケット受信および処理システム。 11.バーストモードで動作することを可能にするための加算器であって、該 加算器が前記アドレスバス回路のそれぞれの出力端子に結合された複数の入力端 子および該アドレスバス回路のそれぞれの入力端子に結合された複数の出力端子 を有し、該加算器が該アドレスバス回路の出力端子から受信されるメモリアドレ スよりも大きい所定の数であるメモリアドレスを該アドレスバス回路の該入力端 子に印加する、加算器、をさらに含む請求項9に記載のコマンドパケット受信お よび処理システム。 12.前記所定の数が1である、請求項11に記載のコマンドパケット受信お よび処理システム。 13.前記メモリアドレスが、少なくとも1つのメモリアレイ中のメモリセル の列のそれぞれのアドレスを含む、請求項7に記載のコマンドパケット受信およ び処理システム。 14.行アドレスおよび列アドレスによって決定される位置でデータを格納す るように設けられた少なくとも1アレイのメモリセルと、 該行アドレスを受信およびデコードし、そして該行アドレスに対応する 1行のメモリセルを選択するように設けられた行アドレス回路と、 該列アドレスに対応する選択された行中の該メモリセルの1つにデータ を受信または印加するように設けられた列アドレス回路と、 外部端子と該列アドレス回路との間でデータを結合するように設けられ たデータパス回路と、 複数のコマンドワードを含むコマンドパケットを受信するように設けら れたコマンドバッファであって、該コマンドワードの少なくとも1つが該メモリ デバイスの動作を制御するためのコマンドを含み、該コマンドワードの少なくと も1つが該行アドレス回路に結合された行アドレスを含み、そして該コマンドワ ードの少なくとも1つが列アドレスを含む、コマンドバッファと、 該コマンドバッファに結合されそして該コマンドバッファから列アドレ スを受信する複数のアドレス格納部であって、該列アドレスの複数が入力イネー ブル信号に応答してそれぞれのアドレス格納部中に格納され、それぞれのアドレ ス格納部中に格納された該列アドレスが出力イネーブル信号に応答してMビット バスに印加され、該Mビットバスのビットの各々が該アドレス格納部のすべての 対応するビットに結合される、アドレス格納部と、 M列アドレスバス回路であって、各M列アドレスバス回路が該Mビット バスのそれぞれのビットに結合され、該バス回路がイネーブルされたアドレス格 納部からの該メモリアドレスを該列アドレス処理部に結合する、M列アドレスバ ス回路と、 該入力イネーブル信号および該出力イネーブル信号を該アドレス格納部 の各々に選択的に印加する、制御回路と、を含むメモリデバイス。 15.前記メモリデバイスがバーストモードで動作することを可能にするため の加算器であって、該加算器が前記アドレスバス回路のそれぞれの出力端子に結 合された複数の入力端子および該アドレスバス回路のそれぞれの入力端子に結合 された複数の出力端子を有し、該加算器が該アドレスバス回路の該出力端子から 受信されるメモリアドレスよりも大きい所定の数であるメモリアドレスを該アド レスバス回路の該入力端子に印加する、加算器、をさらに含む請求項14に記載 のメモリデバイス。 16.前記所定の数が1である、請求項15に記載のメモリデバイス。 17.前記アドレスバス回路はそれぞれ、列アドレスのそれぞれのビットが前 記イネーブルされたアドレス部によって該アドレスバス回路にもはや印加されて いない場合に該アドレスバス回路のそれぞれの出力端子において論理レベルを維 持するラッチ回路を含む、請求項14に記載のメモリデバイス。 18.前記メモリデバイスがパケット化ダイナミックランダムアクセスメモリ を含む、請求項14に記載のメモリデバイス。 19.コマンドワードに応答して、行アドレスおよび列アドレスによって決定 される位置でデータを格納するように設けられた少なくとも1アレイのメモリセ ルと、 該コマンドワードに応答して、該行アドレスを受信およびデコードし、 そして該行アドレスに対応する1行のメモリセルを選択するように設けられた行 アドレス回路と、 該コマンドワードに応答して、該列アドレスに対応する選択された行中 の該メモリセルの1つにデータを受信または印加するように設けられた列アドレ ス回路と、 該コマンドワードに応答して、外部端子と該列アドレス回路との間でデ ータを結合するように設けられたデータパス回路と、 コマンドバス上で受信されたコマンドワードを格納するように設けられ たコマンドバッファと、 該コマンドバッファに結合された少なくとも1つのコマンドワードレジ スタであって、該所定数のコマンドワードが該コマンドバッファに格納され後に 該コマンドワードが該コマンドバッファから該コマンドワードレジスタに転送さ れる、コマンドワードレジスタと、 該コマンドワードレジスタに結合された複数の格納部であって、該格納 部の各々が、それぞれの入力イネーブル信号に応答して、該コマンドワードレジ スタから受信されたコマンドワードの少なくともメモリアドレス部分を格納し、 該格納部の各々が、出力イネーブル信号に応答して、格納されたメモリアドレス 部分を該格納部の出力バスに印加する、格納部と、 各アドレス部分が該コマンドワードレジスタから格納部へ転送されるよ うに、それぞれのイネーブル信号を該格納部へ生成および印加する制御回路であ って、該格納部の1つに格納されたメモリアドレス部分を出力させるようにそれ ぞれの出力イネーブル信号を該格納部に生成および印加する制御回路と、 それぞれの出力イネーブル信号を受信する該格納部から該メモリアドレ ス部分を受信する入力バスを有するメモリアドレス処理回路と、を含むメモリデ バイス。 20.前記メモリアドレス処理部がアドレスデコーダを含む、請求項19に記 載のメモリデバイス。 21.前記メモリアドレス処理回路の入力バスのそれぞれのビットを前記格納 部のそれぞれのビットに結合する複数のメモリアドレスバス回路を、さらに含む 請求項19に記載のメモリデバイス。 22.前記アドレスバス回路はそれぞれ、メモリアドレスのそれぞれのビット が格納部によって該アドレスバス回路にもはや印加されていない場合に、該アド レスバス回路のそれぞれの出力端子において論理レベルを維持するラッチ回路を 含む、請求項21に記載のメモリデバイス。 23.バーストモードで動作することを可能にするための加算器であって、該 加算器が前記アドレスバス回路のそれぞれの出力端子に結合された複数の入力端 子および該アドレスバス回路のそれぞれの入力端子に結合された複数の出力端子 を有し、該加算器が該アドレスバス回路の出力端子から受信されるメモリアドレ スよりも大きい所定の数であるメモリアドレスを該アドレスバス回路の該入力端 子に印加する、加算器、をさらに含む請求項19に記載のメモリデバイス。 24.前記所定の数が1である、請求項23に記載のメモリデバイス。 25.前記メモリデバイスがパケット化ダイナミックランダムアクセスメモリ を含む、請求項19に記載のメモリデバイス。 26.プロセッサバスを有するプロセッサと、 該プロセッサバスを介して該プロセッサに結合され、そしてデータがコ ンピュータシステム中に入力されることを可能にするように設けられた入力デバ イスと、 該プロセッサバスを介して該プロセッサに結合され、そしてデータが該 コンピュータシステムから出力されることを可能にするように設けられた出力デ バイスと、 該プロセッサバスを介して該プロセッサに結合されたメモリデバイスと 、を含むコンピュータシステムであって、 該メモリデバイスが、 行アドレスおよび列アドレスによって決定される位置でデータを格納す るように設けられた少なくとも1アレイのメモリセルと、 該行アドレスを受信およびデコードし、そして該行アドレスに対応する 1行のメモリセルを選択するように設けられた行アドレス回路と、 該列アドレスに対応する選択された行中の該メモリセルの1つにデータ を受信または印加するように設けられた列アドレス回路と、 外部端子と該列アドレス回路との間でデータを結合するように設けられ たデータパス回路と、 複数のコマンドワードを含むコマンドパケットを受信するように設けら れたコマンドバッファであって、該コマンドワードの少なくとも1つが該メモリ デバイスの動作を制御するためのコマンドを含み、該コマンドワードの少なくと も1つが該行アドレス回路に結合された行アドレスを含み、そして該コマンドワ ードの少なくとも1つが列アドレスを含む、コマンドバッファと、 該コマンドバッファに結合され、該コマンドバッファから列アドレスを 受信する複数のアドレス格納部であって、該列アドレスの複数が入力イネーブル 信号に応答してそれぞれのアドレス格納部中に格納され、それぞれのアドレス格 納部中に格納された該列アドレスが出力イネーブル信号に応答してMビットバス に印加され、該Mビットバスのビットの各々が該アドレス格納部のすべての対応 するビットに結合される、アドレス格納部と、 M列アドレスバス回路であって、各Mアドレスバス回路が該Mビットバ スのそれぞれのビットに結合され、該バス回路が、イネーブルにされたアドレス 格納部からの該列アドレスを該列アドレス回路に結合する、M列アドレスバス回 路と、 該入力イネーブル信号および該出力イネーブル信号を該アドレス格納部 の各々に選択的に印加する、制御回路と、を含むコンピュータシステム。 27.前記メモリデバイスがバーストモードで動作することを可能にするため の加算器であって、該加算器が前記アドレスバス回路のそれぞれの出力端子に結 合された複数の入力端子および該アドレスバス回路のそれぞれの入力端子に結合 された複数の出力端子を有し、該加算器が該アドレスバス回路の該出力端子から 受信されるメモリアドレスよりも大きい所定の数であるメモリアドレスを該アド レスバス回路の該入力端子に印加する、加算器、をさらに含む請求項26に記載 のコンピュータシステム。 28.前記所定の数が1である、請求項27に記載のコンピュータシステム。 29.前記アドレスバス回路はそれぞれ、列アドレスのそれぞれのビットが前 記イネーブルにされたアドレス部によって該アドレスバス回路にもはや印加され ていない場合に該アドレスバス回路のそれぞれの出力端子において論理レベルを 維持するラッチ回路を含む、請求項26に記載のコンピュータシステム。 30.前記メモリデバイスがパケット化ダイナミックランダムアクセスメモリ を含む、請求項26に記載のコンピュータシステム。 31.プロセッサバスを有するプロセッサと、 該プロセッサバスを介して該プロセッサに結合され、そしてデータがコ ンピュータシステム中に入力されることを可能にするように設けられた入力デバ イスと、 該プロセッサバスを介して該プロセッサに結合され、そしてデータが該 コンピュータシステムから出力されることを可能にするように設けられた出力デ バイスと、 該プロセッサバスを介して該プロセッサに結合されたメモリデバイスと 、を含むコンピュータシステムであって、 該メモリデバイスが、 コマンドワードに応答して、行アドレスおよび列アドレスによって決定 される位置でデータを格納するように設けられた少なくとも1アレイのメモリセ ルと、 該コマンドワードに応答して、該行アドレスを受信およびデコードし、 そして該行アドレスに対応する1行のメモリセルを選択するように設けられた行 アドレス回路と、 該コマンドワードに応答して、該列アドレスに対応する選択された行に おける該メモリセルの1つにデータを受信または印加するように設けられた列ア ドレス回路と、 該コマンドワードに応答して、外部端子と該列アドレス回路との間でデ ータを結合するように設けられたデータパス回路と、 コマンドバス上で受信されたコマンドワードを格納するように設けられ たコマンドバッファと、 該コマンドバッファに結合された少なくとも1つのコマンドワードレジ スタであって、該所定数のコマンドワードが該コマンドバッファに格納され後に 該コマンドワードが該コマンドバッファから該コマンドワードレジスタに転送さ れる、コマンドワードレジスタと、 該コマンドワードレジスタに結合された複数の格納部であって、該格納 部の各々が、それぞれの入力イネーブル信号に応答して、該コマンドワードレジ スタから受信されたコマンドワードの少なくともメモリアドレス部分を格納し、 該格納部の各々が、出力イネーブル信号に応答して、格納されたメモリアドレス 部分を該格納部の出力バスに印加する、格納部と、 各メモリアドレスが該コマンドワードレジスタから格納部へ転送される ように、それぞれの入力イネーブル信号を該格納部へ生成および印加する制御回 路であって、該格納部の1つに格納されたメモリアドレス部分を出力させるよう にそれぞれの出力イネーブル信号を該格納部に生成および印加する制御回路と、 それぞれの出力イネーブル信号を受信する該格納部から該メモリアドレ ス部分を受信する入力バスを有するメモリアドレス処理回路と、を含むコンピュ ータシステム。 32.前記メモリアドレス処理部がアドレスデコーダを含む、請求項31に記 載のコンピュータシステム。 33.前記メモリアドレス処理回路の入力バスのそれぞれのビットを前記格納 部のそれぞれのビットに結合する複数のメモリアドレスバス回路をさらに含む請 求項31に記載のコンピュータシステム。 34.前記アドレスバス回路はそれぞれ、メモリアドレスのそれぞれのビット が格納部によって該アドレスバス回路にもはや印加されていない場合に、該アド レスバス回路のそれぞれの出力端子において論理レベルを維持するラッチ回路を 含む、請求項33に記載のコンピュータシステム。 35.バーストモードで動作することを可能にするための加算器であって、該 加算器が前記アドレスバス回路のそれぞれの出力端子に結合された複数の入力端 子および該アドレスバス回路のそれぞれの入力端子に結合された複数の出力端子 を有し、該加算器が該アドレスバス回路の出力端子から受信されるメモリアドレ スよりも大きい所定の数であるメモリアドレスを該アドレスバス回路の該入力端 子に印加する、加算器、をさらに含む請求項31に記載のコンピュータシステム 。 36.前記所定の数が1である、請求項35に記載のコンピュータシステム。 37.前記メモリデバイスがパケット化ダイナミックランダムアクセスメモリ を含む、請求項31に記載のコンピュータシステム。 38.メモリデバイス中のメモリアドレスを処理する方法であって、 複数のメモリアドレスを該メモリデバイスに印加する工程であって、該 アドレスの少なくともいくつかが該メモリデバイスに印加される速度が、該メモ リアドレスが該メモリデバイス中で処理され得る速度を超え得る、工程と、 該メモリアドレスを、該.メモリデバイスによって受信しながら格納し 、複数のメモリアドレスが該メモリデバイス中に同時に格納され得るようにする 工程と、 該格納されたメモリアドレスの各々を選択的に処理する工程と、を含む 方法。 39.前記格納されたメモリアドレスの各々を選択的に処理する工程が、該格 納されたメモリアドレスの各々を選択的にデコードする工程を含む、請求項38 の方法。 40.前記メモリアドレスを共通信号パス上で、該メモリアドレスを格納する 工程が実行される位置から該格納されたメモリアドレスの各々を選択的に処理す る工程が実行される位置に、転送する工程をさらに含む請求項38に記載の方法 。 41.前記メモリアドレスがメモリセルの少なくとも1つの配列の1列を示す アドレスを含む請求項38の方法。
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