KR100518532B1 - 선택적으로 명령신호 및 어드레스를 전송하는 방법 및 장치 - Google Patents

선택적으로 명령신호 및 어드레스를 전송하는 방법 및 장치 Download PDF

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Abstract

불필요한 전력소비를 감소시키기 위하여 선택적으로 명령신호 및 어드레스를 전송하는 방법 및 장치가 제공된다. 입력되는 명령신호 및 어드레스를 메모리 모듈에 장착된 다수개의 반도체장치들 중에서 억세스된 제1반도체장치로 전송하는 방법은 상기 명령신호 및 어드레스를 수신하고 버퍼링하는 단계; 및 클락신호와 상기 제1반도체장치를 억세스하는 선택신호에 응답하여 버퍼링된 명령신호 및 어드레스를 상기 제1반도체장치로 전송하는 단계를 구비한다. 상기 제1반도체장치로 전송하는 단계는 상기 선택신호에 응답하여 버퍼링된 명령신호 및 어드레스를 래치하는 단계; 및 상기 클락신호에 응답하여 래치된 명령신호 및 어드레스를 상기 제1반도체장치로 전송하는 단계를 구비한다. 상기 방법은 선택적으로 명령신호 및 어드레스를 메모리 모듈에 장착된 메모리장치들로 전송할 수 있으므로, 선택되지 않은 메모리 모듈에 장착된 메모리장치들이 소비하는 전류를 감소시키는 효과가 있다.

Description

선택적으로 명령신호 및 어드레스를 전송하는 방법 및 장치{Method and apparatus for transmitting command signal and address signal selectively}
본 발명은 신호전송 방법 및 장치에 관한 것으로, 보다 상세하게는 선택적으로 명령신호 및 어드레스를 전송하는 방법 및 장치에 관한 것이다. 또한 명령신호 및 어드레스를 메모리 컨트롤러에 의하여 억세스되는 반도체장치, 또는 메모리 모듈로 버퍼링하기 위한 레지스터, 상기 레지스터를 구비하는 메모리 모듈 및 그 시스템에 관한 것이다.
도 1은 종래의 시스템의 블락도를 나타낸다. 도 1을 참조하면, 시스템(10)은 메모리 컨트롤러(20) 및 다수개의 메모리 모듈들(30, 40, 50, 60)을 구비한다. 다수개의 메모리 모듈들(30, 40, 50, 60)은 DIMM(dual in-line memory module)으로 구현되고, 각각의 DIMM(30, 40, 50, 60)은 대응되는 슬롯(미 도시)에 각각 삽입된다.
메모리 컨트롤러(20)는 로우 어드레스 스트로브(row address strobe; RAS), 컬럼 어드레스 스트로브(column address strobe; CAS), 기입 인에이블신호(write enable signal: WE), 선택신호 및 어드레스를 소정의 버스를 통하여 다수개의 DIMM들(30, 40, 50, 60)로 출력한다. 선택신호는 반도체장치, 랭크 또는 메모리 모듈을 억세스하기 위한 신호이다.
DIMM(30)은 종류에 따라 하나의 랭크로 구성될 수도 있고, 하나 이상의 랭크로 구성될 수도 있다. DIMM(30)은 랭크 수와 관계없이 DRAM과 레지스터를 구비한다.
도 2는 종래의 레지스터가 장착된 DIMM을 나타낸다. 도 1 및 도 2를 참조하면, DIMM(30)에는 메모리장치들, 예컨대 DRAM들(31a1, 31a2,...,31am, 31an), 레지스터(33a) 및 위상 동기루프(phase locked loop; 80)가 장착된다.
DIMM(30)의 후면(30b)은 DIMM의 종류에 따라 달라질 수 있으므로, 설명의 편의를 위하여 DIMM(30)의 전면(30a)만을 도시한다. 또한, 각 DIMM(40, 50, 60)의 배치는 DIMM(30)의 배치와 동일하므로 각 DIMM(40, 50, 60)의 배치의 DIMM(30)으로부터 용이하게 이해될 수 있다.
위상동기루프(80)는 클락신호(CLK)와 위상이 동기된 다수개의 클락신호들(PCLK, OPCLK)을 발생하고, 다수개의 클록신호들(PCLK, OPCLK) 중에서 하나의 클락신호(PCLK)가 레지스터(33a)의 래치(73)로 입력된다. 다수개의 클락신호들(PCLK, OPCLK) 중에서 나머지 클락신호들(OPCLK)은 소정의 메모리장치를 위하여 사용된다.
메모리 컨트롤러(10)로부터 출력되는 명령신호(COM) 및 어드레스(ADD)는 소정의 데이터 버스를 통하여 각 DIMM(30, 40, 50, 60)에 장착된 각 레지스터(33a, 33b, 43a, 43b, 53a, 53b, 63a, 63b)로 전달된다.
각 DIMM(30, 40, 50, 60)에 장착되는 각 레지스터(33a, 33b, 43a, 43b, 53a, 53b, 63a, 63b)는 버퍼(71) 및 래치(73)를 구비하며, 버퍼(71)는 명령신호(COM) 및 어드레스(ADD)를 수신하고 버퍼링하고, 래치(73)는 클락신호(PCLK)에 응답하여 버퍼(71)에 의하여 버퍼링된 명령신호 및 어드레스를 각 DIMM(30, 40, 50, 60)에 장착된 모든 메모리장치들(31a1, 31a2,...,31am, 31an)로 전송한다.
각 메모리장치(31a1, 31a2,...,31am, 31an)가 래치(73)의 출력신호를 버퍼링하기 위한 명령신호/어드레스 입력버퍼(미 도시)를 가지고 있는 경우, 각 버퍼는 토글링하는 명령신호 및 어드레스에 응답하여 전력을 소모하게 된다.
도 1 및 도 2를 참조하면, 4개의 DIMM들(30, 40, 50, 60)을 구비하는 시스템(10)에서 DIMM(60)의 제1랭크(61a)만을 억세스(access)하고자 하는 경우라도, 메모리 컨트롤러(10)로부터 출력되는 명령신호(COM) 및 어드레스(ADD)는 소정의 버스를 통하여 각 DIMM(30, 40, 50, 60)으로 전송된다.
따라서 억세스할 필요가 없는 각 DIMM에 대응되는 각 레지스터(33a, 43a, 53a)가 활성화되므로, 각 래치(73)는 클락신호(PCLK)에 응답하여 버퍼링된 명령신호 및 어드레스를 대응되는 각 DIMM(30, 40, 50)상에 장착된 DRAM으로 전송한다.
따라서 각 랭크(31a, 31b, 41a, 41b, 51a, 51b, 61b)를 구성하는 각 메모리장치의 명령신호/어드레스 입력버퍼는 토글링(toggling)하는 명령신호 및 어드레스에 응답하여 전력을 소모하게 된다.
즉, 억세스되지 않은 메모리 모듈에 장착된 레지스터도 입력단에서 토글링하는 명령신호 및 어드레스를 출력단으로 전송하므로, 상기 토글링하는 명령신호 및 어드레스는 억세스되지 않은 메모리 모듈에 장착된 메모리장치들의 각 명령신호/어드레스 입력버퍼로 전송된다. 따라서 불필요한 전력이 소비되는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 불필요한 전력소비를 감소시키기 위하여 선택적으로 명령신호 및 어드레스를 전송하는 방법 및 장치를 제공하는 것이다.
상기 기술적 과제를 이루기 위해, 입력되는 명령신호 및 어드레스를 메모리 모듈에 장착된 다수개의 반도체장치들 중에서 억세스된 제1반도체장치로 전송하는 방법은 상기 명령신호 및 어드레스를 수신하고 버퍼링하는 단계; 및 클락신호와 상기 제1반도체장치를 억세스하는 선택신호에 응답하여 버퍼링된 명령신호 및 어드레스를 상기 제1반도체장치로 전송하는 단계를 구비한다.
상기 제1반도체장치로 전송하는 단계는 상기 선택신호에 응답하여 버퍼링된 명령신호 및 어드레스를 래치하는 단계; 및 상기 클락신호에 응답하여 래치된 명령신호 및 어드레스를 상기 제1반도체장치로 전송하는 단계를 구비한다.
또한, 입력되는 명령신호 및 어드레스를 다수개의 메모리 모듈들 중에서 억세스된 제1메모리 모듈로 전송하는 방법은 상기 명령신호 및 어드레스를 수신하고 버퍼링하는 단계; 및 클락신호와 상기 제1메모리 모듈을 억세스하는 모듈선택신호에 응답하여 상기 버퍼링된 명령신호 및 어드레스를 상기 제1메모리 모듈로 전송하는 단계를 구비한다.
상기 제1메모리 모듈로 전송하는 단계는 상기 모듈선택신호에 응답하여 버퍼링된 명령신호 및 어드레스를 래치하는 단계; 및 상기 클락신호에 응답하여 래치된 명령신호 및 어드레스를 상기 제1메모리 모듈로 전송하는 단계를 구비한다.
상기 기술적 과제를 달성하기 위하여 메모리 모듈에 장착되고, 입력되는 명령신호 및 어드레스를 상기 메모리 모듈에 장착된 다수개의 반도체장치들 중에서 억세스된 제1반도체장치로 전송하는 레지스터는 상기 명령신호 및 어드레스를 수신하고 버퍼링하는 버퍼; 및 클락신호와 상기 제1반도체장치를 억세스하는 선택신호에 응답하여 버퍼링된 명령신호 및 어드레스를 상기 제1반도체장치로 전송하는 래치를 구비한다.
상기 래치는 상기 선택신호에 응답하여 버퍼링된 명령신호 및 어드레스를 래치하는 제1래치; 및 상기 클락신호에 응답하여 래치된 명령신호 및 어드레스를 상기 제1반도체장치로 전송하는 제2래치를 구비한다.
그리고, 입력되는 명령신호 및 어드레스를 다수개의 메모리 모듈들 중에서 억세스된 제1메모리 모듈로 전송하는 레지스터는 상기 명령신호 및 어드레스를 수신하고 버퍼링하는 버퍼; 및 클락신호와 상기 제1메모리 모듈을 선택하는 모듈선택신호에 응답하여 상기 버퍼링된 명령신호 및 어드레스를 상기 제1메모리 모듈로 전송하는 래치를 구비한다.
상기 레지스터는 상기 억세스된 제1메모리 모듈에 장착되고, 상기 래치는 상기 선택신호에 응답하여 버퍼링된 명령신호 및 어드레스를 래치하는 제1래치; 및 상기 클락신호에 응답하여 래치된 명령신호 및 어드레스를 상기 제1메모리 모듈로 전송하는 제2래치를 구비한다.
상기 명령신호는 로우 어드레스 스트로브, 컬럼 어드레스 스트로브, 기입 인에이블 신호 및 상기 모듈선택신호를 구비한다.
상기 기술적 과제를 달성하기 위한 메모리 모듈은 상기 메모리 모듈에 장착되는 다수개의 메모리장치들; 및 상기 메모리 모듈에 장착되고, 명령신호 및 어드레스를 수신하여 버퍼링하고, 버퍼링된 명령신호 및 어드레스를 상기 다수개의 메모리장치들 중에서 억세스된 제1메모리장치로 전송하기 위한 레지스터를 구비한다.
상기 메모리모듈은 DIMM인 것이 바람직하다. 상기 레지스터는 상기 명령신호 및 어드레스를 수신하고 버퍼링하는 버퍼; 상기 버퍼에 접속되고, 상기 제1메모리장치를 억세스하는 선택신호에 응답하여 상기 버퍼링된 명령신호 및 어드레스를 래치하는 제1래치; 및 클락신호에 응답하여 상기 제1래치의 출력신호를 상기 제1메모리장치로 전송하는 제2래치는 구비한다.
그리고, 본 발명에 따른 시스템은 선택신호를 포함하는 명령신호 및 어드레스를 출력하는 메모리 컨트롤러; 다수개의 메모리 모듈들; 및 상기 명령신호를 상기 다수개의 메모리 모듈들 각각으로 전송하기 위한 버스를 구비하며, 상기 메모리 모듈들 각각은 다수개의 메모리장치들; 및 상기 명령신호 및 어드레스를 수신하여 버퍼링하고, 상기 다수개의 메모리장치들 중에서 제1메모리장치를 억세스하기 위한 상기 선택신호에 응답하여 버퍼링된 명령신호를 억세스된 제1메모리장치로 전송하는 레지스터를 구비한다.
상기 레지스터는 상기 명령신호를 수신하고 버퍼링하는 버퍼; 상기 버퍼에 접속되고 상기 선택신호에 응답하여 상기 버퍼의 출력신호를 래치하는 제1래치; 및 클락신호에 응답하여 상기 제1래치의 출력신호를 상기 제1메모리장치로 전송하는 제2래치는 구비한다.
상기 명령신호는 어드레스, 로우 어드레스 스트로브, 컬럼 어드레스 스트로브, 기입 인에이블 신호를 구비한다. 상기 메모리 모듈들 각각은 SIMM 또는 DIMM이다.
그리고 본 발명에 따른 시스템은 선택신호를 포함하는 명령신호 및 어드레스를 출력하는 메모리 컨트롤러; 다수개의 메모리 모듈들; 및 상기 명령신호를 상기 다수개의 메모리 모듈들 각각으로 전송하기 위한 버스를 구비하며, 상기 메모리 모듈들 각각은 상기 명령신호 및 어드레스를 수신하여 버퍼링하고, 상기 다수개의 메모리 모듈들 중에서 제1메모리 모듈을 억세스하기 위한 상기 선택신호에 응답하여 버퍼링된 명령신호를 억세스된 제1메모리 모듈로 전송하는 레지스터를 구비한다.
상기 레지스터는 상기 명령신호 및 어드레스를 수신하고 버퍼링하기 위한 버퍼; 상기 버퍼에 접속되고 상기 선택신호에 응답하여 상기 버퍼의 출력신호를 래치하는 제1래치; 및 클락신호에 응답하여 상기 제1래치의 출력신호를 소정의 버스를 통하여 상기 제1메모리 모듈로 전송하기 위한 제2래치는 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 레지스터를 구비하는 시스템의 블락도를 나타낸다. 도 3의 시스템(100)은 본 발명에 따른 레지스터들(123a, 123b, 133a, 133b, 143a, 143b, 153a, 153b)을 구비하는 것을 제외하면, 도 1의 시스템(10)과 동일하다.
즉, 메모리 컨트롤러(110)는 소정의 버스를 통하여 대응되는 슬롯에 각각 삽입된 메모리 모듈(120, 130, 140, 150)로 명령신호(COM), 어드레스(ADD) 및 클락신호(CLK)를 출력한다.
각 메모리 모듈(120, 130, 140, 150)에 장착된 랭크(121a, 121b, 131a, 131b, 141a, 141b, 151a, 151b)와 메모리 컨트롤러(110)는 데이터 스트로브(DQS)에 응답하여 소정의 데이터(DQ)를 교환한다.
도 4는 본 발명에 따른 레지스터가 장착된 DIMM의 전면의 블락도를 나타낸다. 도 3 및 도 4를 참조하면, DIMM(120)의 전면(120a)은 위상동기루프(170), 레지스터(123a) 및 다수개의 메모리장치들(1211, 1212,..., 121m, 121n)을 구비한다. 각 레지스터(123b, 133a, 133b, 143a, 143b, 153a, 153b)의 구조 및 동작은 도 4에 도시된 레지스터(123a)의 구조 및 동작과 동일하다.
위상동기루프(170)는 클락신호(CLK)와 위상이 동기된 다수개의 클락신호들 (PCLK, OPCLK)을 발생하고, 다수개의 클록신호들(PCLK, OPCLK) 중에서 하나의 클락신호(PCLK)가 레지스터(123)의 제2래치(165)로 입력된다. 다수개의 클락신호들 (PCLK, OPCLK) 중에서 나머지 클락신호들(OPCLK)은 소정의 메모리장치를 위하여 사용된다.
레지스터(123a)는 버퍼(161), 제1래치(163) 및 제2래치(165)를 구비한다. 버퍼(161)는 메모리 컨트롤러(110)로부터 출력되는 명령신호(COM) 및 어드레스(ADD)를 수신하고 버퍼링하고, 버퍼링된 명령신호 및 어드레스를 제1래치(163)로 출력한다. 명령신호(COM)는 RAS, CAS, WE 및 선택신호(CS#i)를 구비한다.
본 발명에 따른 제1래치(163)는 D플립-플롭으로 구현되나 D플립-플롭 이외의 래치가 사용될 수 있음을 당연하다. 제1래치(163)는 선택신호(CS#i)에 응답하여 버퍼(161)의 출력신호를 래치한다. 선택신호(CS#i)는 메모리 컨트롤러(110)에 의하여 억세스되는 메모리장치, 랭크 또는 메모리 모듈을 선택하기 위한 신호이다.
제2래치(165)는 클락신호(PCLK)에 응답하여 제1래치(163)의 출력신호를 선택신호(CS#i)에 의하여 억세스된 메모리장치, 랭크 또는 메모리 모듈로 전송한다. 제2래치(165)는 D플립-플롭으로 구현되나 D플립-플롭 이외의 래치가 사용될 수 있음을 당연하다. 다수개의 메모리장치들(1211, 1212,..., 121m, 121n)각각은 제2래치(165)의 출력신호를 버퍼링하기 위한 명령신호/어드레스 입력버퍼를 구비한다.
다수개의 메모리장치들(1211, 1212,..., 121m, 121n)각각은 SDRAM 또는 DDR SDRAM으로 구현될 수 있다. 이 경우 메모리 컨트롤러(110)로부터 출력되는 선택신호(CS#i)는 칩 인에이블신호이다.
본 발명에 따른 레지스터(123a)는 메모리장치, 랭크 또는 메모리 모듈에 대한 액세스 여부를 판단하고, 메모리장치, 랭크 또는 메모리 모듈이 억세스되는 경우에만 활성화된다.
도 3 및 도 4를 참조하여 DIMM(120)이 억세스되는 경우, DIMM(120)에 장착된 레지스터의 동작을 상세히 설명하면 다음과 같다. 메모리 컨트롤러(110)는 소정의 버스를 통하여 명령신호(COM), 어드레스(ADD) 및 클락신호(CLK)를 대응되는 슬롯상에 삽입된 각 DIMM(120, 130, 140, 150)로 출력한다. 명령신호(COM)는 DIMM(120)을 억세스하기 위한 선택신호(CS#i)를 포함한다.
DIMM(120)의 전면(120a)에 장착된 레지스터(123a)의 제1래치(163)와 DIMM (120)의 후면(120b)에 장착된 레지스터(123b)의 제1래치는 DIMM(120)을 억세스하기 위한 선택신호(CS#i)에 응답하여 버퍼(161)의 출력신호를 제1래치(163)로 전송한다. 따라서 제2래치(165)는 클락신호(PCLK)에 응답하여 제1래치(163)의 출력신호를 DIMM(120)에 장착된 모든 메모리 장치들로 전송한다.
이 경우 각 DIMM(130, 140, 150)에 장착된 각 레지스터(133a, 133b, 143a, 143b, 153a, 153b)는 DIMM(120)을 억세스하기 위한 선택신호(CS#i)에 응답하여 비활성화된다.
즉, 메모리 컨트롤러(110)가 하나의 메모리 모듈을 억세스하는 경우, 억세스된 메모리 모듈상에 장착된 레지스터만이 활성화된다. 따라서 억세스된 메모리 모듈상에 장착된 메모리장치의 입력버퍼만이 전력을 소비하므로, 본 발명에 따른 레지스터를 장착하는 모듈들로 구성되는 시스템의 소비전류는 종래의 레지스터를 장착하는 모듈들로 구성되는 시스템의 소비전류보다 상당히 감소한다.
또한, 도 3 및 도 4를 참조하여 DIMM(120)의 전면(120a)에 장착된 제1랭크(121a)가 억세스되는 경우, 전면(120a)에 장착된 레지스터(123a)의 동작을 상세히 설명하면 다음과 같다.
메모리 컨트롤러(110)는 소정의 버스를 통하여 제1랭크(121a)를 억세스하기 위한 선택신호(CS#i)를 각 레지스터(123a, 123b, 133a, 133b, 143a, 143b, 153a, 153b)로 출력한다. 이 경우 레지스터(123a)의 제1래치(163)만이 제1랭크(121a)를 억세스하기 위한 선택신호(CS#i)에 응답하여 활성화되고 나머지 레지스터들((123a, 123b, 133a, 133b, 143a, 143b, 153a, 153b)은 비활성화된다.
따라서 제1래치(163)는 선택신호(CS#i)에 응답하여 버퍼(161)의 출력신호를 제2래치(165)로 전송한다. 그리고 제2래치(165)는 클락신호(PCLK)에 응답하여 제1래치(163)의 출력신호를 제1랭크를 구성하는 모든 메모리 장치들로 전송한다.
즉, 메모리 컨트롤러(110)가 하나의 랭크를 억세스하는 경우, 억세스된 랭크에 대응되는 레지스터만이 활성화된다. 따라서 억세스된 랭크를 구성하는 메모리장치의 입력버퍼만이 전력을 소비한다.
계속하여, DIMM(120)의 전면(120a)에 장착된 메모리장치(1211)를 억세스하는 경우를 설명하면 다음과 같다. 이 경우 메모리 컨트롤러(110)는 메모리장치(1211)를 억세스하기 위한 선택신호(CS#i)를 억세스하고자 하는 DIMM상의 레지스터(123a)로 출력한다.
레지스터(123a)의 제1래치(163)는 선택신호(CS#i)에 응답하여 버퍼(161)에 의하여 버퍼링된 명령신호 및 어드레스를 제2래치(165)로 전송하고, 제2래치(165)는 클락신호(PCLK)에 응답하여 제1래치(163)의 출력신호를 각 메모리장치(1211, 1212,...,121m, 121n)로 출력한다.
이 경우 메모리장치(1211)의 입력버퍼만이 선택신호(CS#i)에 응답하여 제2래치(165)의 출력신호를 수신한다. 따라서 메모리 컨트롤러(110)에 의하여 억세스된 메모리장치(1211)만이 레지스터(123a)에 의하여 버퍼링된 명령신호 및 어드레스를 수신한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 레지스터는 선택적으로 명령신호 및 어드레스를 전송할 수 있는 효과가 있다.
본 발명에 따른 레지스터를 구비하는 메모리 모듈은 선택적으로 명령신호 및 어드레스를 상기 메모리 모듈에 장착된 메모리장치들로 전송할 수 있으므로, 선택되지 않은 메모리 모듈에 장착된 메모리장치들이 소비하는 전류를 감소시키는 효과가 있다.
본 발명에 따른 선택적으로 명령신호 및 어드레스를 전송하는 방법 및 장치는 메모리 모듈에 장착된 메모리장치들로 전송할 수 있으므로, 선택되지 않은 메모리 모듈에 장착된 메모리장치들이 소비하는 전류를 감소시키는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 시스템의 블락도를 나타낸다.
도 2는 종래의 레지스터가 장착된 DIMM을 나타낸다.
도 3은 본 발명에 따른 레지스터를 구비하는 시스템의 블락도를 나타낸다.
도 4는 본 발명에 따른 레지스터가 장착된 DIMM을 나타낸다.

Claims (19)

  1. 입력되는 명령신호 및 어드레스를 메모리 모듈에 장착된 다수개의 반도체장치들 중에서 억세스된 제1반도체장치로 전송하는 방법에 있어서,
    상기 명령신호 및 어드레스를 수신하고 버퍼링하는 단계; 및
    상기 제1반도체장치를 억세스하는 선택신호 및 클락신호에 응답하여 버퍼링된 명령신호 및 어드레스를 상기 제1반도체장치로 전송하는 단계를 구비하며,
    상기 제1반도체장치로 전송하는 단계는,
    상기 선택신호에 응답하여 버퍼링된 명령신호 및 어드레스를 래치하는 단계; 및
    상기 클락신호에 응답하여 래치된 명령신호 및 어드레스를 상기 제1반도체장치로 전송하는 단계를 구비하는 것을 특징으로 하는 명령신호 및 어드레스 전송방법.
  2. 삭제
  3. 입력되는 명령신호 및 어드레스를 다수개의 메모리 모듈들 중에서 억세스된 제1메모리 모듈로 전송하는 방법에 있어서,
    상기 명령신호 및 어드레스를 수신하고 버퍼링하는 단계; 및
    상기 제1메모리 모듈을 억세스하는 모듈선택신호 및 클락신호에 응답하여 상기 버퍼링된 명령신호 및 어드레스를 상기 제1메모리 모듈로 전송하는 단계를 구비하며,
    상기 제1메모리 모듈로 전송하는 단계는,
    상기 모듈선택신호에 응답하여 버퍼링된 명령신호 및 어드레스를 래치하는 단계; 및
    상기 클락신호에 응답하여 래치된 명령신호 및 어드레스를 상기 제1메모리 모듈로 전송하는 단계를 구비하는 것을 특징으로 하는 명령신호 및 어드레스 전송방법.
  4. 삭제
  5. 메모리 모듈에 장착되고, 입력되는 명령신호 및 어드레스를 상기 메모리 모듈에 장착된 다수개의 반도체장치들 중에서 억세스된 제1반도체장치로 전송하는 레지스터에 있어서,
    상기 명령신호 및 어드레스를 수신하고 버퍼링하는 버퍼; 및
    상기 제1반도체장치를 억세스하는 선택신호 및 클락신호에 응답하여 버퍼링된 명령신호 및 어드레스를 상기 제1반도체장치로 전송하는 래치를 구비하며,
    상기 래치는,
    상기 선택신호에 응답하여 버퍼링된 명령신호 및 어드레스를 래치하는 제1래치; 및
    상기 클락신호에 응답하여 래치된 명령신호 및 어드레스를 상기 제1반도체장치로 전송하는 제2래치를 구비하는 것을 특징으로 하는 레지스터.
  6. 삭제
  7. 입력되는 명령신호 및 어드레스를 다수개의 메모리 모듈들 중에서 억세스된 제1메모리 모듈로 전송하는 레지스터에 있어서,
    상기 명령신호 및 어드레스를 수신하고 버퍼링하는 버퍼; 및
    상기 제1메모리 모듈을 선택하는 모듈선택신호 및 클락신호에 응답하여 상기 버퍼링된 명령신호 및 어드레스를 상기 제1메모리 모듈로 전송하는 래치를 구비하며,
    상기 래치는
    상기 선택신호에 응답하여 버퍼링된 명령신호 및 어드레스를 래치하는 제1래치; 및
    상기 클락신호에 응답하여 래치된 명령신호 및 어드레스를 상기 제1메모리 모듈로 전송하는 제2래치를 구비하는 것을 특징으로 하는 레지스터.
  8. 제7항에 있어서, 상기 레지스터는 상기 억세스된 제1메모리 모듈에 장착되는 것을 특징으로 하는 레지스터.
  9. 삭제
  10. 제7항에 있어서, 상기 명령신호는 로우 어드레스 스트로브, 컬럼 어드레스 스트로브, 기입 인에이블 신호 및 상기 모듈선택신호를 구비하는 것을 특징으로 하는 레지스터.
  11. 메모리 모듈에 있어서,
    상기 메모리 모듈에 장착되는 다수개의 메모리장치들; 및
    상기 메모리 모듈에 장착되고, 명령신호 및 어드레스를 수신하여 버퍼링하고, 버퍼링된 명령신호 및 어드레스를 상기 다수개의 메모리장치들 중에서 억세스된 제1메모리장치로 전송하기 위한 레지스터를 구비하며,
    상기 레지스터는,
    상기 명령신호 및 어드레스를 수신하고 버퍼링하는 버퍼;
    상기 버퍼에 접속되고, 상기 제1메모리장치를 억세스하는 선택신호에 응답하여 상기 버퍼링된 명령신호 및 어드레스를 래치하는 제1래치; 및
    클락신호에 응답하여 상기 제1래치의 출력신호를 상기 제1메모리장치로 전송하는 제2래치는 구비하는 것을 특징으로 메모리 모듈.
  12. 제11항에 있어서, 상기 메모리모듈은 DIMM(dual in -line memory module)인 것을 특징으로 하는 메모리 모듈.
  13. 삭제
  14. 시스템에 있어서,
    선택신호를 포함하는 명령신호 및 어드레스를 출력하는 메모리 컨트롤러;
    다수개의 메모리 모듈들; 및
    상기 명령신호를 상기 다수개의 메모리 모듈들 각각으로 전송하기 위한 버스를 구비하며,
    상기 메모리 모듈들 각각은,
    다수개의 메모리장치들; 및
    상기 명령신호 및 어드레스를 수신하여 버퍼링하고, 상기 다수개의 메모리장치들 중에서 제1메모리장치를 억세스하기 위한 상기 선택신호에 응답하여 버퍼링된 명령신호를 억세스된 제1메모리장치로 전송하는 레지스터를 구비하고,
    상기 레지스터는,
    상기 명령신호를 수신하고 버퍼링하는 버퍼;
    상기 버퍼에 접속되고 상기 선택신호에 응답하여 상기 버퍼의 출력신호를 래치하는 제1래치; 및
    클락신호에 응답하여 상기 제1래치의 출력신호를 상기 제1메모리장치로 전송하는 제2래치는 구비하는 것을 특징으로 시스템.
  15. 삭제
  16. 제14항에 있어서, 상기 명령신호는 어드레스, 로우 어드레스 스트로브, 컬럼 어드레스 스트로브, 기입 인에이블 신호를 구비하는 것을 특징으로 하는 시스템.
  17. 제14항에 있어서, 상기 메모리 모듈들 각각은 SIMM 또는 DIMM인 것을 특징으로 시스템.
  18. 시스템에 있어서,
    선택신호를 포함하는 명령신호 및 어드레스를 출력하는 메모리 컨트롤러;
    다수개의 메모리 모듈들; 및
    상기 명령신호를 상기 다수개의 메모리 모듈들 각각으로 전송하기 위한 버스를 구비하며,
    상기 메모리 모듈들 각각은 상기 명령신호 및 어드레스를 수신하여 버퍼링하고, 상기 다수개의 메모리 모듈들 중에서 제1메모리 모듈을 억세스하기 위한 상기 선택신호에 응답하여 버퍼링된 명령신호를 억세스된 제1메모리 모듈로 전송하는 레지스터를 구비하며,
    상기 레지스터는,
    상기 명령신호 및 어드레스를 수신하고 버퍼링하기 위한 버퍼;
    상기 버퍼에 접속되고 상기 선택신호에 응답하여 상기 버퍼의 출력신호를 래치하는 제1래치; 및
    클락신호에 응답하여 상기 제1래치의 출력신호를 소정의 버스를 통하여 상기 제1메모리 모듈로 전송하기 위한 제2래치는 구비하는 것을 특징으로 시스템.
  19. 삭제
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