JP2002007201A - メモリシステム、メモリインターフェース及びメモリチップ - Google Patents
メモリシステム、メモリインターフェース及びメモリチップInfo
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Abstract
り伝送速度の高速化を実現するメモリシステム及びメモ
リインターフェース並びに高速動作が可能なメモリチッ
プを提供する。 【解決手段】メモリコントローラ101に接続するバス
ライン106の所定の箇所に複数のメモリ104がスイ
ッチ103を介して接続し、スイッチ103により複数
のメモリ104の動作が制御されるメモリシステム。
Description
モリインターフェース及びメモリチップに係わり、特に
伝送速度を高め、高速動作を可能にするメモリシステ
ム、メモリインターフェース及びメモリチップに関す
る。
す。同図において、メモリコントローラ1801に接続
されたバスライン1802が一方向に延在し、このバス
ライン1802に複数個(図では2個)のメモリチップ
1803を搭載したメモリモジュール1804の複数が
互いに並列に接続されている。このようなバスラインへ
の接続構成、すなわちメモリインターフェースをシンク
ロナスDRAM(SDRAM)やラムバスDRAM(R
ambusDRAM、RDRAM)に代表されるバス接
続型インターフェースと称する。
するバスラインに複数のメモリチップもしくはメモリモ
ジュールを互いに並列に接続するので、メモリの拡張性
(増加性)に関しては大きな利点を有している。
所にそれぞれメモリチップもしくはメモリモジュールを
接続するため、伝送線路上の反射が大きく、伝送線路上
の負荷(ファンアウト)が大きいため、バスライン上の
伝送速度を高速化することが困難である。例えば、伝送
速度は1〜2Gb/s程度が限界と思われる。
ぞれメモリチップもしくはメモリモジュールを接続する
ため、伝送線路の長さの違いに起因したデータスキュー
が無視できなくなる場合が生じる。すなわち、メモリに
入力されるデータの位相がデータ毎に異なり、同時に入
力されるはずのデータを同時に取り込むことができなく
なり、その結果、誤動作を生じる場合がある。これはデ
ータの伝送速度の高速化に伴って顕著になる。
ク図である。バスラインからシリアルに入力された例え
ば8ビットのコマンド/アドレスパケットは、1:8D
EMUX(シリアル・パラレル変換回路)1901によ
りパラレル変換され、パケット複合化回路(デコーダ)
1902によりデコードされ、ID認証回路1903に
よりID認証された後、メモリセルがマトリックス状に
配列されたメモリコア1904に入力される。
1:8DEMUX1905によりパラレル変換され64
ビットとなってメモリコア1904に入力され、メモリ
コア1904からのパラレルな64ビットの出力データ
は8:1MUX1906によりシリアル変換され8ビッ
トのシリアルデータとして出力される。
データの取り込みに関するブロック図であり、図19に
示した従来の入出力データのうち入力データと1:8D
EMUXを詳細に記した図である。
ットの場合、入力データ2001は8ビットのバスライ
ンで入力され、データのそれぞれ2001A〜2001
Hは8つの1:8DEMUX2002A〜2002Hに
入力される。これらの8ビットの入力データ2001A
〜2001Hは1つのクロック入力2004によって
1:8DEMUX2002A〜2002Hに取り込まれ
る。
みに関して、図21のタイミングチャートを用いて説明
する。クロック2004はデータ2001A〜2001
Hの遷移点と遷移点のほぼ中心(点線で示す)でデータ
2001A〜2001Hを同一タイミングで取り込む。
〜2001Hには、入力データが伝搬してくる伝送路の
長さの違いなどに起因して、データの位相に若干のずれ
を生じる。これをデータスキュー2010と呼ぶ。デー
タスキュー2010がデータレートに比べて無視できる
ほど小さい場合、1つのクロック2004による8ビッ
トデータの取り込みは正常に行われる。
なくなる場合、すなわち、データの伝送速度が速くなり
データレートに比べてデータスキューが無視できなくな
ると、1つのクロックで8ビットのデータ全てを同一タ
イミングで取り込むことができなくなる。すなわち、従
来のメモリチップにおける伝送データの伝送速度の制限
要因の一つは、上述したように、伝送路の長さの差等に
起因したデータスキューを含む複数のデータを、メモリ
チップ内部に同一タイミングで取り込むことができない
ことである。
来技術の第1の問題点は、延在するバスラインの各箇所
にそれぞれメモリチップもしくはメモリモジュールを接
続するため、伝送線路上の反射が大きく、伝送線路上の
負荷(ファンアウト)が大きいため、バスライン上の伝
送速度を高速化することが困難であることである。
ラインの各箇所にそれぞれメモリチップもしくはメモリ
モジュールを接続するため、伝送線路の長さの違いに起
因したデータスキューが無視できなくなることである。
キューに対する有効な対策がメモリチップになされてい
ないから、誤動作を生じる懸念を生じることである。
反射及び負荷を抑制することにより伝送速度の高速化を
実現するメモリシステム及びメモリインターフェースを
提供することである。
いに起因したデータスキューを抑制したメモリシステム
及びメモリインターフェースを提供することである。
する効果ある対策を具備したメモリチップを提供するこ
とである。
ーに対する効果ある対策を具備したメモリチップを用
い、且つ伝送速度を高速化したメモリシステムを提供す
ることである。
コントローラに接続するバスラインの所定の箇所に複数
のメモリがスイッチを介して接続し、前記スイッチによ
り前記複数のメモリの動作が制御されるメモリシステム
にある。ここで、前記スイッチは階層的に配列されてい
ることができる。また、前記スイッチはスター型スイッ
チ或いはMUX(パラレル・シリアル変換)/DEMU
X(シリアル・パラレル変換)型スイッチであることが
できる。
路が設けられていることが好ましい。また、前記メモリ
コントローラにデータリカバリ回路が設けられているこ
とが好ましい。また、前記メモリにデータリカバリ回路
が設けられていることが好ましい。
メモリチップに形成され、前記スイッチが個別のスイッ
チ用チップに形成されていることができる。
前記スイッチ用チップが同一のメモリモジュールに搭載
されていることが好ましい。さらに、複数の前記メモリ
モジュールがそれぞれ個別のバスラインにより前記メモ
リコントローラに接続されていることができる。
それぞれ個別のバスラインによりメモリコントローラに
接続されているメモリシステムにある。この場合も、前
記メモリコントローラにデータリカバリ回路が設けられ
ていることが好ましい。また、前記メモリにデータリカ
バリ回路が設けられていることが好ましい。
内に設けられ、バスラインに接続するデータリカバリ回
路と、前記バスラインの所定の箇所に複数のメモリを接
続するスイッチとを具備するメモリインターフェースに
ある。ここで、前記スイッチにデータリカバリ回路が設
けられていることが好ましい。
マトッリクス状に配列されたメモリコアにコマンド/ア
ドレス信号及びデータ信号がそれぞれ入力するメモリチ
ップにおいて、前記コマンド/アドレス信号及び前記デ
ータ信号のそれぞれはデータリカバリ回路を通して入力
するメモリチップにある。ここで、前記コマンド/アド
レス信号及び前記データ信号のそれぞれは、前記データ
リカバリ回路の後、データ同期回路およびパケット複合
化回路を通して前記メモリコアに入力することができ
る。また、前記データリカバリ回路と前記データ同期回
路との間にDEMUX(シリアル・パラレル変換)回路
が設けられていることができる。
する。図1は実施の形態のメモリシステムを示す図であ
る。
ライン106の所定の箇所である端部分に複数のメモリ
104がスイッチ103を介して配線手段105を有し
て接続しスイッチ103により複数のメモリ104の動
作、すなわちメモリAとメモリBとの動作が制御される
ようになっている。また、複数のメモリ104がそれぞ
れ個別のメモリチップ104に形成され、スイッチ10
3も個別のスイッチ用チップ103に形成されており、
これらのチップが同一のメモリモジュール102に搭載
されている。さらにこの実施の形態では、複数のメモリ
モジュール102がそれぞれ個別のバスライン106に
よりメモリコントローラ101に接続されることにより
さらにメモリ数を増加させている。
線やコントロール信号線等の配線群からなる。nビット
のデータをパラレル伝送する場合の信号線はn本であ
り、nビットのデータをシリアル伝送する場合の信号線
は1本である。実施の形態ではシリアル伝送の場合を例
示して説明するが、パラレル伝送する場合も本発明の構
成・効果は同じである。
すなわちメモリAとメモリBとの動作がスイッチにより
制御されるようになっているから、メモリAにメモリB
を増加しても、個々のメモリはメモリコントローラ10
1と1対1の接続関係となる。
線路上の反射が大きくなったり負荷(ファンアウト)が
大きくなることは無いから、バスライン上の伝送速度の
高速化を実現することができる。
モリモジュールを複数にしてメモリをさらに増加させた
場合でも、それぞれのメモリモジュール102が個別の
バスライン106によりメモリコントローラ101に接
続されているから、伝送速度の高速化に支障を生じな
い。
したメモリシステムを示す図である。図2において図1
と同一もしくは類似の箇所は同じ符号を付してあるから
重複する説明は省略する。
ッチ103を階層接続することでメモリ数を増やすこと
を示している。ここではスイッチ103を2つの階層に
接続している。この場合も、それぞれのメモリ104は
2つのスイッチ103を介してメモリコントローラ10
1と1対1の接続をしているから、メモリを増加させて
も伝送線路上の反射が大きくなったり負荷が大きくなる
ことは無く、バスライン上の伝送速度の高速化を実現す
ることができる。
としてのスター型スイッチを示すブロック図である。
てメモリへの方向の流れは、図3の301〜313で構
成される。一方、メモリからバスラインを介してメモリ
コントローラへの方向の信号の流れは、図3の314か
ら319で構成される。
の信号の流れを説明する。コマンド及びアドレスパケッ
トはデータリカバリ回路301によりチップに取り込ま
れる。リカバリされたパケットはシリアル・パラレル変
換回路(例えば8ビットの場合、1:8DEMUX)3
02を用いてパラレル変換される。
様に、パラレル化されるビット数は仕様により異なり、
パラレル化されないこともある。このパラレル信号はチ
ップの外の信号媒体の長さの差やシリアル・パラレル変
換回路302の内部クロック状態の差によって、位相が
異なっている可能性がある。
号310を用いて、データ同期回路303がパラレル信
号の位相をそろえる。位相がそろったコマンド及びアド
レスパケットはパケット解読回路304により解読さ
れ、パケット解読回路304はパラレル化されたコマン
ド及びアドレスパケットと解読結果313を出力する。
パラレル化されたコマンド及びアドレスパケットはパラ
レル・シリアル変換回路(例えば8ビットの場合、8:
1MUX)305によりシリアル信号化される。ここ
で、シリアル化されたパラレルビット数は、シリアル・
パラレル変換回路302でパラレル化されるビット数と
同じである。
けでなく、10ビットや16ビットの場合もあり、パラ
レル・シリアル変換回路305が用いない場合もある。
シリアル化したパケットは、パケット解読回路304が
出力する解読結果313に応じて、例えばCMOS構成
のスイッチ素子306により、どのメモリもしくは次段
のスイッチにコマンド/アドレス信号を伝えるかが決定
される。例えば、信号AをメモリAに伝え、信号Bをメ
モリBに伝えないか、あるいはその逆に、信号Aをメモ
リAに伝えないで、信号BをメモリBに伝えるかが決定
される。
す、デーデリカバリ回路307によりチップに取り込ま
れる。リカバリされたデータはシリアル・パラレル変換
回路308によりパラレル化される。ここでも、コマン
ド及びアドレスパケットと同様に、パラレル化されるビ
ット数は8ビットに限られるものではなく、シリアル・
パラレル変換回路308が用いられない場合がある。
ケットと同様に、位相差がある可能性があるため、デー
タ同期信号310を用いてデータ同期回路309により
位相差がそろえられる。位相がそろえられてパラレル化
されたデータは、パラレル・シリアル変換回路311で
シリアル・パラレル変換回路308が変換したパラレル
ビット数だけシリアル化される。
アドレスパケットと同様に、パッケット解読結果313
に応じて、例えばCMOS構成のスイッチ素子312に
より、どのメモリもしくは次段のスイッチにデータを伝
えるかが決定される。例えば、データAをメモリAに伝
え、データBをメモリBに伝えないか、あるいはその逆
に、データAをメモリAに伝えないで、データBをメモ
リBに伝えるかが決定される。
データの流れは、まず、データリカバリ回路319によ
りメモリチップA,B内からデータを取り込む。リカバ
リされたデータはシリアル・パラレル変換回路318に
よりパラレル化される。ここで、パラレル化されるビッ
ト数は8ビットに限られるものではなく、シリアル・パ
ラレル変換回路318が用いないものもある。
ントローラからのデータと同様に位相差がある可能性が
あるため、パラレル化されたデータは、データ同期信号
320を用いてデータ同期回路317により位相がそろ
えられる。位相がそろったデータは、どのメモリもしく
はスイッチからのデータをメモリコントローラに渡すべ
きか、パケット解読回路316からの制御信号321に
よりCMOS構成のスイッチ素子315にて選択され
る。例えば、メモリAからのデータAを渡し、メモリB
からのデータBを渡さないのか、あるいはその逆にメモ
リAからのデータAを渡さないで、メモリBからのデー
タBを渡すのかを選択する。
換回路314にてシリアル化され、出力される。尚、シ
リアル化されるパラレルデータビット数は、シリアル・
パラレル変換回路318にてパラレル化されたビット数
と同じビット数である。
としてのMUX/DEMUX型スイッチを示すブロック
図である。
てメモリへの方向の流れは、図4の401〜413で構
成される。一方、メモリからバスラインを介してメモリ
コントローラへの方向の信号の流れは、図4の414か
ら418で構成される。
の信号の流れを説明する。コマンド及びアドレスパケッ
トはデータリカバリ回路401によりチップに取り込ま
れる。リカバリされたパケットはシリアル・パラレル変
換回路(例えばnビットの場合、1:nDEMUX)4
02を用いてパラレル変換される。
様に、パラレル化されるビット数は仕様により異なり、
パラレル化されないこともある。このパラレル信号はチ
ップの外の信号媒体の長さの差やシリアル・パラレル変
換回路402の内部クロック状態の差によって、位相が
異なっている可能性がある。
号408を用いて、データ同期回路403がパラレル信
号の位相をそろえる。位相がそろったコマンド及びアド
レスパケットはパケット解読回路404により解読さ
れ、パケット解読回路404はパラレル化されたコマン
ド及びアドレスパケットと解読結果410を出力する。
この解読結果410の信号により、例えばCMOS構成
のスイッチ素子405を制御して、どのメモリもしくは
次段のスイッチにどのコマンド/アドレス信号を伝える
かが決定される。例えば、信号AをメモリAに伝え、信
号BをメモリBに伝えるか、あるいはその逆に、信号A
をメモリBに伝え、信号BをメモリAに伝えるかが決定
される。
す、デーデリカバリ回路406によりチップに取り込ま
れる。リカバリされたデータはシリアル・パラレル変換
回路407によりパラレル化される。ここでも、コマン
ド及びアドレスパケットと同様に、パラレル化されるビ
ット数は8ビットに限られるものではなく、シリアル・
パラレル変換回路407が用いられない場合がある。
ケットと同様に、位相差がある可能性があるため、デー
タ同期信号408を用いてデータ同期回路409により
位相差がそろえられる。位相がそろえられてパラレル化
されたデータは、コマンド及びアドレスパケットと同様
に、パケット解読回路412によるパッケット解読結果
に応じて、例えばCMOS構成のスイッチ素子413に
より、どのメモリもしくは次段のスイッチにどのデータ
を伝えるかが決定される。例えば、データAをメモリA
に伝え、データBをメモリBに伝えるか、あるいはその
逆に、データAをメモリBに伝え、データBをメモリA
に伝えるかが決定される。
データの流れは、まず、データリカバリ回路416によ
りメモリチップA,B内からデータを取り込む。リカバ
リされたデータは、メモリコントローラからのデータと
同様に位相差がある可能性があるため、データ同期信号
418を用いてデータ同期回路415により位相がそろ
えられる。位相がそろったデータは、どのメモリもしく
はスイッチからのデータをどの順番でメモリコントロー
ラに渡すべきか、パラレル・シリアル変換回路414に
より決定される。
側にデータリカバリ回路とDEMUXとデータ同期回路
を設けることにより、入力(メモリからの出力)に位相
差がある場合でも位相がそろえられ、これによりデータ
スキューによる誤動作を抑制して高速動作を可能にす
る。
例を示すブロック図である。
入力されるコマンド及びアドレスパケットは、まず、デ
ータリカバリ回路501を用いてチップ内部に入力され
る。データリカバリ回路501から出力されたリカバリ
されたコマンド及びアドレスパケットはシリアル・パラ
レル変換回路502によりパラレルデータに変換され
る。尚、ここでは例として、8ビットのパラレルデータ
に変換する1:8シリアル・パラレル変換回路(1:8
DEMUX)502を用いている。
びアドレスパケット仕様に依存して異なる可能性があ
り、10ビットや16ビットのこともある。また、パケ
ット仕様によっては、シリアル・パラレル変換回路50
2を用いない場合もある。パラレル変換されたコマンド
及びアドレスパケットの位相は、スイッチとメモリ間の
伝送媒体の長さの差や、シリアル・パラレル変換回路5
02のクロックの状態に依存して異なっている可能性が
ある。そこで、パラレル変換されたコマンド及びアドレ
スパケットの位相を外部から入力されるデータ同期信号
500を用いて、データ同期回路503によりそろえ
る。
パケットは、パケット復号化回路(デコーダ)504に
よりコマンド及びアドレスが解読されて、マトリックス
状にメモリセルが配列されているメモリコア505に伝
えられる。
リ回路506によりチップ内に取り込まれた後、シリア
ル・パラレル変換回路507によりパラレルデータに変
換される。ここで、パラレルデータのビット数はメモリ
データの仕様に依存する。ここでは8ビットの例を示し
ているが、10ビットや16ビットのこともある。ま
た、データの仕様によってはシリアル・パラレル変換回
路507が用いられない場合もある。パラレル化された
データはデータ同期回路509により、位相がそろえら
れる。データ同期回路509はコマンド及びアドレスパ
ケット用のデータ同期回路503と同様に、外部からの
データ同期信号500を用いてデータの位相をそろえ
る。位相がそろえられたデータは、パケット復号化回路
510によりデータが解読されてメモリコア505に入
力される。ここでデータの仕様によってはパケット復号
化回路510が用いられない場合もある。
ば8ビットのパラレルデータをパラレル・シリアル変換
回路508によりシリアルデータ化され出力される。こ
こで、シリアル化されるパラレルデータのビット数はデ
ータの仕様により決定され、10ビットや16ビット、
またはシリアル化しないで出力する場合もある。また、
データの仕様によっては、メモリコア505とパラレル
・シリアル変換回路508との間にパケット符号化回路
511が挿入される場合もある。
ける入力データのタイミングチャートである。図7は、
図5のメモリチップの各箇所における出力データのタイ
ミングチャートである。図8は、図3および図5の各箇
所におけるコマンド/アドレスのタイミングチャートで
ある。
タのタイミングチャートを示す図6及び図7を説明す
る。尚、ここでは入出力データのビット幅は8ビットの
場合を例として示している。
513[0]から513[7]は、メモリコントローラ
とメモリチップ間のデータ伝送路の長さの差が原因とな
って、データスキューを持つ場合がある。次に、データ
リカバリ回路506によりデータスキューがある複数の
入力データは、それぞれのデータに最適なタイミングの
クロック515でチップ内に取り込まれ、DEMUX回
路507に渡される514。次に、このデータスキュー
は1:8DEMUX507の出力516やクロック51
7にも転写される。次に、このデータスキューは、デー
タ同期回路509により、データ同期信号500を用い
て、DEMUX507の出力516をメモリチップの内
部クロック520に同期させる。その後、パケット復号
化回路510により入力データを復号化し、メモリコア
505へ入力する519。
505からのデータ521は内部クロック520に同期
している。次に、パケット符合化回路511により、デ
ータを符合化し522、パケットの先頭であるヘッダに
同期してデータ同期信号512を作成する。次に、符合
化されたデータ522は8:1MUX508に入力さ
れ、MUX回路内の高速クロックを用いてシリアル化
し、出力される523。
プにおけるコマンド/アドレスパケットのタイミングチ
ャートを示す図8を説明する。尚、ここではコマンド/
アドレスパケットのビット幅は8ビットの場合を例とし
て示している。
は、メモリコントローラとスイッチチップ間や、スイッ
チチップとメモリチップ間のデータ伝送路の長さの差が
原因となって、データスキューをもつ場合がある。デー
タスキューがある複数の入力コマンド/アドレスパケッ
トは、データリカバリ回路501、301によりそれぞ
れのコマンド/アドレスパケットに最適なタイミングの
クロックでチップ内に取り込まれ、DEMUX回路50
2、302に渡される524、324。次に、このデー
タスキューは1:8DEMUX502、302の出力5
25、325にも転写される。次に、このデータスキュ
ーは、データ同期回路503、303により、データ同
期信号500、310を用いて、DEMUX502、3
02の出力525、325をそれぞれのチップ内部のク
ロック520に同期させる526、326。
データの取り込みに関するブロック図であり、図10は
そのタイミングチャートである。
1で説明した従来のデータスキューに起因したデータの
取り込みミスを解決し、データレートを高速化、すなわ
ちデータ伝送速度を高速化することができる。
8ビットのデータ901A〜901Hの全てはデータリ
カバリ回路902A〜902Hに入力される。データリ
カバリ回路902はデータリカバリ回路に入力されるデ
ータをそのデータに最適なタイミングで取り込む回路で
ある。従ってメモリチップに入力される複数のデータ
は、データスキューがある場合でも1ビットのデータ単
位では、必ずチップに取り込むことが可能となる。
込まれたデータは、データ毎に位相が異なる。すなわち
入力データに対して最適なタイミングのクロック904
A〜904Hを用いて903A〜903Hが出力され
る。
は、それぞれ8つの1:8DEMUX905A〜905
Hに入力される。1:8DEMUXは入力されるクロッ
クに応じて動作するために、8つの1:8DEMUX9
05A〜905Hはそれぞれ独立の位相のクロックに同
期して動作をする。
〜905Hの出力データ906A〜906Hの位相も8
つのDEMUXの間で独立となる。そこで、これらのバ
ラバラな位相を持つデータを1つの位相に揃える目的
で、DEMUXの出力906をデータ同期回路908に
入力し、DEMUXの出力906A〜906Hの間の同
期をとり、出力データ909を出力する。
では、入力データの1ビット毎にデータリカバリ回路を
設置し、それぞれのデータを最適なタイミングでチップ
内部に取り込んでいる。従って、従来のメモリチップで
データの伝送速度の制限要因であったデータスキューの
問題を解決でき、本発明のメモリチップでは従来のメモ
リチップ以上の速度でデータの伝送を可能にする。
バスラインに接続して伝送路長の差によるデータスキュ
ーの悪影響を抑制するデータリカバリ回路902とそれ
に接続する1:8DEMUX905及びデータ同期回路
908とでメモリインターフェースの一部を構成してい
ると考えることができる。
を例示するブロック図であり、図12はそのタイミング
チャートである。
1、アドレス解読回路1102、タイミング制御及びパ
ケット符合化、復号化回路1103、マルチプレサ11
04、バッファ1105、8:1MUX1106を通し
て例えばCMOS構成のスイッチ素子1107に入力
し、タイミング制御及びパケット符合化、復号化回路1
103からの制御信号1108によりスイッチ素子11
07が動作をして選択されたコマンド/アドレスパケッ
トがバスラインに出力される。
0、タイミング制御及びパケット符合化、復号化回路1
103、マルチプレクサ1111、バッファ1112、
8:1MUX1113を通して例えばCMOS構成のス
イッチ素子1114に入力し、タイミング制御及びパケ
ット符合化、復号化回路1103からの制御信号110
8によりスイッチ素子1114が動作をして選択された
データがバスラインに出力され、メモリに入力する。
ラインを通してデータリカバリ回路1118に取り込ま
れ、1:8DEMUX1117、データ同期回路111
6、タイミング制御及びパケット符合化、復号化回路1
103、データバッファ1115を通してCPU側にデ
ータを出力する。
入力側(メモリからの出力データを受ける側)にデータ
リカバリ回路とDEMUXとデータ同期回路を設けるこ
とにより、入力(メモリからの出力)に位相差があるば
あいでも位相がそろえられ、これによりデータスキュー
による誤動作を抑制して高速動作を可能にする。
データスキューの悪影響を抑制するデータリカバリ回路
1118とそれに接続する1:8DEMUX1117及
びデータ同期回路1116とでメモリインターフェース
の一部を構成する。
路(1:2DEMUX)のブロック図を示す。ラッチ1
306,1307から成るマスタ・スレーブ型フリップ
フロップ1302と、ラッチ1303〜1305から成
るマスタ・スレーブ・マスタ型フリップフロップ130
1とから構成されている。入力データの半分の速度のク
ロックの立ち上がりエッジと立ち下がりエッジでデータ
を2つにパラレル化する機能を持つ。
路のブロック図を示す。1:8シリアル・パラレル変換
回路は1:2シリアル・パラレル変換回路1400〜1
406をツリー型に接続することで得られる。各段に配
られるクロックは2分周器1407〜1409を用いて
作製される。
る。データ同期回路はヘッダ検出回路1501とデータ
抽出回路1502から構成され、データのヘッダ部と外
部から入力されるデータ同期信号のタイミングを調整す
ることで、データの同期をデータの同期を取る構成であ
る。
を必要とするデータ同期回路を示したが、データを符号
化し、データ同期信号を入力データに含ませることも可
能である。このような符号化されたデータを用いる場合
は、外部からデータ同期信号を必要としないでデータ同
期が可能となる。
す。位相比較回路1601を用いて入力データの位相と
内部クロックの位相差を検出し、データが内部クロック
に対して進んでいるか、遅れているのかの2つの信号、
進相信号及び遅相信号を出力する。位相比較回路160
1の比較結果に応じて遅延制御回路1602がクロック
の位相を変化させて、入力データに内部クロックの位相
を合わせる。位相が合わされた内部クロックを用いて入
力データをフリップフロップ1603などで波形整形し
てデータ1604を出力する。また、位相が合わされた
内部クロック1605も出力する。
システムを示す図である。複数のメモリチップ104が
それぞれ個別のバスライン106によりメモリコントロ
ーラ101に接続されている。
が1対1でメモリコントローラ101に接続されている
から、メモリを増加させても、伝送線路上の反射が大き
くなったり負荷(ファンアウト)が大きくなることは無
いから、バスライン上の伝送速度の高速化を実現するこ
とができる。
ように、データリカバリ回路とDEMUXとデータ同期
回路を入力側に設けることにより、入力に位相差がある
場合でも位相がそろえられ、これによりデータスキュー
による誤動作を抑制して高速動作を可能にする。
リからのデータ入口にデータリカバリ回路とDEMUX
とデータ同期回路を入力側に設けることにより、入力
(メモリからの出力)に位相差がある場合でも位相がそ
ろえられ、これによりデータスキュウによる誤動作を抑
制して高速動作を可能にする。
図17のようにそれぞれのメモリチップを個別のバスラ
インによりメモリコントローラのメモリ接続するメモリ
システムが適している。
ッチを介してバスラインによりメモリコントローラのメ
モリ接続するメモリシステムが適している。
図4のMUX/DEMUXとして、このスイッチを介し
てバスラインによりメモリコントローラのメモリ接続す
るメモリシステムが適している。
モリの数を増加させても個々のメモリがメモリコントロ
ーラに1対1で接続されるから、伝送線路上の反射が大
きくなったり負荷(ファンアウト)が大きくなることは
無いため、バスライン上の伝送速度の高速化を実現する
ことができる。
モリコントローラの入力側に、データリカバリ回路及び
データ同期回路を含む回路を設けることにより、入力に
位相差がある場合でも位相がそろえられ、これによりデ
ータスキューによる誤動作を抑制して高速動作を可能に
する。
ステムを示す図である。
る。
である。
である。
ミングチャートである。
ミングチャートである。
ドレスパケットのタイミングチャートである。
の取り込みを示す図である。
示する図である。
である。
である。
ある。
の取り込みを示す図である。
レル変換回路 303、309、317 データ同期回路 304、316 パケット解読回路 305、311、314 8ビットのパラレル・シリ
アル変換回路 306、312、315 スイッチ素子 313、321 スイッチ制御信号 310、320、322 データ同期信号 324、325、326、327、328 コマンド
/アドレスパケット 401、406、416 データリカバリ回路 402、407 nビットのシリアル・パラレル変換
回路 403、409、415 データ同期回路 404、412 パケット解読回路 405、413 スイッチ素子 414 nビットのパラレル・シリアル変換回路 408、417、418 データ同期信号 500、512 データ同期信号 501、506 データリカバリ回路 502、507 8ビットのシリアル・パラレル変換
回路 503、509 データ同期回路 504、510 パケット復号化回路 505 メモリコア 508 8ビットのパラレル・シリアル変換回路 511 パケット符号化回路 513、514、516、518、519 入力デー
タ 515、517、520 クロック 524、525、526、527 コマンド/アドレ
スパケット 521、522、523 出力データ 901(901A〜901H) 8ビットの入力デー
タ 902(902A〜902H) データリカバリ回路 903(903A〜903H) データリカバリ回路
からの出力データ 904(904A〜904H) データリカバリ回路
から出力されるクロック 905(905A〜905H) 8ビットのシリアル
・パラレル変換回路 906(906A〜906H) シリアル・パラレル
変換回路からの出力データ 907(907A〜907H) シリアル・パラレル
変換回路からの出力クロック 908 データ同期回路 909(909A〜909H) メモリコアに入力さ
れるデータ 1101 アドレスバッファ 1102 アドレス解読回路 1103 タイミング制御及びパケット符合化、復号
化回路 1104、1111 マルチプレサ 1105、1112 バッファ 1106、1113 8ビットのパラレル・シリアル
変換回路 1107、1114 スイッチ素子 1108 スイッチ素子の制御信号 1109、1119 データ同期信号 1110、1115 データバッファ 1116 データ同期回路 1117 8ビットのシリアル・パラレル変換回路 1118 データリカバリ回路 1301 マスタ・スレーブ・マスタ型フリップフロ
ップ 1302 マスタ・スレーブ型フリップフロップ 1303〜1307 ラッチ回路 1400〜1406 1:2シリアル・パラレル変換
回路 1407〜1409 2分周器 1501 ヘッダ検出回路 1502 データ抽出回路 1601 位相比較回路 1602 遅延制御回路 1603 フリップフロップ 1604 出力データ 1605 位相が合わされた内部クロック 1801 メモリコントローラ 1802 バスライン 1803 メモリチップ 1804 メモリモジュール 1901、1905 8ビットのシリアル・パラレル
変換回路 1902 パケット複合化回路 1903 ID認証回路 1904 メモリコア 1906 8ビットのパラレル・シリアル変換回路 2001(2001A〜2001H) 8ビットの入
力データ 2002(2001A〜2002H) 8ビットのシ
リアル・パラレル変換回路 2003(2003A〜2003H) メモリコアに
入力されるデータ 2004 クロック
Claims (18)
- 【請求項1】 メモリコントローラに接続するバスライ
ンの所定の箇所に複数のメモリがスイッチを介して接続
し、前記スイッチにより前記複数のメモリの動作が制御
されることを特徴とするメモリシステム。 - 【請求項2】 前記スイッチは階層的に配列されている
ことを特徴とする請求項1記載のメモリシステム。 - 【請求項3】 前記スイッチはスター型スイッチである
ことを特徴とする請求項1又は請求項2記載のメモリシ
ステム。 - 【請求項4】 前記スイッチはMUX(パラレル・シリ
アル変換)/DEMUX(シリアル・パラレル変換)型
スイッチであることを特徴とする請求項1又は請求項2
記載のメモリシステム。 - 【請求項5】 前記スイッチにデータリカバリ回路が設
けられていることを特徴とする請求項1記載のメモリシ
ステム。 - 【請求項6】 前記メモリコントローラにデータリカバ
リ回路が設けられていることを特徴とする請求項1記載
のメモリシステム。 - 【請求項7】 前記メモリにデータリカバリ回路が設け
られていることを特徴とする請求項1記載のメモリシス
テム。 - 【請求項8】 前記複数のメモリがそれぞれ個別のメモ
リチップに形成され、前記スイッチが個別のスイッチ用
チップに形成されていることを特徴とする請求項1記載
のメモリシステム。 - 【請求項9】 複数の前記メモリチップおよび前記スイ
ッチ用チップが同一のメモリモジュールに搭載されてい
ることを特徴とする請求項8記載のメモリシステム。 - 【請求項10】 複数の前記メモリモジュールがそれぞ
れ個別のバスラインにより前記メモリコントローラに接
続されていることを特徴とする請求項9記載のメモリシ
ステム。 - 【請求項11】 複数のメモリがそれぞれ個別のバスラ
インによりメモリコントローラに接続されていることを
特徴とするメモリシステム。 - 【請求項12】 前記メモリコントローラにデータリカ
バリ回路が設けられていることを特徴とする請求項11
記載のメモリシステム。 - 【請求項13】 前記メモリにデータリカバリ回路が設
けられていることを特徴とする請求項11記載のメモリ
システム。 - 【請求項14】 メモリコントローラ内に設けられ、バ
スラインに接続するデータリカバリ回路と、前記バスラ
インの所定の箇所に複数のメモリを接続するスイッチと
を具備することを特徴とするメモリインターフェース。 - 【請求項15】 前記スイッチにデータリカバリ回路が
設けられていることを特徴とする請求項14記載のメモ
リインターフェース。 - 【請求項16】 複数のメモリセルがマトッリクス状に
配列されたメモリコアにコマンド/アドレス信号及びデ
ータ信号がそれぞれ入力するメモリチップにおいて、前
記コマンド/アドレス信号及び前記データ信号のそれぞ
れはデータリカバリ回路を通して入力することを特徴と
するメモリチップ。 - 【請求項17】 前記コマンド/アドレス信号及び前記
データ信号のそれぞれは、前記データリカバリ回路の
後、データ同期回路およびパケット複合化回路を通して
前記メモリコアに入力することを特徴とする請求項16
記載のメモリチップ。 - 【請求項18】 前記データリカバリ回路と前記データ
同期回路との間にDEMUX(シリアル・パラレル変
換)回路が設けられていることを特徴とする請求項17
記載のメモリチップ。
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