JP2002007201A - メモリシステム、メモリインターフェース及びメモリチップ - Google Patents

メモリシステム、メモリインターフェース及びメモリチップ

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JP2002007201A JP2000186234A JP2000186234A JP2002007201A JP 2002007201 A JP2002007201 A JP 2002007201A JP 2000186234 A JP2000186234 A JP 2000186234A JP 2000186234 A JP2000186234 A JP 2000186234A JP 2002007201 A JP2002007201 A JP 2002007201A
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宗生 深石
Masato Motomura
真人 本村
Yoshiharu Aimoto
代志治 相本
Masakatsu Yamashina
正勝 山品
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NEC Corp
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Abstract

(57)【要約】 【課題】伝送線路上の反射及び負荷を抑制することによ
り伝送速度の高速化を実現するメモリシステム及びメモ
リインターフェース並びに高速動作が可能なメモリチッ
プを提供する。 【解決手段】メモリコントローラ１０１に接続するバス
ライン１０６の所定の箇所に複数のメモリ１０４がスイ
ッチ１０３を介して接続し、スイッチ１０３により複数
のメモリ１０４の動作が制御されるメモリシステム。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリシステム、メ
モリインターフェース及びメモリチップに係わり、特に
伝送速度を高め、高速動作を可能にするメモリシステ
ム、メモリインターフェース及びメモリチップに関す
る。
【０００２】
【従来の技術】従来技術のメモリシステムを図１８に示
す。同図において、メモリコントローラ１８０１に接続
されたバスライン１８０２が一方向に延在し、このバス
ライン１８０２に複数個（図では２個）のメモリチップ
１８０３を搭載したメモリモジュール１８０４の複数が
互いに並列に接続されている。このようなバスラインへ
の接続構成、すなわちメモリインターフェースをシンク
ロナスＤＲＡＭ（ＳＤＲＡＭ）やラムバスＤＲＡＭ（Ｒ
ａｍｂｕｓＤＲＡＭ、ＲＤＲＡＭ）に代表されるバス接
続型インターフェースと称する。
【０００３】このバス接続型インターフェースは、延在
するバスラインに複数のメモリチップもしくはメモリモ
ジュールを互いに並列に接続するので、メモリの拡張性
（増加性）に関しては大きな利点を有している。
【０００４】しかしながら、延在するバスラインの各箇
所にそれぞれメモリチップもしくはメモリモジュールを
接続するため、伝送線路上の反射が大きく、伝送線路上
の負荷（ファンアウト）が大きいため、バスライン上の
伝送速度を高速化することが困難である。例えば、伝送
速度は１〜２Ｇｂ／ｓ程度が限界と思われる。
【０００５】また、延在するバスラインの各箇所にそれ
ぞれメモリチップもしくはメモリモジュールを接続する
ため、伝送線路の長さの違いに起因したデータスキュー
が無視できなくなる場合が生じる。すなわち、メモリに
入力されるデータの位相がデータ毎に異なり、同時に入
力されるはずのデータを同時に取り込むことができなく
なり、その結果、誤動作を生じる場合がある。これはデ
ータの伝送速度の高速化に伴って顕著になる。
【０００６】図１９は従来のメモリチップを示すブロッ
ク図である。バスラインからシリアルに入力された例え
ば８ビットのコマンド／アドレスパケットは、１：８Ｄ
ＥＭＵＸ（シリアル・パラレル変換回路）１９０１によ
りパラレル変換され、パケット複合化回路（デコーダ）
１９０２によりデコードされ、ＩＤ認証回路１９０３に
よりＩＤ認証された後、メモリセルがマトリックス状に
配列されたメモリコア１９０４に入力される。
【０００７】一方、シリアルな８ビットの入力データは
１：８ＤＥＭＵＸ１９０５によりパラレル変換され６４
ビットとなってメモリコア１９０４に入力され、メモリ
コア１９０４からのパラレルな６４ビットの出力データ
は８：１ＭＵＸ１９０６によりシリアル変換され８ビッ
トのシリアルデータとして出力される。
【０００８】図２０は従来のメモリチップにおける入力
データの取り込みに関するブロック図であり、図１９に
示した従来の入出力データのうち入力データと１：８Ｄ
ＥＭＵＸを詳細に記した図である。
【０００９】例えば入力されるデータのデータ幅が８ビ
ットの場合、入力データ２００１は８ビットのバスライ
ンで入力され、データのそれぞれ２００１Ａ〜２００１
Ｈは８つの１：８ＤＥＭＵＸ２００２Ａ〜２００２Ｈに
入力される。これらの８ビットの入力データ２００１Ａ
〜２００１Ｈは１つのクロック入力２００４によって
１：８ＤＥＭＵＸ２００２Ａ〜２００２Ｈに取り込まれ
る。
【００１０】以上の従来のメモリチップのデータ取り込
みに関して、図２１のタイミングチャートを用いて説明
する。クロック２００４はデータ２００１Ａ〜２００１
Ｈの遷移点と遷移点のほぼ中心（点線で示す）でデータ
２００１Ａ〜２００１Ｈを同一タイミングで取り込む。
【００１１】ここで、８ビットの入力データ２００１Ａ
〜２００１Ｈには、入力データが伝搬してくる伝送路の
長さの違いなどに起因して、データの位相に若干のずれ
を生じる。これをデータスキュー２０１０と呼ぶ。デー
タスキュー２０１０がデータレートに比べて無視できる
ほど小さい場合、１つのクロック２００４による８ビッ
トデータの取り込みは正常に行われる。
【００１２】しかしながら、データスキューが無視でき
なくなる場合、すなわち、データの伝送速度が速くなり
データレートに比べてデータスキューが無視できなくな
ると、１つのクロックで８ビットのデータ全てを同一タ
イミングで取り込むことができなくなる。すなわち、従
来のメモリチップにおける伝送データの伝送速度の制限
要因の一つは、上述したように、伝送路の長さの差等に
起因したデータスキューを含む複数のデータを、メモリ
チップ内部に同一タイミングで取り込むことができない
ことである。
【００１３】
【発明が解決しようとする課題】以上説明したように従
来技術の第１の問題点は、延在するバスラインの各箇所
にそれぞれメモリチップもしくはメモリモジュールを接
続するため、伝送線路上の反射が大きく、伝送線路上の
負荷（ファンアウト）が大きいため、バスライン上の伝
送速度を高速化することが困難であることである。
【００１４】従来技術の第２の問題点は、延在するバス
ラインの各箇所にそれぞれメモリチップもしくはメモリ
モジュールを接続するため、伝送線路の長さの違いに起
因したデータスキューが無視できなくなることである。
【００１５】従来技術の第３の問題点は、上記データス
キューに対する有効な対策がメモリチップになされてい
ないから、誤動作を生じる懸念を生じることである。
【００１６】したがって本発明の目的は、伝送線路上の
反射及び負荷を抑制することにより伝送速度の高速化を
実現するメモリシステム及びメモリインターフェースを
提供することである。
【００１７】本発明の他の目的は、伝送線路の長さの違
いに起因したデータスキューを抑制したメモリシステム
及びメモリインターフェースを提供することである。
【００１８】本発明の別の目的は、データスキューに対
する効果ある対策を具備したメモリチップを提供するこ
とである。
【００１９】本発明のさらに別の目的は、データスキュ
ーに対する効果ある対策を具備したメモリチップを用
い、且つ伝送速度を高速化したメモリシステムを提供す
ることである。
【００２０】
【課題を解決するための手段】本発明の特徴は、メモリ
コントローラに接続するバスラインの所定の箇所に複数
のメモリがスイッチを介して接続し、前記スイッチによ
り前記複数のメモリの動作が制御されるメモリシステム
にある。ここで、前記スイッチは階層的に配列されてい
ることができる。また、前記スイッチはスター型スイッ
チ或いはＭＵＸ（パラレル・シリアル変換）／ＤＥＭＵ
Ｘ（シリアル・パラレル変換）型スイッチであることが
できる。
【００２１】さらに、前記スイッチにデータリカバリ回
路が設けられていることが好ましい。また、前記メモリ
コントローラにデータリカバリ回路が設けられているこ
とが好ましい。また、前記メモリにデータリカバリ回路
が設けられていることが好ましい。
【００２２】また、前記複数のメモリがそれぞれ個別の
メモリチップに形成され、前記スイッチが個別のスイッ
チ用チップに形成されていることができる。
【００２３】この場合、複数の前記メモリチップおよび
前記スイッチ用チップが同一のメモリモジュールに搭載
されていることが好ましい。さらに、複数の前記メモリ
モジュールがそれぞれ個別のバスラインにより前記メモ
リコントローラに接続されていることができる。
【００２４】あるいは本発明の特徴は、複数のメモリが
それぞれ個別のバスラインによりメモリコントローラに
接続されているメモリシステムにある。この場合も、前
記メモリコントローラにデータリカバリ回路が設けられ
ていることが好ましい。また、前記メモリにデータリカ
バリ回路が設けられていることが好ましい。
【００２５】本発明の他の特徴は、メモリコントローラ
内に設けられ、バスラインに接続するデータリカバリ回
路と、前記バスラインの所定の箇所に複数のメモリを接
続するスイッチとを具備するメモリインターフェースに
ある。ここで、前記スイッチにデータリカバリ回路が設
けられていることが好ましい。
【００２６】本発明の別の特徴は、複数のメモリセルが
マトッリクス状に配列されたメモリコアにコマンド／ア
ドレス信号及びデータ信号がそれぞれ入力するメモリチ
ップにおいて、前記コマンド／アドレス信号及び前記デ
ータ信号のそれぞれはデータリカバリ回路を通して入力
するメモリチップにある。ここで、前記コマンド／アド
レス信号及び前記データ信号のそれぞれは、前記データ
リカバリ回路の後、データ同期回路およびパケット複合
化回路を通して前記メモリコアに入力することができ
る。また、前記データリカバリ回路と前記データ同期回
路との間にＤＥＭＵＸ（シリアル・パラレル変換）回路
が設けられていることができる。
【００２７】
【発明の実施の形態】以下図面を参照して本発明を説明
する。図１は実施の形態のメモリシステムを示す図であ
る。
【００２８】メモリコントローラ１０１に接続するバス
ライン１０６の所定の箇所である端部分に複数のメモリ
１０４がスイッチ１０３を介して配線手段１０５を有し
て接続しスイッチ１０３により複数のメモリ１０４の動
作、すなわちメモリＡとメモリＢとの動作が制御される
ようになっている。また、複数のメモリ１０４がそれぞ
れ個別のメモリチップ１０４に形成され、スイッチ１０
３も個別のスイッチ用チップ１０３に形成されており、
これらのチップが同一のメモリモジュール１０２に搭載
されている。さらにこの実施の形態では、複数のメモリ
モジュール１０２がそれぞれ個別のバスライン１０６に
よりメモリコントローラ１０１に接続されることにより
さらにメモリ数を増加させている。
【００２９】それぞれのバスライン１０６はデータ信号
線やコントロール信号線等の配線群からなる。ｎビット
のデータをパラレル伝送する場合の信号線はｎ本であ
り、ｎビットのデータをシリアル伝送する場合の信号線
は１本である。実施の形態ではシリアル伝送の場合を例
示して説明するが、パラレル伝送する場合も本発明の構
成・効果は同じである。
【００３０】図１に示すように、複数のメモリ１０４、
すなわちメモリＡとメモリＢとの動作がスイッチにより
制御されるようになっているから、メモリＡにメモリＢ
を増加しても、個々のメモリはメモリコントローラ１０
１と１対１の接続関係となる。
【００３１】したがって、メモリを増加させても、伝送
線路上の反射が大きくなったり負荷（ファンアウト）が
大きくなることは無いから、バスライン上の伝送速度の
高速化を実現することができる。
【００３２】さらに、このようなスイッチ構成によるメ
モリモジュールを複数にしてメモリをさらに増加させた
場合でも、それぞれのメモリモジュール１０２が個別の
バスライン１０６によりメモリコントローラ１０１に接
続されているから、伝送速度の高速化に支障を生じな
い。
【００３３】図２は、図１のメモリモジュール内を変更
したメモリシステムを示す図である。図２において図１
と同一もしくは類似の箇所は同じ符号を付してあるから
重複する説明は省略する。
【００３４】図２のメモリモジュール１０２では、スイ
ッチ１０３を階層接続することでメモリ数を増やすこと
を示している。ここではスイッチ１０３を２つの階層に
接続している。この場合も、それぞれのメモリ１０４は
２つのスイッチ１０３を介してメモリコントローラ１０
１と１対１の接続をしているから、メモリを増加させて
も伝送線路上の反射が大きくなったり負荷が大きくなる
ことは無く、バスライン上の伝送速度の高速化を実現す
ることができる。
【００３５】図３は図１、図２のスイッチ１０３の一例
としてのスター型スイッチを示すブロック図である。
【００３６】メモリコントローラからバスラインを介し
てメモリへの方向の流れは、図３の３０１〜３１３で構
成される。一方、メモリからバスラインを介してメモリ
コントローラへの方向の信号の流れは、図３の３１４か
ら３１９で構成される。
【００３７】まず、メモリコントローラからメモリ方向
の信号の流れを説明する。コマンド及びアドレスパケッ
トはデータリカバリ回路３０１によりチップに取り込ま
れる。リカバリされたパケットはシリアル・パラレル変
換回路（例えば８ビットの場合、１：８ＤＥＭＵＸ）３
０２を用いてパラレル変換される。
【００３８】ここで、後から説明するメモリチップと同
様に、パラレル化されるビット数は仕様により異なり、
パラレル化されないこともある。このパラレル信号はチ
ップの外の信号媒体の長さの差やシリアル・パラレル変
換回路３０２の内部クロック状態の差によって、位相が
異なっている可能性がある。
【００３９】そこで、外部から入力されるデータ同期信
号３１０を用いて、データ同期回路３０３がパラレル信
号の位相をそろえる。位相がそろったコマンド及びアド
レスパケットはパケット解読回路３０４により解読さ
れ、パケット解読回路３０４はパラレル化されたコマン
ド及びアドレスパケットと解読結果３１３を出力する。
パラレル化されたコマンド及びアドレスパケットはパラ
レル・シリアル変換回路（例えば８ビットの場合、８：
１ＭＵＸ）３０５によりシリアル信号化される。ここ
で、シリアル化されたパラレルビット数は、シリアル・
パラレル変換回路３０２でパラレル化されるビット数と
同じである。
【００４０】従って、パラレル・ビット数は８ビットだ
けでなく、１０ビットや１６ビットの場合もあり、パラ
レル・シリアル変換回路３０５が用いない場合もある。
シリアル化したパケットは、パケット解読回路３０４が
出力する解読結果３１３に応じて、例えばＣＭＯＳ構成
のスイッチ素子３０６により、どのメモリもしくは次段
のスイッチにコマンド／アドレス信号を伝えるかが決定
される。例えば、信号ＡをメモリＡに伝え、信号Ｂをメ
モリＢに伝えないか、あるいはその逆に、信号Ａをメモ
リＡに伝えないで、信号ＢをメモリＢに伝えるかが決定
される。
【００４１】メモリコントローラからのデータは、ま
す、デーデリカバリ回路３０７によりチップに取り込ま
れる。リカバリされたデータはシリアル・パラレル変換
回路３０８によりパラレル化される。ここでも、コマン
ド及びアドレスパケットと同様に、パラレル化されるビ
ット数は８ビットに限られるものではなく、シリアル・
パラレル変換回路３０８が用いられない場合がある。
【００４２】データに関してもコマンド及びアドレスパ
ケットと同様に、位相差がある可能性があるため、デー
タ同期信号３１０を用いてデータ同期回路３０９により
位相差がそろえられる。位相がそろえられてパラレル化
されたデータは、パラレル・シリアル変換回路３１１で
シリアル・パラレル変換回路３０８が変換したパラレル
ビット数だけシリアル化される。
【００４３】シリアル化されたデータは、コマンド及び
アドレスパケットと同様に、パッケット解読結果３１３
に応じて、例えばＣＭＯＳ構成のスイッチ素子３１２に
より、どのメモリもしくは次段のスイッチにデータを伝
えるかが決定される。例えば、データＡをメモリＡに伝
え、データＢをメモリＢに伝えないか、あるいはその逆
に、データＡをメモリＡに伝えないで、データＢをメモ
リＢに伝えるかが決定される。
【００４４】メモリからメモリコントローラへの方向の
データの流れは、まず、データリカバリ回路３１９によ
りメモリチップＡ，Ｂ内からデータを取り込む。リカバ
リされたデータはシリアル・パラレル変換回路３１８に
よりパラレル化される。ここで、パラレル化されるビッ
ト数は８ビットに限られるものではなく、シリアル・パ
ラレル変換回路３１８が用いないものもある。
【００４５】メモリからのデータに関しても、メモリコ
ントローラからのデータと同様に位相差がある可能性が
あるため、パラレル化されたデータは、データ同期信号
３２０を用いてデータ同期回路３１７により位相がそろ
えられる。位相がそろったデータは、どのメモリもしく
はスイッチからのデータをメモリコントローラに渡すべ
きか、パケット解読回路３１６からの制御信号３２１に
よりＣＭＯＳ構成のスイッチ素子３１５にて選択され
る。例えば、メモリＡからのデータＡを渡し、メモリＢ
からのデータＢを渡さないのか、あるいはその逆にメモ
リＡからのデータＡを渡さないで、メモリＢからのデー
タＢを渡すのかを選択する。
【００４６】選択されたデータはパラレル・シリアル変
換回路３１４にてシリアル化され、出力される。尚、シ
リアル化されるパラレルデータビット数は、シリアル・
パラレル変換回路３１８にてパラレル化されたビット数
と同じビット数である。
【００４７】図４は図１、図２のスイッチ１０３の他例
としてのＭＵＸ／ＤＥＭＵＸ型スイッチを示すブロック
図である。
【００４８】メモリコントローラからバスラインを介し
てメモリへの方向の流れは、図４の４０１〜４１３で構
成される。一方、メモリからバスラインを介してメモリ
コントローラへの方向の信号の流れは、図４の４１４か
ら４１８で構成される。
【００４９】まず、メモリコントローラからメモリ方向
の信号の流れを説明する。コマンド及びアドレスパケッ
トはデータリカバリ回路４０１によりチップに取り込ま
れる。リカバリされたパケットはシリアル・パラレル変
換回路（例えばｎビットの場合、１：ｎＤＥＭＵＸ）４
０２を用いてパラレル変換される。
【００５０】ここで、後から説明するメモリチップと同
様に、パラレル化されるビット数は仕様により異なり、
パラレル化されないこともある。このパラレル信号はチ
ップの外の信号媒体の長さの差やシリアル・パラレル変
換回路４０２の内部クロック状態の差によって、位相が
異なっている可能性がある。
【００５１】そこで、外部から入力されるデータ同期信
号４０８を用いて、データ同期回路４０３がパラレル信
号の位相をそろえる。位相がそろったコマンド及びアド
レスパケットはパケット解読回路４０４により解読さ
れ、パケット解読回路４０４はパラレル化されたコマン
ド及びアドレスパケットと解読結果４１０を出力する。
この解読結果４１０の信号により、例えばＣＭＯＳ構成
のスイッチ素子４０５を制御して、どのメモリもしくは
次段のスイッチにどのコマンド／アドレス信号を伝える
かが決定される。例えば、信号ＡをメモリＡに伝え、信
号ＢをメモリＢに伝えるか、あるいはその逆に、信号Ａ
をメモリＢに伝え、信号ＢをメモリＡに伝えるかが決定
される。
【００５２】メモリコントローラからのデータは、ま
す、デーデリカバリ回路４０６によりチップに取り込ま
れる。リカバリされたデータはシリアル・パラレル変換
回路４０７によりパラレル化される。ここでも、コマン
ド及びアドレスパケットと同様に、パラレル化されるビ
ット数は８ビットに限られるものではなく、シリアル・
パラレル変換回路４０７が用いられない場合がある。
【００５３】データに関してもコマンド及びアドレスパ
ケットと同様に、位相差がある可能性があるため、デー
タ同期信号４０８を用いてデータ同期回路４０９により
位相差がそろえられる。位相がそろえられてパラレル化
されたデータは、コマンド及びアドレスパケットと同様
に、パケット解読回路４１２によるパッケット解読結果
に応じて、例えばＣＭＯＳ構成のスイッチ素子４１３に
より、どのメモリもしくは次段のスイッチにどのデータ
を伝えるかが決定される。例えば、データＡをメモリＡ
に伝え、データＢをメモリＢに伝えるか、あるいはその
逆に、データＡをメモリＢに伝え、データＢをメモリＡ
に伝えるかが決定される。
【００５４】メモリからメモリコントローラへの方向の
データの流れは、まず、データリカバリ回路４１６によ
りメモリチップＡ，Ｂ内からデータを取り込む。リカバ
リされたデータは、メモリコントローラからのデータと
同様に位相差がある可能性があるため、データ同期信号
４１８を用いてデータ同期回路４１５により位相がそろ
えられる。位相がそろったデータは、どのメモリもしく
はスイッチからのデータをどの順番でメモリコントロー
ラに渡すべきか、パラレル・シリアル変換回路４１４に
より決定される。
【００５５】このように図３及び図４のスイッチの入力
側にデータリカバリ回路とＤＥＭＵＸとデータ同期回路
を設けることにより、入力（メモリからの出力）に位相
差がある場合でも位相がそろえられ、これによりデータ
スキューによる誤動作を抑制して高速動作を可能にす
る。
【００５６】図５は図１、図２のメモリチップ１０４一
例を示すブロック図である。
【００５７】メモリコントローラもしくはスイッチから
入力されるコマンド及びアドレスパケットは、まず、デ
ータリカバリ回路５０１を用いてチップ内部に入力され
る。データリカバリ回路５０１から出力されたリカバリ
されたコマンド及びアドレスパケットはシリアル・パラ
レル変換回路５０２によりパラレルデータに変換され
る。尚、ここでは例として、８ビットのパラレルデータ
に変換する１：８シリアル・パラレル変換回路（１：８
ＤＥＭＵＸ）５０２を用いている。
【００５８】パラレルデータのビットの数はコマンド及
びアドレスパケット仕様に依存して異なる可能性があ
り、１０ビットや１６ビットのこともある。また、パケ
ット仕様によっては、シリアル・パラレル変換回路５０
２を用いない場合もある。パラレル変換されたコマンド
及びアドレスパケットの位相は、スイッチとメモリ間の
伝送媒体の長さの差や、シリアル・パラレル変換回路５
０２のクロックの状態に依存して異なっている可能性が
ある。そこで、パラレル変換されたコマンド及びアドレ
スパケットの位相を外部から入力されるデータ同期信号
５００を用いて、データ同期回路５０３によりそろえ
る。
【００５９】位相がそろえられたコマンド及びアドレス
パケットは、パケット復号化回路（デコーダ）５０４に
よりコマンド及びアドレスが解読されて、マトリックス
状にメモリセルが配列されているメモリコア５０５に伝
えられる。
【００６０】一方、入力データ５１３は、データリカバ
リ回路５０６によりチップ内に取り込まれた後、シリア
ル・パラレル変換回路５０７によりパラレルデータに変
換される。ここで、パラレルデータのビット数はメモリ
データの仕様に依存する。ここでは８ビットの例を示し
ているが、１０ビットや１６ビットのこともある。ま
た、データの仕様によってはシリアル・パラレル変換回
路５０７が用いられない場合もある。パラレル化された
データはデータ同期回路５０９により、位相がそろえら
れる。データ同期回路５０９はコマンド及びアドレスパ
ケット用のデータ同期回路５０３と同様に、外部からの
データ同期信号５００を用いてデータの位相をそろえ
る。位相がそろえられたデータは、パケット復号化回路
５１０によりデータが解読されてメモリコア５０５に入
力される。ここでデータの仕様によってはパケット復号
化回路５１０が用いられない場合もある。
【００６１】出力データは、メモリコア５０５より例え
ば８ビットのパラレルデータをパラレル・シリアル変換
回路５０８によりシリアルデータ化され出力される。こ
こで、シリアル化されるパラレルデータのビット数はデ
ータの仕様により決定され、１０ビットや１６ビット、
またはシリアル化しないで出力する場合もある。また、
データの仕様によっては、メモリコア５０５とパラレル
・シリアル変換回路５０８との間にパケット符号化回路
５１１が挿入される場合もある。
【００６２】図６は、図５のメモリチップの各箇所にお
ける入力データのタイミングチャートである。図７は、
図５のメモリチップの各箇所における出力データのタイ
ミングチャートである。図８は、図３および図５の各箇
所におけるコマンド／アドレスのタイミングチャートで
ある。
【００６３】本発明のメモリチップにおける入出力デー
タのタイミングチャートを示す図６及び図７を説明す
る。尚、ここでは入出力データのビット幅は８ビットの
場合を例として示している。
【００６４】入力データ（図６）について：入力データ
５１３［０］から５１３［７］は、メモリコントローラ
とメモリチップ間のデータ伝送路の長さの差が原因とな
って、データスキューを持つ場合がある。次に、データ
リカバリ回路５０６によりデータスキューがある複数の
入力データは、それぞれのデータに最適なタイミングの
クロック５１５でチップ内に取り込まれ、ＤＥＭＵＸ回
路５０７に渡される５１４。次に、このデータスキュー
は１：８ＤＥＭＵＸ５０７の出力５１６やクロック５１
７にも転写される。次に、このデータスキューは、デー
タ同期回路５０９により、データ同期信号５００を用い
て、ＤＥＭＵＸ５０７の出力５１６をメモリチップの内
部クロック５２０に同期させる。その後、パケット復号
化回路５１０により入力データを復号化し、メモリコア
５０５へ入力する５１９。
【００６５】出力データ（図７）について：データコア
５０５からのデータ５２１は内部クロック５２０に同期
している。次に、パケット符合化回路５１１により、デ
ータを符合化し５２２、パケットの先頭であるヘッダに
同期してデータ同期信号５１２を作成する。次に、符合
化されたデータ５２２は８：１ＭＵＸ５０８に入力さ
れ、ＭＵＸ回路内の高速クロックを用いてシリアル化
し、出力される５２３。
【００６６】本発明のメモリチップまたはスイッチチッ
プにおけるコマンド／アドレスパケットのタイミングチ
ャートを示す図８を説明する。尚、ここではコマンド／
アドレスパケットのビット幅は８ビットの場合を例とし
て示している。
【００６７】入力されるコマンド／アドレスパケット
は、メモリコントローラとスイッチチップ間や、スイッ
チチップとメモリチップ間のデータ伝送路の長さの差が
原因となって、データスキューをもつ場合がある。デー
タスキューがある複数の入力コマンド／アドレスパケッ
トは、データリカバリ回路５０１、３０１によりそれぞ
れのコマンド／アドレスパケットに最適なタイミングの
クロックでチップ内に取り込まれ、ＤＥＭＵＸ回路５０
２、３０２に渡される５２４、３２４。次に、このデー
タスキューは１：８ＤＥＭＵＸ５０２、３０２の出力５
２５、３２５にも転写される。次に、このデータスキュ
ーは、データ同期回路５０３、３０３により、データ同
期信号５００、３１０を用いて、ＤＥＭＵＸ５０２、３
０２の出力５２５、３２５をそれぞれのチップ内部のク
ロック５２０に同期させる５２６、３２６。
【００６８】図９は本発明のメモリチップにおける入力
データの取り込みに関するブロック図であり、図１０は
そのタイミングチャートである。
【００６９】本発明のメモリチップは、図２０及び図２
１で説明した従来のデータスキューに起因したデータの
取り込みミスを解決し、データレートを高速化、すなわ
ちデータ伝送速度を高速化することができる。
【００７０】図９に示すように本発明では、入力される
８ビットのデータ９０１Ａ〜９０１Ｈの全てはデータリ
カバリ回路９０２Ａ〜９０２Ｈに入力される。データリ
カバリ回路９０２はデータリカバリ回路に入力されるデ
ータをそのデータに最適なタイミングで取り込む回路で
ある。従ってメモリチップに入力される複数のデータ
は、データスキューがある場合でも１ビットのデータ単
位では、必ずチップに取り込むことが可能となる。
【００７１】データリカバリ回路によりチップ内に取り
込まれたデータは、データ毎に位相が異なる。すなわち
入力データに対して最適なタイミングのクロック９０４
Ａ〜９０４Ｈを用いて９０３Ａ〜９０３Ｈが出力され
る。
【００７２】これらのデータ９０３とクロック９０４
は、それぞれ８つの１：８ＤＥＭＵＸ９０５Ａ〜９０５
Ｈに入力される。１：８ＤＥＭＵＸは入力されるクロッ
クに応じて動作するために、８つの１：８ＤＥＭＵＸ９
０５Ａ〜９０５Ｈはそれぞれ独立の位相のクロックに同
期して動作をする。
【００７３】従って、８つの１：８ＤＥＭＵＸ９０５Ａ
〜９０５Ｈの出力データ９０６Ａ〜９０６Ｈの位相も８
つのＤＥＭＵＸの間で独立となる。そこで、これらのバ
ラバラな位相を持つデータを１つの位相に揃える目的
で、ＤＥＭＵＸの出力９０６をデータ同期回路９０８に
入力し、ＤＥＭＵＸの出力９０６Ａ〜９０６Ｈの間の同
期をとり、出力データ９０９を出力する。
【００７４】以上説明したように本発明のメモリチップ
では、入力データの１ビット毎にデータリカバリ回路を
設置し、それぞれのデータを最適なタイミングでチップ
内部に取り込んでいる。従って、従来のメモリチップで
データの伝送速度の制限要因であったデータスキューの
問題を解決でき、本発明のメモリチップでは従来のメモ
リチップ以上の速度でデータの伝送を可能にする。
【００７５】ここで、本発明のメモリチップにおいて、
バスラインに接続して伝送路長の差によるデータスキュ
ーの悪影響を抑制するデータリカバリ回路９０２とそれ
に接続する１：８ＤＥＭＵＸ９０５及びデータ同期回路
９０８とでメモリインターフェースの一部を構成してい
ると考えることができる。
【００７６】図１１は実施の形態のメモリコントローラ
を例示するブロック図であり、図１２はそのタイミング
チャートである。
【００７７】アドレス入力がアドレスバッファ１１０
１、アドレス解読回路１１０２、タイミング制御及びパ
ケット符合化、復号化回路１１０３、マルチプレサ１１
０４、バッファ１１０５、８：１ＭＵＸ１１０６を通し
て例えばＣＭＯＳ構成のスイッチ素子１１０７に入力
し、タイミング制御及びパケット符合化、復号化回路１
１０３からの制御信号１１０８によりスイッチ素子１１
０７が動作をして選択されたコマンド／アドレスパケッ
トがバスラインに出力される。
【００７８】また、データ入力がデータバッファ１１１
０、タイミング制御及びパケット符合化、復号化回路１
１０３、マルチプレクサ１１１１、バッファ１１１２、
８：１ＭＵＸ１１１３を通して例えばＣＭＯＳ構成のス
イッチ素子１１１４に入力し、タイミング制御及びパケ
ット符合化、復号化回路１１０３からの制御信号１１０
８によりスイッチ素子１１１４が動作をして選択された
データがバスラインに出力され、メモリに入力する。
【００７９】一方、メモリから出力されたデータがバス
ラインを通してデータリカバリ回路１１１８に取り込ま
れ、１：８ＤＥＭＵＸ１１１７、データ同期回路１１１
６、タイミング制御及びパケット符合化、復号化回路１
１０３、データバッファ１１１５を通してＣＰＵ側にデ
ータを出力する。
【００８０】このように図１１のメモリコントローラの
入力側（メモリからの出力データを受ける側）にデータ
リカバリ回路とＤＥＭＵＸとデータ同期回路を設けるこ
とにより、入力（メモリからの出力）に位相差があるば
あいでも位相がそろえられ、これによりデータスキュー
による誤動作を抑制して高速動作を可能にする。
【００８１】バスラインに接続して伝送路長の差による
データスキューの悪影響を抑制するデータリカバリ回路
１１１８とそれに接続する１：８ＤＥＭＵＸ１１１７及
びデータ同期回路１１１６とでメモリインターフェース
の一部を構成する。
【００８２】図１３に１：２シリアル・パラレル変換回
路（１：２ＤＥＭＵＸ）のブロック図を示す。ラッチ１
３０６，１３０７から成るマスタ・スレーブ型フリップ
フロップ１３０２と、ラッチ１３０３〜１３０５から成
るマスタ・スレーブ・マスタ型フリップフロップ１３０
１とから構成されている。入力データの半分の速度のク
ロックの立ち上がりエッジと立ち下がりエッジでデータ
を２つにパラレル化する機能を持つ。
【００８３】図１４に１：８シリアル・パラレル変換回
路のブロック図を示す。１：８シリアル・パラレル変換
回路は１：２シリアル・パラレル変換回路１４００〜１
４０６をツリー型に接続することで得られる。各段に配
られるクロックは２分周器１４０７〜１４０９を用いて
作製される。
【００８４】図１５はデータ同期回路を示す回路図であ
る。データ同期回路はヘッダ検出回路１５０１とデータ
抽出回路１５０２から構成され、データのヘッダ部と外
部から入力されるデータ同期信号のタイミングを調整す
ることで、データの同期をデータの同期を取る構成であ
る。
【００８５】尚、ここでは、外部からのデータ同期信号
を必要とするデータ同期回路を示したが、データを符号
化し、データ同期信号を入力データに含ませることも可
能である。このような符号化されたデータを用いる場合
は、外部からデータ同期信号を必要としないでデータ同
期が可能となる。
【００８６】図１６にデータリカバリ回路の構成を示
す。位相比較回路１６０１を用いて入力データの位相と
内部クロックの位相差を検出し、データが内部クロック
に対して進んでいるか、遅れているのかの２つの信号、
進相信号及び遅相信号を出力する。位相比較回路１６０
１の比較結果に応じて遅延制御回路１６０２がクロック
の位相を変化させて、入力データに内部クロックの位相
を合わせる。位相が合わされた内部クロックを用いて入
力データをフリップフロップ１６０３などで波形整形し
てデータ１６０４を出力する。また、位相が合わされた
内部クロック１６０５も出力する。
【００８７】図１７は本発明の他の実施の形態のメモリ
システムを示す図である。複数のメモリチップ１０４が
それぞれ個別のバスライン１０６によりメモリコントロ
ーラ１０１に接続されている。
【００８８】このようにそれぞれのメモリチップ１０４
が１対１でメモリコントローラ１０１に接続されている
から、メモリを増加させても、伝送線路上の反射が大き
くなったり負荷（ファンアウト）が大きくなることは無
いから、バスライン上の伝送速度の高速化を実現するこ
とができる。
【００８９】さらに、メモリチップ１０４を図５に示す
ように、データリカバリ回路とＤＥＭＵＸとデータ同期
回路を入力側に設けることにより、入力に位相差がある
場合でも位相がそろえられ、これによりデータスキュー
による誤動作を抑制して高速動作を可能にする。
【００９０】同様に、メモリコントローラ１０１のメモ
リからのデータ入口にデータリカバリ回路とＤＥＭＵＸ
とデータ同期回路を入力側に設けることにより、入力
（メモリからの出力）に位相差がある場合でも位相がそ
ろえられ、これによりデータスキュウによる誤動作を抑
制して高速動作を可能にする。
【００９１】本発明において、小規模メモリの場合は、
図１７のようにそれぞれのメモリチップを個別のバスラ
インによりメモリコントローラのメモリ接続するメモリ
システムが適している。
【００９２】中規模メモリの場合は、図１のようにスイ
ッチを介してバスラインによりメモリコントローラのメ
モリ接続するメモリシステムが適している。
【００９３】大規模メモリの場合は、図１のスイッチを
図４のＭＵＸ／ＤＥＭＵＸとして、このスイッチを介し
てバスラインによりメモリコントローラのメモリ接続す
るメモリシステムが適している。
【００９４】
【発明の効果】以上説明したように本発明によれば、メ
モリの数を増加させても個々のメモリがメモリコントロ
ーラに１対１で接続されるから、伝送線路上の反射が大
きくなったり負荷（ファンアウト）が大きくなることは
無いため、バスライン上の伝送速度の高速化を実現する
ことができる。
【００９５】さらに、メモリチップ、スイッチ或いはメ
モリコントローラの入力側に、データリカバリ回路及び
データ同期回路を含む回路を設けることにより、入力に
位相差がある場合でも位相がそろえられ、これによりデ
ータスキューによる誤動作を抑制して高速動作を可能に
する。
【図面の簡単な説明】
【図１】実施の形態のメモリシステムを示す図である。
【図２】図１のメモリモジュール内を変更したメモリシ
ステムを示す図である。
【図３】実施の形態におけるスイッチを例示する図であ
る。
【図４】実施の形態における他のスイッチを例示する図
である。
【図５】実施の形態におけるメモリチップを例示する図
である。
【図６】図５のメモリチップにおける入力データのタイ
ミングチャートである。
【図７】図５のメモリチップにおける出力データのタイ
ミングチャートである。
【図８】図３および図５の各箇所におけるコマンド／ア
ドレスパケットのタイミングチャートである。
【図９】実施の形態におけるメモリチップの入力データ
の取り込みを示す図である。
【図１０】図９のタイミングチャートである。
【図１１】実施の形態におけるメモリコントローラを例
示する図である。
【図１２】図１１のタイミングチャートである。
【図１３】１：２シリアル・パラレル変換回路を示す図
である。
【図１４】１：８シリアル・パラレル変換回路を示す図
である。
【図１５】データ同期回路を示す図である。
【図１６】データリカバリ回路を示す図である。
【図１７】他の実施の形態のメモリシステムを示す図で
ある。
【図１８】従来技術のメモリシステムを示す図である。
【図１９】従来技術のメモリチップを示す図である。
【図２０】従来技術におけるメモリチップの入力データ
の取り込みを示す図である。
【図２１】図２０のタイミングチャートである。
【符号の説明】
１０１ メモリコントローラ １０２ メモリモジュール １０３ スイッチ（スイッチチップ） １０４ メモリ（メモリチップ） １０５ 配線 １０６ バスライン ３０１、３０７、３１９ データリカバリ回路 ３０２、３０８、３１８ ８ビットのシリアル・パラ
レル変換回路 ３０３、３０９、３１７ データ同期回路 ３０４、３１６ パケット解読回路 ３０５、３１１、３１４ ８ビットのパラレル・シリ
アル変換回路 ３０６、３１２、３１５ スイッチ素子 ３１３、３２１ スイッチ制御信号 ３１０、３２０、３２２ データ同期信号 ３２４、３２５、３２６、３２７、３２８ コマンド
／アドレスパケット ４０１、４０６、４１６ データリカバリ回路 ４０２、４０７ ｎビットのシリアル・パラレル変換
回路 ４０３、４０９、４１５ データ同期回路 ４０４、４１２ パケット解読回路 ４０５、４１３ スイッチ素子 ４１４ ｎビットのパラレル・シリアル変換回路 ４０８、４１７、４１８ データ同期信号 ５００、５１２ データ同期信号 ５０１、５０６ データリカバリ回路 ５０２、５０７ ８ビットのシリアル・パラレル変換
回路 ５０３、５０９ データ同期回路 ５０４、５１０ パケット復号化回路 ５０５ メモリコア ５０８ ８ビットのパラレル・シリアル変換回路 ５１１ パケット符号化回路 ５１３、５１４、５１６、５１８、５１９ 入力デー
タ ５１５、５１７、５２０ クロック ５２４、５２５、５２６、５２７ コマンド／アドレ
スパケット ５２１、５２２、５２３ 出力データ ９０１（９０１Ａ〜９０１Ｈ） ８ビットの入力デー
タ ９０２（９０２Ａ〜９０２Ｈ） データリカバリ回路 ９０３（９０３Ａ〜９０３Ｈ） データリカバリ回路
からの出力データ ９０４（９０４Ａ〜９０４Ｈ） データリカバリ回路
から出力されるクロック ９０５（９０５Ａ〜９０５Ｈ） ８ビットのシリアル
・パラレル変換回路 ９０６（９０６Ａ〜９０６Ｈ） シリアル・パラレル
変換回路からの出力データ ９０７（９０７Ａ〜９０７Ｈ） シリアル・パラレル
変換回路からの出力クロック ９０８ データ同期回路 ９０９（９０９Ａ〜９０９Ｈ） メモリコアに入力さ
れるデータ １１０１ アドレスバッファ １１０２ アドレス解読回路 １１０３ タイミング制御及びパケット符合化、復号
化回路 １１０４、１１１１ マルチプレサ １１０５、１１１２ バッファ １１０６、１１１３ ８ビットのパラレル・シリアル
変換回路 １１０７、１１１４ スイッチ素子 １１０８ スイッチ素子の制御信号 １１０９、１１１９ データ同期信号 １１１０、１１１５ データバッファ １１１６ データ同期回路 １１１７ ８ビットのシリアル・パラレル変換回路 １１１８ データリカバリ回路 １３０１ マスタ・スレーブ・マスタ型フリップフロ
ップ １３０２ マスタ・スレーブ型フリップフロップ １３０３〜１３０７ ラッチ回路 １４００〜１４０６ １：２シリアル・パラレル変換
回路 １４０７〜１４０９ ２分周器 １５０１ ヘッダ検出回路 １５０２ データ抽出回路 １６０１ 位相比較回路 １６０２ 遅延制御回路 １６０３ フリップフロップ １６０４ 出力データ １６０５ 位相が合わされた内部クロック １８０１ メモリコントローラ １８０２ バスライン １８０３ メモリチップ １８０４ メモリモジュール １９０１、１９０５ ８ビットのシリアル・パラレル
変換回路 １９０２ パケット複合化回路 １９０３ ＩＤ認証回路 １９０４ メモリコア １９０６ ８ビットのパラレル・シリアル変換回路 ２００１（２００１Ａ〜２００１Ｈ） ８ビットの入
力データ ２００２（２００１Ａ〜２００２Ｈ） ８ビットのシ
リアル・パラレル変換回路 ２００３（２００３Ａ〜２００３Ｈ） メモリコアに
入力されるデータ ２００４ クロック
フロントページの続き (72)発明者 相本 代志治 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 山品 正勝 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5B060 MB00

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 メモリコントローラに接続するバスライ
    ンの所定の箇所に複数のメモリがスイッチを介して接続
    し、前記スイッチにより前記複数のメモリの動作が制御
    されることを特徴とするメモリシステム。
  2. 【請求項２】 前記スイッチは階層的に配列されている
    ことを特徴とする請求項１記載のメモリシステム。
  3. 【請求項３】 前記スイッチはスター型スイッチである
    ことを特徴とする請求項１又は請求項２記載のメモリシ
    ステム。
  4. 【請求項４】 前記スイッチはＭＵＸ（パラレル・シリ
    アル変換）／ＤＥＭＵＸ（シリアル・パラレル変換）型
    スイッチであることを特徴とする請求項１又は請求項２
    記載のメモリシステム。
  5. 【請求項５】 前記スイッチにデータリカバリ回路が設
    けられていることを特徴とする請求項１記載のメモリシ
    ステム。
  6. 【請求項６】 前記メモリコントローラにデータリカバ
    リ回路が設けられていることを特徴とする請求項１記載
    のメモリシステム。
  7. 【請求項７】 前記メモリにデータリカバリ回路が設け
    られていることを特徴とする請求項１記載のメモリシス
    テム。
  8. 【請求項８】 前記複数のメモリがそれぞれ個別のメモ
    リチップに形成され、前記スイッチが個別のスイッチ用
    チップに形成されていることを特徴とする請求項１記載
    のメモリシステム。
  9. 【請求項９】 複数の前記メモリチップおよび前記スイ
    ッチ用チップが同一のメモリモジュールに搭載されてい
    ることを特徴とする請求項８記載のメモリシステム。
  10. 【請求項１０】 複数の前記メモリモジュールがそれぞ
    れ個別のバスラインにより前記メモリコントローラに接
    続されていることを特徴とする請求項９記載のメモリシ
    ステム。
  11. 【請求項１１】 複数のメモリがそれぞれ個別のバスラ
    インによりメモリコントローラに接続されていることを
    特徴とするメモリシステム。
  12. 【請求項１２】 前記メモリコントローラにデータリカ
    バリ回路が設けられていることを特徴とする請求項１１
    記載のメモリシステム。
  13. 【請求項１３】 前記メモリにデータリカバリ回路が設
    けられていることを特徴とする請求項１１記載のメモリ
    システム。
  14. 【請求項１４】 メモリコントローラ内に設けられ、バ
    スラインに接続するデータリカバリ回路と、前記バスラ
    インの所定の箇所に複数のメモリを接続するスイッチと
    を具備することを特徴とするメモリインターフェース。
  15. 【請求項１５】 前記スイッチにデータリカバリ回路が
    設けられていることを特徴とする請求項１４記載のメモ
    リインターフェース。
  16. 【請求項１６】 複数のメモリセルがマトッリクス状に
    配列されたメモリコアにコマンド／アドレス信号及びデ
    ータ信号がそれぞれ入力するメモリチップにおいて、前
    記コマンド／アドレス信号及び前記データ信号のそれぞ
    れはデータリカバリ回路を通して入力することを特徴と
    するメモリチップ。
  17. 【請求項１７】 前記コマンド／アドレス信号及び前記
    データ信号のそれぞれは、前記データリカバリ回路の
    後、データ同期回路およびパケット複合化回路を通して
    前記メモリコアに入力することを特徴とする請求項１６
    記載のメモリチップ。
  18. 【請求項１８】 前記データリカバリ回路と前記データ
    同期回路との間にＤＥＭＵＸ（シリアル・パラレル変
    換）回路が設けられていることを特徴とする請求項１７
    記載のメモリチップ。
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