WO2001098880A1 - Systeme de memoire rapide - Google Patents

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WO2001098880A1
WO2001098880A1 PCT/JP2001/005270 JP0105270W WO0198880A1 WO 2001098880 A1 WO2001098880 A1 WO 2001098880A1 JP 0105270 W JP0105270 W JP 0105270W WO 0198880 A1 WO0198880 A1 WO 0198880A1
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memory
data
circuit
switch
memory system
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PCT/JP2001/005270
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Muneo Fukaishi
Masato Motomura
Yoshiharu Aimoto
Masakazu Yamashina
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Nec Corporation
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Definitions

  • the present invention relates to a high-speed memory system, and more particularly, to a memory system having a high transmission speed and a high-speed operation, and a memory interface and a memory chip used in the memory system.
  • Figure 18 shows a conventional memory system.
  • a bus 1802 connected to a memory controller 1801 extends in a direction, and a plurality of (two in the figure) memory modules 1804 mounted with a plurality of (two in the figure) memory chips They are connected in parallel.
  • a connection structure to a bus that is, a memory interface is referred to as a bus connection type interface represented by a synchronous DRAM (SDRAM) or a rambus DRAM (Rambus DRAM, RDRAM). Called.
  • SDRAM synchronous DRAM
  • Rambus DRAM Rasterbus DRAM
  • the bus-connected interface has a great advantage in terms of memory expandability because multiple memory chips or memory modules are connected in parallel to an extended bus.
  • the transmission speed seems to be limited to about 1-2 Gb / s.
  • the data queue caused by the difference in transmission line length can be ignored. It may disappear. That is, the phase of the data input to the memory differs for each data, and it is impossible to simultaneously capture data that should be input at the same time. As a result, a malfunction may occur. This becomes remarkable as the data transmission speed increases.
  • FIG. 19 is a block diagram showing a conventional memory chip.
  • an 8-bit command / address packet input serially from the bus is converted into a parallel signal by 1: 8 DEMUX (serial / parallel conversion circuit) 1901, and then decoded by a packet decoding circuit (decoder) 1902.
  • the memory cells are input to the memory core 1904 in which the memory cells are arranged in a matrix.
  • serial 8-bit input data is converted into parallel data by the 1: 8 DEMUX 1905 to become 64-bit data, input to the memory core 1904, and output from the memory core 1904 as parallel 64-bit output data.
  • serial conversion is performed by 8: 1 MUX 1906 and output as 8-bit serial data.
  • FIG. 20 is a block diagram showing the input data fetching in the conventional memory chip.
  • the input data and the 1: 8 DEM UX of the conventional input / output data shown in FIG. 19 are described in detail.
  • the input data width is 8 bits
  • the input data 2001 is input on an 8-bit bus
  • each data 200 1 A to 2001H is 8 1: 8 D EMUX. Entered in 2002 A ⁇ 2002 H.
  • These 8-bit input data 200 1 A to 200 1H are taken into 1: 8 DEMUX 2002A to 2002H by one clock input 20004.
  • the clock 2004 captures the data 2001A to 2001H at the same timing at the transition point of the data 2001A to 2001H and almost at the center of the transition point (indicated by the dotted line).
  • the 8-bit input data 2001A to 2001H has a slight difference in the data phase due to the difference in the length of the transmission path through which the input data is transmitted. This causes a gap. This is called data skew 2 0 10. If the data skew 21010 is negligibly small compared to the data rate, 8-bit data capture by one clock 204 is performed normally.
  • the data skew cannot be ignored, that is, if the data transmission rate becomes faster and the data skew cannot be ignored compared to the data rate, all the 8-bit data is captured at the same timing with one clock. You will not be able to do it. That is, one of the limiting factors of the transmission speed of transmission data in the conventional memory chip is, as described above, a plurality of data including data skew caused by a difference in transmission path length or the like. Cannot be captured at the same evening.
  • the first problem of the prior art is that each memory chip or memory module is connected to each part of the extended bus, so that the reflection on the transmission line is large and the load (fan-out) on the transmission line is large. Therefore, it is difficult to increase the transmission speed on the bus.
  • a second problem with the prior art is that, because a memory chip or a memory module is connected to each part of the extended bus, data queues caused by differences in transmission line length cannot be ignored. .
  • the third problem of the prior art is that since no effective countermeasure against the data skew is taken in the memory chip, there is a concern that a malfunction may occur. Disclosure of the invention
  • an object of the present invention is to provide a memory system and a memory interface that realize a higher transmission speed by suppressing reflection and load on a transmission line.
  • Another object of the present invention is to provide a memory system and a memory interface in which data skew caused by a difference in transmission line length is suppressed.
  • Another object of the present invention is to provide a memory chip having an effective measure against data skew.
  • Still another object of the present invention is to provide a memory system using a memory chip having an effective countermeasure against data skew and having an increased transmission speed.
  • the present invention provides a memory system having one memory controller and a plurality of memories, wherein the plurality of memories are connected to predetermined locations of a bus connected to the memory controller via a switch, There is provided a memory system in which the operation of the plurality of memories is controlled by the switch.
  • the switches are arranged hierarchically. Further, it is preferable that the switch is a switch of a single type or a switch of MUX (parallel / serial conversion) ZDEMUX (serial / parallel conversion).
  • the switch is provided with a data recovery circuit. It is also preferable that a data recovery circuit is provided in either the memory controller or the memory.
  • a plurality of memories may be formed on individual memory chips, respectively, and the switches may be formed on individual switch chips.
  • the memory chips and the switch chips are mounted on the same memory module.
  • a plurality of the memory modules may be connected to the memory controller through individual paths.
  • a memory system having one memory controller and a plurality of memories, wherein the plurality of memories are respectively connected to the memory controller by individual buses.
  • a recovery circuit may be provided in either the memory controller or the memory.
  • a memory interface provided in a memory controller, the data interface including a data recovery circuit connected to a bus, and a switch connecting a plurality of memories to a predetermined portion of the path. .
  • the switch is provided with a data recovery circuit.
  • a memory chip in which a command / address signal and a data signal are input to a memory core in which a plurality of memory cells are arranged in a matrix, wherein the command / address signal is provided. And each of the data signals provides a memory chip input through a recovery circuit.
  • Each of the command / address signal and the data signal can be input to the memory core through a data synchronization circuit and a data synchronization circuit and a bucket combining circuit.
  • a DEMUX (serial-parallel conversion) circuit may be provided between the data recovery circuit and the data synchronization circuit.
  • the individual memories are connected to the memory controller in a one-to-one relationship, so that the reflection on the transmission line increases and the load (fan-out) increases. Therefore, it is possible to increase the transmission speed on the bus.
  • FIG. 1 is a schematic arrow view of a memory system according to an embodiment of the present invention.
  • FIG. 2 is a schematic arrow view showing a modification of the memory system of FIG.
  • FIG. 3 is a block diagram showing a switch of the memory system of FIG.
  • FIG. 4 is a block diagram showing another example of the switch of the memory system of FIG.
  • FIG. 5 is a block diagram showing a configuration of a memory chip of the memory system of FIG. 1.
  • FIG. 6 is a timing chart of input data in the memory chip of FIG. 5.
  • FIG. 7 is a timing chart of output data of the memory chip of FIG. FIG. 8, which is a timing chart, is an evening timing chart of the command / address bucket at each position in FIGS. 3 and 5.
  • FIG. 9 is a block diagram showing the capture of input data of the memory system of FIG.
  • FIG. 10 is an evening timing chart showing signals at respective positions in FIG.
  • FIG. 11 is a block diagram of a memory controller in the memory system of FIG.
  • FIG. 12 is an evening chart of the memory controller of FIG.
  • FIG. 13 is a block diagram of a 1: 2 serial / parallel conversion circuit.
  • Figure 14 is a block diagram of a 1: 8 serial to parallel conversion circuit.
  • FIG. 15 is a block diagram of the data synchronization circuit.
  • FIG. 16 is a block diagram of the data recovery circuit.
  • FIG. 17 is a block diagram of a memory system according to another embodiment of the present invention.
  • FIG. 18 is a schematic arrow view of a conventional memory system.
  • FIG. 19 is a block diagram showing a memory chip of the memory system of FIG.
  • FIG. 20 is a block diagram showing the capture of input data of the memory chip of FIG.
  • FIG. 21 is a timing chart of each position in FIG. Preferred embodiments of the invention The present invention will be described below with reference to the drawings.
  • a memory system according to an embodiment of the present invention includes a memory controller 101 and a plurality of memories 104, and a predetermined bus 105 connected to the memory controller 101.
  • a plurality of memories 104 are connected to the end portion, which is the portion via the switch 103 and the wiring means 105.
  • the operation of the plurality of memories 104 is controlled by the switch 103.
  • the plurality of memories 104 are formed on individual memory chips 104, respectively, and the switches 103 are formed on individual switch chips 103. These chips are mounted on the same memory module 102.
  • a large number of memories are connected by connecting the plurality of memory modules 102 to the memory controller 101 via individual buses 106, respectively.
  • Each bus 106 includes a wiring group such as a data signal line and a control signal line.
  • the number of signal lines for transmitting n-bit data in parallel is n
  • the number of signal lines for transmitting n-bit data in serial is one.
  • the case of serial transmission will be described as an example. However, the configuration and effect of the present invention are the same in the case of parallel transmission.
  • the operation of a plurality of memories 104 that is, memories A and B is controlled by switches, so that even if memory B is added to memory A,
  • This memory has a connection relationship between the memory controller 101 and 1 enclosure.Therefore, even if the number of memories is increased, the reflection on the transmission line does not increase or the number of loads (fans) does not increase. Therefore, the transmission speed on the bus can be increased.
  • each memory module 1 0 2 is connected to the memory controller 101 by a separate bus 106, so that there is no problem in increasing the transmission speed.
  • FIG. 2 shows a modified example of the memory system of FIG. 1, and shows an example in which the inside of a memory module is changed.
  • FIG. 2 the same or similar elements as those in FIG. 1 are denoted by the same reference numerals, and overlapping description will be omitted.
  • the memory module 102 in FIG. 2 shows that the number of memories is increased by hierarchically connecting the switches 103.
  • switch 103 is connected to two layers. Also in this case, since each memory 104 has a one-to-one connection with the memory controller 101 via two switches 103, the reflection on the transmission line is large even if the memory is increased. The transmission load on the bus does not increase and the transmission speed on the bus can be increased.
  • FIG. 3 is a block diagram showing a star-type switch as an example of the switch 103 of FIGS.
  • the signal flow in the direction from the memory controller to the memory via the bus is constituted by 301 to 313 in FIG.
  • the signal flow in the direction from the memory to the memory controller via the bus consists of 314 to 319 in FIG.
  • the command and address packets are taken into the chip by the data recovery circuit 301.
  • the recovered packet is parallel-converted using a serial-to-parallel conversion circuit (for example, in the case of 8-bit, 1: 8 DEMUX) 302.
  • the number of bits to be parallel-converted differs depending on the specification, and may not be parallel-converted.
  • the phase of the parallel signal may be different due to the difference in the length of the signal medium outside the chip and the difference in the internal clock state of the serial / parallel conversion circuit 302.
  • the data synchronization circuit 303 aligns the phases of the parallel signals. Commands and addresses with the same phase
  • the packet is decrypted by the bucket decryption circuit 304, and the bucket decryption circuit 304 outputs the command and address bucket converted in parallel and the decryption result 313.
  • the command and address bucket subjected to parallel conversion are converted into serial signals by a parallel / serial conversion circuit (for example, 8: 1 MUX in the case of 8 bits) 305.
  • a parallel / serial conversion circuit for example, 8: 1 MUX in the case of 8 bits
  • the number of parallel bits subjected to serial conversion is the same as the number of bits parallelized by the serial / parallel conversion circuit 302.
  • the number of parallel bits is not limited to 8, but may be 10 bits or 16 bits, and the parallel-serial conversion circuit 305 may not be used.
  • the serial-converted bucket outputs a command Z address signal to any memory or the next-stage switch by, for example, a CMOS configuration switch element 360. Is determined. For example, it is determined whether signal A is transmitted to memory A and signal B is not transmitted to memory B, or conversely, signal A is not transmitted to memory A and signal B is transmitted to memory B.
  • Data from the memory controller is more and more taken into the chip by the delay recovery circuit 307.
  • the recovered data is parallel-converted by the serial / parallel conversion circuit 308.
  • the number of bits to be parallel-converted is not limited to eight pits, and the serial-parallel conversion circuit 308 may not be used.
  • the data synchronization circuit 310 uses the data synchronization signal 310 to equalize the phase difference.
  • the parallel-to-parallel converted data having the same phase is subjected to serial conversion by the parallel / serial conversion circuit 311 by the number of parallel bits converted by the serial / parallel conversion circuit 3108.
  • the serial-converted data is transferred to any memory or the next-stage switch according to the packet decoding result 3 13, for example, by the switch element 3 12 of the CMOS configuration. It is decided whether to convey. example For example, whether to transmit data A to memory A and not transmit data B to memory B, or vice versa, do not transmit data A to memory A and transmit data B to memory B Is determined.
  • the data flow in the direction from the memory to the memory controller is as follows.
  • the data recovery circuit 319 fetches data from the memory chips A and B.
  • the recovered data is parallel-converted by the serial / parallel conversion circuit 318.
  • the number of bits to be parallel-converted is not limited to 8 bits, and there are some which are not used by the serial / parallel conversion circuit 318.
  • the parallel-converted data is converted by the data synchronization circuit 3 17 using the data synchronization signal 3 20.
  • the phases are aligned.
  • the data having the same phase is determined by the control signal 3 21 from the bucket decoding circuit 3 16 from the memory 3 or the switch 3 15 in the CMOS configuration, which memory or switch should be passed to the memory controller. Selected. For example, select whether to pass data A from memory A and not pass data B from memory B, or vice versa, to pass data B from memory B without passing data A from memory A. I do.
  • the selected data is serial-converted by the parallel / serial conversion circuit 314 and output.
  • the number of parallel data bits subjected to serial conversion is the same as the number of bits subjected to parallel conversion by the serial-parallel conversion circuit 318.
  • FIG. 4 shows a MUX / DEMUX type switch which is another example of the switch 103 of FIGS.
  • the flow in the direction from the memory controller to the memory via the bus is constituted by 401 to 413 in FIG.
  • the signal flow in the direction from the memory to the memory controller via the bus is indicated by 414 to 418 in FIG.
  • command The addressless bucket is taken into the chip by the data recovery circuit 401.
  • the recovered packet is subjected to parallel conversion using a serial / parallel conversion circuit (for example, 1: n DEMUX) 402 in the case of n bits.
  • the number of bits to be parallel-converted differs depending on the specification, and may not be parallel-converted.
  • the phase of the parallel signal may be different due to the difference in the length of the signal medium outside the chip or the difference in the internal clock state of the serial / parallel conversion circuit 402.
  • the data synchronization circuit 403 aligns the phases of the parallel signals using the data synchronization signal 408 input from the outside.
  • the command and address packet having the same phase are decoded by the packet decoding circuit 404, and the packet decoding circuit 404 outputs the command and address packet converted in parallel and the decoding result 410.
  • the signal of the decoding result 410 controls, for example, the switch element 405 having a CMOS configuration to determine which command or address signal is transmitted to which memory or the next-stage switch. For example, it is determined whether signal A is transmitted to memory A and signal B is transmitted to memory B, or conversely, signal A is transmitted to memory B and signal B is transmitted to memory A.
  • Data from the memory controller is increasingly taken into the chip by the data recovery circuit 406.
  • the recovered data is subjected to parallel conversion by a serial / parallel conversion circuit 407.
  • the number of bits to be parallel-converted is not limited to 8 bits, and the serial-parallel conversion circuit 407 may not be used.
  • the data synchronization circuit 409 uses the data synchronization signal 408 to make the phase difference uniform.
  • the data that has been phase-aligned and converted into parallel data can be stored in any memory by, for example, a CMOS-structured switch element 413 according to the packet decryption result by the packet decryption circuit 412. Or, which data is transmitted to the next-stage switch is determined. For example, it is determined whether data A is transmitted to memory A and data B is transmitted to memory B, or conversely, data A is transmitted to memory B and data B is transmitted to memory A.
  • the flow of data in the direction from the memory to the memory controller is as follows. First, the data is read from the memory chips A and B by the data recovery and retransmission circuit 416. Since the recovered data may have a phase difference similar to the data from the memory controller, the data is synchronized by the data synchronization circuit 415 using the data synchronization signal 418. Can be The data with the same phase is determined by the parallel / serial conversion circuit 414, which data from the memory or the switch should be passed to the memory controller and in which order.
  • FIG. 5 shows the memory chip 104 of FIGS. 1 and 2—an example.
  • a command and an address packet input from the memory controller or the switch are input to the inside of the chip by using the digital force validating circuit 501.
  • the recovered command and address bucket output from the data recovery circuit 501 are converted into parallel data by the serial / parallel conversion circuit 502.
  • a 1: 8 serial / parallel conversion circuit (1: 8 DEMUX) 502 for converting to 8-bit parallel data is used.
  • the number of bits of parallel data may vary depending on the command and address bucket specifications, and may be 10 pits or 16 bits.
  • the serial-to-parallel conversion circuit 502 may not be used depending on the packet specifications.
  • the phase of the command and address packet after the parallel conversion depends on the difference in the length of the transmission medium between the switch and the memory and the clock state of the serial / parallel conversion circuit 502. Dependent and may be different. Therefore, the phases of the command and the address bucket subjected to the parallel conversion are aligned by the data synchronization circuit 503 using the data synchronization signal 500 input from the outside.
  • the command and the address packet whose phases have been aligned are decoded by the packet decoding circuit (decoder) 504 and transmitted to the memory core 505 in which memory cells are arranged in a matrix. . '
  • the input data 513 is taken into the chip by the data recovery circuit 506, and then converted into parallel data by the serial / parallel conversion circuit 507.
  • the number of bits of the parallel data depends on the specification of the memory data.
  • an example of 8 bits is shown, but there are also 10 bits and 16 bits.
  • the serial / parallel conversion circuit 507 may not be used depending on data specifications.
  • the phase of the parallel-converted data is aligned by the data synchronization circuit 509.
  • the data synchronization circuit 509 aligns the phases of the data using an external data synchronization signal 500 as in the data synchronization circuit 503 for command and address buckets.
  • the data whose phases have been aligned are decoded by the packet decoding circuit 510 and input to the memory core 505.
  • the bucket decoding circuit 510 is not used depending on the specifications of the database.
  • the output data is converted from, for example, 8-bit parallel data from the memory core 505 into a serial data by a parallel / serial conversion circuit 508 and output.
  • the number of bits of the parallel data to be serially converted is determined by the data specification, and may be output in 10 bits, 16 bits, or without serial conversion.
  • a packet encoding circuit 5111 may be inserted between the memory core 505 and the parallel-to-serial conversion circuit 508.
  • FIG. 6 is a timing chart of input data at each location of the memory chip of FIG.
  • FIG. 7 is a timing chart of output data at each point of the memory chip of FIG. Fig. 8 shows the command nodes at each point in Figs. 3 and 5. Timing chart.
  • Input data (Fig. 6): The input data from 5 13 [0] to 5 13 [7] has a low data queue due to the difference in the length of the data transmission path between the memory controller and the memory chip. May have.
  • a plurality of input data having a data queue by the data recovery circuit 506 are fetched into a chip at a clock 515 at an optimal timing for each data, and passed to the DE MUX circuit 507. 5 14.
  • the data skew is also transferred to the output 516 and the clock 517 of the 1: 8 DEMUX 507.
  • the data queue synchronizes the output 516 of the DEMUX 507 with the internal clock 520 of the memory chip by the data synchronization circuit 509 using the data synchronization signal 500.
  • the input data is decoded by the packet decoding circuit 510 and input to the memory core 505 519.
  • Data 521 from data core 505 is synchronized with internal clock 520.
  • the data is encoded 522 by a bucket encoding circuit 511, and a data synchronization signal 512 is generated in synchronization with the header at the head of the bucket.
  • the encoded data 522 is input to the 8: 1 MUX 508, converted into a serial signal using the high-speed clock in the MUX circuit, and output 523.
  • FIG. 8 showing a timing chart of a command address packet in the memory chip or the switch chip of the present invention will be described.
  • the bit width of the command Z address bucket is 8 bits as an example.
  • the input command / address packet may have a data queue due to a difference in the length of the data transmission path between the memory controller and the switch chip or between the switch chip and the memory chip.
  • Multiple input commands with data queue Address packets are processed by data recovery circuits 501 and 301, respectively. 5 24, 3 24, which are captured on the chip at the clock with the best timing for these command / address packets and passed to the DEMUX circuits 502, 302.
  • this data skew is also transferred to the outputs 525, 325 of the 1: 8 DEMUX 502, 302.
  • this data skew is output by the data synchronization circuits 503, 303 using the data synchronization signals 50,000, 310, to output the DEMUXs 502, 302, 525, 322. Synchronize 5 with the clock 5 2 0 inside each chip 5 2 6, 3 2 6 contend
  • FIG. 9 is a block diagram relating to the capture of input data in the memory chip of the present invention
  • FIG. 10 is a timing chart thereof.
  • the memory chip of the present invention solves the data capture error caused by the conventional data skew described with reference to FIGS. 20 and 21 and increases the data rate, that is, the data transmission speed. can do.
  • the data recovery circuit 902 is a circuit which takes in data input to the data recovery circuit at the optimum timing for the data. Therefore, even if there is a data skew, a plurality of data input to the memory chip can always be taken into the chip in 1-bit data units.
  • the data captured in the chip by the data recovery circuit has a different phase for each data. That is, 903A to 903H are output using clocks 904A to 904H at the optimum timing for the input data.
  • These data 903 and clock 904 are input to eight 1: 8 DEMUX 905 A to 905 H, respectively. Since the 1: 8 DEMUX operates according to the input clock, the eight 1: 8 DEMUXs 905A to 905H operate in synchronization with clocks having independent phases.
  • the phase of the 906 H is also independent between the eight .D EMUX. Therefore, in order to align the data having these disparate phases to one phase, the output 906 of the DEMUX is input to the data synchronization circuit 908, and the synchronization between the outputs 906A to 906H of the DEMUX is performed. Outputs data 909.
  • a data recovery circuit is provided for each bit of input data, and each data is taken into the chip at an optimum timing. Therefore, the problem of data skew, which has been a limiting factor of the data transmission speed in the conventional memory chip, can be solved, and the memory chip of the present invention enables data transmission at a higher speed than the conventional memory chip.
  • a data recovery circuit 902 connected to a path to suppress adverse effects of data skew due to a difference in transmission path length, and a 1: 8 DEMUX 905 and a data synchronization circuit connected thereto are connected.
  • the circuit 908 can be considered to form part of the memory interface.
  • FIG. 11 is a block diagram illustrating the memory controller of the embodiment, and FIG. 12 is a timing chart thereof.
  • Address input is through address buffer 1101, address decoding circuit 1102, timing control and packet encoding and decoding circuit 1103, multiplexer 1104, buffer 1105, 8: 1 MUX 1106
  • a command signal input to a switch element 1107 having a CMOS configuration, the timing control and packet coding, and a control signal 1108 from a decoding circuit 1103 activates the switch element 1107 to select a command node.
  • the address bucket is output on the path.
  • the data input is through the data buffer 111, timing control and packet coding, decoding circuit 1103, multiplexer 1111, buffer 1 112, 8: 1 MUX 111 13
  • the data is input to the switch element 1 114 having the S configuration, and the data selected by the switch element 1 114 being operated by the control signal 1 108 from the timing control and packet coding / decoding circuit 1103 is passed to the path.
  • the data output from the memory is taken into the data recovery circuit 1118 via the bus, and 1: 8 DEMUX 1117, data synchronization circuit 1116, evening imaging control and packet coding and decoding circuit 1103, Data is output to the CPU through the buffer 1115.
  • the data recovery circuit, DEMUX, and data synchronization circuit on the input side (the side receiving the output data from the memory) of the memory controller shown in Fig. 11, input (output from the memory) Even if there is a phase difference, the phases are aligned, thereby suppressing malfunction due to data skew and enabling high-speed operation.
  • the data recovery circuit 1 118 and its connection 1: 8 DEMUX 1 117 and data synchronization circuit 1 1 16 Constitutes a part of the memory interface.
  • Figure 13 shows a block diagram of a 1: 2 serial / parallel conversion circuit (1: 2 D EMUX). It comprises a master 'slave-type flip-flop 1302 comprising latches 1306 and 1307, and a master' slave-master-type flip-flop 1301 comprising latches 1303-1305. It has a function to convert data into two at the rising edge and falling edge of the clock at half the speed of the input data.
  • Figure 14 shows the block diagram of the 1: 8 serial / parallel converter.
  • a 1: 8 serial-to-parallel conversion circuit can be obtained by connecting a 1: 2 serial-to-parallel conversion circuit 1400 to 1406 in a tree structure.
  • the clocks distributed to each stage are produced by using a divide-by-2 divider 1407-1409.
  • FIG. 15 is a circuit diagram showing a data synchronization circuit.
  • the data synchronization circuit is composed of a header detection circuit 1501 and a data extraction circuit 1502. By adjusting the timing of the data synchronization part and the timing of the data synchronization signal input from the outside, the data synchronization is performed in a short time. It is a configuration that takes synchronization.
  • a data synchronization circuit that requires an external data synchronization signal has been described, but it is also possible to encode data and include the data synchronization signal in input data. When such encoded data is used, data synchronization can be performed without the need for an external data synchronization signal.
  • FIG 16 shows the configuration of the data recovery circuit.
  • the phase difference circuit detects the phase difference between the input clock and the internal clock using the phase comparison circuit 1601, and determines whether the data is advanced or delayed with respect to the internal clock. Outputs phase signal and late signal.
  • the delay control circuit 1602 changes the phase of the clock according to the comparison result of the phase comparison circuit 1601, and adjusts the phase of the internal clock to the input data.
  • the input data is waveform-shaped by flip-flop 163 or the like, and data 164 is output. It also outputs the phase-matched internal clock 1605.
  • FIG. 17 is a diagram showing a memory system according to another embodiment of the present invention.
  • a plurality of memory chips 104 are connected to the memory controller 101 by individual buses 106, respectively.
  • each memory chip 104 is connected to the memory controller 101 on a one-to-one basis, even if the memory is increased, the reflection on the transmission line increases or the load (fan-out) increases. Since the transmission speed does not increase, it is possible to increase the transmission speed on the path.
  • a memory system in which each memory chip is connected to a memory of a memory controller through an individual bus as shown in FIG. 17 ' is suitable.
  • a memory system that connects the memory of a memory controller via a bus via a switch as shown in Fig. 1 is suitable.
  • a memory system in which the switch in Fig. 1 is used as the MUX / DEMUX in Fig. 4 and the memory of the memory controller is connected via a bus via this switch is suitable.

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Description

明細書 高速メモリシステム 技術分野
本発明は高速メモリシステムに係わり、 特に伝送速度を高め、 高速動作を可能 にしたメモリシステム、 並びに、 該メモリシステムに利用するメモリインタ一フ エース及びメモリチップに関する。 背景技術
従来のメモリシステムを図 18に示す。 同図において、 メモリコントローラ 1 80 1に接続されたバス 1802がー方向に延在し、 このパス 1802に複数個 (図では 2個） のメモリチップ 1803を搭載したメモリモジュール 1 804の 複数が互いに並列に接続されている。 本明細書では、 このようなバスへの接続構 成、 すなわちメモリインタ一フェースを、 シンクロナス DRAM (SDRAM) やラムバス DRAM (R amb u s DRAM, RDRAM) に代表されるバス接 続型ィンタ一フェースと称する。
バス接続型ィンタ一フエ一スは、 延在するバスに複数のメモリチップ又はメモ リモジュールを互いに並列に接続するので、 メモリの拡張性 （増加性） に関して 大きな利点を有している。
しかしながら、 延在するバスの各位置にそれぞれメモリチップもしくはメ.モリ モジュールを接続するため、 伝送線路上の反射が大きく、 伝送線路上の負荷 フ アンアウト） 数が大きいため、 バス上の伝送速度を高速化することが困難である 。 例えば、 伝送速度は 1〜2 Gb/s程度が限界と思われる。
また、 延在するバスの各箇所にそれぞれメモリチップもしくはメモリモジュ一 ルを接続するため、 伝送線路の長さの違いに起因したデ一タスキューが無視でき なくなる場合が生じる。 すなわち、 メモリに入力されるデータの位相がデータ毎 に異なり、 同時に入力されるはずのデータを同時に取り込むことができなくなり 、 その結果、 誤動作を生じる場合がある。 これはデータの伝送速度の高速化に伴 つて顕著になる。
図 1 9は従来のメモリチップを示すブロック図である。 バスからシリアルに入 力された例えば 8ビッ トのコマンド/アドレスパケッ トは、 1 ： 8DEMUX ( シリアル 'パラレル変換回路） 1 90 1によりパラレル変換され、 パケット複合 化回路 （デコーダ） 1 902によりデコードされ、 I D認証回路 1903により I D認証された後、 メモリセルがマトリックス状に配列されたメモリコア 1 90 4に入力される。
一方、 シリアルな 8ビットの入力デ一夕は 1 ： 8 D EMUX 1 905によりパ ラレル変換され 64ビッ トとなってメモリコア 1904に入力され、 メモリコア 1904からのパラレルな 64ピットの出力デ一夕は 8 ： 1 MUX 1 906によ りシリアル変換され 8ビットのシリアルデ一夕として出力される。
図 20は従来のメモリチップにおける入力データの取り込みに関するブロック 図であり、 図 1 9に示した従来の入出力データのうち入力データと 1 ： 8DEM UXを詳細に記した。
例えば入力されるデ一夕のデ一夕幅が 8ビットの場合、 入力デ一夕 2001は 8ビットのバスで入力され、 デ一夕のそれぞれ 200 1 A〜2001Hは 8つの 1 : 8 D EMUX 2002 A~ 2002 Hに入力される。 これらの 8ビットの入 力データ 200 1 A~200 1Hは 1つのクロック入力 20 04によって 1 ： 8 DEMUX2002A〜2002Hに取り込まれる。
従来のメモリチップのデ一夕取り込みに閧して、 図 2 1のタイミングチャート を用いて説明する。 クロック 2004はデータ 200 1 A〜2 001Hの遷移点 と遷移点のほぼ中心 （点線で示す） でデータ 200 1 A~ 200 1 Hを同一タイ ミングで取り込む。 ここで、 8ビットの入力デ一夕 2 0 0 1 A〜 2 0 0 1 Hには、 入力データが伝 搬してくる伝送路の長さの違いなどに起因して、 データの位相に若干のずれを生 じる。 これをデータスキュー 2 0 1 0と呼ぶ。 データスキュー 2 0 1 0がデ一夕 レートに比べて無視できるほど小さい場合、 1つのクロック 2 0 0 4による 8ビ ットデ一夕の取り込みは正常に行われる。
しかしながら、 データスキューが無視できなくなる場合、 すなわち、 デ一夕の 伝送速度が速くなりデータレートに比べてデータスキューが無視できなくなると 、 1つのクロックで 8ビットのデ一夕全てを同一タイミングで取り込むことがで きなくなる。 すなわち、 従来のメモリチップにおける伝送データの伝送速度の制 限要因の一つは、 上述したように、 伝送路の長さの差等に起因したデータスキュ —を含む複数のデータを、 メモリチップ内部に同一夕イミングで取り込むことが できないことである。
要約すると、 従来技術の第 1の問題点は、 延在するバスの各箇所にそれぞれメ モリチップもしくはメモリモジュールを接続するため、 伝送線路上の反射が大き く、 伝送線路上の負荷 （ファンアウト） が大きいため、 バス上の伝送速度を高速 化することが困難であることである。
従来技術の第 2の問題点は、 延在するバスの各箇所にそれぞれメモリチップも しくはメモリモジュールを接続するため、 伝送線路の長さの違いに起因したデー タスキューが無視できなくなることである。
従来技術の第 3の問題点は、 上記データスキューに対する有効な対策がメモリ チップになされていないから、 誤動作を生じる懸念を生じることである。 発明の開示
上記に鑑み、 本発明は、 伝送線路上の反射及び負荷を抑制することにより伝送 速度の高速化を実現するメモリシステム及びメモリインタ一フェースを提供する ことを目的とする。 本発明の他の目的は、 伝送線路の長さの違いに起因したデータスキューを抑制 したメモリシステム及ぴメモリインターフェースを提供することである。
本発明の別の目的は、 データスキューに対する効果ある対策を具備したメモリ チップを提供することである。
本発明のさらに別の目的は、 データスキューに対する効果ある対策を具備した メモリチップを用い、 且つ伝送速度を高速化したメモリシステムを提供すること である。
本発明は、 第 1の視点において、 1のメモリコントローラ及ぴ複数のメモリを 有するメモリシステムであって、 メモリコントローラに接続するバスの所定の箇 所に複数のメモリがスィッチを介して接続し、 前記スィッチにより前記複数のメ モリの動作が制御されるメモリシステムを提供する。
好適な実施形態では、 前記スィッチは階層的に配列される。 また、 前記スイツ チはス夕一型スィッチ或いは M U X (パラレル · シリアル変換） Z D E M U X ( シリアル ·パラレル変換） 型スィツチであることが好ましい。
前記スィッチにデータリ力バリ回路が設けられていることが好ましい。 前記メ モリコントロ一ラ又はメモリの何れかにデータリカパリ回路が設けることも好ま しい。
複数のメモリがそれぞれ個別のメモリチップに形成され、 スィツチが個別のス イッチ用チップに形成されていてもよい。 この場合、 複数の前記メモリチップお よび前記スィッチ用チップが同一のメモリモジュールに搭載されていることが好 ましい。 さらに、 複数の前記メモリモジュールがそれぞれ個別のパスにより前記 メモリコントローラに接続されてもよい。
本発明は、 第 2の視点において、 1のメモリコントローラ及び複数のメモリを 有するメモリシステムであって、 複数のメモリがそれぞれ個別のバスによりメモ リコントローラに接続されるメモリシステムを提供する。 メモリコントローラ又 はメモリの何れかにデ一夕リカバリ回路を設けてもよい。 本発明は、 第 3の視点において、 メモリコントローラ内に設けられ、 バスに接 続するデータリカバリ回路と、 前記パスの所定の箇所に複数のメモリを接続する スィツチとを具備するメモリインターフェースを提供する。 スィツチにデータリ 力バリ回路が設けられていることが好ましい。
本発明は、 第 4の視点において、 複数のメモリセルがマトッリクス状に配列さ れたメモリコアにコマンド/ァドレス信号及ぴデ一夕信号がそれぞれ入力するメ モリチップであって、 前記コマンド/ァドレス信号及び前記データ信号のそれぞ れはデ一夕リカバリ回路を通して入力するメモリチップを提供する。 コマンド/ アドレス信号及びデータ信号のそれぞれは、 データリカバリ回路の後、 デ一夕同 期回路およびバケツト複合化回路を通して前記メモリコアに入力することができ る。 また、 前記デ一夕リカバリ回路と前記データ同期回路との間に D E M U X ( シリアル ·パラレル変換） 回路が設けられていることができる。
本発明によれば、 メモリの数を増加させても個々のメモリがメモリコント口一 ラに 1対 1で接続されるから、 伝送線路上の反射が大きくなつたり負荷 （ファン アウト） が大きくなることは無いため、 バス上の伝送速度の高速化を実現するこ とができる。
さらに、 メモリチップ、 スィッチ或いはメモリコントローラの入力側に、 デ一 夕リカバリ回路及びデ一夕同期回路を含む回路を設けることにより、 入力に位相 差がある場合でも位相がそろえられ、 デ一タスキューによる誤動作を抑制して高 速動作を可能にする。 図面の簡単な説明
図 1は、 本発明の一実施形態例に係るメモリシステムの模式的矢視図である。 図 2は、 図 1のメモリシステムの改変例を示す模式的矢視図である。
図 3は、 図 1のメモリシステムのスィッチを示すブロック図である。
図 4は、 図 1のメモリシステムのスィツチの別の例を示すブロック図である。 図 5は、 図 1のメモリシステムのメモリチップの構成を示すプロック図である 図 6は、 図 5のメモリチップにおける入力データのタイミングチャートである 図 7は、 図 5のメモリチップにおける出力データのタイミングチャートである 図 8は、 図 3及び図 5の各位置のコマンド/ァドレスバケツ トの夕イミングチ ャ一トである。
図 9は、 図 1のメモリシステムの入力デ一夕の取り込みを示すブロック図であ る。
図 1 0は、 図 9の各位置の信号を示す夕イミングチヤ一トである。
図 1 1は、 図 1のメモリシステムにおけるメモリコントローラのブロック図で める。
図 1 2は、 図 1 1のメモリコントローラの夕ィミングチヤ一トである。
図 1 3は、 1 ： 2シリアル ·パラレル変換回路のブロック図である。
図 1 4は、 1 ： 8シリアル 'パラレル変換回路のブロック図である。
図 1 5は、 デ一夕同期回路のブロック図である。
図 1 6は、 データリカパリ回路のブロック図である。
図 1 7は、 本発明の別の実施の形態のメモリシステムのブロック図である。 図 1 8は、 従来技術のメモリシステムの模式的矢視図である。
図 1 9は、 図 1 8のメモリシステムのメモリチップを示すプロック図である。 図 2 0は、 図 1 9のメモリチップの入力データの取り込みを示すブロック図で ある。
図 2 1は、 図 2 0の各位置のタイミングチャートである。 発明の好適な実施形態 以下図面を参照して本発明を説明する。 図 1を参照すると、 本発明の一実施形 態のメモリシステムは、 メモリコントローラ 1 0 1と、 複数のメモリ 1 0 4とを 有し、 メモリコントローラ 1 0 1に接続するバス 1 0 6の所定の箇所である端部 分に、 複数のメモリ 1 0 4がスィツチ 1 0 3及び配線手段 1 0 5を介して接続し てある。
スィッチ 1 0 3により、 複数のメモリ 1 0 4の動作、 すなわちメモリ Aとメモ リ Bとの動作が制御される。 複数のメモリ 1 0 4は、 それぞれ個別のメモリチッ プ 1 0 4に形成され、 スィッチ 1 0 3は、 個別のスィツチ用チップ 1 0 3に形成 されている。 これらのチップは、 同一のメモリモジュール 1 0 2に搭載されてい る。 本実施形態では、 複数のメモリモジュール 1 0 2が、 それぞれ個別のバス 1 0 6によりメモリコントローラ 1 0 1に接続されることにより、 多くの数のメモ リが接続される。
それぞれのバス 1 0 6は、 デ一夕信号線やコントロール信号線等の配線群を含 む。 nビッ トのデータをパラレル伝送する場合の信号線は n本であり、 nビッ ト のデータをシリアル伝送する場合の信号線は 1本である。 本実施形態では、 シリ アル伝送の場合を例示して説明するが、 パラレル伝送の場合にも本発明の構成 · 効果は同様である。
図 1に示すように、 複数のメモリ 1 0 4、 すなわちメモリ Aとメモリ Bとの動 作がスィツチにより制御されるようになっているから、 メモリ Aにメモリ Bを増 加しても、 個々のメモリはメモリコントローラ 1 0 1 と 1封 1の接続関係となる したがって、 メモリ数を増加させても、 伝送線路上の反射が大きくなつたり負 荷 (ファンァゥ卜) 数が大きくなることは無いから、 バス上の伝送速度の高速化 を実現することができる。
さらに、 このようなスィッチ構成によるメモリモジュールを複数にしてメモリ をさらに増加させることもできる。 この場合、 それぞれのメモリモジュール 1 0 2が個別のバス 1 0 6によりメモリコントローラ 1 0 1に接続されているから、 伝送速度の高速化に支障を生じない。
図 2は、 図 1のメモリシステムの改変例を示し、 メモリモジュール内を変更し た例を示している。 図 2において、 図 1と同一もしくは類似の要素は同じ符号を 付してあり、 重複する説明は省略する。
図 2のメモリモジュール 1 0 2では、 スィッチ 1 0 3を階層接続することでメ モリ数を増やすことを示している。 ここではスィッチ 1 0 3を 2つの階層に接続 している。 この場合も、 それぞれのメモリ 1 0 4は 2つのスィッチ 1 0 3を介し てメモリコントローラ 1 0 1と 1対 1の接続をしているから、 メモリを増加させ ても伝送線路上の反射が大きくなつたり負荷が大きくなることは無く、 バス上の 伝送速度の高速化を実現することができる。
図 3は図 1、 図 2のスィッチ 1 0 3の一例としてのスター型スィツチを示すブ ロック図である。
メモリコントロ一ラからバスを介してメモリへの方向の信号の流れは、 図 3の 3 0 1〜3 1 3で構成される。 一方、 メモリからバスを介してメモリコント口一 ラへの方向の信号の流れは、 図 3の 3 1 4から 3 1 9で構成される。
まず、 メモリコントローラからメモリ方向の信号の流れを説明する。 コマンド 及ぴァドレスパケッ トはデータリカノ リ回路 3 0 1によりチップに取り込まれる 。 リカバリされたパケットはシリアル ·パラレル変換回路 （例えば 8ビッ トの場 合、 1 ： 8 D E MU X ) 3 0 2を用いてパラレル変換される。
ここで、 後から説明するメモリチップと同様に、 パラレル変換されるビッ ト数 は仕様により異なり、 パラレル変換されないこともある。 パラレル信号は、 チッ プの外の信号媒体の長さの差やシリアル .パラレル変換回路 3 0 2の内部クロッ ク状態の差によって、 位相が異なっている可能性がある。
そこで、 外部から入力されるデータ同期信号 3 1 0を用いて、 データ同期回路 3 0 3がパラレル信号の位相をそろえる。 位相がそろったコマンド及びアドレス パケッ トはバケツト解読回路 3 0 4により解読され、 バケツト解読回路 3 0 4は パラレル変換されたコマンド及びァドレスバケツトと解読結果 3 1 3を出力する 。 パラレル変換されたコマンド及びァドレスバケツトはパラレル · シリアル変換 回路 （例えば 8ビットの場合、 8 ： 1 MU X ) 3 0 5によりシリアル信号化され る。 ここで、 シリアル変換されたパラレルビット数は、 シリアル 'パラレル変換 回路 3 0 2でパラレル化されるビッ ト数と同じである。
従って、 パラレル · ビット数は 8ビットだけでなく、 1 0ビットや 1 6ビット の場合もあり、 パラレル · シリアル変換回路 3 0 5が用いられない場合もある。 シリアル変換したバケツ トは、 バケツト解読回路 3 0 4が出力する解読結果 3 1 3に応じて、 例えば C M O S構成のスィッチ素子 3 0 6により、 どのメモリもし くは次段のスィツチにコマンド Zァドレス信号を伝えるかが決定される。 例えば 、 信号 Aをメモリ Aに伝え、 信号 Bをメモリ Bに伝えないか、 あるいはその逆に 、 信号 Aをメモリ Aに伝えないで、 信号 Bをメモリ Bに伝えるかが決定される。 メモリコントローラからのデータは、 ます、 デ一デリカバリ回路 3 0 7により チップに取り込まれる。 リカバリされたデータはシリアル ·パラレル変換回路 3 0 8によりパラレル変換される。 ここでも、 コマンド及びアドレスパケッ トと同 様に、 パラレル変換されるビット数は 8ピットに限られるものではなく、 シリア ル ·パラレル変換回路 3 0 8が用いられない場合がある。
データに関してもコマンド及びァドレスバケツトと同様に、 位相差がある可能 性があるため、 デ一夕同期信号 3 1 0を用いてデータ同期回路 3 0 9により位相 差がそろえられる。 位相がそろえられてパラレル変換されたデータは、 パラレル • シリアル変換回路 3 1 1でシリアル ·パラレル変換回路 3 0 8が変換したパラ レルビット数だけシリアル変換される。
シリアル変換されたデータは、 コマンド及びアドレスパケッ トと同様に、 パッ ケット解読結果 3 1 3に応じて、 例えば C M O S構成のスィッチ素子 3 1 2によ り、 どのメモリもしくは次段のスィッチにデータを伝えるかが決定される。 例え ば、 デ一夕 Aをメモリ Aに伝え、 データ Bをメモリ Bに伝えないか、 あるいはそ の逆に、 デ一夕 Aをメモリ Aに伝えないで、 デ一タ Bをメモリ Bに伝えるかが決 定される。
メモリからメモリコントローラへの方向のデータの流れは、 まず、 データリカ ノ'リ回路 3 1 9によりメモリチップ A， B内からデ一夕を取り込む。 リカバリさ たデータはシリアル ·パラレル変換回路 3 1 8によりパラレル変換される。 こ こで、 パラレル変換されるビッ ト数は 8ビットに限られるものではなく、 シリア ル ·パラレル変換回路 3 1 8が用いないものもある。
メモリからのデータに関しても、 メモリコントローラからのデータと同様に位 相差がある可能性があるため、 パラレル変換されたデータは、 データ同期信号 3 2 0を用いてデ一夕同期回路 3 1 7により位相がそろえられる。 位相がそろった デ一タは、 どのメモリもしくはスィツチからのデ一夕をメモリコントローラに渡 すべきか、 バケツト解読回路 3 1 6からの制御信号 3 2 1により C M O S構成の スィッチ素子 3 1 5にて選択される。 例えば、 メモリ Aからのデータ Aを渡し、 メモリ Bからのデータ Bを渡さないのか、 あるいはその逆にメモリ Aからのデ一 タ Aを渡さないで、 メモリ Bからのデータ Bを渡すのかを選択する。
選択されたデータはパラレル · シリアル変換回路 3 1 4にてシリアル変換され 、 出力される。 尚、 シリアル変換されるパラレルデータビッ ト数は、 シリアル - パラレル変換回路 3 1 8にてパラレル変換されたビッ ト数と同じビッ ト数である 。
図 4は図 1、 図 2のスィッチ 1 0 3の他の例である M U X / D E M U X型スィ ツチを示す。
メモリコントローラからバスを介してメモリへの方向の流れは、 図 4の 4 0 1 ~ 4 1 3で構成される。 一方、 メモリからバスを介してメモリコントローラへの 方向の信号の流れは、 図 4の 4 1 4から 4 1 8で示される。
まず、 メモリコントローラからメモリ方向の信号の流れを説明する。 コマンド 及ぴァドレスバケツ トはデータリカパリ回路 4 0 1によりチップに取り込まれる 。 リカバリされたパケットはシリアル ·パラレル変換回路 （例えば nビットの場 合、 1 ： n D E MU X ) 4 0 2を用いてパラレル変換される。
ここで、 後から説明するメモリチップと同様に、 パラレル変換されるビット数 は仕様により異なり、 パラレル変換されないこともある。 このパラレル信号はチ ップの外の信号媒体の長さの差やシリアル ·パラレル変換回路 4 0 2の内部クロ ック状態の差によって、 位相が異なつている可能性がある。
そこで、 外部から入力されるデ一夕同期信号 4 0 8を用いて、 データ同期回路 4 0 3がパラレル信号の位相をそろえる。 位相がそろったコマンド及びアドレス パケッ トはパケット解読回路 4 0 4により解読され、 パケット解読回路 4 0 4は パラレル変換されたコマンド及びァドレスパケットと解読結果 4 1 0を出力する 。 この解読結果 4 1 0の信号により、 例えば C M O S構成のスィツチ素子 4 0 5 を制御して、 どのメモリもしくは次段のスィツチにどのコマンド/ァドレス信号 を伝えるかが決定される。 例えば、 信号 Aをメモリ Aに伝え、 信号 Bをメモリ B に伝えるか、 あるいはその逆に、 信号 Aをメモリ Bに伝え、 信号 Bをメモリ Aに 伝えるかが決定される。
メモリコントローラからのデータは、 ます、 デーデリカバリ回路 4 0 6により チップに取り込まれる。 リカバリされたデータはシリアル ·パラレル変換回路 4 0 7によりパラレル変換される。 ここでも、 コマンド及びアドレスパケッ トと同 様に、 パラレル変換されるビッ ト数は 8ビットに限られるものではなく、 シリア ル ·パラレル変換回路 4 0 7が用いられない場合がある。
データに関してもコマンド及びァドレスバケツ卜と同様に、 位相差がある可能 性があるため、 デ一夕同期信号 4 0 8を用いてデータ同期回路 4 0 9により位相 差がそろえられる。 位相がそろえられてパラレル変換されたデータは、 コマンド 及びアドレスパケットと同様に、 パケット解読回路 4 1 2によるパッケット解読 結果に応じて、 例えば C M O S構成のスィッチ素子 4 1 3により、 どのメモリも しくは次段のスィッチにどのデータを伝えるかが決定される。 例えば、 デ一夕 A をメモリ Aに伝え、 データ Bをメモリ Bに伝えるか、 あるいはその逆に、 データ Aをメモリ Bに伝え、 データ Bをメモリ Aに伝えるかが決定される。
メモリからメモリコントローラへの方向のデータの流れは、 まず、 データリカ ノ、'リ回路 4 1 6によりメモリチップ A , B内からデータを取り込む。 リカバリさ れたデ一夕は、 メモリコントローラからのデータと同様に位相差がある可能性が あるため、 データ同期信号 4 1 8を用いてデ一夕同期回路 4 1 5により位相がそ ろえられる。 位相がそろったデータは、 どのメモリもしくはスィッチからのデー 夕をどの順番でメモリコントローラに渡すべきか、 パラレル · シリアル変換回路 4 1 4により決定される。
上記のように図 3及ぴ図 4のスィツチの入力側にデ一夕リカバリ回路と D E M U Xとデ一夕同期回路を設けることにより、 入力 （メモリからの出力） に位相差 がある場合でも位相がそろえられ、 これによりデ一タスキューによる誤動作を抑 制して高速動作を可能にする。
図 5は図 1、 図 2のメモリチップ 1 0 4—例を示す。
メモリコントローラもしくはスィツチから入力されるコマンド及びァドレスパ ケットは、 まず、 デ一タリ力バリ回路 5 0 1を用いてチップ内部に入力される。 データリカパリ回路 5 0 1から出力されたリカパリされたコマンド及ぴァドレス バケツトはシリアル ·パラレル変換回路 5 0 2によりパラレルデータに変換され る。 尚、 ここでは例として、 8ビッ トのパラレルデータに変換する 1 ： 8シリア ル ·パラレル変換回路 （ 1 ： 8 D E M U X ) 5 0 2を用いている。
パラレルデータのビッ トの数はコマンド及びァドレスバケツト仕様に依存して 異なる可能性があり、 1 0ピットや 1 6ビットのこともある。 また、 パケット仕 様によっては、 シリアル 'パラレル変換回路 5 0 2を用いない場合もある。 パラ レル変換されたコマンド及びアドレスパケットの位相は、 スィッチとメモリ間の 伝送媒体の長さの差や、 シリアル ·パラレル変換回路 5 0 2のクロックの状態に 依存して異なっている可能性がある。 そこで、 パラレル変換されたコマンド及ぴ ァドレスバケツトの位相を外部から入力されるデータ同期信号 5 0 0を用いて、 データ同期回路 5 0 3によりそろえる。
位相がそろえられたコマンド及びアドレスパケッ トは、 パケット復号化回路 （ デコーダ） 5 0 4によりコマンド及ぴアドレスが解読されて、 マトリックス状に メモリセルが配列されているメモリコア 5 0 5に伝えられる。 '
一方、 入力データ 5 1 3は、 データリカバリ回路 5 0 6によりチップ内に取り 込まれた後、 シリアル ·パラレル変換回路 5 0 7によりパラレルデータに変換さ れる。 ここで、 パラレルデ一夕のビット数はメモリデ一夕の仕様に依存する。 こ こでは 8ビッ トの例を示しているが、 1 0ビッ トや 1 6ピットのこともある。 ま た、 データの仕様によってはシリアル ·パラレル変換回路 5 0 7が用いられない 場合もある。 パラレル変換されたデータはデータ同期回路 5 0 9により、 位相が そろえられる。 データ同期回路 5 0 9はコマンド及ぴァドレスバケツト用のデ一 夕同期回路 5 0 3と同様に、 外部からのデ一夕同期信号 5 0 0を用いてデ一夕の 位相をそろえる。 位相がそろえられたデ一夕は、 パケッ ト復号化回路 5 1 0によ りデ一夕が解読されてメモリコア 5 0 5に入力される。 ここでデ一夕の仕様によ つてはバケツ ト復号化回路 5 1 0が用いられない場合もある。
出力データは、 メモリコア 5 0 5より例えば 8ビッ トのパラレルデータをパラ レル · シリアル変換回路 5 0 8によりシリアルデ一夕化され出力される。 ここで 、 シリアル変換されるパラレルデ一夕のビット数はデータの仕様により決定され 、 1 0ビットや 1 6ビッ ト、 またはシリアル変換しないで出力する場合もある。 また、 データの仕様によっては、 メモリコア 5 0 5とパラレル ' シリアル変換回 路 5 0 8との間にパケッ ト符号化回路 5 1 1が揷入される場合もある。
図 6は、 図 5のメモリチップの各箇所における入力データのタイミングチヤー トである。 図 7は、 図 5のメモリチップの各箇所における出力データのタイミン グチャートである。 図 8は、 図 3および図 5の各箇所におけるコマンドノァドレ スのタイミングチャ一トである。
本発明のメモリチップにおける入出力データのタイミングチャートを示す図 6 及び図 7を説明する。 尚、 ここでは入出力デ一夕のビッ ト幅は 8ビットの場合を 例として示している。
入力データ （図 6) について：入力デ一夕 5 1 3 [0] から 5 13 [7] は、 メモリコントローラとメモリチップ間のデータ伝送路の長さの差が原因となって 、 デ一タスキューを持つ場合がある。 次に、 データリカバリ回路 506によりデ —タスキューがある複数の入力デ一夕は、 それぞれのデ一夕に最適な夕イミング のクロック 5 1 5でチップ内に取り込まれ、 DE MUX回路 507に渡される 5 14。 次に、 このデータスキュ一は 1 ： 8 DEMUX 507の出力 516やクロ ック 517にも転写される。 次に、 このデ一タスキューは、 デ一夕同期回路 50 9により、 デ一夕同期信号 500を用いて、 DEMUX507の出力 51 6をメ モリチップの内部クロック 520に同期させる。 その後、 パケッ ト復号化回路 5 1 0により入力データを復号化し、 メモリコア 505へ入力する 519。
出力データ （図 7) について ： データコア 505からのデータ 521は内部ク ロック 520に同期している。 次に、 バケツ ト符合化回路 51 1により、 データ を符合化し 5 22、 バケツ トの先頭であるヘッダに同期してデータ同期信号 51 2を作成する。 次に、 符合化されたデータ 522は 8 ： 1 MUX 508に入力さ れ、 MUX回路内の高速クロックを用いてシリアル変換し、 出力される 523。
本発明のメモリチップまたはスィツチチップにおけるコマンド アドレスパケ ットのタイミングチャートを示す図 8を説明する。 尚、 ここではコマンド Zアド レスバケツ 卜のビット幅は 8ビッ トの場合を例として示している。
入力されるコマンド/アドレスパケットは、 メモリコントローラとスィッチチ ップ間や、 スィッチチップとメモリチップ間のデ一夕伝送路の長さの差が原因と なって、 デ一タスキューをもつ場合がある。 デ一タスキューがある複数の入力コ マンド アドレスパケットは、 データリカバリ回路 50 1、 30 1によりそれぞ れのコマンド/アドレスパケットに最適なタイミングのクロックでチップ内に取 り込まれ、 DEMUX回路 50 2、 3 0 2に渡される 5 24、 3 24。 次に、 こ のデータスキューは 1 ： 8 DEMUX 5 0 2、 3 0 2の出力 5 2 5、 3 2 5にも 転写される。 次に、 このデータスキューは、 データ同期回路 5 0 3、 3 0 3によ り、 データ同期信号 5 0 0、 3 1 0を用いて、 DEMUX 5 02、 3 02の出力 5 2 5、 3 2 5をそれぞれのチップ内部のクロック 5 2 0に同期させる 5 2 6、 3 2 6„
図 9は本発明のメモリチップにおける入力データの取り込みに関するプロック 図であり、 図 1 0はそのタイミングチャートである。
本発明のメモリチップは、 図 2 0及び図 2 1で説明した従来のデ一タスキュー に起因したデ一夕の取り込みミスを解決し、 データレートを高速化、 すなわちデ —タ伝送速度を高速化することができる。
図 9に示すように本発明では、 入力される 8ビットのデ一夕 9 0 1 A~ 9 0 1 Hの全てはデータリカバリ回路 9 0 2 A〜 9 0 2 Hに入力される。 データリカバ リ回路 9 0 2はデータリ力バリ回路に入力されるデータをそのデータに最適な夕 ィミングで取り込む回路である。 従ってメモリチップに入力される複数のデータ は、 データスキュ一がある場合でも 1ビッ トのデ一夕単位では、 必ずチップに取 り込むことが可能となる。
データリカパリ回路によりチップ内に取り込まれたデ一夕は、 データ毎に位相 が異なる。 すなわち入力データに対して最適なタイミングのクロック 9 04 A〜 9 04Hを用いて 9 0 3A〜9 0 3 Hが出力される。
これらのデ一夕 9 0 3とクロック 9 04は、 それぞれ 8つの 1 ： 8 DEMUX 9 0 5 A~ 9 0 5 Hに入力される。 1 ： 8 D E MU Xは入力されるクロックに応 じて動作するために、 8つの 1 ： 8DEMUX 9 0 5A〜9 0 5 Hはそれぞれ独 立の位相のクロックに同期して動作をする。
従って、 8っの 1 : 8 DEMUX 9 0 5 A~9 0 5 Hの出力データ 9 0 6 A〜 906 Hの位相も 8つの. D EMUXの間で独立となる。 そこで、 これらのバラパ ラな位相を持つデータを 1つの位相に揃える目的で、 DEMUXの出力 906を デ一夕同期回路 908に入力し、 DEMUXの出力 906A~906Hの間の同 期をとり、 出力データ 909を出力する。
以上説明したように本発明のメモリチップでは、 入力デ一夕の 1ビット毎にデ 一夕リカパリ回路を設置し、 それぞれのデータを最適なタイミングでチップ内部 に取り込んでいる。 従って、 従来のメモリチップでデータの伝送速度の制限要因 であったデータスキューの問題を解決でき、 本発明のメモリチップでは従来のメ モリチップ以上の速度でデ一夕の伝送を可能にする。
ここで、 本発明のメモリチップにおいて、 パスに接続して伝送路長の差による デ一タスキューの悪影響を抑制するデ一夕リカバリ回路 902とそれに接続する 1 ： 8 DEMUX 905及ぴデ一夕同期回路 908とでメモリインターフェース の一部を構成していると考えることができる。
図 1 1は実施の形態のメモリコントローラを例示するプロック図であり、 図 1 2はそのタイミングチヤ一トである。
ァドレス入力がァドレスバッファ 1 1 0 1、 アドレス解読回路 1 102、 タイ ミング制御及びパケット符合化、 復号化回路 1 1 03、 マルチプレサ 1 1 04、 バッファ 1 1 0 5、 8 : 1 MUX 1 1 06を通して例えば C M O S構成のスィッ チ素子 1 1 0 7に入力し、 タイミング制御及びパケット符合化、 復号化回路 1 1 03からの制御信号 1 108によりスィツチ素子 1 1 07が動作をして選択され たコマンドノアドレスバケツ卜がパスに出力される。
また、 データ入力がデータバッファ 1 1 1 0、 タイミング制御及ぴパケット符 合化、 復号化回路 1 103、 マルチプレクサ 1 1 1 1、 バッファ 1 1 12、 8 ： 1 MUX 1 1 1 3を通して例えば C MO S構成のスィツチ素子 1 1 14に入力し 、 タイミング制御及びパケット符合化、 復号化回路 1 1 03からの制御信号 1 1 08によりスィツチ素子 1 1 14が動作をして選択されたデータがパスに出力さ れ、 メモリに入力する。
一方、 メモリから出力されたデータがバスを通してデータリカバリ回路 1 1 1 8に取り込まれ、 1 ： 8DEMUX 1 1 1 7、 データ同期回路 1 1 1 6、 夕イミ ング制御及びパケット符合化、 復号化回路 1 103、 デ一夕バッファ 1 11 5を 通して C PU側にデータを出力する。
このように図 1 1のメモリコント口一ラの入力側 （メモリからの出力データを 受ける側） にデータリカバリ回路と DEMUXとデ一夕同期回路を設けることに より、 入力 （メモリからの出力） に位相差があるばあいでも位相がそろえられ、 これによりデ一タスキューによる誤動作を抑制して高速動作を可能にする。 バスに接続して伝送路長の差によるデ一タスキューの悪影響を抑制するデータ リ力パリ回路 1 1 18とそれに接続する 1 ： 8 D EMUX 1 1 1 7及びデータ同 期回路 1 1 1 6とでメモリインターフェースの一部を構成する。
図 13に 1 ： 2シリアル ·パラレル変換回路 （1 : 2 D EMUX) のブロック 図を示す。 ラッチ 1 306， 13 07から成るマスタ 'スレーブ型フリップフロ ップ 1 302と、 ラッチ 1 303〜 1 305から成るマスタ ' スレーブ ·マスタ 型フリップフロップ 130 1とから構成されている。 入力データの半分の速度の クロックの立ち上がりエッジと立ち下がりエッジでデータを 2つにパラレル変換 する機能を持つ。
図 14に 1 ： 8シリアル ·パラレル変換回路のプロック図を示す。 1 ： 8シリ アル ·パラレル変換回路は 1 ： 2シリアル ·パラレル変換回路 1400〜 140 6を 'ツリー型に接続することで得られる。 各段に配られるクロックは 2分周器 1 407-1409を用いて作製される。
図 1 5はデータ同期回路を示す回路図である。 データ同期回路はヘッダ検出回 路 1501とデータ抽出回路 1 502から構成され、 データのヘッダ部と外部か ら入力されるデータ同期信号のタイミングを調整することで、 データの'同期をデ 一夕の同期を取る構成である。 ここでは、 外部からのデータ同期信号を必要とするデータ同期回路を示したが 、 デ一夕を符号化し、 データ同期信号を入力データに含ませることも可能である 。 このような符号化されたデータを用いる場合は、 外部からデータ同期信号を必 要としないでデ一夕同期が可能となる。
図 1 6にデータリカバリ回路の構成を示す。 位相比較回路 1 6 0 1を用いて入 カデ一夕の位相と内部ク口ックの位相差を検出し、 データが内部クロックに対し て進んでいるか、 遅れているのかの 2つの信号、 進相信号及び遅相信号を出力す る。 位相比較回路 1 6 0 1の比較結果に応じて遅延制御回路 1 6 0 2がクロック の位相を変化させて、 入力データに内部クロックの位相を合わせる。 位相が合わ された内部クロックを用いて入力データをフリップフロップ 1 6 0 3などで波形 整形してデータ 1 6 0 4を出力する。 また、 位相が合わされた内部クロック 1 6 0 5も出力する。
図 1 7は本発明の他の実施の形態のメモリシステムを示す図である。 複数のメ モリチップ 1 0 4がそれぞれ個別のバス 1 0 6によりメモリコントローラ 1 0 1 に接続されている。
このようにそれぞれのメモリチップ 1 0 4が 1対 1でメモリコントローラ 1 0 1に接続されているから、 メモリを増加させても、 伝送線路上の反射が大きくな つたり負荷 （ファンアウト） が大きくなることは無いから、 パス上の伝送速度の 高速化を実現することができる。
さらに、 メモリチップ 1 0 4を図 5に示すように、 データリカバリ回路と D E M U Xとデータ同期回路を入力側に設けることにより、 入力に位相差がある場合 でも位相がそろえられ、 これによりデータスキュ一による誤動作を抑制して高速 動作を可能にする。
同様に、 メモリコントロ一ラ 1 0 1のメモリからのデータ入口にデータリカバ リ回路と D E M U Xとデータ同期回路を入力側に設けることにより、 入力 （メモ リからの出力） に位相差がある場合でも位相がそろえられ、 これによりデ一タス キユウによる誤動作を抑制して高速動作を可能にする。
本発明において、 小規模メモリの場合は、 図 17'のようにそれぞれのメモリチ ップを個別のバスによりメモリコントローラのメモリ接続するメモリシステムが 適している。
中規模メモリの場合は、 図 1のようにスィツチを介してバスによりメモリコン トローラのメモリ接続するメモリシステムが適している。
大規模メモリの場合は、 図 1のスィッチを図 4の MUX/DEMUXとして、 このスィッチを介してバスによりメモリコントローラのメモリ接続するメモリシ ステムが適している。

Claims

請求の範囲
1 . 1のメモリコントローラ及び複数のメモリを有するメモリシステムであつ て、 メモリコントローラに接続するバスの所定の箇所に複数のメモリがスィツチ を介して接続し、 前記スィッチにより前記複数のメモリの動作が制御されること を特徴とするメモリシステム。
2 . 前記スィツチは階層的に配列されていることを特徴とする請求項 1記載の メモリシステム。
3 . 前記スィツチはスター型スィッチであることを特徴とする請求項 1又は請 求項 2記載のメモリシステム。
4 . 前記スィツチはパラレル · シリアル変換を行うマルチプレクサ又はシリァ ル ·パラレル変換を行うデマルチプレクサであることを特徴とする請求項 1又は 請求項 2記載のメモリシステム。
5 . 前記スィッチにデ一タリ力バリ回路が設けられていることを特徴とする請 求項 1記載のメモリシステム。
6 . 前記メモリコントローラにデ一タリカバリ回路が設けられていることを特 徵とする請求項 1記載のメモリシステム。
7 . 前記メモリにデータリカバリ回路が設けられていることを特徴とする請求 項 1記載のメモリシステム。
8 . 前記複数のメモリがそれぞれ個別のメモリチップに形成され、 前記スイツ チが個別のスィツチ用チップに形成されていることを特徴とする請求項 1記載の メモリシステム。
9 . 複数の前記メモリチップおよび前記スィツチ用チップが同一のメモリモジ ユールに搭載されていることを特徴とする請求項 8記載のメモリシステム。
1 0 . 複数の前記メモリモジュールがそれぞれ個別のバスにより前記メモリコ ントローラに接続されていることを特徴とする請求項 9記載のメモリシステム。
1 1 . 複数のメモリがそれぞれ個別のバスによりメモリコントローラに接続さ れていることを特徴とするメモリシステム。
1 2 . 前記メモリコントローラにデ一夕リカバリ回路が設けられていることを 特徴とする請求項 1 1記載のメモリシステム。
1 3 . 前記メモリにデ一夕リカバリ回路が設けられていることを特徴とする請 求項 1 1記載のメモリシステム。
1 4 . メモリコントローラ内に設けられ、 バスに接続するデ一夕リカパリ回路 と、 前記パスの所定の箇所に複数のメモリを接続するスィッチとを具備すること を特徴とするメモリインターフェース。
1 5 . 前記スィッチにデ一タリ力バリ回路が設けられていることを特徴とする 請求項 1 4記載のメモリイン夕一フェース。
1 6 . 複数のメモリセルがマトッリクス状に配列されたメモリコアにコマンド /アドレス信号及びデ一夕信号がそれぞれ入力するメモリチップにおいて、 前記 コマンド/ァドレス信号及び前記データ信号のそれぞれはデータリカバリ回路を 通して入力することを特徵とするメモリチップ。
1 7 . 前記コマンド Zアドレス信号及び前記デ一夕信号のそれぞれは、 前記デ 一夕リカバリ回路の後、 データ同期回路およびパケット複合化回路を通して前記 メモリコアに入力することを特徴とする請求項 1 6記載のメモリチップ。
1 8 . 前記データリカバリ回路と前記データ同期回路との間にシリアル 'パラ レル変換を行うデマルチプレクサが設けられていることを特徴とする請求項 1 7 記載のメモリチップ。
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