JP3087258B2 - コンピュータ・プロセッサのネットワーク及びデータ半同期伝送方法 - Google Patents
コンピュータ・プロセッサのネットワーク及びデータ半同期伝送方法Info
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- JP3087258B2 JP3087258B2 JP07115428A JP11542895A JP3087258B2 JP 3087258 B2 JP3087258 B2 JP 3087258B2 JP 07115428 A JP07115428 A JP 07115428A JP 11542895 A JP11542895 A JP 11542895A JP 3087258 B2 JP3087258 B2 JP 3087258B2
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4247—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus
- G06F13/4256—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus using a clocked protocol
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Description
【０００１】
【産業上の利用分野】本発明は、並列データ・バスを介
して高速でディジタル・データを伝送するための改良さ
れた方法および装置に関し、より具体的にはシステム設
計のクリティカルな要素または制限要素としての精密な
バス長とシステム・クロック速度を必要としない、並列
処理システム用の費用効果の高いスケーリング可能通信
ネットワークを提供する方法および装置に関する。
して高速でディジタル・データを伝送するための改良さ
れた方法および装置に関し、より具体的にはシステム設
計のクリティカルな要素または制限要素としての精密な
バス長とシステム・クロック速度を必要としない、並列
処理システム用の費用効果の高いスケーリング可能通信
ネットワークを提供する方法および装置に関する。
【０００２】
【従来の技術】当業者には分かるように、ノイズや負荷
などの要素は、高データ転送速度で動作する並列バスの
有効長を制限する。先行技術では、システム設計時にこ
のバスの長さを考慮に入れる必要があり、バス長は正確
に指定通りでなければならない。物理的通信リンク（チ
ップ、ケーブル、カード配線、コネクタなど）に関連す
る製造公差、温度、電源電圧の変動も、並列導線で構成
された先行技術のバスのデータ転送速度を制限してい
る。さらに、多くの先行技術のコンピュータ・システム
では、プロセッサのクロックと同期してデータを転送す
るため、プロセッサ・クロック速度を変更すると、デー
タ転送バスの再設計が必要になる場合もある。
などの要素は、高データ転送速度で動作する並列バスの
有効長を制限する。先行技術では、システム設計時にこ
のバスの長さを考慮に入れる必要があり、バス長は正確
に指定通りでなければならない。物理的通信リンク（チ
ップ、ケーブル、カード配線、コネクタなど）に関連す
る製造公差、温度、電源電圧の変動も、並列導線で構成
された先行技術のバスのデータ転送速度を制限してい
る。さらに、多くの先行技術のコンピュータ・システム
では、プロセッサのクロックと同期してデータを転送す
るため、プロセッサ・クロック速度を変更すると、デー
タ転送バスの再設計が必要になる場合もある。
【０００３】低コスト大容量計算能力を提供するものと
してますます人気が高まっている手段は、高速交換網を
介して複数のコンピュータ資源をまとめて結合する方法
である。この方法では、複数のコンピュータ資源が、直
接またはゲートウェイ・ノードを介して容易に相互通信
して作業を共用できるだけでなく、ＤＡＳＤ、プリント
・サーバ、ファイル・サーバ、保存システム、ブート・
サーバなどのシステム資源に容易にアクセスすることも
できる。通常、このようなネットワーク接続部の数は、
少なくともノード数に線形比例し、多くの場合、幾何級
数的に増加する。その結果、コスト、信頼性、空間、パ
ワーの点で、リンク技術がシステム全体の重要構成要素
となり、このリンク技術によって通信サブシステムのパ
フォーマンス、さらにはマシン全体のパフォーマンスが
制限を受ける場合がある。
してますます人気が高まっている手段は、高速交換網を
介して複数のコンピュータ資源をまとめて結合する方法
である。この方法では、複数のコンピュータ資源が、直
接またはゲートウェイ・ノードを介して容易に相互通信
して作業を共用できるだけでなく、ＤＡＳＤ、プリント
・サーバ、ファイル・サーバ、保存システム、ブート・
サーバなどのシステム資源に容易にアクセスすることも
できる。通常、このようなネットワーク接続部の数は、
少なくともノード数に線形比例し、多くの場合、幾何級
数的に増加する。その結果、コスト、信頼性、空間、パ
ワーの点で、リンク技術がシステム全体の重要構成要素
となり、このリンク技術によって通信サブシステムのパ
フォーマンス、さらにはマシン全体のパフォーマンスが
制限を受ける場合がある。
【０００４】
【発明が解決しようとする課題】本発明の一目的は、バ
ス長を厳密に制御せず、システム・クロックの制約がな
く、高データ転送速度で動作できる費用効果の高いバス
・データ転送システム、すなわち、バス内の減衰損のみ
によって最大バス長が制限されるシステムを提供するこ
とにある。
ス長を厳密に制御せず、システム・クロックの制約がな
く、高データ転送速度で動作できる費用効果の高いバス
・データ転送システム、すなわち、バス内の減衰損のみ
によって最大バス長が制限されるシステムを提供するこ
とにある。
【０００５】本発明の他の目的は、具体的な帯域幅要件
およびＶＬＳＩ技術などの具体的な実現技術に応じて調
整するためにインタフェースの幅と速度を容易に修正で
きる、汎用低コスト高性能２地点間データ通信リンクを
提供することにある。
およびＶＬＳＩ技術などの具体的な実現技術に応じて調
整するためにインタフェースの幅と速度を容易に修正で
きる、汎用低コスト高性能２地点間データ通信リンクを
提供することにある。
【０００６】本発明の他の目的は、データ転送速度と等
しいクロック速度で動作する、バス・データ転送システ
ムを提供することにある。
しいクロック速度で動作する、バス・データ転送システ
ムを提供することにある。
【０００７】本発明のより具体的な目的は、物理リンク
（チップ、ケーブル、カード配線、コネクタなど）に関
連する多くの製造公差ならびに温度変化および電源出力
の変動を補正して、ローカル受信クロックによって最適
条件でサンプリングできるように、受信側で着信データ
の位相または到着時間を調整するシステムを提供するこ
とにある。
（チップ、ケーブル、カード配線、コネクタなど）に関
連する多くの製造公差ならびに温度変化および電源出力
の変動を補正して、ローカル受信クロックによって最適
条件でサンプリングできるように、受信側で着信データ
の位相または到着時間を調整するシステムを提供するこ
とにある。
【０００８】本発明の他の目的は、複数のマイクロプロ
セッサで構成された並列システムを適度に構築し、わず
か数個の処理ノードから数千個の処理ノードまでの複数
のマシンを並列処理するための低コストかつモジュール
式の高帯域高信頼性相互接続を提供することにある。
セッサで構成された並列システムを適度に構築し、わず
か数個の処理ノードから数千個の処理ノードまでの複数
のマシンを並列処理するための低コストかつモジュール
式の高帯域高信頼性相互接続を提供することにある。
【０００９】本発明の他の目的は、複数のプロセッサを
まとめてリンクする半同期ネットワークを提供すること
にある。
まとめてリンクする半同期ネットワークを提供すること
にある。
【００１０】
【課題を解決するための手段】要約すると、本発明は、
クロック信号が並列な導電性バス上にビット直列データ
をクロックし、このクロック信号がバスの別の線上で伝
送される、自己タイミング調整型インタフェース（ＳＴ
Ｉ）を提供することを企図するものである。バスのそれ
ぞれの線上で受け取ったデータは、個別にクロック信号
との位相整合が取られる。受け取ったクロック信号は、
各線ごとに個別にデータ・ビット・セルの境界エッジを
定義するために使用され、バスの各線上のデータは、た
とえば、クロック遷移位置がセルの中心になるように、
個別に位相同期が取られる。本発明の本出願で企図する
データ転送速度では、伝播遅延がかなり大きくなる。し
かし、制限の範囲内であれば、バス長は重要ではなく、
送信側および受信側のシステム・クロックとは無関係で
ある。この位相調整は、バスの幅の範囲内で最高数ビッ
ト・セルまでのスキューを補正することができる。自己
タイミング調整型インタフェースは、容易にスケーリン
グ可能なネットワーク内の複数のプロセッサをまとめて
リンクするために使用される。
クロック信号が並列な導電性バス上にビット直列データ
をクロックし、このクロック信号がバスの別の線上で伝
送される、自己タイミング調整型インタフェース（ＳＴ
Ｉ）を提供することを企図するものである。バスのそれ
ぞれの線上で受け取ったデータは、個別にクロック信号
との位相整合が取られる。受け取ったクロック信号は、
各線ごとに個別にデータ・ビット・セルの境界エッジを
定義するために使用され、バスの各線上のデータは、た
とえば、クロック遷移位置がセルの中心になるように、
個別に位相同期が取られる。本発明の本出願で企図する
データ転送速度では、伝播遅延がかなり大きくなる。し
かし、制限の範囲内であれば、バス長は重要ではなく、
送信側および受信側のシステム・クロックとは無関係で
ある。この位相調整は、バスの幅の範囲内で最高数ビッ
ト・セルまでのスキューを補正することができる。自己
タイミング調整型インタフェースは、容易にスケーリン
グ可能なネットワーク内の複数のプロセッサをまとめて
リンクするために使用される。
【００１１】上記およびその他の目的、態様、および利
点は、添付図面に関連して以下に詳述する本発明の好ま
しい実施例の説明により、さらに理解が深まるだろう。
点は、添付図面に関連して以下に詳述する本発明の好ま
しい実施例の説明により、さらに理解が深まるだろう。
【００１２】
【実施例】ここで添付図面中の図１を参照して説明する
と、同図は、本発明の教示による自己タイミング調整型
インタフェースを使用できる一実施例を示している。自
己タイミング型インタフェースのこの実施例は、２つの
マイクロプロセッサ・チップ（ここではチップＡおよび
チップＢとして示す）間でデータ通信を行うものであ
る。しかし、当業者には明らかなように、本発明の自己
タイミング調整型インタフェースは、広範囲の構成要素
またはノード間でデータ転送を行う場合にも適用可能で
ある。
と、同図は、本発明の教示による自己タイミング調整型
インタフェースを使用できる一実施例を示している。自
己タイミング型インタフェースのこの実施例は、２つの
マイクロプロセッサ・チップ（ここではチップＡおよび
チップＢとして示す）間でデータ通信を行うものであ
る。しかし、当業者には明らかなように、本発明の自己
タイミング調整型インタフェースは、広範囲の構成要素
またはノード間でデータ転送を行う場合にも適用可能で
ある。
【００１３】チップＡは１２Ａという送信ポートを有
し、チップＢは１２Ｂという送信ポートを有する。同様
に、チップＡおよびＢは、１４Ａおよび１４Ｂという受
信ポートをそれぞれ有する。これらのポートは、各伝送
方向ごとに１本ずつ、合計２本の自己タイミング調整型
インタフェース・バス１６で接続されている。本発明の
この実施例では、それぞれのバス１６は幅が１バイト
で、９本の導線で構成されている。そのうち、８本はデ
ータ用、１本はクロック信号用である。
し、チップＢは１２Ｂという送信ポートを有する。同様
に、チップＡおよびＢは、１４Ａおよび１４Ｂという受
信ポートをそれぞれ有する。これらのポートは、各伝送
方向ごとに１本ずつ、合計２本の自己タイミング調整型
インタフェース・バス１６で接続されている。本発明の
この実施例では、それぞれのバス１６は幅が１バイト
で、９本の導線で構成されている。そのうち、８本はデ
ータ用、１本はクロック信号用である。
【００１４】各送信ポート（１２Ａおよび１２Ｂ）は、
ホスト論理回路と自己タイミング調整型インタフェース
・リンク１６との間で論理インタフェースを提供する送
信論理マクロ１８を含んでいる。また、ホスト・クロッ
クと自己タイミング調整型インタフェース・クロックと
の間のインタフェースは、同期バッファ２２によって提
供される。このため、自己タイミング調整型インタフェ
ース・リンクは、ホストから独立し、ホスト・クロック
とは無関係な所定のサイクル時間で動作することができ
る。アウトバウンド物理マクロ２４は、ワード幅のデー
タ・フローを、自己タイミング調整型インタフェース・
リンク１６上のクロックとともに伝送されるバイト幅の
データ・フローに直列化する。
ホスト論理回路と自己タイミング調整型インタフェース
・リンク１６との間で論理インタフェースを提供する送
信論理マクロ１８を含んでいる。また、ホスト・クロッ
クと自己タイミング調整型インタフェース・クロックと
の間のインタフェースは、同期バッファ２２によって提
供される。このため、自己タイミング調整型インタフェ
ース・リンクは、ホストから独立し、ホスト・クロック
とは無関係な所定のサイクル時間で動作することができ
る。アウトバウンド物理マクロ２４は、ワード幅のデー
タ・フローを、自己タイミング調整型インタフェース・
リンク１６上のクロックとともに伝送されるバイト幅の
データ・フローに直列化する。
【００１５】各受信ポート（すなわち、１４Ａおよび１
４Ｂ）は、最初に各データ・ビットを自己タイミング調
整型インタフェースのクロック信号に動的に整合させる
インバウンド物理マクロ２６を含んでいる。このマクロ
は、すべてのビットを最高３ビット・セルまでのスキュ
ーに整合させ、バイトをワード単位に非直列化する。受
信論理マクロ２８は、自己タイミング調整型インタフェ
ース受信論理回路とホスト論理回路とのインタフェース
を提供し、リンク肯定応答信号とリンク拒否信号を生成
する。これらの信号は、内部リンク３３によって結合さ
れ、アウトバウンド自己タイミング調整型インタフェー
ス・リンク１６を介して送信ポートに送り返される。電
気経路遅延の変動を補正するため、着信データの位相が
調整すなわち自己タイミング調整される。各ビット
（線）は、伝送された参照クロックに個別に位相整合さ
れ、さらに実施例内では２本のデータ線間の最高３ビッ
ト・セルまでのスキューを補正するために整合される。
この自己タイミング操作は３つの部分からなる。第一の
部分はビット同期の確保で、第二の部分はバイト／ワー
ド整合で、第三の部分は同期の維持である。
４Ｂ）は、最初に各データ・ビットを自己タイミング調
整型インタフェースのクロック信号に動的に整合させる
インバウンド物理マクロ２６を含んでいる。このマクロ
は、すべてのビットを最高３ビット・セルまでのスキュ
ーに整合させ、バイトをワード単位に非直列化する。受
信論理マクロ２８は、自己タイミング調整型インタフェ
ース受信論理回路とホスト論理回路とのインタフェース
を提供し、リンク肯定応答信号とリンク拒否信号を生成
する。これらの信号は、内部リンク３３によって結合さ
れ、アウトバウンド自己タイミング調整型インタフェー
ス・リンク１６を介して送信ポートに送り返される。電
気経路遅延の変動を補正するため、着信データの位相が
調整すなわち自己タイミング調整される。各ビット
（線）は、伝送された参照クロックに個別に位相整合さ
れ、さらに実施例内では２本のデータ線間の最高３ビッ
ト・セルまでのスキューを補正するために整合される。
この自己タイミング操作は３つの部分からなる。第一の
部分はビット同期の確保で、第二の部分はバイト／ワー
ド整合で、第三の部分は同期の維持である。
【００１６】ビット同期を確保する場合、リンクは、ま
ったくタイミング調整されていない状態から同期操作へ
と移行する。ＳＴＩインタフェースまたは論理回路上の
それ以前の状態は、完全論理リセットによって無視され
る。このビット同期処理は、２００マイクロ秒オーダ程
度の高速で確立することができる。データ有効ウィンド
ウまたはビット間隔の位置が特定されるまで、着信デー
タの位相が線ごとに操作される。この操作は、ローカル
・クロックと相対的な着信データ上の平均エッジ位置を
特定する位相検出器を使用して達成される。２つの位相
検出器を使用すると、一方の検出器でデータ上の２つの
連続エッジの位置を特定することができ、この２つの連
続エッジによってビット間隔またはデータ有効ウィンド
ウが定義される。ローカル・クロックによってサンプリ
ングされるデータは、データの２つのエッジの中間に位
置するデータの位相である。
ったくタイミング調整されていない状態から同期操作へ
と移行する。ＳＴＩインタフェースまたは論理回路上の
それ以前の状態は、完全論理リセットによって無視され
る。このビット同期処理は、２００マイクロ秒オーダ程
度の高速で確立することができる。データ有効ウィンド
ウまたはビット間隔の位置が特定されるまで、着信デー
タの位相が線ごとに操作される。この操作は、ローカル
・クロックと相対的な着信データ上の平均エッジ位置を
特定する位相検出器を使用して達成される。２つの位相
検出器を使用すると、一方の検出器でデータ上の２つの
連続エッジの位置を特定することができ、この２つの連
続エッジによってビット間隔またはデータ有効ウィンド
ウが定義される。ローカル・クロックによってサンプリ
ングされるデータは、データの２つのエッジの中間に位
置するデータの位相である。
【００１７】並列化機構の出力に対するバイト位置を正
しく調整するために全ビット時間の間、直列データ・ス
トリームを操作することで、バイト整合が行われる。こ
こで図４を参照して説明すると、次に、ＳＴＩインタフ
ェース上で正しいワード同期を確保するために一度にビ
ット間隔４つずつの割合で並列化機構のデータを操作す
ることで、ワード整合が行われる。タイミング・シーケ
ンスにより、正しいビット、バイト、およびワード同期
が可能になる。
しく調整するために全ビット時間の間、直列データ・ス
トリームを操作することで、バイト整合が行われる。こ
こで図４を参照して説明すると、次に、ＳＴＩインタフ
ェース上で正しいワード同期を確保するために一度にビ
ット間隔４つずつの割合で並列化機構のデータを操作す
ることで、ワード整合が行われる。タイミング・シーケ
ンスにより、正しいビット、バイト、およびワード同期
が可能になる。
【００１８】同期の維持は、温度および電源の変動に応
じてリンク操作の一部として行われる。
じてリンク操作の一部として行われる。
【００１９】次に図２を参照して説明すると、同図は、
本発明を実施する際に使用されるビット直列バイト並列
インタフェース用の送信シリアライザの一実施例を示し
ている。ここでは、４バイト幅のデータ・レジスタ２３
が並列入力２５（ここにはバイト０、１、２、および３
の入力が図示されている）を受け取り、マルチプレクサ
１９および２：１セレクタ１７がレジスタの出力を、自
己タイミング調整型インタフェース・バスに結合された
オフ・チップ・ドライバ１５の１バイト幅出力に多重化
する。線２７上の自己タイミング調整型インタフェース
・クロック信号を入力とする２分割論理回路２１によっ
て、データがレジスタ２３からクロックされる。バイト
０、１、２、および３からのビット０は、ここに図示す
る自己タイミング調整型インタフェースのリンク０上で
直列化され、伝送される。バイト０、１、２、および３
のビット１は、リンク１（図示せず）上で伝送され、以
下同様の伝送が行われる。
本発明を実施する際に使用されるビット直列バイト並列
インタフェース用の送信シリアライザの一実施例を示し
ている。ここでは、４バイト幅のデータ・レジスタ２３
が並列入力２５（ここにはバイト０、１、２、および３
の入力が図示されている）を受け取り、マルチプレクサ
１９および２：１セレクタ１７がレジスタの出力を、自
己タイミング調整型インタフェース・バスに結合された
オフ・チップ・ドライバ１５の１バイト幅出力に多重化
する。線２７上の自己タイミング調整型インタフェース
・クロック信号を入力とする２分割論理回路２１によっ
て、データがレジスタ２３からクロックされる。バイト
０、１、２、および３からのビット０は、ここに図示す
る自己タイミング調整型インタフェースのリンク０上で
直列化され、伝送される。バイト０、１、２、および３
のビット１は、リンク１（図示せず）上で伝送され、以
下同様の伝送が行われる。
【００２０】通信媒体が必要とする帯域幅を最小にする
ため、ＳＴＩクロックは送信時のデータ転送速度（ボー
・レート）の周波数の半分になっている。すなわち、１
５０Ｍビット／秒のデータ転送速度に対して、７５ＭＨ
ｚのクロックが使用される。クロックはＳＴＩ発振源か
ら生成されるが、これはＳＴＩリンクからシステムまた
はホスト・クロックを切り離すために行われる。データ
はクロックの両方のエッジによって伝送される。
ため、ＳＴＩクロックは送信時のデータ転送速度（ボー
・レート）の周波数の半分になっている。すなわち、１
５０Ｍビット／秒のデータ転送速度に対して、７５ＭＨ
ｚのクロックが使用される。クロックはＳＴＩ発振源か
ら生成されるが、これはＳＴＩリンクからシステムまた
はホスト・クロックを切り離すために行われる。データ
はクロックの両方のエッジによって伝送される。
【００２１】次に図３を参照して説明するが、図５に関
連して前述したビット同期処理が完了しているものと想
定すると、出力がマルチプレクサ３５に結合されている
シフト・レジスタ３３に位相整合データ（ここでは２ビ
ット幅）を結合することで、バイト同期が開始される。
マルチプレクサへの制御入力３７は、全ビット時間分、
他のデータ線から特定のデータ線をスキュー解除するた
めに使用される。特定のデータ線用の並列化機構データ
出力は、受け取ったデータの順序が正しいことを判定す
るために、予想タイミング・パターン（たとえば、Ｘ０
１０、この場合Ｘは任意）の有無が監視される。いずれ
かの時点でビット３に０が検出されると、マルチプレク
サが増分し、その結果、１ビット時間分、バイト境界が
移動する。正しいバイト境界が特定されるまで、この処
理が繰り返される。前の時間に誤って正しい位置を通過
してしまった場合は、マルチプレクサ制御がバイナリ３
からバイナリ０に折り返す。この機能により、１ビット
時間分を上回るスキューを示すデータ線の同期を取るこ
とができる。
連して前述したビット同期処理が完了しているものと想
定すると、出力がマルチプレクサ３５に結合されている
シフト・レジスタ３３に位相整合データ（ここでは２ビ
ット幅）を結合することで、バイト同期が開始される。
マルチプレクサへの制御入力３７は、全ビット時間分、
他のデータ線から特定のデータ線をスキュー解除するた
めに使用される。特定のデータ線用の並列化機構データ
出力は、受け取ったデータの順序が正しいことを判定す
るために、予想タイミング・パターン（たとえば、Ｘ０
１０、この場合Ｘは任意）の有無が監視される。いずれ
かの時点でビット３に０が検出されると、マルチプレク
サが増分し、その結果、１ビット時間分、バイト境界が
移動する。正しいバイト境界が特定されるまで、この処
理が繰り返される。前の時間に誤って正しい位置を通過
してしまった場合は、マルチプレクサ制御がバイナリ３
からバイナリ０に折り返す。この機能により、１ビット
時間分を上回るスキューを示すデータ線の同期を取るこ
とができる。
【００２２】通常操作時は、確実に最適クロック・サン
プリング関係が存在するように物理マクロが着信データ
を連続監視する。温度、電源、およびデータ・ジッタを
追跡するため、小規模な更新が行われる。このような更
新はシームレスなので、ホスト論理回路にとっては透過
なものになる。
プリング関係が存在するように物理マクロが着信データ
を連続監視する。温度、電源、およびデータ・ジッタを
追跡するため、小規模な更新が行われる。このような更
新はシームレスなので、ホスト論理回路にとっては透過
なものになる。
【００２３】ディジタル位相同期ループなどのいくつか
の回路は、クロックとデータとの個別の位相同期を提供
するためにセルフタイマ５２として使用することができ
る。しかし、本発明の好ましい実施例では、新規のエッ
ジ・デテクタが使用されている。
の回路は、クロックとデータとの個別の位相同期を提供
するためにセルフタイマ５２として使用することができ
る。しかし、本発明の好ましい実施例では、新規のエッ
ジ・デテクタが使用されている。
【００２４】次に図５を参照して説明すると、本発明の
この実施例では、クロック速度がデータ転送速度と同じ
になっている。データ・ウィンドウを定義するデータ・
エッジはそれぞれ互いに独立して検出され、両方のエッ
ジがクロックと整合したときにエッジ間の中間でデータ
がサンプリングされる。クロックの両方のエッジ（立上
りエッジと立下りエッジなど）に対するデータ・ストリ
ームのエッジの相対的位置を特定するために、入力デー
タ・ストリームの増分分離位相を持つエッジの位置がク
ロックの立上りエッジおよび立下りエッジの位置と連続
比較される。
この実施例では、クロック速度がデータ転送速度と同じ
になっている。データ・ウィンドウを定義するデータ・
エッジはそれぞれ互いに独立して検出され、両方のエッ
ジがクロックと整合したときにエッジ間の中間でデータ
がサンプリングされる。クロックの両方のエッジ（立上
りエッジと立下りエッジなど）に対するデータ・ストリ
ームのエッジの相対的位置を特定するために、入力デー
タ・ストリームの増分分離位相を持つエッジの位置がク
ロックの立上りエッジおよび立下りエッジの位置と連続
比較される。
【００２５】本発明のこの具体的な実施例では、増分選
択可能な３つの遅延素子８０、８２、および８４によっ
てデータ位相対が生成される。たとえば、素子８０と８
２はそれぞれ１／１０と１／５ビット時間という増分で
遅延を発生し、素子８４は１／２０ビット時間オーダの
微細増分を行う。この微細遅延素子８４は、早期エッジ
検出、システム・データ検出、および後期エッジ検出を
行うために、３つのグループに分離されている。一方は
立上りエッジ用、もう一方は立下りエッジ用である増分
分離位相の「初期」位相を提供するため、早期保護周波
数帯セレクタ８６がデータ・ストリームの１つの位相を
連続選択する。同様に、やはり一方は立上りエッジ用、
もう一方は立下りエッジ用である増分位相の「後期」位
相を提供するため、後期保護周波数帯セレクタ９０がデ
ータ・ストリームの１つの位相を連続選択する。また、
セレクタ８８は、中間セルのシステム・データ位置用の
増分位相を選択する。
択可能な３つの遅延素子８０、８２、および８４によっ
てデータ位相対が生成される。たとえば、素子８０と８
２はそれぞれ１／１０と１／５ビット時間という増分で
遅延を発生し、素子８４は１／２０ビット時間オーダの
微細増分を行う。この微細遅延素子８４は、早期エッジ
検出、システム・データ検出、および後期エッジ検出を
行うために、３つのグループに分離されている。一方は
立上りエッジ用、もう一方は立下りエッジ用である増分
分離位相の「初期」位相を提供するため、早期保護周波
数帯セレクタ８６がデータ・ストリームの１つの位相を
連続選択する。同様に、やはり一方は立上りエッジ用、
もう一方は立下りエッジ用である増分位相の「後期」位
相を提供するため、後期保護周波数帯セレクタ９０がデ
ータ・ストリームの１つの位相を連続選択する。また、
セレクタ８８は、中間セルのシステム・データ位置用の
増分位相を選択する。
【００２６】選択されたデータ位相は、入力としてマス
タ／スレーブ式ＲＥＳ―ＦＥＳラッチ対９２、９４、お
よび９６に結合される。立上りエッジのデータ・サンプ
ルはＲＥＳラッチにクロックされ、立下りエッジのデー
タ・サンプルはＦＥＳラッチにクロックされる。ＲＥＳ
―ＦＥＳラッチ対９２の出力は早期エッジ・デテクタ９
８に接続されている。同様に、ＲＥＳ―ＦＥＳラッチ対
９６の出力は後期エッジ・デテクタ１００に結合されて
いる。また、ラッチ対９４のＲＥＳラッチは早期エッジ
・デテクタ９８に結合され、ラッチ対９４のＦＥＳラッ
チは後期エッジ・デテクタ１００に結合されている。
タ／スレーブ式ＲＥＳ―ＦＥＳラッチ対９２、９４、お
よび９６に結合される。立上りエッジのデータ・サンプ
ルはＲＥＳラッチにクロックされ、立下りエッジのデー
タ・サンプルはＦＥＳラッチにクロックされる。ＲＥＳ
―ＦＥＳラッチ対９２の出力は早期エッジ・デテクタ９
８に接続されている。同様に、ＲＥＳ―ＦＥＳラッチ対
９６の出力は後期エッジ・デテクタ１００に結合されて
いる。また、ラッチ対９４のＲＥＳラッチは早期エッジ
・デテクタ９８に結合され、ラッチ対９４のＦＥＳラッ
チは後期エッジ・デテクタ１００に結合されている。
【００２７】それぞれのエッジ・デテクタ（９８および
１００）は、参照クロックのエッジ位置に対するデータ
・エッジの相対的位置を示す「進み」、「遅れ」、また
は「無実行」の各出力を出す。各エッジ・デテクタの出
力は、適切なフィルタ１０２（すなわち、ランダム・ウ
ォーク・フィルタ）を介してそれぞれのセレクタ８６お
よびセレクタ９０に返される。それぞれのセレクタは、
ＲＥＳ―ＦＥＳラッチに結合されたデータの位相を指示
された方向にシフトするが、「無実行」が示された場合
は、そのエッジにあるデータの位相はシフトされない。
１００）は、参照クロックのエッジ位置に対するデータ
・エッジの相対的位置を示す「進み」、「遅れ」、また
は「無実行」の各出力を出す。各エッジ・デテクタの出
力は、適切なフィルタ１０２（すなわち、ランダム・ウ
ォーク・フィルタ）を介してそれぞれのセレクタ８６お
よびセレクタ９０に返される。それぞれのセレクタは、
ＲＥＳ―ＦＥＳラッチに結合されたデータの位相を指示
された方向にシフトするが、「無実行」が示された場合
は、そのエッジにあるデータの位相はシフトされない。
【００２８】データ制御論理回路１０４は、データ・エ
ッジが参照クロックと整合したときに２つのデータ・エ
ッジ間の中間にあるデータの位相を選択することで、シ
ステム・データ出力を制御する。データ（データ１およ
びデータ２）の位相は各参照クロックのエッジで出力さ
れる。
ッジが参照クロックと整合したときに２つのデータ・エ
ッジ間の中間にあるデータの位相を選択することで、シ
ステム・データ出力を制御する。データ（データ１およ
びデータ２）の位相は各参照クロックのエッジで出力さ
れる。
【００２９】具体的な実施例の操作時に電源を投入する
と、この論理回路は自動的にビット同期処理を開始す
る。１６マイクロ秒タイマが始動し、バルク遅延はその
最小遅延にリセットされ、分割されたクロックを利用す
る１６ビット・カウンタが始動する。エッジ検出回路
は、受け取った参照クロックによって着信データをサン
プリングする。このエッジ・デテクタは、参照クロック
に対するデータ・エッジの相対的位置を示す「進み」、
「遅れ」、または「無実行」の各信号を出力する。この
信号は、ランダム・ウォーク・フィルタ（ＲＷＦ）によ
ってろ波され、それぞれのＲＥＳおよびＦＥＳ回路のセ
レクタに戻される。セレクタは、エッジ・デテクタによ
って示された通りに、データの位相をＲＥＳおよびＦＥ
Ｓにシフトさせる。それぞれのエッジ・デテクタは互い
に独立して動作する。それぞれのエッジ・デテクタは、
前述の通り、データの着信位相を操作してエッジ・デテ
クタに入れることで、受け取った（参照）クロックに対
するデータの遷移の位置を特定する。システム・データ
の位相は、２つのエッジ・デテクタ間の中間にあるデー
タの位相を選択するデータ制御論理回路によって制御さ
れる。この場合、ビット同期処理と並行して、並列化機
構から出力されたビットの順序が正しい順序に操作され
る（以下のバイト／ワード同期の説明を参照）。１６マ
イクロ秒タイマが作動すると、そのアルゴリズムによっ
て並列化機構エラー・ラッチがリセットされ、１６マイ
クロ秒カウンタが再始動する。並列化機構の出力につい
ては、予想タイミング・パターン（Ｘ０１０、この場合
Ｘは任意）と照らし合わせて比較が行われる。次の１６
マイクロ秒の間に任意のサイクルで１つの不一致が検出
されると、並列化機構エラー・ラッチがセットされる。
１６マイクロ秒カウンタがもう一度作動すると、アルゴ
リズムは、ＥＧＢ、ＬＧＢ、データ・セレクタ、並列化
機構エラー・ラッチのアドレスを検査する。１つのビッ
トで初期ビット同期探索状態を終了するには、並列化機
構出力ラッチがリセット状態を維持していなければなら
ず、しかもすべてのセレクタがその追跡範囲の中心に正
しく位置していなければならない（中心に位置すると、
初期ビット同期処理後の温度および電源変動の追跡に対
応するための各種調整が確実に可能になる）。両方の条
件が満足されない場合、アルゴリズムはバルク遅延素子
を追加し、１６マイクロ秒カウンタをリセットし、探索
処理がもう一度開始される。ＳＴＩインタフェース上の
すべてのビット（データ線）が並行してこの処理を受け
る。個々のデータ線が前述の初期ビット同期基準を満足
していると判定されると、そのデータ線のゲート制御が
解除されるが、他のデータ線の調整は続行される。すべ
てのビットが調整され、探索基準を満足すると、ビット
同期処理が完了する。１６ビット・カウンタが作動する
まで、論理回路はビット同期モードを終了しない。
と、この論理回路は自動的にビット同期処理を開始す
る。１６マイクロ秒タイマが始動し、バルク遅延はその
最小遅延にリセットされ、分割されたクロックを利用す
る１６ビット・カウンタが始動する。エッジ検出回路
は、受け取った参照クロックによって着信データをサン
プリングする。このエッジ・デテクタは、参照クロック
に対するデータ・エッジの相対的位置を示す「進み」、
「遅れ」、または「無実行」の各信号を出力する。この
信号は、ランダム・ウォーク・フィルタ（ＲＷＦ）によ
ってろ波され、それぞれのＲＥＳおよびＦＥＳ回路のセ
レクタに戻される。セレクタは、エッジ・デテクタによ
って示された通りに、データの位相をＲＥＳおよびＦＥ
Ｓにシフトさせる。それぞれのエッジ・デテクタは互い
に独立して動作する。それぞれのエッジ・デテクタは、
前述の通り、データの着信位相を操作してエッジ・デテ
クタに入れることで、受け取った（参照）クロックに対
するデータの遷移の位置を特定する。システム・データ
の位相は、２つのエッジ・デテクタ間の中間にあるデー
タの位相を選択するデータ制御論理回路によって制御さ
れる。この場合、ビット同期処理と並行して、並列化機
構から出力されたビットの順序が正しい順序に操作され
る（以下のバイト／ワード同期の説明を参照）。１６マ
イクロ秒タイマが作動すると、そのアルゴリズムによっ
て並列化機構エラー・ラッチがリセットされ、１６マイ
クロ秒カウンタが再始動する。並列化機構の出力につい
ては、予想タイミング・パターン（Ｘ０１０、この場合
Ｘは任意）と照らし合わせて比較が行われる。次の１６
マイクロ秒の間に任意のサイクルで１つの不一致が検出
されると、並列化機構エラー・ラッチがセットされる。
１６マイクロ秒カウンタがもう一度作動すると、アルゴ
リズムは、ＥＧＢ、ＬＧＢ、データ・セレクタ、並列化
機構エラー・ラッチのアドレスを検査する。１つのビッ
トで初期ビット同期探索状態を終了するには、並列化機
構出力ラッチがリセット状態を維持していなければなら
ず、しかもすべてのセレクタがその追跡範囲の中心に正
しく位置していなければならない（中心に位置すると、
初期ビット同期処理後の温度および電源変動の追跡に対
応するための各種調整が確実に可能になる）。両方の条
件が満足されない場合、アルゴリズムはバルク遅延素子
を追加し、１６マイクロ秒カウンタをリセットし、探索
処理がもう一度開始される。ＳＴＩインタフェース上の
すべてのビット（データ線）が並行してこの処理を受け
る。個々のデータ線が前述の初期ビット同期基準を満足
していると判定されると、そのデータ線のゲート制御が
解除されるが、他のデータ線の調整は続行される。すべ
てのビットが調整され、探索基準を満足すると、ビット
同期処理が完了する。１６ビット・カウンタが作動する
まで、論理回路はビット同期モードを終了しない。
【００３０】最後にワード整合が行われる。ここで図４
を参照して説明すると、ワード同期が確立するまで一度
に４ビットずつ並列化機構の出力バスを操作すること
で、ワード整合が確立される。ただし、第一のレジスタ
は第二のレジスタに対して４ビット時間分シフトしてい
ることに留意されたい。４ビット時間とは、任意のデー
タ・ビットを別のデータ・ビットからスキューさせるこ
とができる最大量である（リンク上の３ビット時間＋位
相整合部からの１ビット時間）。
を参照して説明すると、ワード同期が確立するまで一度
に４ビットずつ並列化機構の出力バスを操作すること
で、ワード整合が確立される。ただし、第一のレジスタ
は第二のレジスタに対して４ビット時間分シフトしてい
ることに留意されたい。４ビット時間とは、任意のデー
タ・ビットを別のデータ・ビットからスキューさせるこ
とができる最大量である（リンク上の３ビット時間＋位
相整合部からの１ビット時間）。
【００３１】通常操作時は、確実に最適クロック・サン
プリング関係が存在するように物理マクロが着信データ
を連続監視する。温度、電源、およびデータ・ジッタを
追跡するため、小規模な更新が行われる。このような更
新はシームレスなので、ホスト論理回路にとっては透過
なものになる。正しい同期を維持するために温度および
電源変動を補正するには、約１／２ビット時間分の遅延
が必要になる。この追加の遅延は、微細遅延素子部にあ
る。また、許容動作範囲に対する保護周波数帯の相対的
位置を監視するための回路も存在する。保護周波数帯が
その範囲の終わりに達すると、２通りの状況が発生す
る。１）新たなバルク遅延素子が追加され、それに応じ
て微細遅延素子が調整される。ただし、このためにデー
タにサンプリング・エラーが発生する場合があることに
留意されたい。通常操作時にオン・ザ・フライ・バルク
遅延調整が行われないように、このようなオン・ザ・フ
ライ・バルク調整を行う回路を抑止することができる。
もう１つの状況が発生するのは、保護周波数帯の１つが
その範囲の終わりに達し、オン・ザ・フライ・バルク遅
延調整が抑止された場合で、その場合、物理マクロは、
ただちにビット同期が必要であることを論理ＳＴＩマク
ロに信号で通知する。リンクは即時作業を終了し、リン
クを強制的にタイミング・モードに切り替えるはずであ
る。
プリング関係が存在するように物理マクロが着信データ
を連続監視する。温度、電源、およびデータ・ジッタを
追跡するため、小規模な更新が行われる。このような更
新はシームレスなので、ホスト論理回路にとっては透過
なものになる。正しい同期を維持するために温度および
電源変動を補正するには、約１／２ビット時間分の遅延
が必要になる。この追加の遅延は、微細遅延素子部にあ
る。また、許容動作範囲に対する保護周波数帯の相対的
位置を監視するための回路も存在する。保護周波数帯が
その範囲の終わりに達すると、２通りの状況が発生す
る。１）新たなバルク遅延素子が追加され、それに応じ
て微細遅延素子が調整される。ただし、このためにデー
タにサンプリング・エラーが発生する場合があることに
留意されたい。通常操作時にオン・ザ・フライ・バルク
遅延調整が行われないように、このようなオン・ザ・フ
ライ・バルク調整を行う回路を抑止することができる。
もう１つの状況が発生するのは、保護周波数帯の１つが
その範囲の終わりに達し、オン・ザ・フライ・バルク遅
延調整が抑止された場合で、その場合、物理マクロは、
ただちにビット同期が必要であることを論理ＳＴＩマク
ロに信号で通知する。リンクは即時作業を終了し、リン
クを強制的にタイミング・モードに切り替えるはずであ
る。
【００３２】次に図６を参照して説明すると、同図は、
ＳＴＩリンクによって６４個のノードが並列に接続され
た本発明の一実施例を示している。それぞれのノードは
ネットワーク内の１つのプロセッサであり、ラック―
１、ラック―２、ラック―３、およびラック―４として
４つのスイッチ・ボードが図示されている。４つのプロ
セッサ・ノード８０からなるグループが非ブロック化パ
ケット・スイッチ８２に接続されている。このスイッチ
８２は、前述のタイプの自己タイミング調整型インタフ
ェースによって同様のスイッチ８６に相互接続されてい
る。自己タイミング調整型インタフェース８８は、それ
ぞれのスイッチ８６を接続し、その結果、それぞれのノ
ード８０を並列に接続している。
ＳＴＩリンクによって６４個のノードが並列に接続され
た本発明の一実施例を示している。それぞれのノードは
ネットワーク内の１つのプロセッサであり、ラック―
１、ラック―２、ラック―３、およびラック―４として
４つのスイッチ・ボードが図示されている。４つのプロ
セッサ・ノード８０からなるグループが非ブロック化パ
ケット・スイッチ８２に接続されている。このスイッチ
８２は、前述のタイプの自己タイミング調整型インタフ
ェースによって同様のスイッチ８６に相互接続されてい
る。自己タイミング調整型インタフェース８８は、それ
ぞれのスイッチ８６を接続し、その結果、それぞれのノ
ード８０を並列に接続している。
【００３３】図７は、ＳＴＩを使用して、１つのネット
ワークを１２８個のノードを相互接続するネットワーク
にモジュール方式でスケーリングする方法を示してい
る。ここでは、それぞれ１６個のノードを持つ８個のノ
ード（ＡおよびＢとして示す）が４個の３２ノード・ユ
ニットとしてグループ化されている。それぞれのラック
（ＡまたはＢとして示す）は、図６にラック―１、２、
３、または４として示されているラックに対応する。そ
れぞれのユニットのラックＡおよびＢは、自己タイミン
グ調整型インタフェースによって１６×１６スイッチ９
０に接続され、それぞれのユニットのスイッチ９０は、
図示の通り、自己タイミング調整型インタフェース９２
によって水平（Ｈ）および垂直（Ｖ）方向に接続されて
いる。同様にして、相互接続されたノードの数を５１２
個などに拡大スケーリングすることができる。
ワークを１２８個のノードを相互接続するネットワーク
にモジュール方式でスケーリングする方法を示してい
る。ここでは、それぞれ１６個のノードを持つ８個のノ
ード（ＡおよびＢとして示す）が４個の３２ノード・ユ
ニットとしてグループ化されている。それぞれのラック
（ＡまたはＢとして示す）は、図６にラック―１、２、
３、または４として示されているラックに対応する。そ
れぞれのユニットのラックＡおよびＢは、自己タイミン
グ調整型インタフェースによって１６×１６スイッチ９
０に接続され、それぞれのユニットのスイッチ９０は、
図示の通り、自己タイミング調整型インタフェース９２
によって水平（Ｈ）および垂直（Ｖ）方向に接続されて
いる。同様にして、相互接続されたノードの数を５１２
個などに拡大スケーリングすることができる。
【００３４】図８は、各スイッチ・ボード上に電圧制御
発振器９３（ＶＣＯ）を１つずつ備えた図７のネットワ
ークを簡略形で示している。ＶＣＯ９３は、参照クロッ
ク入力と同じ周波数でクロック信号を生成するために使
用する。このＶＣＯは、業界で容易に入手可能な一般的
な構成要素である。システム初期設定時またはクロック
障害検出時に、制御線によってスイッチ・ボードの１つ
から参照クロック信号が選択される。選択可能な参照ク
ロック入力は、着信ＳＴＩクロックのいずれかである場
合もあれば、ローカル固定周波数発振器である場合もあ
る。システム初期設定時にスイッチ・ボードの１つがマ
スタとして指定されるが、このボードのＶＣＯ（ＶＣＯ
−Ｍ）は基準入力として固定周波数ローカル発振器を使
用する。マスタのＶＣＯ出力クロックは、ボード全体に
分配されると同時に、そのボード上のＳＴＩポート用の
クロックにもなる。ＳＴＩポートはマスタ・クロックを
他のボードに分配する。他のボードはすべてスレーブ・
ボード（ＶＣＯ−Ｓ）として指定される。スレーブ・ボ
ードは、そのＶＣＯへの参照クロックとして、マスタか
らのインバウンドＳＴＩクロックを選択する。ＶＣＯ
は、そのボードのローカル・クロックとして使用される
インバウンドＳＴＩマスタ・クロックと同じ周波数でク
ロックを出力する。すべてのボードがマスタ・クロック
・ボードを基準とする同一周波数で動作するようになる
まで、ネットワーク全体にわたってこの処理が続行され
る。この結果、耐障害性が高いクロック・システムが得
られる。つまり、スレーブＶＣＯに参照クロックを提供
するようなＳＴＩリンク障害が発生した場合に、スレー
ブＶＣＯにクロックを提供するために別のインバウンド
ＳＴＩクロックを選択することで、そのリンク障害を容
易に迂回することができる。また、マスタ障害も新たな
マスタを指定するだけで矯正できるはずである。ただ
し、初期設定後、ネットワーク全体が同一周波数で動作
していることに留意されたい。あるボードから別のボー
ドへの同期データ転送を保証するためには、着信データ
の位相を修正して、ボード間の物理的距離の違い、ケー
ブルの製造公差、ボードの配線と許容差、温度および電
源の違いなどに対応しなければならない。この場合、着
信データの位相の検出および調整を行って、その位相を
ローカル・ボード・クロックに正しく同期させるため
に、ＳＴＩが使用される。また、ＳＴＩは、通常のシス
テム動作時に正しい同期が維持されるように、温度およ
び電源の変動も追跡する。この種のネットワークまたは
システムは、従来のシステム・クロック（同期）手法と
は異なる動作をするため、ここでは「半同期」と呼ぶ。
このシステムは、従来の非同期システムでも同期システ
ムでもなく、中間的なものである。
発振器９３（ＶＣＯ）を１つずつ備えた図７のネットワ
ークを簡略形で示している。ＶＣＯ９３は、参照クロッ
ク入力と同じ周波数でクロック信号を生成するために使
用する。このＶＣＯは、業界で容易に入手可能な一般的
な構成要素である。システム初期設定時またはクロック
障害検出時に、制御線によってスイッチ・ボードの１つ
から参照クロック信号が選択される。選択可能な参照ク
ロック入力は、着信ＳＴＩクロックのいずれかである場
合もあれば、ローカル固定周波数発振器である場合もあ
る。システム初期設定時にスイッチ・ボードの１つがマ
スタとして指定されるが、このボードのＶＣＯ（ＶＣＯ
−Ｍ）は基準入力として固定周波数ローカル発振器を使
用する。マスタのＶＣＯ出力クロックは、ボード全体に
分配されると同時に、そのボード上のＳＴＩポート用の
クロックにもなる。ＳＴＩポートはマスタ・クロックを
他のボードに分配する。他のボードはすべてスレーブ・
ボード（ＶＣＯ−Ｓ）として指定される。スレーブ・ボ
ードは、そのＶＣＯへの参照クロックとして、マスタか
らのインバウンドＳＴＩクロックを選択する。ＶＣＯ
は、そのボードのローカル・クロックとして使用される
インバウンドＳＴＩマスタ・クロックと同じ周波数でク
ロックを出力する。すべてのボードがマスタ・クロック
・ボードを基準とする同一周波数で動作するようになる
まで、ネットワーク全体にわたってこの処理が続行され
る。この結果、耐障害性が高いクロック・システムが得
られる。つまり、スレーブＶＣＯに参照クロックを提供
するようなＳＴＩリンク障害が発生した場合に、スレー
ブＶＣＯにクロックを提供するために別のインバウンド
ＳＴＩクロックを選択することで、そのリンク障害を容
易に迂回することができる。また、マスタ障害も新たな
マスタを指定するだけで矯正できるはずである。ただ
し、初期設定後、ネットワーク全体が同一周波数で動作
していることに留意されたい。あるボードから別のボー
ドへの同期データ転送を保証するためには、着信データ
の位相を修正して、ボード間の物理的距離の違い、ケー
ブルの製造公差、ボードの配線と許容差、温度および電
源の違いなどに対応しなければならない。この場合、着
信データの位相の検出および調整を行って、その位相を
ローカル・ボード・クロックに正しく同期させるため
に、ＳＴＩが使用される。また、ＳＴＩは、通常のシス
テム動作時に正しい同期が維持されるように、温度およ
び電源の変動も追跡する。この種のネットワークまたは
システムは、従来のシステム・クロック（同期）手法と
は異なる動作をするため、ここでは「半同期」と呼ぶ。
このシステムは、従来の非同期システムでも同期システ
ムでもなく、中間的なものである。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３６】（１）並列に相互接続されたコンピュータ
・プロセッサのネットワークにおいて、それぞれが送信
ノードおよび受信ノードとして機能し、プロセッサ・ク
ロック信号を有する複数のコンピュータ・プロセッサ
と、前記ネットワーク内の各コンピュータ・プロセッサ
を前記ネットワーク内の他の各コンピュータ・プロセッ
サに接続する自己タイミング調整型インタフェースとを
含み、前記自己タイミング調整型インタフェースが、デ
ィジタル・データと前記プロセッサ・クロック信号とは
独立したクロック信号とを送信する送信ノードと、前記
ディジタル・データと前記クロック信号とを受信する受
信ノードとを含み、前記送信ノードにおける前記クロッ
ク信号でディジタル・データ・ストリームを送信させる
ため、前記送信ノードが、並列データバスの個別線を介
して前記受信ノードへと接続され、前記バスは、前記ク
ロック信号を送信するための別の線を有し、前記受信ノ
ードは、前記クロック信号を除いた前記個別線を介して
送信されるディジタル・データ・ストリームを位相整合
するための手段を備えるコンピュータ・プロセッサのネ
ットワーク。 （２）複数の自己タイミング調整型インタフェーススイ
ッチングモジュールをさらに含むことを特徴とする、
（１）に記載のコンピュータ・プロセッサのネットワー
ク。 （３）複数の自己タイミング調整型インタフェーススイ
ッチングモジュールをさらに含み、前記自己タイミング
調整型インタフェイスイッチングモジュールのそれぞれ
が、外部通信ポートと複数の前記自己タイミング調整型
インタフェーススイッチングモジュールのそれぞれに接
続されたプロセッサ・ノードのグループとの間を内部相
互接続しており、前記自己タイミング調整型インタフェ
ースは、複数の前記自己タイミング調整型インタフェー
ススイッチングモジュールの前記外部通信ポート同士を
接続する（１）に記載のコンピュータ・プロセッサのネ
ットワーク。 （４）それぞれのスイッチングモジュールが、前記ネッ
トワーク内の他のすべてのスイッチングモジュールの接
続先となる第一の複数の入出力スイッチと、前記コンピ
ュータ・プロセッサの接続先となる第二の複数の入出力
スイッチとを含むことを特徴とする、（３）に記載のコ
ンピュータ・プロセッサのネットワーク。 （５）プロセッサ・クロック信号とは独立したクロック
信号により並列バスの個別線に伝送されるディジタル・
データを、プロセッサ・クロック信号を有する複数のプ
ロセッサ間において並列ストリームとして伝送するステ
ップと、前記バスにおける前記個別線とは別の線を介し
て前記クロック信号を伝送するステップと、伝送された
前記クロック信号とは別にそれぞれのデータ・ストリー
ムを位相整合させるステップと、ローカル・クロック発
振器を伝送された前記クロック信号と同期させるステッ
プとを含む、複数のプロセッサ・ユニット間においてデ
ータを半同期伝送する方法。 （６）前記複数のプロセッサ・ユニットが、３つまたは
それ以上のプロセッサ・ユニットを含み、前記プロセッ
サ・ユニットの１つをマスタ・プロセッサ・ユニットと
して指定し、残りのプロセッサ・ユニットをスレーブ・
プロセッサ・ユニットとして指定するステップと、前記
マスタ・プロセッサ・ユニットの前記クロック信号を、
前記スレーブ・ユニットそれぞれに伝送するステップと
をさらに含むことを特徴とする、（５）に記載のデータ
を半同期伝送する方法。 （７）前記マスタ・クロック信号が複数の経路を介して
伝送されることを特徴とする、（５）に記載のデータを
半同期伝送する方法。
・プロセッサのネットワークにおいて、それぞれが送信
ノードおよび受信ノードとして機能し、プロセッサ・ク
ロック信号を有する複数のコンピュータ・プロセッサ
と、前記ネットワーク内の各コンピュータ・プロセッサ
を前記ネットワーク内の他の各コンピュータ・プロセッ
サに接続する自己タイミング調整型インタフェースとを
含み、前記自己タイミング調整型インタフェースが、デ
ィジタル・データと前記プロセッサ・クロック信号とは
独立したクロック信号とを送信する送信ノードと、前記
ディジタル・データと前記クロック信号とを受信する受
信ノードとを含み、前記送信ノードにおける前記クロッ
ク信号でディジタル・データ・ストリームを送信させる
ため、前記送信ノードが、並列データバスの個別線を介
して前記受信ノードへと接続され、前記バスは、前記ク
ロック信号を送信するための別の線を有し、前記受信ノ
ードは、前記クロック信号を除いた前記個別線を介して
送信されるディジタル・データ・ストリームを位相整合
するための手段を備えるコンピュータ・プロセッサのネ
ットワーク。 （２）複数の自己タイミング調整型インタフェーススイ
ッチングモジュールをさらに含むことを特徴とする、
（１）に記載のコンピュータ・プロセッサのネットワー
ク。 （３）複数の自己タイミング調整型インタフェーススイ
ッチングモジュールをさらに含み、前記自己タイミング
調整型インタフェイスイッチングモジュールのそれぞれ
が、外部通信ポートと複数の前記自己タイミング調整型
インタフェーススイッチングモジュールのそれぞれに接
続されたプロセッサ・ノードのグループとの間を内部相
互接続しており、前記自己タイミング調整型インタフェ
ースは、複数の前記自己タイミング調整型インタフェー
ススイッチングモジュールの前記外部通信ポート同士を
接続する（１）に記載のコンピュータ・プロセッサのネ
ットワーク。 （４）それぞれのスイッチングモジュールが、前記ネッ
トワーク内の他のすべてのスイッチングモジュールの接
続先となる第一の複数の入出力スイッチと、前記コンピ
ュータ・プロセッサの接続先となる第二の複数の入出力
スイッチとを含むことを特徴とする、（３）に記載のコ
ンピュータ・プロセッサのネットワーク。 （５）プロセッサ・クロック信号とは独立したクロック
信号により並列バスの個別線に伝送されるディジタル・
データを、プロセッサ・クロック信号を有する複数のプ
ロセッサ間において並列ストリームとして伝送するステ
ップと、前記バスにおける前記個別線とは別の線を介し
て前記クロック信号を伝送するステップと、伝送された
前記クロック信号とは別にそれぞれのデータ・ストリー
ムを位相整合させるステップと、ローカル・クロック発
振器を伝送された前記クロック信号と同期させるステッ
プとを含む、複数のプロセッサ・ユニット間においてデ
ータを半同期伝送する方法。 （６）前記複数のプロセッサ・ユニットが、３つまたは
それ以上のプロセッサ・ユニットを含み、前記プロセッ
サ・ユニットの１つをマスタ・プロセッサ・ユニットと
して指定し、残りのプロセッサ・ユニットをスレーブ・
プロセッサ・ユニットとして指定するステップと、前記
マスタ・プロセッサ・ユニットの前記クロック信号を、
前記スレーブ・ユニットそれぞれに伝送するステップと
をさらに含むことを特徴とする、（５）に記載のデータ
を半同期伝送する方法。 （７）前記マスタ・クロック信号が複数の経路を介して
伝送されることを特徴とする、（５）に記載のデータを
半同期伝送する方法。
【００３７】
【発明の効果】上述のとおり、本発明によって、バス長
を厳密に制御せず、システム・クロックの制約がなく、
高データ転送速度で動作できる費用効果の高いバス・デ
ータ転送システム、すなわち、バス内の減衰損のみによ
って最大バス長が制限されるシステム、具体的な帯域幅
要件およびＶＬＳＩ技術などの具体的な実現技術に応じ
て調整するためにインタフェースの幅と速度を容易に修
正できる、汎用低コスト高性能２地点間データ通信リン
ク、データ転送速度と等しいクロック速度で動作する、
バス・データ転送システム、物理リンク（チップ、ケー
ブル、カード配線、コネクタなど）に関連する多くの製
造公差ならびに温度変化および電源出力の変動を補正し
て、ローカル受信クロックによって最適条件でサンプリ
ングできるように、受信側で着信データの位相または到
着時間を調整するシステム、複数のマイクロプロセッサ
で構成された並列システムを適度に構築し、わずか数個
の処理ノードから数千個の処理ノードまでの複数のマシ
ンを並列処理するための低コストかつモジュール式の高
帯域高信頼性相互接続、及び複数のプロセッサをまとめ
てリンクする半同期ネットワークが提供されることとな
った。
を厳密に制御せず、システム・クロックの制約がなく、
高データ転送速度で動作できる費用効果の高いバス・デ
ータ転送システム、すなわち、バス内の減衰損のみによ
って最大バス長が制限されるシステム、具体的な帯域幅
要件およびＶＬＳＩ技術などの具体的な実現技術に応じ
て調整するためにインタフェースの幅と速度を容易に修
正できる、汎用低コスト高性能２地点間データ通信リン
ク、データ転送速度と等しいクロック速度で動作する、
バス・データ転送システム、物理リンク（チップ、ケー
ブル、カード配線、コネクタなど）に関連する多くの製
造公差ならびに温度変化および電源出力の変動を補正し
て、ローカル受信クロックによって最適条件でサンプリ
ングできるように、受信側で着信データの位相または到
着時間を調整するシステム、複数のマイクロプロセッサ
で構成された並列システムを適度に構築し、わずか数個
の処理ノードから数千個の処理ノードまでの複数のマシ
ンを並列処理するための低コストかつモジュール式の高
帯域高信頼性相互接続、及び複数のプロセッサをまとめ
てリンクする半同期ネットワークが提供されることとな
った。
【図１】本発明の教示による、コンピュータ・チップ間
のデータ通信への自己タイミング調整型インタフェース
の応用を示す概略ブロック図である。
のデータ通信への自己タイミング調整型インタフェース
の応用を示す概略ブロック図である。
【図２】本発明による自己タイミング調整型インタフェ
ースを実現するための送信側シリアライザの一実施例を
示すブロック図である。
ースを実現するための送信側シリアライザの一実施例を
示すブロック図である。
【図３】本発明によるバイト同期を示すブロック図であ
る。
る。
【図４】バイト同期処理の次のステップを示すブロック
図である。
図である。
【図５】本発明の好ましい実施例による位相整合サンプ
リング論理回路を示す図である。
リング論理回路を示す図である。
【図６】本発明の教示による、自己タイミング調整型イ
ンタフェース技術を使用した６４ノード交換網のブロッ
ク図である。
ンタフェース技術を使用した６４ノード交換網のブロッ
ク図である。
【図７】図６の６４ノード交換網から１２８ノード網へ
のスケーラビリティを示す、図６と同様のブロック図で
ある。
のスケーラビリティを示す、図６と同様のブロック図で
ある。
【図８】本発明の教示による、自己タイミング調整型イ
ンタフェースを使用して半同期的に動作する複数ノード
の相互接続システムを示すブロック図である。
ンタフェースを使用して半同期的に動作する複数ノード
の相互接続システムを示すブロック図である。
８０ プロセッサ・ノード ８２ パケット・スイッチ ８４ 自己タイミング調整型インタフェース ８６ スイッチ ８８ 自己タイミング調整型インタフェース
フロントページの続き (72)発明者 ロバート・スタンレー・カポフスキ アメリカ合衆国12585 ニューヨーク州 ヴァーバンク マイルウッド・ロード アールディー２ ボックス49 (72)発明者 ダニエル・フランシス・キャスパー アメリカ合衆国12603 ニューヨーク州 ポーキープシー ブレット・プレース 13 (72)発明者 クリスチーヌ・マリー・デノワイェー アメリカ合衆国12566 ニューヨーク州 パイン・ブッシュ アッパー・マウンテ ン・ロード 858 (72)発明者 フランク・デーヴィッド・フェラヨーロ アメリカ合衆国12553 ニューヨーク州 ニューウィンザー スプルース・ストリ ート 223 (72)発明者 マーテン・ジャン・ハルマ アメリカ合衆国12570 ニューヨーク州 ポークァグヒルサイド・ロード アール アール ２ ボックス 24エイ (72)発明者 ロバート・フレデリック・スタック アメリカ合衆国12477 ニューヨーク州 ソーガティーズ リッジ・ロード 14 (56)参考文献 欧州特許出願公開475005（ＥＰ，Ａ ２) Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｊｏｕｒｎａｌ Ｖｏｌ．17，Ｎｏ．１ 1986 ｐ５−14 Ｄ．Ｒ．Ｇｏｎｚａ ｌｅｓ「Ｓｅｒｉａｌ ｐｅｒｐｈｅｒ ａｌ ｉｎｔｅｒｆａｃｉｎｇ ｔｅｃ ｈｉｑｕｅｓ」 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/177 676 G06F 13/00 355 ＥＰＡＴ（ＱＵＥＳＴＥＬ) ＷＰＩ（ＤＩＡＬＯＧ)
Claims (7)
- 【請求項１】 並列に相互接続されたコンピュータ・プ
ロセッサのネットワークにおいて、 それぞれが送信ノードおよび受信ノードとして機能し、
プロセッサ・クロック信号を有する複数のコンピュータ
・プロセッサと、 前記ネットワーク内の各コンピュータ・プロセッサを前
記ネットワーク内の他の各コンピュータ・プロセッサに
接続する自己タイミング調整型インタフェースとを含
み、 前記自己タイミング調整型インタフェースが、ディジタ
ル・データと前記プロセッサ・クロック信号とは独立し
たクロック信号とを送信する送信ノードと、前記ディジ
タル・データと前記クロック信号とを受信する受信ノー
ドとを含み、前記送信ノードにおける前記クロック信号
でディジタル・データ・ストリームを送信させるため、
前記送信ノードが、並列データバスの個別線を介して前
記受信ノードへと接続され、 前記バスは、前記クロック信号を送信するための別の線
を有し、前記受信ノードは、前記クロック信号を除いた
前記個別線を介して送信されるディジタル・データ・ス
トリームを位相整合するための手段を備えるコンピュー
タ・プロセッサのネットワーク。 - 【請求項２】 複数の自己タイミング調整型インタフェ
ーススイッチングモジュールをさらに含むことを特徴と
する、請求項１に記載のコンピュータ・プロセッサのネ
ットワーク。 - 【請求項３】 複数の自己タイミング調整型インタフェ
ーススイッチングモジュールをさらに含み、前記自己タ
イミング調整型インタフェイスイッチングモジュールの
それぞれが、外部通信ポートと複数の前記自己タイミン
グ調整型インタフェーススイッチングモジュールのそれ
ぞれに接続されたプロセッサ・ノードのグループとの間
を内部相互接続しており、前記自己タイミング調整型イ
ンタフェースは、複数の前記自己タイミング調整型イン
タフェーススイッチングモジュールの前記外部通信ポー
ト同士を接続する請求項１に記載のコンピュータ・プロ
セッサのネットワーク。 - 【請求項４】 それぞれのスイッチングモジュールが、
前記ネットワーク内の他のすべてのスイッチングモジュ
ールの接続先となる第一の複数の入出力スイッチと、前
記コンピュータ・プロセッサの接続先となる第二の複数
の入出力スイッチとを含むことを特徴とする、請求項３
に記載のコンピュータ・プロセッサのネットワーク。 - 【請求項５】 プロセッサ・クロック信号とは独立した
クロック信号により並列バスの個別線に伝送されるディ
ジタル・データを、プロセッサ・クロック信号を有する
複数のプロセッサ間において並列ストリームとして伝送
するステップと、 前記バスにおける前記個別線とは別の線を介して前記ク
ロック信号を伝送するステップと、 伝送された前記クロック信号とは別にそれぞれのデータ
・ストリームを位相整合させるステップと、 ローカル・クロック発振器を伝送された前記クロック信
号と同期させるステップとを含む、複数のプロセッサ・
ユニット間においてデータを半同期伝送する方法。 - 【請求項６】 前記複数のプロセッサ・ユニットが、３
つまたはそれ以上のプロセッサ・ユニットを含み、 前記プロセッサ・ユニットの１つをマスタ・プロセッサ
・ユニットとして指定し、残りのプロセッサ・ユニット
をスレーブ・プロセッサ・ユニットとして指定するステ
ップと、 前記マスタ・プロセッサ・ユニットの前記クロック信号
を、前記スレーブ・ユニットそれぞれに伝送するステッ
プとをさらに含むことを特徴とする、請求項５に記載の
データを半同期伝送する方法。 - 【請求項７】 前記マスタ・クロック信号が複数の経路
を介して伝送されることを特徴とする、請求項５に記載
のデータを半同期伝送する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US26160394A | 1994-06-17 | 1994-06-17 | |
| US261603 | 1994-06-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH086913A JPH086913A (ja) | 1996-01-12 |
| JP3087258B2 true JP3087258B2 (ja) | 2000-09-11 |
Family
ID=22994044
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07115428A Expired - Fee Related JP3087258B2 (ja) | 1994-06-17 | 1995-05-15 | コンピュータ・プロセッサのネットワーク及びデータ半同期伝送方法 |
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| Country | Link |
|---|---|
| US (2) | US5694612A (ja) |
| EP (1) | EP0687986A3 (ja) |
| JP (1) | JP3087258B2 (ja) |
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- 1995-05-10 EP EP95107081A patent/EP0687986A3/en not_active Withdrawn
- 1995-05-15 JP JP07115428A patent/JP3087258B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-24 US US08/669,669 patent/US5694612A/en not_active Expired - Lifetime
- 1996-06-24 US US08/669,667 patent/US6185693B1/en not_active Expired - Lifetime
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|---|
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