JPH02166918A - デイジタル位相調整回路 - Google Patents
デイジタル位相調整回路Info
- Publication number
- JPH02166918A JPH02166918A JP63323137A JP32313788A JPH02166918A JP H02166918 A JPH02166918 A JP H02166918A JP 63323137 A JP63323137 A JP 63323137A JP 32313788 A JP32313788 A JP 32313788A JP H02166918 A JPH02166918 A JP H02166918A
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- JP
- Japan
- Prior art keywords
- phase
- clock
- circuit
- input
- phase comparison
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- Pending
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- 238000001514 detection method Methods 0.000 claims abstract description 11
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、外部同期クロックパルス発生回路において、
複数の外部人力クロックを有する場合の外部入力クロッ
クの位相同期技術に関し、特にディジタルの位相調整回
路に関するものである。
複数の外部人力クロックを有する場合の外部入力クロッ
クの位相同期技術に関し、特にディジタルの位相調整回
路に関するものである。
従来、複数の外部入力クロックに同期したクロックパル
スを発生する外部同期クロックパルス発生回路において
、外部入力クロックの位相調整機能を有する回路は無い
のが実状である。
スを発生する外部同期クロックパルス発生回路において
、外部入力クロックの位相調整機能を有する回路は無い
のが実状である。
本発明はかかる点に鑑みてなされたもので、外部入力ク
ロックの位相調整を可能にし九ディジタル位相調整回路
を提供することを目的とする。
ロックの位相調整を可能にし九ディジタル位相調整回路
を提供することを目的とする。
上記の目的を達成するため、本発明のデイジタル位相調
整回路は、周波数！の入力クロックと。
整回路は、周波数！の入力クロックと。
該入力クロックと同じ周波数の位相基準クロック及び周
波数ｆの整数倍の周波数ｎｆ（ｎ：任意の整数）の位相
比較クロックを入力とし、これら入力クロックと位相比
較クロックの位相を比較してその位相差に応じた入力ク
ロックの周波数の整数倍の周波数の位相比較クロックを
出力する位相比較回路と、該位相比較回路の出力の位相
比較クロックをカウントし、その値と予め設定した閾値
を比較して位相差を検出する位相差検出回路と、該位相
差検出回路の出力に応じて遅延量を設定するための遅延
量設定回路と、該遅延量設定回路の出力と前記位相比較
回路にそれぞれ入力する入力クロック及び位相比較クロ
ックを入力とし、これら遅７＃量設定回路の出力と該位
相比較クロックによって遅延量を変化させて前記位相基
準クロックとの位相差を小さくするべく該入力クロック
の位相調整をする可変遅延回路とを具備したものである
。
波数ｆの整数倍の周波数ｎｆ（ｎ：任意の整数）の位相
比較クロックを入力とし、これら入力クロックと位相比
較クロックの位相を比較してその位相差に応じた入力ク
ロックの周波数の整数倍の周波数の位相比較クロックを
出力する位相比較回路と、該位相比較回路の出力の位相
比較クロックをカウントし、その値と予め設定した閾値
を比較して位相差を検出する位相差検出回路と、該位相
差検出回路の出力に応じて遅延量を設定するための遅延
量設定回路と、該遅延量設定回路の出力と前記位相比較
回路にそれぞれ入力する入力クロック及び位相比較クロ
ックを入力とし、これら遅７＃量設定回路の出力と該位
相比較クロックによって遅延量を変化させて前記位相基
準クロックとの位相差を小さくするべく該入力クロック
の位相調整をする可変遅延回路とを具備したものである
。
したがって、本発明にお・いては、入力クロックの位相
を位相比較クロックの一周期の範囲内で調整することが
可能になる。
を位相比較クロックの一周期の範囲内で調整することが
可能になる。
次に本発明について図面を参照して説明する。
図は本発′明の一実施例を示すブロック図である。
この実施例のディジタル位相調整回路は、位相比較回路
１１と、位相差検出回路１２と、遅延量設定回路１３と
、可変遅延回路１４とから成シ、位相比較回路１１には
、周波数ｆの入力クロックφＩＮと、該入力クロックと
同じ周波数の位相基準クロックφｌ及び周波数ｆの整数
倍の周波数ｎｆ（ｎ：任意の整数）の位相比較クロック
φ２が入力されている。位相差検出回路１２には位相比
較回路１１の出力とリセット信号Ｒ８が入力され、また
遅延量設定回路１３には位相差検出回路１２の出力とリ
セット信号Ｒ８が入力されている。さらに、可変遅延回
路１４には、遅延量設定回路１３の出力と入力クロック
φＩＮ及び位相比較クロックφ２がそれぞれ入力されて
いる。
１１と、位相差検出回路１２と、遅延量設定回路１３と
、可変遅延回路１４とから成シ、位相比較回路１１には
、周波数ｆの入力クロックφＩＮと、該入力クロックと
同じ周波数の位相基準クロックφｌ及び周波数ｆの整数
倍の周波数ｎｆ（ｎ：任意の整数）の位相比較クロック
φ２が入力されている。位相差検出回路１２には位相比
較回路１１の出力とリセット信号Ｒ８が入力され、また
遅延量設定回路１３には位相差検出回路１２の出力とリ
セット信号Ｒ８が入力されている。さらに、可変遅延回
路１４には、遅延量設定回路１３の出力と入力クロック
φＩＮ及び位相比較クロックφ２がそれぞれ入力されて
いる。
上記実施例の構成において、位相比較回路１１に入力ク
ロックφＩＮと位相基準クロックφｌが入力されると、
この位相比較回路１１は両クロックφＩＮ ＋φ１の位
相を比較し、その位相差に比例した入力クロックφ１の
周波数の整数倍の周波数ｎｆの位相比較クロックのパル
スを出力する。すると、位相差検出回路１２は、前記位
相比較回路１１の出力の位相比較クロックパルスの数を
カウントし、そのカウント値と予め設定された閾値とを
比較してその閾値に対する大小関係を判定し出力する。
ロックφＩＮと位相基準クロックφｌが入力されると、
この位相比較回路１１は両クロックφＩＮ ＋φ１の位
相を比較し、その位相差に比例した入力クロックφ１の
周波数の整数倍の周波数ｎｆの位相比較クロックのパル
スを出力する。すると、位相差検出回路１２は、前記位
相比較回路１１の出力の位相比較クロックパルスの数を
カウントし、そのカウント値と予め設定された閾値とを
比較してその閾値に対する大小関係を判定し出力する。
そして、遅延量設定回路１３は、前記位相差検出回路１
２からの出力に応じて遅延量を補正し、２進の並列信号
として可変遅延回路１４に出力する。
２からの出力に応じて遅延量を補正し、２進の並列信号
として可変遅延回路１４に出力する。
これによシ、可変遅延回路１４は、前記遅延量設定回路
１３の出力と位相比較クロックφ２によって遅延量を変
化させ、前記位相基準クロックφ。
１３の出力と位相比較クロックφ２によって遅延量を変
化させ、前記位相基準クロックφ。
との位相差を小さくする方向へ前記入力クロックφ１Ｎ
の位相調整をするととＫより、その位相調整されたクロ
ックを出力クロックφ０υ↑として取り出すことができ
る。したがって、入力クロックφＩＮの位相を位相比較
クロックφ２の一周期の範囲内で調整することが可能に
なる。
の位相調整をするととＫより、その位相調整されたクロ
ックを出力クロックφ０υ↑として取り出すことができ
る。したがって、入力クロックφＩＮの位相を位相比較
クロックφ２の一周期の範囲内で調整することが可能に
なる。
以上説明し丸ように本発明は、全ての信号がディジタル
信号として取シ扱えるようになったことにより、遅延量
を設定して位相調整する回路のＬＳＩ化が実現できる効
果がある。
信号として取シ扱えるようになったことにより、遅延量
を設定して位相調整する回路のＬＳＩ化が実現できる効
果がある。
また、本発明は、位相基準クロックと位相比較クロック
を共通に使用することにょシ、複数の入力クロックの位
相調整を行なう場合、複数の入力クロックの位相を前記
位相比較クロックの一周期の範囲の内で合わせることが
できる効果がある。
を共通に使用することにょシ、複数の入力クロックの位
相調整を行なう場合、複数の入力クロックの位相を前記
位相比較クロックの一周期の範囲の内で合わせることが
できる効果がある。
図は本発明によるディジタル位相調整回路の一実施例を
示すブロック図である。 １１・・・・位相比較回路、１２・・・・位相差検出回
路、１３番・・・遅延量設定回路、１４・・−・可変遅
延回路。 特許出顯人 日本電気株式会社
示すブロック図である。 １１・・・・位相比較回路、１２・・・・位相差検出回
路、１３番・・・遅延量設定回路、１４・・−・可変遅
延回路。 特許出顯人 日本電気株式会社
Claims (1)
- 周波数ｆの入力クロックと、該入力クロックと同じ周波
数の位相基準クロック及び周波数ｆの整数倍の周波数ｎ
ｆ（ｎ：任意の整数）の位相比較クロックを入力とし、
これら入力クロックと位相比較クロックの位相を比較し
てその位相差に応じた入力クロックの周波数の整数倍の
周波数の位相比較クロックを出力する位相比較回路と、
該位相比較回路の出力の位相比較クロックをカウントし
、その値と予め設定した閾値を比較して位相差を検出す
る位相差検出回路と、該位相差検出回路の出力に応じて
遅延量を設定するための遅延量設定回路と、該遅延量設
定回路の出力と前記位相比較回路にそれぞれ入力する入
力クロック及び位相比較クロックを入力とし、これら遅
延量設定回路の出力と該位相比較クロックによつて遅延
量を変化させて前記位相基準クロックとの位相差を小さ
くするべく該入力クロックの位相調整をする可変遅延回
路とを具備したことを特徴とするディジタル位相調整回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63323137A JPH02166918A (ja) | 1988-12-21 | 1988-12-21 | デイジタル位相調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63323137A JPH02166918A (ja) | 1988-12-21 | 1988-12-21 | デイジタル位相調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02166918A true JPH02166918A (ja) | 1990-06-27 |
Family
ID=18151498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63323137A Pending JPH02166918A (ja) | 1988-12-21 | 1988-12-21 | デイジタル位相調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02166918A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5513377A (en) * | 1994-06-17 | 1996-04-30 | International Business Machines Corporation | Input-output element has self timed interface using a received clock signal to individually phase aligned bits received from a parallel bus |
| US5522088A (en) * | 1994-06-17 | 1996-05-28 | International Business Machines Corporation | Shared channel subsystem has a self timed interface using a received clock signal to individually phase align bits received from a parallel bus |
| US6185693B1 (en) * | 1994-06-17 | 2001-02-06 | International Business Machines Corporation | Synchronous interface for transmitting data in a system of massively parallel processors |
| KR100738552B1 (ko) * | 2006-01-18 | 2007-07-11 | 삼성전자주식회사 | 통신 시스템의 망동기 클럭 검사 방법 및 그 장치 |
-
1988
- 1988-12-21 JP JP63323137A patent/JPH02166918A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5513377A (en) * | 1994-06-17 | 1996-04-30 | International Business Machines Corporation | Input-output element has self timed interface using a received clock signal to individually phase aligned bits received from a parallel bus |
| US5522088A (en) * | 1994-06-17 | 1996-05-28 | International Business Machines Corporation | Shared channel subsystem has a self timed interface using a received clock signal to individually phase align bits received from a parallel bus |
| US6185693B1 (en) * | 1994-06-17 | 2001-02-06 | International Business Machines Corporation | Synchronous interface for transmitting data in a system of massively parallel processors |
| KR100738552B1 (ko) * | 2006-01-18 | 2007-07-11 | 삼성전자주식회사 | 통신 시스템의 망동기 클럭 검사 방법 및 그 장치 |
| US7616721B2 (en) | 2006-01-18 | 2009-11-10 | Samsung Electronics Co., Ltd. | Apparatus and method for checking network synchronization clock signal in communication system |
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