JPH1096760A - 自動スキュー調整回路 - Google Patents

Abstract

(57)【要約】 【課題】 並列に最適な遅延時間可変器の遅延時間の設
定ができ、かつ遅延補正時間の増大化を抑制することが
できる自動スキュー調整回路を提供する。 【解決手段】 信号発生器８から出力される信号を信号
ラインＬ１・Ｌ２に伝送し、伝送中にそれぞれ遅延時間
Ｔ１・Ｔ２をもって遅延時間可変器１・２を通して位相
検出器５Ａ・６Ａに入力し、位相検出器５Ａ・６Ａにお
いて、それぞれ遅延時間可変器１・２の出力信号と、基
準信号発生器７からの基準信号との位相差を検出し、そ
の検出結果に応じて、カウンタ回路３・４がそれぞれ遅
延時間可変器１・２の遅延時間を設定して、信号ライン
Ｌ１・Ｌ２に伝送される信号の遅延時間の調整を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＩＣ（集積回
路）テスタなどに適用して、複数の信号ラインに伝達さ
れる信号の時間を基準となる伝達時間になるように、自
動的に遅延時間可変器の信号遅延時間を調整する自動ス
キュー調整回路に関するものである。

【０００２】

【従来の技術】図３は従来の自動スキュー調整回路の構
成説明図であり、この図３により従来の自動スキュー調
整回路について説明する。

【０００３】この図３において、信号発生器８から出力
された信号は複数の信号ラインＬ１・Ｌ２を経て端子Ａ
・Ｂにそれぞれ伝送する場合に、信号ラインＬ１・Ｌ２
の特性の相違などにより、信号ラインＬ１・Ｌ２の伝送
中ににおいて、それぞれ遅延時間Ｔ１・Ｔ２を有し、信
号発生器８から端子Ａ・Ｂに到るまでに、位相差が生じ
ることになる。

【０００４】そこで、図３に示す従来例では、信号ライ
ンＬ１・Ｌ２にそれぞれ遅延時間可変器１と遅延時間可
変器２が挿入されており、信号ラインＬ１・Ｌ２に伝送
される信号発生器８から出力される信号の遅延時間を可
変するようになっている。

【０００５】遅延時間可変器１と遅延時間可変器２の出
力端は、それぞれ前記端子Ａ・Ｂに接続されているとと
もに、フリップ・フロップ回路（以下、ＦＦという）５
・６の各データ入力端Ｄに接続されている。

【０００６】また、これらのＦＦ５・６の各クロック入
力端には、基準信号発生器７から出力される基準信号を
クロック信号として入力されるようになっている。

【０００７】ＦＦ５・６の各出力端は制御回路９の入力
端に接続され、この制御回路９はＦＦ５・６の出力を入
力することにより、遅延時間可変器１と遅延時間可変器
２に対して、制御信号Ｃとして遅延時間データを送出
し、遅延時間可変器１と遅延時間可変器２の信号遅延時
間を変化させるように構成している。

【０００８】次に、このように構成された従来の自動ス
キュー調整回路の動作について説明する。信号発生器８
から出力された信号はそれぞれ信号ラインＬ１・Ｌ２に
伝送され、信号ラインＬ１・Ｌ２固有の特性等により各
信号ラインＬ１・Ｌ２において、遅延時間Ｔ１・Ｔ２の
遅延時間をもって伝送され、遅延時間可変器１と遅延時
間可変器２に入力される。

【０００９】一方、基準信号発生器７からは、一定のパ
ルス幅の基準信号がクロック信号として、ＦＦ５・６の
各クロック入力端に入力されており、これらのＦＦ５・
６にこのクロック信号が入力されるごとに、そのデータ
入力端Ｄに第１の遅延時間可変器１と第２の遅延時間可
変器２の出力信号が取り込まれ、ＦＦ５・６の出力端Ｑ
から出力されるＦＦ５・６の出力信号は制御回路９に入
力される。

【００１０】制御回路９はＦＦ５・６の出力信号から信
号ラインＬ１・Ｌ２で遅延された信号発生器８から出力
される信号の遅延時間Ｔ１・Ｔ２を補正すべく、遅延時
間データを制御信号Ｃとして、遅延時間可変器１と遅延
時間可変器２に出力する。

【００１１】これにより、遅延時間可変器１・２は信号
ラインＬ１・Ｌ２での遅延時間Ｔ１・Ｔ２を補正して信
号発生器８から出力される信号が端子Ａ・Ｂに伝送され
るまでの遅延時間を補正して、両信号ラインＬ１・Ｌ２
での遅延時間の相違を是正すべく、遅延時間を可変す
る。

【００１２】このように、図３に示す従来の自動スキュ
ー調整回路は、信号発生回路８から出力された信号が端
子Ａに伝達されるまでの時間と端子Ｂに伝達されるまで
の時間とが一致するようように、遅延時間可変器１と遅
延時間可変器２の信号遅延時間を可変するようにしてい
る。

【００１３】この信号遅延時間を可変するために、制御
回路９は遅延時間可変器１・２に遅延時間データを伝送
し、遅延時間可変器１・２の信号遅延時間を変化させて
ＦＦ５・６の出力の変化を監視する。

【００１４】遅延時間可変器１・遅延時間可変器２の最
少の分解能の変化でＦＦ５・６の出力が変化するデータ
を探し、そのデータを遅延時間可変器１・２にデータを
保持させる。

【００１５】上記のような一連の処理が終了すると、信
号発生器８から出力された信号が端子Ａまでに到達する
までの時間と、端子Ｂまでに到達するまでの時間とが遅
延時間可変器１・の最少分解能の時間内で一致する。

【００１６】

【発明が解決しようとする課題】しかし、このような従
来の自動スキュー調整回路では、第１の遅延時間可変器
１と第２の遅延時間可変器２のそれぞれに対してシリア
ルに伝達遅延時間を設定していくので、伝送する信号の
遅延時間を一致させる信号ラインが増えた場合、その信
号ラインの増数に対応して増えた遅延時間可変器の個数
分、遅延時間設定までの処理を繰り返し行わなければな
らなかった。

【００１７】

【課題を解決するための手段】上記従来の課題を解決す
るために、この発明の自動スキュー調整回路は、信号発
生器８から出力される信号を複数の信号ラインＬ１・Ｌ
２に伝達される際に生じる信号の時間差が、基準となる
伝達時間になるように基準信号を発生する基準信号発生
器７と、各々の前記信号ラインに伝送される信号発生器
８の信号の伝送時間を調整する遅延時間可変器１と遅延
時間可変器２と、前記信号ラインＬ１・Ｌ２に伝送され
る信号発生器８から出力された信号と基準信号発生器７
より発生した信号との位相差を検出する位相検出器５Ａ
と位相検出器６Ａから出力された信号により制御され、
遅延時間可変器１と遅延時間可変器２の遅延時間を設定
するカウンタ回路３とカウンタ回路４とを備えることを
特徴とする。

【００１８】

【発明の実施の形態】この発明の自動スキュー調整回路
によれば、各信号ラインＬ１・Ｌ２に伝送される信号発
生器８から出力される信号をそれぞれ遅延時間可変器１
・２を通して位相比較器５Ａ・６Ａに入力させ、位相比
較器５Ａ・６Ａにおいて、遅延時間可変器１・２を通過
した信号の位相と基準信号発生器７から出力される基準
信号の位相との位相差を、それぞれ検出し、位相比較器
５Ａ・６Ａの検出出力をそれぞれカウンタ回路３・４に
入力し、カウンタ回路３・カウンタ回路４により、それ
ぞれ遅延時間可変器１・２の遅延時間を設定し、遅延時
間可変器１・２において、信号ラインＬ１・Ｌ２に伝送
される信号の遅延時間を最小となるようにする。

【００１９】次に、この発明の自動スキュー調整回路の
実施の形態について図面に基づき説明する。図１はこの
発明の一実施の形態の構成を示すブロック図であり、図
２は図１における位相検出器５Ａ・６Ａの内部構成を具
体的に示した全体の構成を示すブロック図である。

【００２０】図１と図２により、この発明の一実施の形
態の構成について、図３と同一部分には、同一符号を付
して説明する。信号発生器８から出力される信号は複数
の信号ラインＬ１・Ｌ２に伝送されるようにしており、
この図１、図２では説明を簡略にするために、複数の信
号ラインとして、２本の信号ラインＬ１・Ｌ２を図示し
て説明を進めるが、もちろん２本以上の信号ラインがあ
る場合にも、この発明を適用することができるのはいう
までもない。

【００２１】信号ラインＬ１・Ｌ２に信号が伝送される
際に、この信号ラインＬ１・Ｌ２や図示しないバッファ
ゲート等により、遅延時間Ｔ１・Ｔ２がそれぞれ生じる
可能性がある。

【００２２】信号発生器８から出力された信号は、信号
ラインＬ１・Ｌ２を経て端子Ａ・Ｂに到るまでに、それ
ぞれ遅延時間可変器１と遅延時間可変器２を経由して位
相比較器５Ａと位相比較器６Ａにそれぞれ入力されるよ
うになっている。

【００２３】位相比較器５Ａと位相比較器６Ａはそれぞ
れ図２に示すように、２入力のオアゲート５ａ・６ａを
有しており、各オアゲート５ａ・６ａの第１の入力端ａ
には、それぞれ遅延時間可変器１と遅延時間可変器２の
出力信号が入力されるようになっている。

【００２４】また、オアゲート５ａ・６ａの各第２の入
力端ｂには、基準信号発生器７から出力される基準信号
として、反転クロック波形が入力されるようになってい
る。したがって、オアゲート５ａ・６ａはそれぞれ遅延
時間可変器１と遅延時間可変器２の出力信号と基準信号
との論理和をとるようになっている。

【００２５】オアゲート５ａの出力信号、ひいては第１
の位相比較器５Ａの出力信号は２入力のアンドゲート１
０の第１の入力端に送出されるようになっている。

【００２６】同様にして、オアゲート６ａの出力信号、
ひいては第２の位相比較器６Ａの出力信号は２入力のア
ンドゲート１１の第１の入力端に送出されるようになっ
ている。

【００２７】アンドゲート１０・１１の各第２の入力端
には、スキュー調整時にスキュー・モード信号Ｓが入力
されるようになっている。この実施の形態での「スキュ
ー」とは、複数の信号ラインＬ１・Ｌ２における信号の
伝送時間の差をいう。

【００２８】アンドゲート１０の出力信号は第１のカウ
ンタ回路３に入力クロックとして入力されるようになっ
ており、アンドゲート１１の出力信号は第２のカウンタ
回路４に入力クロックとして入力されるようになってい
る。

【００２９】カウンタ回路３・４はそれぞれ遅延時間可
変器１・２の遅延時間を設定するためのものであり、カ
ウンタ回路３・４は前記アンドゲート１０・１１の出力
をカントしてそれぞれ遅延時間可変器１・２の遅延時間
を設定するようにしている。

【００３０】この場合、遅延時間可変器１・２の遅延時
間は、カウンタ回路３・４による設定値がオール「０」
の場合に最小の遅延時間になり、カウンタ回路３・４に
よる設定値がオール「１」の場合に最大の遅延時間にな
るようにしている。

【００３１】この遅延時間可変器１と遅延時間可変器２
の遅延時間可変範囲は、遅延時間Ｔ１と遅延時間Ｔ２の
時間差より大きい遅延時間可変範囲を有するものとなっ
ている。

【００３２】また、カウンタ回路３とカウンタ回路４に
は、それぞれリセット信号Ｒが入力されるようになって
いる。リセット信号Ｒがカウンタ回路３・４に入力され
ることにより、これらのカウンタ回路３・４の初期値を
すべて「０」にして、遅延時間可変器１・信号遅延時間
を最小にするようになっている。

【００３３】次に、以上のように構成されたこの実施の
形態の動作について説明する。信号発生器８から出力さ
れた信号は端子Ａ・Ｂ方向にそれぞれ信号ラインＬ１・
Ｌ２に伝送され、この信号は信号ラインＬ１・Ｌ２の伝
送中にこの信号ラインＬ１・Ｌ２の特性および図示しな
いバッファゲートなどによりそれぞれ遅延時間Ｔ１・Ｔ
の遅延を受けて遅延時間可変器１・２の遅延時間可変器
２に入力される。

【００３４】この遅延時間可変器１の出力信号は位相検
出器５Ａのオアゲート５ａの第１の入力端ａに入力され
る。同様にして、遅延時間可変器２の出力信号は位相検
出器６Ａのオアゲート６ａの第１の入力端ａに入力され
る。

【００３５】各オアゲート５ａ・６ａの第２の入力端ｂ
には、基準信号発生器７から出力された反転クロック波
形が入力される。これにより、オアゲート５ａは第１の
遅延時間可変器１の出力信号と反転クロック波形との論
理和をとって、アンドゲート１０の第１の入力端に出力
する。同様にして、オアゲート６ａは第２の遅延時間可
変器２の出力信号と反転クロック波形との論理和をとっ
て、アンドゲート１１の第２の入力端に出力する。

【００３６】アンドゲート１０・１１の各第２の入力端
には、スキューモード信号Ｓが入力され、アンドゲート
１０はこのスキューモード信号Ｓとオアゲート５ａの出
力との論理積をとって第１のカウンタ回路３にクロック
入力として出力する。同様にして、アンドゲート１１は
スキューモード信号Ｓとオアゲート６ａとの論理積をと
って、第２のカウンタ回路４にクロック入力として出力
する。

【００３７】カウンタ回路３・４の上記クロック入力が
入力されるのに先立ち、カウンタ回路３・４の各リセッ
ト入力端には、リセット信号Ｒが入力されて、リセット
されており、このリセット時には、カウンタ回路３・カ
ウンタ回路４のカウント値が「０」である。

【００３８】遅延時間可変器１の遅延時間の設定値はカ
ウンタ回路３により設定され、カウンタ回路３のリセッ
ト時には、「０」であり、設定値がオール「０」で遅延
時間可変器１は最小の遅延時間になり、設定値がオール
「１」で最大遅延時間になる。

【００３９】同様にして、遅延時間可変器２の遅延時間
の設定値はカウンタ回路４により設定され、カウンタ回
路４のリセット時には、「０」であり、設定値がオール
「０」で遅延時間可変器２は最小の遅延時間になり、設
定値がオール「１」で最大遅延時間になる。

【００４０】カウンタ回路３・４がアップカウンタの場
合には、信号発生器８の信号の発生を基準信号発生器７
から発生される基準信号の信号発生時間から遅延時間可
変器１・２の可変時間を引いた時間内に発生させる。

【００４１】カウンタ回路３・４の前記リセット状態後
に、信号発生器８からの信号、すなわち、遅延時間可変
器１・２の可変可能な時間設定分布クロックを発生し
て、遅延時間可変器１・２に入力することにより、遅延
時間可変器１・２からクロックが出力されている場合に
は、このクロックはそれぞれカウンタ回路３・４にクロ
ックとして入力されるべく、位相検出器５Ａのオアゲー
ト５ａ、位相検出器６Ａのオアゲート６ａにおいて、前
述のように、基準信号発生器７から出力される基準信号
としての反転クロック波形との論理和をとり、アンドゲ
ート１０・１１の各第１の入力端に出力する。

【００４２】アンドゲート１０・１１において、スキュ
ー信号Ｓと位相検出器５Ａのオアゲート５ａ、位相検出
器６Ａのオアゲート６ａの論理和との論理積をとり、こ
の論理積をカウンタ回路３・４に出力する。

【００４３】これにより、カウンタ回路３・４がカウン
ト動作を行って、遅延時間可変器１・２の遅延時間設定
を行って、遅延時間可変器１・２を通過する信号の遅延
時間を長くするようにする。換言すれば、信号の伝送時
間を遅らせる。

【００４４】このようにして、遅延時間可変器１・２を
通過する信号を遅延させることにより、それぞれ位相検
出器５Ａ・６Ａにおいて、遅延時間可変器１・２の出力
信号と、基準信号発生器７の出力信号との位相が合った
時点で、位相検出器５Ａ・６Ａの出力がなくなる。

【００４５】この結果、アンド・ゲート１０・１１から
出力が発生しなくなる。したがって、カウンタ回路３・
４のカウント動作が停止し、遅延時間可変器１・２の遅
延制御動作が停止する。

【００４６】なお、上記の説明では、カウンタ回路３・
４はアップカウンタを使用している場合の説明である
が、このカウンタ回路３・４をダウンカウンタで構成し
た場合には、信号発生器８の信号の発生を基準信号発生
器７の信号発生時間から遅延時間可変器１・２の時間を
合計した時間内に発生させるようにする。

【００４７】

【発明の効果】以上のように、この発明によれば、信号
発生器から出力される信号を複数の信号ラインに伝送す
る際に、各信号ラインごとに遅延時間可変器を通して基
準信号発生器から出力される基準信号との位相差を、各
信号ラインごとに位相検出器で検出し、この検出信号を
各遅延時間可変器に対応するカウンタ回路にクロック信
号として送出し、カウンタ回路で各遅延時間可変器の遅
延時間を設定し、その設定値により信号ラインに伝送さ
れる信号の遅延時間を可変し、信号ラインに伝送される
信号の時間を基準となる伝達時間になるようにしたの
で、各遅延時間可変器の遅延時間の設定値を可変させつ
つ、基準信号発生器との位相差を監視することなしに、
並列に最適な遅延時間可変回路の遅延時間を設定でき、
これに伴い、信号ラインに伝送される信号の遅延補正時
間の増大化の抑制が可能となる。

【図面の簡単な説明】

【図１】この発明による自動スキュー調整回路の一実施
の形態の構成を示すブロック図である。

【図２】図１の自動スキュー調整回路における位相検出
器の内部構成を具体的に示したこの発明による自動スキ
ュー調整回路の一実施の形態の全体の構成を示すブロッ
ク図である。

【図３】従来の自動スキュー調整回路の一例の構成を示
すブロック図である。

【符号の説明】

１ 第１の遅延時間可変器 ２ 第２の遅延時間可変器 ３ 第１のカウンタ回路 ４ 第２のカウンタ回路 ５Ａ 第１の位相検出器 ５ａ 第１のオアゲート ６Ａ 第２の位相検出器 ６ａ 第２のオア・ゲート ７ 基準信号発生器 ８ 信号発生器 １０ 第１のアンドゲート １１ 第２のアンドゲート Ｌ１・Ｌ２ 信号ライン Ａ・Ｂ 端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】 信号発生器(8) から出力される信号を複
   数の信号ライン(L1)・(L2)に伝達される際に生じる信号
   の時間差が、基準となる伝達時間になるように基準信号
   を発生する基準信号発生器(7) と、 各々の前記信号ラインに伝送される信号発生器(8) の信
   号の伝送時間を調整する第１の遅延時間可変器(1) と第
   ２の遅延時間可変器(2) と、 前記信号ライン(L1)・(L2)に伝送される信号発生器(8)
   から出力された信号と基準信号発生器(7) より発生した
   信号との位相差を検出する第１の位相検出器(5A)と第２
   の位相検出器(6A)から出力された信号により制御され、
   第１の遅延時間可変器(1) と第２の遅延時間可変器(2)
   の遅延時間を設定する第１のカウンタ回路(3) と第２の
   カウンタ回路(4) とを備えることを特徴とする自動スキ
   ュー調整回路。
2. 【請求項２】 請求項１記載の自動スキュー調整回路に
   おいて、 第１の位相検出器(5A)と第２の位相検出器(6A)は、それ
   ぞれ信号発生器(8) から出力された信号と前記基準信号
   発生器(7) から出力された信号との論理和をとることを
   特徴とする自動スキュー調整回路。