JPS61209370A

JPS61209370A - スキユ−補正方式

Info

Publication number: JPS61209370A
Application number: JP60049610A
Authority: JP
Inventors: Etsuo Hino; 悦雄日野; Akinori Noguchi; 野口　昭範; Eiji Wada; 和田　英二
Original assignee: Hitachi Electronics Engineering Co Ltd
Current assignee: Hitachi High Tech Corp
Priority date: 1985-03-13
Filing date: 1985-03-13
Publication date: 1986-09-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分彎〕この発明は、クロックパルスのスキュー補正方式に関し
、特に多チャネルのクロックパルスのスキューを短時間
に補正する場合に好適なスキュー補正方式に関する。

〔従来技術〕

ＩＣテスターでは、テスト機能に関連した多数の回路に
同位相のクロックパルスを供給する必要がある。この場
合、クロックパルス受信端において、各チャネルのクロ
ックパルス相互間にある程度のスキューが生じるのが普
通であるため、受信端またはその近傍で、各チャネルの
クロックパルスを基準クロックパルスに位相合わせし、
スキューを補正する必要がある。従来、クロックパルス
と基準クロックパルスとの位相ずれが、約±３゜Ｏピコ
秒以内になるようにスキュー補正を行っている。

従来、ＩＣテスターにおけるクロックパルスの各チャネ
ルのクロックパルスの受信端近傍において、クロックパ
ルスはチャネル対応の可変遅延回路に入力され、それよ
り遅延されて出力されるクロックパルスは、チャネル対
応の比較器にて基準クロックパルスと比較される。その
比較結果は、全チャネル共通のマイクロコンピュータに
送られろ。このマイクロコンピュータは、その比較が不
一致ならば、可変遅延回路に対する遅延時間設定データ
を単位量だけインクリメントする。この遅延時間設定デ
ータはデジタル／アナログ変換器を介して可変遅延回路
の制御入力に与えられ、可変遅延回路の遅延時間が単位
量だけ増加または減少する。可変遅延回路を通過したク
ロックパルスと基準クロックパルスとが再び比較され、
その比較が不一致ならば、マイクロコンピュータにより
再び遅延時間設定データがインクリメントされる。

このような補正動作が比較器で一致がとれるまで各チャ
ネルについて繰り返され、スキューが補正される。

〔発明が解決しようとする問題点〕

しかし、速度が制約されろマイクロコンピュータを用い
ることと、マイクロコンピュータを全チャネル共通に科
用する関係上、各チャネルのスキュー補正処理が順次的
にならざるを得ないことから、スキュー補正処理に長い
時間を要するという問題点がある。従来、例えば３６８
チヤネルのクロックパルスを使用しているＩＣテスター
では、全チャネルのスキュー補正処理に、約９０ないし
１００分という極めて長い時間を要していた。

〔発明の目的〕

この発明は、そのような従来技術の問題点を解決し、短
時間で多チャネルのクロックパルスのスキュー補正処理
を行うことができるスキュー補正方式を提供することを
目的とする。

〔問題点を解決する手段〕

か５る目的を達成するために、この発明によれば、各チ
ャネルのクロックパルスは、その受信端またはその近傍
において、チャネル対応の可変遅延回路に入力される。

この可変遅延回路の遅延時間は可変であり、同可変遅延
回路に関連したカウンタの値に依存する。この可変遅延
回路を通過したクロックパルスは、チャネル対応の比較
器で基準クロックパルスと比較され、この比較器の出力
は全チャネル数より少ない１つ以上の特定チャネルに対
応して設けられた一致検出回路に入力される。この一致
検出回路は、対応チャネルの比較器の出力を監視し、そ
の比較の一致を検出するまで、対応チャネルの可変遅延
回路に関連したカウンタの値を逐次更新して、その可変
遅延回路の遅延時間を逐次増加または減少させる。

〔作用〕

このように、この発明によれば、すべてハードウェアに
よってスキュー補正処理が実行され、速度が制約される
マイクロコンピュータは用いられない。また、一致検出
回路は全チャネル数より少ない１つ以上の特定チャネル
毎に設けられ、少なくとも一致検出回路と同数のチャネ
ルの処理を並行して実行できる。したがって、処理時間
を従来より大幅に短縮できる。例えば、前述の３６８チ
おいて、一致検出回路を各チャネル対応に設けた場合、
全チャネル数ないし１５秒程度まで短縮可能である。

〔実施例〕

以下、この発明の実施例について図面を用いて詳細に説
明する。

第１図は、この発明の一実施例を示すブロック図である
。この図において、ＣＫｉ　　（０）、ＣＫｉ（１）、
　　・・・はスキュー補正すべき各チャネルのクロック
パルスであり、８　（０）　、　８　（１）、・・・は
チャネル対応に設けられたスキュー補正回路である。ス
キュー補正回＠８はすべて同一構成であるので、スキュ
ー補正回路８（１）の内部構成だけが図示されている。

各チャネルのクロックパルスＣＫｉは、その受信端近傍
に配置されたアナログ制御型の可変遅延回路に入力され
る。ＣＫｏはクロックパルスＣＫｉを可変遅延回＃１１
０で遅延したクロックパルスであり、それを使用する回
路部分（図示せず）へ淋もへ島コ１マ４Ａ）−ｅ−＝ふ
すＩｔ’１１．シー１−−１月−一一＾轄ｎ−あり、ク
ロックパルスＣＫｏと基準クロックパルスＣＫ　ｓとを
比較し、その比較結果に応じた信号を出力する。基準ク
ロックパルスＣＫｓの繰り返し周期は、クロックパルス
ＣＫｉのそれと同一である。

１４は一致検出回路であり、比較器１２の出力を監視し
、比較器１２での比較の一致検出を行い、その検出結果
に応じてカウンタ１６に対するインクリメンｌ−（また
はデクリメント）用パルスＣＴの発生を制御する。カウ
ンタ１６は可変遅延回路１０の遅延時間を決定するため
の遅延時間設定データを発生するものであり、本実施例
では可変遅延回路１０はアナログ制御型であるから、カ
ウンタ１６の出力（遅延時間設定データ）はデジタル／
アナログ変換器１８によってアナログ（３号に変換され
た後、可変遅延回路１０の制御入力へ与えられる。した
がって、可変遅延回路１０がデジタル制御型の場合は、
その制御入力にカウンタ１６の出力を直接供給してよい
。ＳＴはスタートパルスであり、カウンタ１６および一
致検出回路１４に入力される。

次にスキュー補正動作を説明ずろ。スタートパルスＳＴ
が入力されると、各スキュー補正回＃５８内のカウンタ
１６はクリアされ、その値は初期値（例えばゼロ）にな
り、したがって可変遅延回路１０の遅延時間は初期値に
設定される。また、−数構出回路１４は初期状態になり
、−数構出を開始する。

可変遅延回路１０より出力されるクロックパルスＣＫｏ
と基準クロックパルスＣＫｓとが比較器１２で比較され
、それらの位相ずれの有無に関連した信号が比較器１２
より出力される。−数構出回路１４は、比較器１２の出
力が一致の状態であるかチェックし、不一致の状態なら
ばパルスＣＴを送出する。カウンタ１６の値は、パルス
ＣＴが入力される度に１ずつ増加（または減少）し、そ
の結果、可変遅延回路１０の遅延時間は単位量ずつ増加
（または減少）する。

以下同様に、比較器１２の比較が不一致の間、−数構出
回路１４よりパルスＣＴが順次送出され、カウンタ１６
が順次インクリメント（またはデクリメント）され、可
変遅延回路１０の遅延時間が逐次増加（または減少）せ
しめられる。

出力クロックパルスＣＫｏと基準クロックパルスＣＫｓ
の位相が一致すると（両者の位相差が所定値以下になる
と）、−数構出回路１４は比較器１２の出力状態からそ
の一致を検出し、パルスＣＴの送出を抑止する。この状
態は、スタートパルスＳＴが再入力されるまで、比較器
１２の出力状態に関係なく維持されろ。したがって、可
変遅延回路１０の遅延時間は、その時のカウンタ１６の
値で決まる長さに固定され、スキューを補正されたクロ
ックパルスＣＫｏが得られる。

このようなスキュー補正処理は、チャネル対応のスキュ
ー補正回路８によって並行して実行される。また、各ス
キュー補正回路８はハードウェアのみから構成さ負、十
分高速応答のものを容易に実現可能なものである。

したがって、本実施例によれば、従来より遥か第２図は
、この発明の他の実施例を示すブ四ツク図である。この
図において、第１図と同一符号　　　−は同等部分を示
す。

本実施例は、チャネル対応のスキュー補正回路８の構成
が以下に述べるように部分的に部変更されている以外は
、前記実施例と同様である。

各スキュー補正回路８ａにおいて、１６ａは相補出力を
有するカウンタであり、その肯定側出力（Ｑ）と否定側
出力（Ｑ）とが、切替ゲート回路２０を介して交互に選
択されてデジタル／アナログ変換１ｉＪ１８に入力され
る。つまり、カウンタ１６ａの真数値と、その１の補数
値とが、遅延時間設定データとして交互に利用される。

２２は切替ゲート回路２０の入力選択を制御するための
Ｔフリップフロップであり、−数構出回路１４からパル
スＣＴを供給される度に、状態を反転する。

動作を説明する。スタートパルスＳＴが入力されると、
カウンタ１６ａはクリアされて初期値（ゼロ）となり、
Ｔフリップフロップ２２はリセットｅｔ　ｈ−ＩＩＴＹ
ｔｔｚＡｔ’　−ｋ　ｒｉｉｌａ　９　ｎけ壱＾”ｔｈ
　Ｉ　Ｇ　ｎ　／Ｉ’＊肯定側出力（Ｑ）を選択する。

この時、可変遅延回路１０の遅延時間は、可変範囲内の
特定の値（例えば中間値）となるように、デジタル／ア
ナログ′変換器１８の出力バイアスされている。

−数構出回路１４は、スタートパルスＳＴでリセットさ
れると、比較器１２の出力監視を開始し、それが不一致
の状態ならば、パルスＣＴを送出する。パルスＣＴが１
つ生じると、カウンタ１６ａは１だけインクリメントし
、またＴフリップフロップ２２が状態を反転するため、
切替ゲート回路２０はカウンタ１６ｍの否定側出力（Ｑ
）を選択してデジタル／アナログ変換Ｎ１８へ入力する
。

−数構出回路１４で比較の一致が検出されるまで、カウ
ンタ１６ａのインクリメントと切替ゲート回路２０の選
択切替えが繰り返し行われ、基準クロックパルスにクロ
ックパルスＣＫｏの位相が合わせられる。

以上の説明から明らかなように、本実施例においては、
可変遅延回路１０の遅延時間の可変範囲を２つに分割し
、それぞれの領域内の設定遅延時間の場合について交互
に、クロックパルスＣＫ。

と基準クロックパルスＣＫｓとの位相ずれをチェックす
る。したがって、第１図によって説明した前記実施例の
場合より、スキュー補正処理時間は短縮されろ。

なお、切替ゲート回路２０にカウンタ１６！Ｌの肯定側
出力と否定側出力を交互に選択させ、それぞれの場合に
ついて比較の一致検出を行い、その両方の一致がとれな
いときのみパルスＣＴを送出するように、−数構出回路
１４を変更してもよい。

また、可変遅延回路１０をデジタル制御型のものと置換
すれば、デジタル／アナログ変換器１８を省き得る。

第３図によって、この発明の別の実施例を説明する。こ
の図において、３０　（０）、３０　（１）・・・は、
各チャネル対応相けられたチャネル対応回路である。各
チャネル対応回路３０は、第１図に示した可変遅延回路
１０、比較器１２、カウンタ１６およびデジタル／アナ
ログ変換部１８から成る回路、または、第２図に示した
可変遅延回路１０．比較器１２、カウンタ１６ａ、デジ
タル／アナログ変換器１８、切替ゲート回路２０および
Ｔフリップフロップ２２から成る回路である。

各チャネルのクロックパルスＣＫｉは、その受信端近傍
に設けられた対応するチャネル対応回路３０内の可変遅
延回路１０に入力される。

本実施例においては、全チャネルは所定数毎に２つ以上
のブロックに分割され、その各ブロック毎にブロック対
応回路４０　（０）、４０　（１）。

・・・が設けられている。各ブロック対応回路４０は、
−数構出回路１４ａ１マルチプレクサ３２、デマルチプ
レクサ３４、および走査カウンタ３６から構成されてい
る。

各ブロック対応回路４０について説明する。対応ブロッ
ク内の各チャネル対応回路３０内の比較Ｐｌｔ（１２）
の出力は、マルチプレクサ３２によって選択的に一致検
出回路１４ａに入力される。−数構出回路１４ａは、比
較一致を検出する度に走査カウンタ３６ヘパルスＵＰを
送出し、比較一致葵鯰出ＬＴも＃ｆｈ出飾り島禮坊１６
　　キ呑七内・７々１６からのキャリーパルスＣＹを受
けると、動作停止状態となる点以外は、前記各実施例の
一致検出回路１４と同様である。走査カウンタ３６は、
スタートパルスＳＴによってクリアされ、パルスＵＰに
よってインクリメントされるもので、計数値がクロック
パルスのチャネル数を越えると、キャリーパルスＣＹを
出力する。マルチプレクサ３２で選択されるチャネル対
応回路３０は、この走査カウンタ３６の値によって指定
される。デマルチプレクサ３４は、走査カウンタ３６の
値に対応するチャネル対応回路３０に対して選択的に、
−数構出回路１４ｍから出力されるパルスＣＴを供給す
るものである。

次に動作を説明する。スタートパルスＳＴが入力される
と、全チャネル対応口Ｗ＠　３０内の遅延時間設定カウ
ンタがクリアされ、その内部の可変遅延回路の遅延時間
は初期値に設定される。同時に、各ブロック対応口Ｆｅ
１４０内の走査カウンタ３６はゼロ・クリアされ、マル
チプレクサ３２は対応ブロック内の第１のチャネルに対
するチャネル対応回路３０の比較型出力を選択し、デマ
ルチプレクサ３４も同じチャネル対応回路３０を選択し
、また−数構出回路１４ａはリセットされ、−数構出動
作を開始する。

選択された第１のチャネルのクロックパルスＣＫｏと基
準クロックパルスＣＫｓとの位相が合わない間、−数構
出回路１４ａから順次出力されるパルスＣＴにより、選
択中のチャネル対応回路３０内の遅延時間設定カウンタ
がインクリメント（またはデクリメント）される。

第１のチャネルのクロックパルスＣＫｏと基準クロック
パルスＣＫｓとの位相が一致すると、−数構出回路１４
ａはパルスＵＰを送出して走査カウンタ３６を１だけイ
ンクリメントし、再び一致検出動作を開始する。走査カ
ウンタ３６の値が「１」になるため、マルチプレクサ３
２は対応ブロック内の第２チヤネルのクロックパルスＣ
Ｋｏを選択して取込み、デマルチプレクサ３４はパルス
ＣＴを、そのチャネル対応回路３０内の遅延時間設定カ
ウンタに供給する。

このチャネルの位相合わせを終了すると、−数回路１４
１ＬはパルスＵＰを送出して走査カウンタ３６をインク
リメントし、次のチャネルの処理に移行する。

乙のようにして、対応ブロック内の最後のチャネルの位
相合わせを終了すると、−数構出回路１４ａのパルスＵ
Ｐによ秒走査カウンタ３６の値がチャネル数を越えキャ
リーパルスＣＹを出力するため、−数構出回路１４ａは
動作を停止する。以後、スタートパルスＳＴが再入力さ
れるまで、各チャネル対応回路３０内の可変遅延回路の
遅延時間は固定される。

本実施例によれば、スキュー補正回路の一部が複数チャ
ネルで共用されるため、チャネル数が多い場合、スキュ
ー補正回路のハードウェア量を、前記各実施例よ秒も大
幅に削減できる。ブロック内の各チャネルは逐次処理さ
れるから、処理時間は前記各実施例より増加するが、１
ブロック当りのチャネル数を適切に決定すれば、十分な
処理速度を達成できる。

以上、この発明の実施例について説明したが、この発明
は、その要旨を逸脱しない、範囲で、各部構成を種々変
形して実施できることは勿論である。

また、この発明は、ＩＣテスターに限らず、各種電子装
置におけるクロック系に一般的に適用できることは言う
までもない。

〔効果〕

以上詳細に説明したように、この発明にあっては、チャ
ネル対応に、関連したカウンタの値に応じて遅延時間が
決まる可変遅延回路と、この可変遅延回路によって遅延
後の対応チャネルのクロックパルスと基準クロックパル
スとを比較する比較器とを設けるとともに、全チャネル
数より少ない１つ以上の特定チャネルに対応させて一致
検出回路を設け、この−数構出回路により、対応チャネ
ルの前記比較器の出力に基づきその比較の一致を検出す
るまで対応チャネルの前記カウンタの値を逐次更新する
ことにより、クロックパルスのスキューを補正するから
、スキュー補正処理時間を従

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、第２
図は、この発明の他の実施例を示すブロック図、第３図
は、この発明のもう１つの実施例を示すブロック図であ
る。８．８ａ・・・スキュー補正回路、１０・・・可変遅延
回路、１２・・・比較器、１４．１４ａ・・・−数構出
回路、１６．１６ｍ・・・遅延時間設定カウンタ、１８
・・・デジタル／アナログ変換器、２０・・・切替ゲー
ト回路、３０・・・チャネル対応回路、３２・・・マル
チプレクサ、３４・・・デマルチプレクサ、３６・・・
走査カウンタ、４０・・・ブロック対応回路。

Claims

【特許請求の範囲】

（１）Ｎチャネルのクロックパルスのスキュー補正方式
であって、チャネル対応に、関連したカウンタの値に応
じて遅延時間が決まる可変遅延回路と、この可変遅延回
路によって遅延後の対応チャネルのクロックパルスと基
準クロックパルスとを比較する比較器とを設けるととも
に、Ｎより少ない１つ以上の特定チャネルに対応させて
一致検出回路を設け、この一致検出回路により、対応チ
ャネルの前記比較器の出力に基づきその比較の一致を検
出するまで対応チャネルの前記カウンタの値を逐次更新
することを特徴とするスキュー補正方式。
（２）可変遅延回路の遅延時間は、カウンタの真数値と
その補数値とに交互に依存して決定されることを特徴と
する特許請求の範囲第１項記載のスキュー補正方式。