JPH0340523A - デジタル位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、デジタル位相同期回路に関し、特に入力信
号に位相同期したクロックを作成するデジタル位相同期
回路に関する。

［従来の技術］ 従来、入力信号に位相同期した出力信号を得るための回
路構成として、位相同期ループ（Ｐｈａｓｓ−Ｌｏｃｋ
ｅｄ　Ｌｏｏｐ　：以下、ＰＬＬと称する）がある。

このＰＬＬには１つの発振器があり、その発振器の周波
数および位相がつねに入力信号の周波数・位相に一致す
るように、位相差を検出してフィードバックにより制御
が行われている。

第３図は、例えば畑・古川著ｒＰＬＬ−ＩＣの使い方」
　（秋葉出版、１９８７年１１月２０日発行）、ｍ１４
７ページに示された従来のデジタル位相同期回路を示す
ブロック図である。図中、（１）は、信号入力端子（１
０）から位相情報を入力信号として入力し、後述する可
変分周回路（８）からの位相比較タイミング信号と比較
して２値量子化した位相比較結果を出力する位相比較回
路、（１２）は、その位相比較結果を入力して位相制御
信号を出力するシーケンシャル・ループ・フィルタ（以
下、ＳＬＦと略称する）、（８）は、その位相制御信号
を入力して発振器（９）からの高速クロックの分周数を
可変して前記位相情報に同期したクロックをクロック出
力端子（１１）から出力する可変分周回路である。

次に、上記従来のデジタル位相同期回路の動作について
説明する。位相比較回路（１）は、入力端子（１０）か
ら位相情報を入力信号として入力し、可変分周回路（８
）からの位相比較タイミング信号と比較して、「進み」
および「遅れ」の２値量子化した位相比較結果を出力す
る。５ＬＦ（１２）は、その位相比較結果を入力して位
相制御の有無とその方向を示した位相制御信号を出力す
る。可変分周回路（８）は、その位相制御信号を入力し
て発振器（９）からの高速クロックの分周数を、「進み
」位相制御の場合は−１し、「遅れ」位相制御の場合は
＋１して前記位相情報に同期したクロックをり゛ロック
出力端子（１１）から出力する。

第４図は、入力信号こ出力クロックの位相差の時間的変
化を示したもので、図中（ｍ）は入力信号の位相、（ｎ
）は出力クロックの位相、（０）〜（ｘ）は信号が入力
された時刻を示す。５ＬＦ（１２）の例としては、位相
比較結果が「進み」の場合は、「進み」位相制御を起動
し、「遅れ」の場合は、「遅れ」位相制御を起動する、
位相同期範囲の最も大きいものを用いた。第４図の場合
、入力信号は３サンプルに１度入力され、その都度「進
み」位相制御が起動されているが、入力信号の位相（ｍ
）に出力クロックの位を目（ｎ）が追随していない。

［発明が解決しようとする課題］ 従来の絞り量制御装置は、以上のように構成されている
ので、通常のＳＬＦでは位相比較と次の位相比較の間に
最大でも１度の位相制御しか行えなかった。このため、
第４図に示すような、信号入力間隔が広く、周波数差の
大きい場合には、位相同期を確立することが困難になる
という問題点がある。

この発明は、上記のような問題点を解消することを課題
としてなされたもので、信号の入力間隔が広く、周波数
差が大きい場合であっても、位相同期を確立することの
できるデジタル位相同期回路を提供することを目的とす
る。

［課題を解決するための手段］ この発明に係るデジタル位相同期回路は、位相比較回路
で入力位相情報と再生クロックとを比較した「進み」ま
たは「遅れ」を表す位相比較結果を出力し、その位相比
較結果の連続数を連続カウンタでカウントしたカウント
結果と前記位相比較結果から調整回路がレジスタの値を
調整する調整信号を出力し、その調整信号を＋レジスタ
ならびに−レジスタが入力して＋モードならびに−モー
ドのレジスタ値を決定し、セレクタが前記位相比較結果
に従っていずれかのレジスタ値を出力し、そのレジスタ
値で位相制御起動回路が位相制御の起動を決定して位相
制御信号を可変分周回路に出力し、可変分周回路が発振
器の分周数を変化させた再生クロックを出力するように
したものである。

［作用］ この発明に係るデジタル位相同期回路においては、位相
比較結果が「進み」および「遅れ」のそれぞれの場合に
対応する位相制御の起動周期を推定し、位相比較結果が
「進み」または「遅れ」の場合、その起動周期に従って
位相制御を起動するようにしたことにより、１言号の入
力間隔が広く、周波数差の大きい場合であっても位相同
期を確立することができるようになった。

［実施例］ 以下図面に基づいて、この発明に係るデジタル位相同期
回路の好適な実施例について説明する。

第１図はこの発明の一実施例を示すブロック図である。

第１図において、第３図と同一、または相当部分につい
ては同一符号を付けて重複説明を省略する。図において
、（２）は、「進み」および「遅れ」の連続数をカウン
トする連続カウンタ、（３）は、「進み」時および「遅
れ」時の位相制御の周期を決定する＋レジスタ（４）お
よび−レジスタ（５）の値を調整する調整回路、（６）
は、位相比較結果が「進み」時には＋レジスタ（４）「
遅れ」時には−レジスタ（５）の内容を出力するセレク
タ、（７）は、セレクタ（６）の出力にしたがって位相
制御を起動する位相制御起動回路である。

次に動作について説明する。なお従来と同一または相当
部分については重複説明を省略する。

連続カウンタ（２）は「進み」および「遅れ」の位相比
較結果の連続数をそれぞれカウントする。

調整回路（３）は、ここでは位相比較結果が「遅れ」に
変化した時「進み」連続数が「遅れ」連続数を上回ると
「遅れ」時の位相制御の周期を決定するーレジスタ（５
）の値を大きくし、逆に、「進み」に変化した時、「遅
れ」連続数が「進み」連続数を上回ると「進み」時の位
相制御の周期を決定する＋レジスタ（４）の値を大きく
するようにした。セレクタ（６）は、位相比較結果が「
進み」時には＋レジスタ（４）、「遅れ」時には−レジ
スタ（５）の内容を出力する。位相制御起動回路（７）
は、セレクタ（６）の出力を周期とし、その周期ごとに
位相制御を起動する。

第２図は、第４図の従来例と同一の条件でこの実施例に
おけるデジタル位相同期回路の動作結果を示したもので
ある。同図中（ａ）は、入力信号の位相、（ｂ）は、出
力クロックの位相、（Ｃ）〜（ｉ）は、信号が入力され
た時刻を示す。また、時刻の下に示した数値は、位相制
御の起動間隔である。その数値の−は「遅れ」を示して
いる。調整回路（３）は、例えば、時刻（ｇ）において
起動間隔を大きくして調整を行っている。

この図から、従来例では位相同期が確立できなかった条
件下であっても、位相同期が確立されていることがわか
る。このように、本実施例のデジタル位相同期回路は、
位相比較結果の各場合に応じて適切な位相制御の起動周
期を推定し、その起動周期に従って位相制御を起動する
ことが行われることにより、信号の入力間隔が広く、周
波数差の大きい場合であっても位相同期を確立すること
が可能になった。

［発明の効果］ 以上説明したように、本発明に係るデジタル位相同期回
路は、デジタル位相同期回路の位相制御が、位相比較結
果から推定される「進み」および「遅れ」のそれぞれの
場合に対応する位相制御の起動周期に従って起動される
ため、信号の入力間隔が広く、周波数差が大きい場合で
あっても、位相同期を確立することが可能になった。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の一実施例の動作を示すタイミング図、第３
図は従来例を示すブロック図、第４図は従来例の動作を
示すタイミング図である。 図において、（１）は位相比較回路、（２）は連続カウ
ンタ、（３）は調整回路、（４）は＋レジスタ、（５）
は−レジスタ、（６）はセレクタ、（７）は位相制御起
動回路、（８）は可変分周回路、（９）は発振器。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 入力する位相情報と再生クロックの位相差を「進み」ま
   たは「遅れ」を表す位相比較結果として出力する位相比
   較回路と、 該位相比較結果の連続数をカウントする連続カウンタと
   、 該連続カウンタのカウント結果と前記位相比較結果から
   レジスタの値を調整する調整信号を出力する調整回路と
   、 該調整信号を入力して＋モードならびに−モードのレジ
   スタ値を決定する＋レジスタならびに−レジスタと、 前記位相比較結果に従って該レジスタ値の一方を出力す
   るセレクタと、 該セレクタ出力を入力して位相制御の起動を決定する位
   相制御起動回路と、 該位相制御起動回路からの位相制御信号を入力して発振
   器の分周数を変化させた再生クロックを出力する可変分
   周回路とを備えたことを特徴とするデジタル位相同期回
   路。