JP3296297B2 - 同期制御方式 - Google Patents
同期制御方式Info
- Publication number
- JP3296297B2 JP3296297B2 JP20813998A JP20813998A JP3296297B2 JP 3296297 B2 JP3296297 B2 JP 3296297B2 JP 20813998 A JP20813998 A JP 20813998A JP 20813998 A JP20813998 A JP 20813998A JP 3296297 B2 JP3296297 B2 JP 3296297B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- value
- divider
- amount
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Description
【０００１】
【発明の属する技術分野】この発明は、外部から入力さ
れるデータに同期した周波数出力を生成する同期制御方
式に関する。
れるデータに同期した周波数出力を生成する同期制御方
式に関する。
【０００２】
【従来の技術】従来より、入力信号に同期した周波数出
力信号を生成する方式としてＰＬＬ（位相ロックルー
プ）回路が知られている。一般的なＰＬＬ回路は、入力
信号と出力信号（再生クロック信号等）とを位相比較す
る位相比較器と、その出力を平滑化するループフィルタ
と、その出力によって周波数が変化する再生クロックを
出力するＶＣＯ（電圧制御発振器）とを基本として構成
される。また、例えば１ｋＨｚの入力信号からこれに同
期する４４．１ｋＨｚのサンプリングクロックを再生す
るような場合、４４．１ｋＨｚの再生クロックの周波数
を１ｋＨｚまで低減させるための分周回路が位相比較器
へのフィードバック経路に必要となる。
力信号を生成する方式としてＰＬＬ（位相ロックルー
プ）回路が知られている。一般的なＰＬＬ回路は、入力
信号と出力信号（再生クロック信号等）とを位相比較す
る位相比較器と、その出力を平滑化するループフィルタ
と、その出力によって周波数が変化する再生クロックを
出力するＶＣＯ（電圧制御発振器）とを基本として構成
される。また、例えば１ｋＨｚの入力信号からこれに同
期する４４．１ｋＨｚのサンプリングクロックを再生す
るような場合、４４．１ｋＨｚの再生クロックの周波数
を１ｋＨｚまで低減させるための分周回路が位相比較器
へのフィードバック経路に必要となる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬ回路の場合、全ての素子をハードウェアで構成し
なくてはならないため、特に分周段数が多いと素子数も
多くなり、回路構成が複雑になるという問題がある。ま
た、従来の回路は、引き込み時の応答性がループフィル
タの時定数に依存し、この時定数は容易に変更できない
ため、入力信号と出力周波数とが大きくかけ離れている
と、引き込みに時間がかかるという問題がある。更に、
従来の回路は回路素子が特定の入出力周波数比を想定し
て作り込まれているため、異なる周波数比の入出力信号
に柔軟に対処することができないという問題もある。
ＰＬＬ回路の場合、全ての素子をハードウェアで構成し
なくてはならないため、特に分周段数が多いと素子数も
多くなり、回路構成が複雑になるという問題がある。ま
た、従来の回路は、引き込み時の応答性がループフィル
タの時定数に依存し、この時定数は容易に変更できない
ため、入力信号と出力周波数とが大きくかけ離れている
と、引き込みに時間がかかるという問題がある。更に、
従来の回路は回路素子が特定の入出力周波数比を想定し
て作り込まれているため、異なる周波数比の入出力信号
に柔軟に対処することができないという問題もある。
【０００４】この発明は、このような問題点に鑑みなさ
れたもので、回路構成が簡単で、引き込み速度も速く、
しかも異なる周波数比の入出力信号に対して柔軟に対処
することができる同期制御方式を提供することを目的と
する。
れたもので、回路構成が簡単で、引き込み速度も速く、
しかも異なる周波数比の入出力信号に対して柔軟に対処
することができる同期制御方式を提供することを目的と
する。
【０００５】
【課題を解決するための手段】この発明に係る同期制御
方式は、デバイダ値に基づいて出力周波数を変化させる
ディジタル可変周波数発振器と、外部から入力されるデ
ータを格納しこのデータを前記ディジタル可変周波数発
振器の出力に基づいて出力するデータ格納手段と、前記
デバイダ値を算出して前記ディジタル可変周波数発振器
を制御する制御手段とを備え、該制御手段は、前記デー
タに同期して入力される同期の基準となるタイミング信
号が外部から入力されたタイミングで前記データ格納手
段のデータ残量を監視量としてチェックし、このチェッ
ク時のデータ残量と目標値との差分に対して新たな前記
デバイダ値を算出し前記データ残量と前記目標値との差
分を吸収するように前記ディジタル可変周波数発振器の
出力周波数を制御し、 ＰＬＬがロックするまでは、ラン
ニングアベレージ値並びに前記データ残量及び前記目標
値に基づいて得られた値を用いて前記デバイダ値を算出
し、このランニングアベレージ値と前回算出された前記
デバイダ値とが等しいか否かをチェックすることにより
ロック検出を行い、ＰＬＬがロックした後は、前記デバ
イダ値の変動周波数が可聴帯域外の低周波領域となるよ
うな変動許容範囲を設け、前記データ残量と前記目標値
との差分が前記変動許容範囲内に収まっているときに
は、前記デバイダ値を変更しないようにしたことを特徴
とする。
方式は、デバイダ値に基づいて出力周波数を変化させる
ディジタル可変周波数発振器と、外部から入力されるデ
ータを格納しこのデータを前記ディジタル可変周波数発
振器の出力に基づいて出力するデータ格納手段と、前記
デバイダ値を算出して前記ディジタル可変周波数発振器
を制御する制御手段とを備え、該制御手段は、前記デー
タに同期して入力される同期の基準となるタイミング信
号が外部から入力されたタイミングで前記データ格納手
段のデータ残量を監視量としてチェックし、このチェッ
ク時のデータ残量と目標値との差分に対して新たな前記
デバイダ値を算出し前記データ残量と前記目標値との差
分を吸収するように前記ディジタル可変周波数発振器の
出力周波数を制御し、 ＰＬＬがロックするまでは、ラン
ニングアベレージ値並びに前記データ残量及び前記目標
値に基づいて得られた値を用いて前記デバイダ値を算出
し、このランニングアベレージ値と前回算出された前記
デバイダ値とが等しいか否かをチェックすることにより
ロック検出を行い、ＰＬＬがロックした後は、前記デバ
イダ値の変動周波数が可聴帯域外の低周波領域となるよ
うな変動許容範囲を設け、前記データ残量と前記目標値
との差分が前記変動許容範囲内に収まっているときに
は、前記デバイダ値を変更しないようにしたことを特徴
とする。
【０００６】この発明では、ディジタル可変周波数発振
器の出力に従ってデータ格納手段からデータを出力させ
ながら、同期の基準となるタイミング信号が外部から入
力されるタイミングで制御手段に例えば割り込みをかけ
て、このデータ残量をチェックする。そして、データ残
量と目標値との差分を求め、この差分に対して新たなデ
バイダ値を算出し、データ残量と目標値との差分を吸収
するようにディジタル可変周波数発振器の発振周波数を
制御する。従って、この発明によれば、データの残量の
チェック、データ残量と目標値との差分検出、フィルタ
リング処理及びディジタル可変周波数発振器の制御量算
出は、すべてソフトウエア的に実現することができ、必
要とする素子数を大幅に削減することができる。また、
本発明では、データ残量と目標値との差分によってディ
ジタル可変周波数発振器の出力周波数のずれ量が正負の
方向も含めて直接的に求められるので、このずれ量を吸
収すべく素早い周波数引き込み動作が可能になる。さら
に、この発明によれば、デバイダ値の算出に際し、フィ
ルタリング処理を行うので、回路系が安定するという利
点がある。すなわち、ＰＬＬがロックするまでは、ラン
ニングアベレージ値を用いて前記デバイダ値を算出する
ので、系の発振が抑止される。
器の出力に従ってデータ格納手段からデータを出力させ
ながら、同期の基準となるタイミング信号が外部から入
力されるタイミングで制御手段に例えば割り込みをかけ
て、このデータ残量をチェックする。そして、データ残
量と目標値との差分を求め、この差分に対して新たなデ
バイダ値を算出し、データ残量と目標値との差分を吸収
するようにディジタル可変周波数発振器の発振周波数を
制御する。従って、この発明によれば、データの残量の
チェック、データ残量と目標値との差分検出、フィルタ
リング処理及びディジタル可変周波数発振器の制御量算
出は、すべてソフトウエア的に実現することができ、必
要とする素子数を大幅に削減することができる。また、
本発明では、データ残量と目標値との差分によってディ
ジタル可変周波数発振器の出力周波数のずれ量が正負の
方向も含めて直接的に求められるので、このずれ量を吸
収すべく素早い周波数引き込み動作が可能になる。さら
に、この発明によれば、デバイダ値の算出に際し、フィ
ルタリング処理を行うので、回路系が安定するという利
点がある。すなわち、ＰＬＬがロックするまでは、ラン
ニングアベレージ値を用いて前記デバイダ値を算出する
ので、系の発振が抑止される。
【０００７】また、本発明では、ＰＬＬがロックした後
は、前記デバイダ値の変動周波数が可聴帯域外の低周波
領域となるような変動許容範囲を設け、前記データ残量
と前記前記目標値との差分が前記変動許容範囲内に収ま
っているときには、前記デバイダ値を変更しないように
する。これにより、入力データのジッタに起因した周波
数変動成分を可聴帯域外の低周波領域に追いやることが
でき、オーディオ特性が改善する。
は、前記デバイダ値の変動周波数が可聴帯域外の低周波
領域となるような変動許容範囲を設け、前記データ残量
と前記前記目標値との差分が前記変動許容範囲内に収ま
っているときには、前記デバイダ値を変更しないように
する。これにより、入力データのジッタに起因した周波
数変動成分を可聴帯域外の低周波領域に追いやることが
でき、オーディオ特性が改善する。
【０００８】
【発明の実施の形態】以下、図面を参照して、この発明
の好ましい実施の形態について説明する。図１は、この
発明の一実施例に係る同期制御回路を適用したシステム
の構成例を示す図である。同期の基準となるタイミング
を与えるホストコンピュータ１と、このホストコンピュ
ータ１からの出力に同期する同期対象機器２とは、例え
ばＵＳＢ（Universal Serial Bus）等の信号ケーブル３
を介して接続されている。同期対象機器２としては、例
えばホストコンピュータ１から出力される音楽データを
受信して楽音を生成出力する簡易型オーディオ機器等が
考えられる。この同期対象機器２の中にこの発明に係る
同期制御回路が内蔵されている。
の好ましい実施の形態について説明する。図１は、この
発明の一実施例に係る同期制御回路を適用したシステム
の構成例を示す図である。同期の基準となるタイミング
を与えるホストコンピュータ１と、このホストコンピュ
ータ１からの出力に同期する同期対象機器２とは、例え
ばＵＳＢ（Universal Serial Bus）等の信号ケーブル３
を介して接続されている。同期対象機器２としては、例
えばホストコンピュータ１から出力される音楽データを
受信して楽音を生成出力する簡易型オーディオ機器等が
考えられる。この同期対象機器２の中にこの発明に係る
同期制御回路が内蔵されている。
【０００９】図２は、この同期制御回路の構成を示すブ
ロック図である。この回路は、データ格納手段としての
ＦＩＦＯ（First In First Out）１１及びバッファ１２
と、制御手段としてのＣＰＵ１３及びＲＯＭ１４と、デ
ィジタル可変周波数発振器としての１／Ｎデバイダ１５
及び外部固定発振器１６とを備えて構成されている。
ロック図である。この回路は、データ格納手段としての
ＦＩＦＯ（First In First Out）１１及びバッファ１２
と、制御手段としてのＣＰＵ１３及びＲＯＭ１４と、デ
ィジタル可変周波数発振器としての１／Ｎデバイダ１５
及び外部固定発振器１６とを備えて構成されている。
【００１０】図３にはこの回路に入力される入力データ
Ｄｉ及びデータバス上での同期の基準となるタイミング
信号としてのＳＹＮＣ信号が示されている。なお、ＵＳ
Ｂ規格では、同等の同期信号をＳＯＦ（Start of Fram
e）信号と呼んでおり、Ｔ＝１msecの周期でホストから
出力される。ＳＹＮＣに続くバースト状入力データＤｉ
は、例えば４４．１ＫＨｚ、１６ビット・ステレオ・オ
ーディオデータであり、ＳＹＮＣ信号１周期に、４４×
２×２バイト（但し、１０回に１回だけ４５×２×２バ
イト）だけ送信されるデータである。これにより、全体
的なデータフローが４４．１ＫＨｚとなる。
Ｄｉ及びデータバス上での同期の基準となるタイミング
信号としてのＳＹＮＣ信号が示されている。なお、ＵＳ
Ｂ規格では、同等の同期信号をＳＯＦ（Start of Fram
e）信号と呼んでおり、Ｔ＝１msecの周期でホストから
出力される。ＳＹＮＣに続くバースト状入力データＤｉ
は、例えば４４．１ＫＨｚ、１６ビット・ステレオ・オ
ーディオデータであり、ＳＹＮＣ信号１周期に、４４×
２×２バイト（但し、１０回に１回だけ４５×２×２バ
イト）だけ送信されるデータである。これにより、全体
的なデータフローが４４．１ＫＨｚとなる。
【００１１】ＵＳＢの場合、その同期方式には次の３通
りがある。 Async方式 ホストコンピュータ１と同期対象機器２のクロックは非
同期で、同期対象機器２によるフィードバックで同期を
取る方式。 Sync方式 ホストコンピュータ１も同期対象機器２もディスクリプ
タの周波数でデータを受け渡し、同期対象機器２は、Ｓ
ＹＮＣ（ＳＯＦ）にロックする。 Adaptive方式 基本的にはディスクリプタの周波数でデータを受け渡す
が、同期対象機器２はデータフローにロックする。
りがある。 Async方式 ホストコンピュータ１と同期対象機器２のクロックは非
同期で、同期対象機器２によるフィードバックで同期を
取る方式。 Sync方式 ホストコンピュータ１も同期対象機器２もディスクリプ
タの周波数でデータを受け渡し、同期対象機器２は、Ｓ
ＹＮＣ（ＳＯＦ）にロックする。 Adaptive方式 基本的にはディスクリプタの周波数でデータを受け渡す
が、同期対象機器２はデータフローにロックする。
【００１２】上記は、ホスト１の負担が大きく、マル
チデバイスとなったときにデータ破綻が生ずる可能性が
ある。上記は、ＳＹＮＣ信号にはロックするが、デー
タフローには同期しないので、データフローがＳＹＮＣ
信号に完全にロックしていない場合や周波数に変動があ
る場合には、データ破綻の可能性がある。また上記のよ
うに１０回に１度４５×２×２バイトのデータが到来す
るシステムでは、低い周波数で再生クロックのロックを
かける必要が生じ分周回路も大きくなり、系も安定しに
くい。そこで、このシステムでは、データ破綻の生じな
いの方式をベースとする。
チデバイスとなったときにデータ破綻が生ずる可能性が
ある。上記は、ＳＹＮＣ信号にはロックするが、デー
タフローには同期しないので、データフローがＳＹＮＣ
信号に完全にロックしていない場合や周波数に変動があ
る場合には、データ破綻の可能性がある。また上記のよ
うに１０回に１度４５×２×２バイトのデータが到来す
るシステムでは、低い周波数で再生クロックのロックを
かける必要が生じ分周回路も大きくなり、系も安定しに
くい。そこで、このシステムでは、データ破綻の生じな
いの方式をベースとする。
【００１３】ＳＹＮＣ信号に続くバースト状の入力デー
タＤｉは、ＦＩＦＯ１１に格納されたのち、ＣＰＵ１３
の制御のもと、バッファ１２を介して出力データＤｏと
して出力される。ＣＰＵ１３は、内部に種々の監視値を
格納するレジスタ群２１を備えると共に、ＲＯＭ１４に
格納されたマイクロプログラムに基づき、周期ＴでＳＹ
ＮＣ信号が外部から割り込み入力される度に、レジスタ
群２１に格納されたポインタに基づいてＦＩＦＯ１１の
データ残量を監視量としてチェックする。そして、ＣＰ
Ｕ１３は、データ残量と目標残量との差分に基づいて１
／Ｎデバイダ１５のデバイダ値のランニングアベレージ
値を算出するソフトフィルタ部２２と、このランニング
アベレージ値に基づいてデバイダ値を算出して１／Ｎデ
バイダ１５を制御するデバイダ制御部２３とを機能的に
実現する。１／Ｎデバイダ１５は、与えられたデバイダ
値に基づいて外部固定発振器１６の出力を分周し、出力
データＤｏに同期した出力サンプリング信号ｆｓを出力
する。この出力サンプリング信号ｆｓは、図示しない次
段の回路、例えば出力データＤｏをＤ／Ａ変換するため
のＤ／Ａ変換器等に出力されると共に、ＦＩＦＯ１１の
リードポインタを更新するためにＣＰＵ１３に供給され
る。
タＤｉは、ＦＩＦＯ１１に格納されたのち、ＣＰＵ１３
の制御のもと、バッファ１２を介して出力データＤｏと
して出力される。ＣＰＵ１３は、内部に種々の監視値を
格納するレジスタ群２１を備えると共に、ＲＯＭ１４に
格納されたマイクロプログラムに基づき、周期ＴでＳＹ
ＮＣ信号が外部から割り込み入力される度に、レジスタ
群２１に格納されたポインタに基づいてＦＩＦＯ１１の
データ残量を監視量としてチェックする。そして、ＣＰ
Ｕ１３は、データ残量と目標残量との差分に基づいて１
／Ｎデバイダ１５のデバイダ値のランニングアベレージ
値を算出するソフトフィルタ部２２と、このランニング
アベレージ値に基づいてデバイダ値を算出して１／Ｎデ
バイダ１５を制御するデバイダ制御部２３とを機能的に
実現する。１／Ｎデバイダ１５は、与えられたデバイダ
値に基づいて外部固定発振器１６の出力を分周し、出力
データＤｏに同期した出力サンプリング信号ｆｓを出力
する。この出力サンプリング信号ｆｓは、図示しない次
段の回路、例えば出力データＤｏをＤ／Ａ変換するため
のＤ／Ａ変換器等に出力されると共に、ＦＩＦＯ１１の
リードポインタを更新するためにＣＰＵ１３に供給され
る。
【００１４】図４には、ＦＩＦＯ１１のデータ残量と各
種変数及び設定値とを示している。ここで、ＷＰ，ＲＰ
は、それぞれＦＩＦＯ１１のライトポインタ、リードポ
インタを示し、TxByteがＦＩＦＯ１１の残量（ＷＰ−Ｒ
Ｐ）である。この実施例では、ＦＩＦＯメモリを最大効
率で使用するため、ＦＩＦＯ１１の残量TxByteが、ＦＩ
ＦＯ１１の容量Fullの１／２、即ち図示のCENTERと一致
するように制御が行われる。但し、このCENTERに対して
上下にそれぞれFIFO_much，UNLOCK_H及びFIFO_few，UNL
OCK_Lが設定されており、これらの設定値によって後述
するように変動許容範囲を設定している。
種変数及び設定値とを示している。ここで、ＷＰ，ＲＰ
は、それぞれＦＩＦＯ１１のライトポインタ、リードポ
インタを示し、TxByteがＦＩＦＯ１１の残量（ＷＰ−Ｒ
Ｐ）である。この実施例では、ＦＩＦＯメモリを最大効
率で使用するため、ＦＩＦＯ１１の残量TxByteが、ＦＩ
ＦＯ１１の容量Fullの１／２、即ち図示のCENTERと一致
するように制御が行われる。但し、このCENTERに対して
上下にそれぞれFIFO_much，UNLOCK_H及びFIFO_few，UNL
OCK_Lが設定されており、これらの設定値によって後述
するように変動許容範囲を設定している。
【００１５】図５は、ＣＰＵ１３にＳＹＮＣ信号が割り
込まれたときの割り込み処理（同期処理）を示すフロー
チャートである。このシステムでは、同期処理に関して
“Run Ave SYNC”モードと“UP/DOWN SYNC”モードの２
つのモードを実行するようにしている。“Run Ave SYN
C”モードは、ＰＬＬがロックするまでの処理であり、
ＳＹＮＣ信号の割り込み後に、ＦＩＦＯ１１の残量TxBy
teが常にＦＩＦＯ１１の容量の１／２となるように、１
／Ｎデバイダ１５を制御すると共に、ランニングアベレ
ージを用いてフィードバック系にディレイを入れること
で、系の発振を抑えるようにしている。一方、“UP/DOW
N SYNC”モードは、ＰＬＬがロックした後の処理であ
り、ＦＩＦＯ１１の残量に変動許容範囲を設け、それを
超えたら１／Ｎデバイダ１５にフィードバックすること
で、サンプリング周波数ｆｓの変動周期を可聴帯域以下
にして歪みを抑制するようにしている。
込まれたときの割り込み処理（同期処理）を示すフロー
チャートである。このシステムでは、同期処理に関して
“Run Ave SYNC”モードと“UP/DOWN SYNC”モードの２
つのモードを実行するようにしている。“Run Ave SYN
C”モードは、ＰＬＬがロックするまでの処理であり、
ＳＹＮＣ信号の割り込み後に、ＦＩＦＯ１１の残量TxBy
teが常にＦＩＦＯ１１の容量の１／２となるように、１
／Ｎデバイダ１５を制御すると共に、ランニングアベレ
ージを用いてフィードバック系にディレイを入れること
で、系の発振を抑えるようにしている。一方、“UP/DOW
N SYNC”モードは、ＰＬＬがロックした後の処理であ
り、ＦＩＦＯ１１の残量に変動許容範囲を設け、それを
超えたら１／Ｎデバイダ１５にフィードバックすること
で、サンプリング周波数ｆｓの変動周期を可聴帯域以下
にして歪みを抑制するようにしている。
【００１６】図５において、ＳＹＮＣ信号の割り込みが
発生したら、レジスタ群２１内のＰＬＬモードという変
数をチェックし（Ｓ１）、“０”であれば“Run Ave SY
NC”モード（Ｓ２）、“１”であれば“UP/DOWN SYNC”
モード（Ｓ３）を実行する。図６は、“Run Ave SYNC”
モードの処理を示すフローチャートである。まず、ＦＩ
ＦＯ１１の残量TxByte（＝ＷＰ−ＲＰ）を求める（Ｓ１
１）。次に、１／Ｎデバイダ１５にセットされるデバイ
ダ値PLLDIVのランニングアベレージフィルタ計算を実行
する（Ｓ１２）。即ち、各変数を次のように設定する
と、
発生したら、レジスタ群２１内のＰＬＬモードという変
数をチェックし（Ｓ１）、“０”であれば“Run Ave SY
NC”モード（Ｓ２）、“１”であれば“UP/DOWN SYNC”
モード（Ｓ３）を実行する。図６は、“Run Ave SYNC”
モードの処理を示すフローチャートである。まず、ＦＩ
ＦＯ１１の残量TxByte（＝ＷＰ−ＲＰ）を求める（Ｓ１
１）。次に、１／Ｎデバイダ１５にセットされるデバイ
ダ値PLLDIVのランニングアベレージフィルタ計算を実行
する（Ｓ１２）。即ち、各変数を次のように設定する
と、
【００１７】 PLLDIV_av[N] ：今回求めるランニングアベレージ値 PLLDIV_av[N-1]：前回求めたランニングアベレージ値 PLLDIV[N] ：今回求めるデバイダ値 PLLDIV[N-1] ：前回求めたデバイダ値 #filter ：任意の係数
【００１８】ランニングアベレージ値PLLDIV_av[N]は、
次のように求めることができる。
次のように求めることができる。
【００１９】
【数１】PLLDIV_av[N]＝PLLDIV_av[N-1]＋（PLLDIV[N-
1]−PLLDIV_av[N-1]）／#filter
1]−PLLDIV_av[N-1]）／#filter
【００２０】ここで、#filterは、フィルタの時定数に
相当し、この数値が大きいほどアベレージングの効果が
高くなる。次に、デバイダ値PLLDIV[N]を下記数２のよ
うに算出する（Ｓ１３）。
相当し、この数値が大きいほどアベレージングの効果が
高くなる。次に、デバイダ値PLLDIV[N]を下記数２のよ
うに算出する（Ｓ１３）。
【００２１】
【数２】 PLLDIV[N]＝PLLDIV_av[N]＋Table[TxByte−CENTER]
【００２２】ここで、Table[TxByte−CENTER]は、ＦＩ
ＦＯ１１の残量TxByteとＦＩＦＯ１１の容量の１／２と
の差分に対する制御量を決めるテーブルで、例えば図７
に示すように、制御系の望ましい応答速度特性に応じて
予め設定されたものである。図中Ａは、入出力が１次の
直線関係であり、更に応答性を高めたい場合には、Ｂの
ように２次の＋−で極性反転させた特性や、Ｃのような
３次の特性を用いても良い。このようにしてデバイダ値
PLLDIV[N]が算出されたら、この値を１／Ｎデバイダ１
５にセットする（Ｓ１４）ことにより、外部固定発振器
１６の分周段数を制御して出力周波数ｆｓを調整する。
ＦＯ１１の残量TxByteとＦＩＦＯ１１の容量の１／２と
の差分に対する制御量を決めるテーブルで、例えば図７
に示すように、制御系の望ましい応答速度特性に応じて
予め設定されたものである。図中Ａは、入出力が１次の
直線関係であり、更に応答性を高めたい場合には、Ｂの
ように２次の＋−で極性反転させた特性や、Ｃのような
３次の特性を用いても良い。このようにしてデバイダ値
PLLDIV[N]が算出されたら、この値を１／Ｎデバイダ１
５にセットする（Ｓ１４）ことにより、外部固定発振器
１６の分周段数を制御して出力周波数ｆｓを調整する。
【００２３】図８〜図１０は、#filterやtableを種々変
えたときのフィードバック系の応答特性をシミュレート
した図である。図８は外部固定発振器の発振周波数を４
８ＭＨｚ、#filterを４とし、１次のtableを使用した
例、図９は外部固定発振器の発振周波数を４８ＭＨｚ、
#filterを８とし、１次のtableを使用した例、図１０は
外部固定発振器の発振周波数を４８ＭＨｚ、#filterを
８とし、２次のtableを使用した例である。図示のよう
に、係数#filterは、４よりも８の方が遅れが大きい
が、ロック状態までの時間が速い。また、tableは、１
次よりも２次の方が格段に速くロック状態に移行するこ
とが分かる。ちなみに、このようなフィルタリングを行
わない場合、系は発振することが確認された。
えたときのフィードバック系の応答特性をシミュレート
した図である。図８は外部固定発振器の発振周波数を４
８ＭＨｚ、#filterを４とし、１次のtableを使用した
例、図９は外部固定発振器の発振周波数を４８ＭＨｚ、
#filterを８とし、１次のtableを使用した例、図１０は
外部固定発振器の発振周波数を４８ＭＨｚ、#filterを
８とし、２次のtableを使用した例である。図示のよう
に、係数#filterは、４よりも８の方が遅れが大きい
が、ロック状態までの時間が速い。また、tableは、１
次よりも２次の方が格段に速くロック状態に移行するこ
とが分かる。ちなみに、このようなフィルタリングを行
わない場合、系は発振することが確認された。
【００２４】図６のステップＳ１４において、デバイダ
値PLLDIVがセットされたら、次にロック検出を実行する
（Ｓ１５）。図１１は、ロック検出処理を示すフローチ
ャートである。まず、前回算出されたデバイダ値PLLDIV
[N-1]と今回求められたデバイダ値のランニングアベレ
ージ値PLLDIV_av[N]とが等しいかどうかをチェックする
（Ｓ２１）。もし、等しければロック状態である可能性
が高いため、ＬＯＣＫカウンタを１つだけ増加し（Ｓ２
２）、等しくなければＬＯＣＫカウンタを０にする（Ｓ
２３）。ＬＯＣＫカウンタがある設定値#LOCK_DIFFより
も大きければ（Ｓ２４）、デバイダ値がそのランニング
アベレージ値と一致した期間がある程度続いているとい
うことであるので、ロック状態であることを示す変数LO
CK＝１とし（Ｓ２５）、ＬＯＣＫカウンタが#LOCK_DIFF
以下であれば（Ｓ２４）、ロック状態でないとして変数
LOCK＝０とする（Ｓ２６）。
値PLLDIVがセットされたら、次にロック検出を実行する
（Ｓ１５）。図１１は、ロック検出処理を示すフローチ
ャートである。まず、前回算出されたデバイダ値PLLDIV
[N-1]と今回求められたデバイダ値のランニングアベレ
ージ値PLLDIV_av[N]とが等しいかどうかをチェックする
（Ｓ２１）。もし、等しければロック状態である可能性
が高いため、ＬＯＣＫカウンタを１つだけ増加し（Ｓ２
２）、等しくなければＬＯＣＫカウンタを０にする（Ｓ
２３）。ＬＯＣＫカウンタがある設定値#LOCK_DIFFより
も大きければ（Ｓ２４）、デバイダ値がそのランニング
アベレージ値と一致した期間がある程度続いているとい
うことであるので、ロック状態であることを示す変数LO
CK＝１とし（Ｓ２５）、ＬＯＣＫカウンタが#LOCK_DIFF
以下であれば（Ｓ２４）、ロック状態でないとして変数
LOCK＝０とする（Ｓ２６）。
【００２５】このロック検出処理（Ｓ１５）により、ロ
ック状態が検出された場合には（Ｓ１６）、ＰＬＬモー
ド＝１とし（Ｓ１７）、ロック状態でない場合にはＰＬ
Ｌ＝０を維持してRun Ave SYNC モードを続行する。Ｐ
ＬＬがロック状態となり、ＰＬＬモード＝１になった場
合には、ＳＹＮＣ信号の割り込みにより、UP/DOWN SYNC
モードに移行する（Ｓ１，Ｓ３）。
ック状態が検出された場合には（Ｓ１６）、ＰＬＬモー
ド＝１とし（Ｓ１７）、ロック状態でない場合にはＰＬ
Ｌ＝０を維持してRun Ave SYNC モードを続行する。Ｐ
ＬＬがロック状態となり、ＰＬＬモード＝１になった場
合には、ＳＹＮＣ信号の割り込みにより、UP/DOWN SYNC
モードに移行する（Ｓ１，Ｓ３）。
【００２６】図１２は、UP/DOWN SYNC モードの処理を
示すフローチャートである。まず、ＦＩＦＯ１１の残量
TxByteがFIFO_muchを超えたかどうかを判定し（Ｓ３
１）、もし、超えた場合にはデバイダ値PLLDIVを−１し
て（Ｓ３２）、サンプリング周波数ｆｓを増加させる。
また、ＦＩＦＯ１１の残量TxByteがFIFO_fewを下回った
場合には（Ｓ３３）、デバイダ値PLLDIVを＋１して（Ｓ
３４）、サンプリング周波数ｆｓを低減させる。更に、
TxByteがUNLOCK_Hよりも大きい場合（Ｓ３５）、又はUN
LOCK_Lよりも小さい場合（Ｓ３６）には、ロック状態か
ら外れたと判断してＰＬＬモード＝０とし（Ｓ３７）、
処理を終了する。
示すフローチャートである。まず、ＦＩＦＯ１１の残量
TxByteがFIFO_muchを超えたかどうかを判定し（Ｓ３
１）、もし、超えた場合にはデバイダ値PLLDIVを−１し
て（Ｓ３２）、サンプリング周波数ｆｓを増加させる。
また、ＦＩＦＯ１１の残量TxByteがFIFO_fewを下回った
場合には（Ｓ３３）、デバイダ値PLLDIVを＋１して（Ｓ
３４）、サンプリング周波数ｆｓを低減させる。更に、
TxByteがUNLOCK_Hよりも大きい場合（Ｓ３５）、又はUN
LOCK_Lよりも小さい場合（Ｓ３６）には、ロック状態か
ら外れたと判断してＰＬＬモード＝０とし（Ｓ３７）、
処理を終了する。
【００２７】このUP/DOWN SYNC モードで特徴的な点
は、FIFO_fewとFIFO_muchの間を変動許可範囲（不感
帯）とし、ＦＩＦＯ残量TxByteがこの範囲内である場合
には、特に制御を行わないようにした点である。即ち、
このような不感帯を設けない場合、再生クロックに含ま
れるジッタの影響で、ロック状態において、図１３のよ
うにデバイダ値が可聴帯域である数百Ｈｚで変動する。
これに対し、図１４に示すように、ＦＩＦＯ残量TxByte
に対して変動許容範囲を設けると、デバイダ値の変動周
波数を可聴帯域外の数Ｈｚまで低減することができる。
これにより、オーディオ特性を改善することができる。
は、FIFO_fewとFIFO_muchの間を変動許可範囲（不感
帯）とし、ＦＩＦＯ残量TxByteがこの範囲内である場合
には、特に制御を行わないようにした点である。即ち、
このような不感帯を設けない場合、再生クロックに含ま
れるジッタの影響で、ロック状態において、図１３のよ
うにデバイダ値が可聴帯域である数百Ｈｚで変動する。
これに対し、図１４に示すように、ＦＩＦＯ残量TxByte
に対して変動許容範囲を設けると、デバイダ値の変動周
波数を可聴帯域外の数Ｈｚまで低減することができる。
これにより、オーディオ特性を改善することができる。
【００２８】
【発明の効果】以上述べたように、この発明によれば、
ディジタル可変周波数発振器の出力に従ってデータ格納
手段からデータを出力させながら、同期の基準となるタ
イミング信号が外部から入力されるタイミングで制御手
段に例えば割り込みをかけて、このデータ残量をチェッ
クし、そして、データ残量と目標値との差分を求め、こ
の差分に対して新たな周波数制御データを生成し、デー
タ残量と目標値との差分を吸収するようにディジタル可
変周波数発振器の発振周波数を制御するようにしている
ので、データ残量のチェック、データ残量と目標値との
差分算出、フィルタリング処理及びディジタル可変周波
数発振器の制御量算出は、全てソフトウェアによって実
現することができ、必要とする素子数を大幅に削減する
ことができる。また、データ残量と目標値との差分によ
ってディジタル可変周波数発振器の出力周波数のずれ量
が正負の方向も含めて直接的に求められるので、このず
れ量を吸収すべく素早い周波数引き込み動作が可能にな
るという効果を奏する。また、ＰＬＬがロックした後
は、変動許容範囲の設定により、デバイダ値の変動周波
数が可聴帯域外の低周波領域に追いやられるので、オー
ディオ特性が改善する。
ディジタル可変周波数発振器の出力に従ってデータ格納
手段からデータを出力させながら、同期の基準となるタ
イミング信号が外部から入力されるタイミングで制御手
段に例えば割り込みをかけて、このデータ残量をチェッ
クし、そして、データ残量と目標値との差分を求め、こ
の差分に対して新たな周波数制御データを生成し、デー
タ残量と目標値との差分を吸収するようにディジタル可
変周波数発振器の発振周波数を制御するようにしている
ので、データ残量のチェック、データ残量と目標値との
差分算出、フィルタリング処理及びディジタル可変周波
数発振器の制御量算出は、全てソフトウェアによって実
現することができ、必要とする素子数を大幅に削減する
ことができる。また、データ残量と目標値との差分によ
ってディジタル可変周波数発振器の出力周波数のずれ量
が正負の方向も含めて直接的に求められるので、このず
れ量を吸収すべく素早い周波数引き込み動作が可能にな
るという効果を奏する。また、ＰＬＬがロックした後
は、変動許容範囲の設定により、デバイダ値の変動周波
数が可聴帯域外の低周波領域に追いやられるので、オー
ディオ特性が改善する。
【図１】 この発明の一実施例に係る同期制御回路が適
用されるシステムの構成を示す図である。
用されるシステムの構成を示す図である。
【図２】 同システムで使用される実施例の同期制御回
路のブロック図である。
路のブロック図である。
【図３】 同回路への入力データ及び各部の状態を示す
タイミングチャートである。
タイミングチャートである。
【図４】 同回路におけるＦＩＦＯのデータ残量と各種
設定値との関係を示す図である。
設定値との関係を示す図である。
【図５】 同回路のＳＹＮＣ信号割り込み時の処理を示
すフローチャートである。
すフローチャートである。
【図６】 図５におけるRun Ave SYNCモードの処理を示
すフローチャートである。
すフローチャートである。
【図７】 同処理で使用されるテーブルの例を示す図で
ある。
ある。
【図８】 同処理の効果を説明するためのグラフであ
る。
る。
【図９】 同処理の効果を説明するためのグラフであ
る。
る。
【図１０】 同処理の効果を説明するためのグラフであ
る。
る。
【図１１】 図６の処理のロック検出処理を示すフロー
チャートである。
チャートである。
【図１２】 図５の処理におけるUP/DOWN SYNC 処理を
示すフローチャートである。
示すフローチャートである。
【図１３】 同処理の効果を説明するためのグラフであ
る。
る。
【図１４】 同処理の効果を説明するためのグラフであ
る。
る。
１…コンピュータ、２…同期対象機器、３…信号ケーブ
ル、１１…ＦＩＦＯ、１２…バッファ、１３…ＣＰＵ、
１４…ＲＯＭ、１５…１／Ｎデバイダ、１６…外部固定
発振器、２１…レジスタ群、２２…ソフトフィルタ部、
２３…デバイダ制御部。
ル、１１…ＦＩＦＯ、１２…バッファ、１３…ＣＰＵ、
１４…ＲＯＭ、１５…１／Ｎデバイダ、１６…外部固定
発振器、２１…レジスタ群、２２…ソフトフィルタ部、
２３…デバイダ制御部。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−322532（ＪＰ，Ａ) 特開 平４−10712（ＪＰ，Ａ) 実開 平２−105272（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/00 - 1/199 G11B 20/10 H04L 7/00
Claims (3)
- 【請求項１】 デバイダ値に基づいて出力周波数を変
化させるディジタル可変周波数発振器と、 外部から入力されるデータを格納しこのデータを前記デ
ィジタル可変周波数発振器の出力に基づいて出力するデ
ータ格納手段と、前記デバイダ値を算出して前記ディジタル可変周波数発
振器を制御する 制御手段とを備え、 該制御手段は、 前記データに同期して入力される同期の基準となるタイ
ミング信号が外部から入力されたタイミングで前記デー
タ格納手段のデータ残量を監視量としてチェックし、 このチェック時のデータ残量と目標値との差分に対して
新たな前記デバイダ値を算出し前記データ残量と前記目
標値との差分を吸収するように前記ディジタル可変周波
数発振器の出力周波数を制御し、 ＰＬＬがロックするまでは、ランニングアベレージ値並
びに前記データ残量及び前記目標値に基づいて得られた
値を用いて前記デバイダ値を算出し、このランニングア
ベレージ値と前回算出された前記デバイダ値とが等しい
か否かをチェックすることによりロック検出を行い、 ＰＬＬがロックした後は、前記デバイダ値の変動周波数
が可聴帯域外の低周波領域となるような変動許容範囲を
設け、前記データ残量と前記目標値との差分が前記変動
許容範囲内に収まっているときには、前記デバイダ値を
変更しないようにしたことを特徴とする 同期制御方式。 - 【請求項２】 前記変動許容範囲よりも更に広い第二の
変動許容範囲を設け、前記前記データ残量と前記目標値
との差分がこの第二の許容範囲よりも大きくなった場合
には前記制御手段の処理を終了する請求項１に記載の同
期制御方式。 - 【請求項３】 前記ランニングアベレージ値から前記デ
バイダ値を算出する際、前記データ残量と前記目標値と
の差分を入力とした２次以上の出力特性における該出力
を制御量とし、該制御量と前記ランニングアベレージ値
との和を前記デバイダ値とした請求項１に記載の同期制
御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20813998A JP3296297B2 (ja) | 1998-07-23 | 1998-07-23 | 同期制御方式 |
| US09/359,546 US6643345B1 (en) | 1998-07-23 | 1999-07-22 | Synchronous control apparatus and method |
| DE69930790T DE69930790T2 (de) | 1998-07-23 | 1999-07-23 | Synchrone Steuervorrichtung und Verfahren dafür |
| EP99114537A EP0975094B1 (en) | 1998-07-23 | 1999-07-23 | Synchronous control apparatus and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20813998A JP3296297B2 (ja) | 1998-07-23 | 1998-07-23 | 同期制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000040956A JP2000040956A (ja) | 2000-02-08 |
| JP3296297B2 true JP3296297B2 (ja) | 2002-06-24 |
Family
ID=16551292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20813998A Expired - Fee Related JP3296297B2 (ja) | 1998-07-23 | 1998-07-23 | 同期制御方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6643345B1 (ja) |
| EP (1) | EP0975094B1 (ja) |
| JP (1) | JP3296297B2 (ja) |
| DE (1) | DE69930790T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100585112B1 (ko) * | 2003-11-25 | 2006-05-30 | 삼성전자주식회사 | Pll 회로의 주파수 분주기, 이를 포함하는 pll 회로, 및 pll 회로의 주파수 분주기의 레지스터 검사 방법 |
| GB2409383B (en) * | 2003-12-17 | 2006-06-21 | Wolfson Ltd | Clock synchroniser |
| GB2413043B (en) * | 2004-04-06 | 2006-11-15 | Wolfson Ltd | Clock synchroniser and clock and data recovery apparatus and method |
| US7646836B1 (en) * | 2005-03-01 | 2010-01-12 | Network Equipment Technologies, Inc. | Dynamic clock rate matching across an asynchronous network |
| JP4475273B2 (ja) * | 2006-12-21 | 2010-06-09 | ソニー株式会社 | 情報処理装置及び方法 |
| TW200921325A (en) * | 2007-11-05 | 2009-05-16 | Holtek Semiconductor Inc | Frequency synchronous apparatus and method |
| US10069503B2 (en) * | 2016-05-30 | 2018-09-04 | Microsemi Semiconductor Ulc | Method of speeding up output alignment in a digital phase locked loop |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4941156A (en) * | 1987-05-19 | 1990-07-10 | Crystal Semiconductor | Linear jitter attenuator |
| US5150386A (en) * | 1987-05-19 | 1992-09-22 | Crystal Semiconductor Corporation | Clock multiplier/jitter attenuator |
| JPH02105272A (ja) | 1988-10-13 | 1990-04-17 | Hitachi Eng Co Ltd | 画像処理装置 |
| JPH0410712A (ja) | 1990-04-27 | 1992-01-14 | Shin Kobe Electric Mach Co Ltd | 位相同期制御回路 |
| JPH04322532A (ja) | 1991-04-22 | 1992-11-12 | Matsushita Electric Ind Co Ltd | クロック再生回路 |
| US5390180A (en) * | 1991-10-10 | 1995-02-14 | Nec America, Inc. | SONET DS-N desynchronizer |
| US5339338A (en) * | 1992-10-06 | 1994-08-16 | Dsc Communications Corporation | Apparatus and method for data desynchronization |
| US5901149A (en) * | 1994-11-09 | 1999-05-04 | Sony Corporation | Decode and encode system |
| DK150796A (da) * | 1996-12-23 | 1998-06-24 | Dsc Communications As | Digital faselåst sløjfe og fremgangsmåde til regulering af en sådan, samt fremgangsmåde og modtagekredsløb til desynkronise |
| US6088413A (en) * | 1997-05-09 | 2000-07-11 | Alcatel | Apparatus for reducing jitter in a desynchronizer |
| US6111878A (en) * | 1997-11-04 | 2000-08-29 | Alcatel | Low jitter timing recovery technique and device for asynchronous transfer mode (ATM) constant bit rate (CBR) payloads |
-
1998
- 1998-07-23 JP JP20813998A patent/JP3296297B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-22 US US09/359,546 patent/US6643345B1/en not_active Expired - Fee Related
- 1999-07-23 DE DE69930790T patent/DE69930790T2/de not_active Expired - Lifetime
- 1999-07-23 EP EP99114537A patent/EP0975094B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000040956A (ja) | 2000-02-08 |
| EP0975094A3 (en) | 2003-04-09 |
| DE69930790T2 (de) | 2007-04-12 |
| US6643345B1 (en) | 2003-11-04 |
| EP0975094A2 (en) | 2000-01-26 |
| DE69930790D1 (de) | 2006-05-24 |
| EP0975094B1 (en) | 2006-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3084151B2 (ja) | 情報処理システム | |
| JPS6340370B2 (ja) | ||
| JP3296297B2 (ja) | 同期制御方式 | |
| JPH08265140A (ja) | 位相同期ループにおいてフィードバック分周比を決定する方法および装置 | |
| US5731770A (en) | Digital data buffering device | |
| JPS6297428A (ja) | Ｐｌｌ回路 | |
| JP2748746B2 (ja) | 位相同期発振器 | |
| JP2542933B2 (ja) | 時間軸補正回路 | |
| JPH0758731A (ja) | ジッタ抑圧回路 | |
| JP3034388B2 (ja) | 位相同期発振器 | |
| JP2985786B2 (ja) | 位相同期回路 | |
| JP3239945B2 (ja) | クロック切替調整方法及び回路 | |
| JPH08331085A (ja) | ディジタル位相同期回路及びこれを用いたデータ受信回路 | |
| JP2630057B2 (ja) | ディジタル同期網のデスタッフ回路 | |
| JPH07273648A (ja) | Ｐｌｌ回路 | |
| JP3814980B2 (ja) | 周波数制御方式 | |
| JP3047193B2 (ja) | 位相同期回路 | |
| JP3185909B2 (ja) | Ｐｌｌ回路 | |
| JP2002198939A (ja) | デジタルａｖ信号処理装置 | |
| JP2001292119A (ja) | タイミング抽出回路 | |
| JPH0231518A (ja) | 位相同期補償回路 | |
| JP2003347933A (ja) | クロック生成回路 | |
| JPH04273618A (ja) | Ｐｌｌ回路 | |
| JPH02250431A (ja) | Ｐｌｌ回路 | |
| JPH02243021A (ja) | 発振回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090412 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090412 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100412 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110412 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120412 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130412 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140412 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |